JPS63188884A - アドレスデコ−ド回路 - Google Patents
アドレスデコ−ド回路Info
- Publication number
- JPS63188884A JPS63188884A JP62022675A JP2267587A JPS63188884A JP S63188884 A JPS63188884 A JP S63188884A JP 62022675 A JP62022675 A JP 62022675A JP 2267587 A JP2267587 A JP 2267587A JP S63188884 A JPS63188884 A JP S63188884A
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- Japan
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- cpu
- output
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- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＣＰＵが入出力装置あるいは記憶装置をアク
セスする場合に、どの装置をＣＰＵアクセスしようとし
ているか指示するための信号を発生させるアドレスデコ
ード回路に関するものである。
セスする場合に、どの装置をＣＰＵアクセスしようとし
ているか指示するための信号を発生させるアドレスデコ
ード回路に関するものである。
第３図は例えば８５９年１１月 三菱電機半導体事業部
発行の三菱基板コンピュータユーザスマニュアル ＰＣ
Ａ８５１７ 付録１．ｐ３９に示された従来のアドレス
デコード回路である。
発行の三菱基板コンピュータユーザスマニュアル ＰＣ
Ａ８５１７ 付録１．ｐ３９に示された従来のアドレス
デコード回路である。
ＣＰＵならびに記憶装置、入出力装置からなるシステム
に３いては、ＣＰＵはＣＰＵ内のレジスタの内容を記憶
装置に書き込んだり記憶装置から読み出したデータをレ
ジスタに入れたり、あるいは入出力装置を通してシステ
ム外部とデータのやりとりを行なう。
に３いては、ＣＰＵはＣＰＵ内のレジスタの内容を記憶
装置に書き込んだり記憶装置から読み出したデータをレ
ジスタに入れたり、あるいは入出力装置を通してシステ
ム外部とデータのやりとりを行なう。
一般に入−刃装置はその種類が多く、入出力情報の出所
１行先をその多くの中からいずれかを指定する必要があ
る。また記憶装置に対してもデータの書き込み、読み出
しすべき記憶場所を指示しなければならない。そのため
にＣＰＵはアドレスバスαＱという複数の信啼線を出力
することによりそれを指示する。通常、前述のような記
憶装置ならびに入出力装置はいくつかのＬＳＩで構成さ
れていることが多く、ｃｐｔｙから出力されるアドレス
バス（ｌＱｆアドレスデコーダ（５）でデコードするこ
とにより、上記ＬＳＩのいずれをＣＰＵはアクセスする
かを指示する。この指示する信号をチップセレクト信号
Ｑｌ）と称し、その信号αυを発生する。
１行先をその多くの中からいずれかを指定する必要があ
る。また記憶装置に対してもデータの書き込み、読み出
しすべき記憶場所を指示しなければならない。そのため
にＣＰＵはアドレスバスαＱという複数の信啼線を出力
することによりそれを指示する。通常、前述のような記
憶装置ならびに入出力装置はいくつかのＬＳＩで構成さ
れていることが多く、ｃｐｔｙから出力されるアドレス
バス（ｌＱｆアドレスデコーダ（５）でデコードするこ
とにより、上記ＬＳＩのいずれをＣＰＵはアクセスする
かを指示する。この指示する信号をチップセレクト信号
Ｑｌ）と称し、その信号αυを発生する。
アドレスデコーダ（５）は汎用の論理ＩＣを組み合わせ
たり、デコード用のＩＣ，たとえばＬＳ１３８゜Ｌ８１
３９などを用いて実現される。記憶装置の記憶場所を示
すアドレスおよび入出力装置のアドレスは一般にはシス
テム内では、ハードウェアで固定されている場合が多く
、変更を必要とする場合にはいくつかのチップセレクト
信号ａυのうちいずれかをジャンパ＃（６）によってハ
ードウェア的に選択しなければならない。
たり、デコード用のＩＣ，たとえばＬＳ１３８゜Ｌ８１
３９などを用いて実現される。記憶装置の記憶場所を示
すアドレスおよび入出力装置のアドレスは一般にはシス
テム内では、ハードウェアで固定されている場合が多く
、変更を必要とする場合にはいくつかのチップセレクト
信号ａυのうちいずれかをジャンパ＃（６）によってハ
ードウェア的に選択しなければならない。
その−例として、笛４図のように・７ザーボード（７）
に７’ Ｉ）ント配纒板（８）を挿入するようなシステ
ム４こおいては、各プリント配砿板（８）ごとｌこ異な
ったアドレスを割り当でて３かなければならない。従来
の７ドノスデコ一ド回路は上記のようｌζ構成されてい
るため、これらプリント配線板（８）がシステム固有の
ものでなく汎用性を有するものの場合。
に７’ Ｉ）ント配纒板（８）を挿入するようなシステ
ム４こおいては、各プリント配砿板（８）ごとｌこ異な
ったアドレスを割り当でて３かなければならない。従来
の７ドノスデコ一ド回路は上記のようｌζ構成されてい
るため、これらプリント配線板（８）がシステム固有の
ものでなく汎用性を有するものの場合。
全てのプリント配線板（８）のジャンパ縁ｆ６） ｆ各
プリント配線板（８）とと暑こ割り当てられたアドレス
になるよう設定する必要がある。そのため、プリント配
線板（８）の入れ換えのたびにジャンパ線（６）の設定
を要するなどの問題点があった。
プリント配線板（８）とと暑こ割り当てられたアドレス
になるよう設定する必要がある。そのため、プリント配
線板（８）の入れ換えのたびにジャンパ線（６）の設定
を要するなどの問題点があった。
° 〔発明が解決しようとする問題点〕上記のように従
来のアドレスデコード回路は。
来のアドレスデコード回路は。
ジャンパ縁なとで切換えなければならないという問題点
があ一つた。
があ一つた。
この発明は上記のような問題点を解消するためになされ
たもので、記憶装置あるいは入出力装置のアトＶスモン
フトウエアで設定、変更できるアドレスデコード回路を
得ることを目的とする。
たもので、記憶装置あるいは入出力装置のアトＶスモン
フトウエアで設定、変更できるアドレスデコード回路を
得ることを目的とする。
〔問題点を解決するための手段］
入出力装置・記憶装置等のアドレスを設定する手段と、
このアドレス役足手段で設定されたアドレスとＣＰＵか
ら出力されたアドレスとを比較し。
このアドレス役足手段で設定されたアドレスとＣＰＵか
ら出力されたアドレスとを比較し。
一致信舛を出力する第１の比較手段と、この格ｌの比較
手段７Ｊ）らの一致信号に応じＣ，データバス上のデー
タをラッチする手段と、このラッチ手段でラッチされた
データとＣＰＵから出力されたアドレスとを比較し、一
致するとチップセレクト信号を出力する第２の比較手段
を備えたものである。
手段７Ｊ）らの一致信号に応じＣ，データバス上のデー
タをラッチする手段と、このラッチ手段でラッチされた
データとＣＰＵから出力されたアドレスとを比較し、一
致するとチップセレクト信号を出力する第２の比較手段
を備えたものである。
この発明に係るアドレスデコード回路は、アドレス設定
部で設定したアドレスとＣＰＵ力１ら出力されたアドレ
スとをコンパレータで比較し、それが等しくなったタイ
ミングでデータバス上のデータをラッチ回路でラッチし
、そのラッチされたデータとアドレスバスとをコンハＬ
’−夕で比較できるようにしてチップセレクト信号を発
生する。
部で設定したアドレスとＣＰＵ力１ら出力されたアドレ
スとをコンパレータで比較し、それが等しくなったタイ
ミングでデータバス上のデータをラッチ回路でラッチし
、そのラッチされたデータとアドレスバスとをコンハＬ
’−夕で比較できるようにしてチップセレクト信号を発
生する。
以Ｆ、この発明の一実施例を図（ごついて説明する。第
１図に２いて、（１）はボードアドレス設定部であり１
人出力装置あるいは記憶装置の一部として、各プリント
配線板ごとに異なったアドレスそマザーボード（７）上
のボードアドレス設定部］１）１こ予め設定して２く。
１図に２いて、（１）はボードアドレス設定部であり１
人出力装置あるいは記憶装置の一部として、各プリント
配線板ごとに異なったアドレスそマザーボード（７）上
のボードアドレス設定部］１）１こ予め設定して２く。
ＣＰＵはプリント配線板（３）ごとに異なった上記アド
レスに対し、そのフリント配線板上の入出力装置あるい
は記憶装置の゛アドレスをデータとして出力する。各々
のプリント配線板（７）のボードアドレス設定部ｉｌｌ
で設定さｎにアドレスと、ＣＰＵからのアドレスとが第
１のコンパレータ（２）で比較される。一致すると、そ
のプリント配硯板（８）上の第１のコンパレータ（２）
より出力される一致信号□□□によりデータバス上の入
出力装置あるいは記憶装置のアドレスがラッチ回路（３
）にラッチされる。上記動作を全てのプリント配線板上
のボードアドレス設定部【１）で設定されたアドレス（
こ対して行ない竹々のプリント配縁板（８）内の入出力
装＃あるいは記憶装置のアドレスを各ラッチ回路（３）
に設定する。
レスに対し、そのフリント配線板上の入出力装置あるい
は記憶装置の゛アドレスをデータとして出力する。各々
のプリント配線板（７）のボードアドレス設定部ｉｌｌ
で設定さｎにアドレスと、ＣＰＵからのアドレスとが第
１のコンパレータ（２）で比較される。一致すると、そ
のプリント配硯板（８）上の第１のコンパレータ（２）
より出力される一致信号□□□によりデータバス上の入
出力装置あるいは記憶装置のアドレスがラッチ回路（３
）にラッチされる。上記動作を全てのプリント配線板上
のボードアドレス設定部【１）で設定されたアドレス（
こ対して行ない竹々のプリント配縁板（８）内の入出力
装＃あるいは記憶装置のアドレスを各ラッチ回路（３）
に設定する。
実際にｃ ｐ ［Ｊが入出力装置あ６いは記憶装置をア
クセスする場合には、アクセスしよろとする装置のアド
レスｔ−ＣＰ Ｕのアドレスバス００より出力すると、
ラッチ回路（：３）から出力される先に設定しγこ装置
のアドレスと第２のコンパレータ（４）テ比較され、一
致するとその小２のコンパレータ（４）カラ出力される
一致信号がアクセスしようとする装置１へのチップセレ
クト信＠０１）となって発信される。
クセスする場合には、アクセスしよろとする装置のアド
レスｔ−ＣＰ Ｕのアドレスバス００より出力すると、
ラッチ回路（：３）から出力される先に設定しγこ装置
のアドレスと第２のコンパレータ（４）テ比較され、一
致するとその小２のコンパレータ（４）カラ出力される
一致信号がアクセスしようとする装置１へのチップセレ
クト信＠０１）となって発信される。
上記実施例では、ボードアドレス設定部はマザーボード
（１）で構成されていたが、＠４図のようなマザーボー
ド（７）にプリント配縁板（８）を挿入する構成でなく
またとえば、プリント配線板一枚にＣＦ’Ｕ、入出力装
置、′Ｂよび記憶装置を有するシステムの場合は、ボー
ドアドレス設定部はＣＰＵと同一プリント配碕でもよい
。また、上記実施例では。
（１）で構成されていたが、＠４図のようなマザーボー
ド（７）にプリント配縁板（８）を挿入する構成でなく
またとえば、プリント配線板一枚にＣＦ’Ｕ、入出力装
置、′Ｂよび記憶装置を有するシステムの場合は、ボー
ドアドレス設定部はＣＰＵと同一プリント配碕でもよい
。また、上記実施例では。
ラッチ回路（３）には入出力装置あるいは、記憶装置の
アドレスをラッチし、アドレスバスと、１ｇ２のコンパ
レータ（４）で比較し、チップセレクト［４ｅｉ出力し
たが、＠２図のようにコンパレータの代わりにアドレス
デコーダの１ら出刃されるいくつかのチップセレクト信
号のうちいずれ力）をデータセレクタ（９）により選択
する構成としラッチ回路には。
アドレスをラッチし、アドレスバスと、１ｇ２のコンパ
レータ（４）で比較し、チップセレクト［４ｅｉ出力し
たが、＠２図のようにコンパレータの代わりにアドレス
デコーダの１ら出刃されるいくつかのチップセレクト信
号のうちいずれ力）をデータセレクタ（９）により選択
する構成としラッチ回路には。
複数のチップセレクトのうちいずれを選択するかの情報
をラッチするようにしても上記実施例と同様の効果を奏
する。
をラッチするようにしても上記実施例と同様の効果を奏
する。
また、ラッチ回路（３）にデーえ０、を・ラッチするた
めのラッチ信号として第１のコンパレータの一致信号を
用いたが、ラッチ回路にデータをソフトウェア的にラッ
チできれば１通常のアドレスデコーダでラッチ信号を作
ってもよい。
めのラッチ信号として第１のコンパレータの一致信号を
用いたが、ラッチ回路にデータをソフトウェア的にラッ
チできれば１通常のアドレスデコーダでラッチ信号を作
ってもよい。
以上のようにこの発明によれば、ＣＰＵがアクセスする
入出力装置あるいは記憶装置のアドレスはソフトウェア
にで設定できるため、どのようなアドレスをも任意に割
り当てることができる。またた特にプリント配線板が汎
用性をもったもので。
入出力装置あるいは記憶装置のアドレスはソフトウェア
にで設定できるため、どのようなアドレスをも任意に割
り当てることができる。またた特にプリント配線板が汎
用性をもったもので。
アドレス設定を各プリント配線板ごとに設定を要ｔ６も
のであっても、ボードアドレス設定部がマザーボード上
に有す６構成では、ハードワエア的には、アドレス設定
のためのジャンパ線等での切換え操作は全く不要となる
などの効果がある。
のであっても、ボードアドレス設定部がマザーボード上
に有す６構成では、ハードワエア的には、アドレス設定
のためのジャンパ線等での切換え操作は全く不要となる
などの効果がある。
Ｍ１図はこの発明の一実施例によるアドノスデコード回
路、弓２図はこの発明の曲の実施例によるアトＶスｆコ
ード回路、窟３図は従来のアドレスデコード回と６．第
４図はこの発明を実施するプリント配線板の組之てを示
す肩蓼逍図である。 図にＳいＣ，１１）はボードアドレス設定部、（２）は
第１のコンパレータ、（３）はラッチ回路、（４）はｇ
２のコンパレータ、（５）はアドレスデコーダ、（６）
はジャンパ線、（７）ハマザーボード、（８）はプリン
ト配線板である。 なお２図中、同−符舛は同一、または相当部分を示す。
路、弓２図はこの発明の曲の実施例によるアトＶスｆコ
ード回路、窟３図は従来のアドレスデコード回と６．第
４図はこの発明を実施するプリント配線板の組之てを示
す肩蓼逍図である。 図にＳいＣ，１１）はボードアドレス設定部、（２）は
第１のコンパレータ、（３）はラッチ回路、（４）はｇ
２のコンパレータ、（５）はアドレスデコーダ、（６）
はジャンパ線、（７）ハマザーボード、（８）はプリン
ト配線板である。 なお２図中、同−符舛は同一、または相当部分を示す。
Claims (2)
- （１）ＣＰＵならびに記憶装置あるいは入出力装置から
なるシステムにおいて、入出力装置・記憶装置等のアド
レスを設定する手段と、このアドレス設定手段で設定さ
れたアドレスと前記ＣＰＵから出力されたアドレスとを
比較し、一致信号を出力する第１の比較手段と、この第
１の比較手段からの一致信号に応じて、データバス上の
データをラッチする手段と、このラツチ手段でラッチさ
れたデータと前記ＣＰＵから出力されたアドレスを比較
し、一致するとチップセレクト信号を出力する第２の比
較手段を備えたことを特徴とするアドレスデコード回路
。 - （２）プリント配線板のアドレスを設定する手段と、こ
のアドレス設定手段で設定されたアドレスと前記ＣＰＵ
から出力されたアドレスとを比較し一致信号を出力する
第１の比較手段と、この第１の比較手段からの一致信号
に応じてデータバス上のデータをラッチする手段と、前
記ＣＰＵから出力されるアドレスバスをアドレスデコー
ドして複数のチップセレクト信号を出力する手段と、こ
の出力手段から出力される複数のチツプセレクト信号の
うちいずれか１つを、前記ラッチ手段にラッチされたデ
ータに応じて選択するデータセレクト手段を備えたアド
レスデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022675A JPS63188884A (ja) | 1987-02-02 | 1987-02-02 | アドレスデコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022675A JPS63188884A (ja) | 1987-02-02 | 1987-02-02 | アドレスデコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188884A true JPS63188884A (ja) | 1988-08-04 |
Family
ID=12089437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62022675A Pending JPS63188884A (ja) | 1987-02-02 | 1987-02-02 | アドレスデコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188884A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231625A (ja) * | 1983-06-14 | 1984-12-26 | Canon Inc | アドレス設定方式 |
| JPS61115159A (ja) * | 1984-11-12 | 1986-06-02 | Nec Corp | 信号列選択装置 |
-
1987
- 1987-02-02 JP JP62022675A patent/JPS63188884A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231625A (ja) * | 1983-06-14 | 1984-12-26 | Canon Inc | アドレス設定方式 |
| JPS61115159A (ja) * | 1984-11-12 | 1986-06-02 | Nec Corp | 信号列選択装置 |
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