JPS6318833A - 符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号化装置、特にアナログディジタル符号化装
置に関する。

〔従来の技術とその問題点〕

近年の通信技術の発展はめざましく、ニューメディアテ
クノロジの導入と相俟って、信号処理の対象となるアナ
ログ信号の帯域は広帯域化してい減化してきている。こ
れらのアナログ帯域の符号化のためには、既に高速のア
ナログディジタル変換器（以下ＡＤと略す）が市販され
ているが、これらは非常に高価なものとなっている。

本発明の目的は既に開発を終了し大量生産されている安
価な低速ＡＤを複数個用い、廉価な高速符号化装置を提
供することにある。

〔発明の構成〕

前記目的を達成するために９本発明による符号化装置は
１／（２Ｔ）の周波数幅に帯域制限されたアナログ信号
を符号化する装置においてｎＴの符号化処理時間を要す
るｎ箇の符号器と、該ｎ箇の符号器をＴ時間毎にずらし
て起動させＴ時間毎に得られるｎ箇の符号器からのＰＣ
Ｍ信号をＴ時間毎に時分割多重するための多重化回路と
を含んで構成されている。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の構成図、第２図はその動作
を説明するタイムチャートを示している。図では便宜上
ｎとして４を採択している。

第２図でａはｂ−ｔまでの時間関係を示すもので。

ｂ−ｔは第１図中に示しである同一符号部分の波形図で
ある。１は本符号化装置の入力端子であシ。

２ば１７（２Ｔ）の周波数幅に帯域制服するロー・母ス
フイルターである。３，４，５．６は低速符号器を示し
ておりこれはトリがパルスｂ、ｃ、ｄ、ｅ　　で各々起
動させられる。各低速符号器３．４，５．６　では時間
ｎＴ後にＰＣＭ信号が得られ、前記トリが／Ｊルスｂ、
ｃ、ｄ、ｅ　　と同一のノクルスでラッチ回路７，８゜
９．１０にそれらのＰＣＭ信号を取シ込む。

ラッチ回路７，８，９，１０の出力ｆ　ｒｇ＋ｂｒｉは
ｎＴの時間保持されておシ、多重化回路１１は選択指示
信号Ｊｔｋを用いてラッチ回路出力信号ｆ、ｇ、ｈ、＋
を頭次に選択し２時分側条重ＰＣＭ信号ｔを出力する。

以上の説明中に現われたすべての構成要素は既に市販さ
れており、また制御・ぐルスｂ、ｃ、ｄ。

ｅ＋Ｊ＋ｈは簡単なディノタル回路で実現される。

〔発明の効果〕

以上述べた様に２本発明は符号化時間はかかるが、任意
の標本値を所要の精度で符号化できる安価な低速符号器
を複数個配置することによシ１等価的に高速符号化装置
を廉価に実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図はその動作
を説明するタイムチャートである。 １・・・入力端子、２・・・ローノやスフィルタ、３〜
６・・・低速符号化器、７〜１０・・・ラッチ回路、１
１・・・多重化回路、１２・・・出力端子。 ７−−〜 第１図 第２図 一一一一一五丁一一一一一

Claims (1)

【特許請求の範囲】
1. １、１／（２　Ｔ）の周波数幅に帯域制限されたアナロ
   グ信号を符号化する装置において、ｎＴの符号化処理時
   間を要するｎ箇の符号器と、該ｎ箇の符号器をＴ時間毎
   にずらして起動させＴ時間毎に得られるｎ箇の符号器か
   らのＰＣＭ信号をＴ時間毎に時分割多重するための多重
   化回路とを含むことを特徴とする符号化装置。