JPS63180162A - Data processor - Google Patents
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- Microcomputers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置さらには内部データバスの構成
方式に関し、例えばプログラムメモリやデータメモリを
内蔵したシングルチップマイクロコンピュータに適用し
て有効な技術に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a data processing device and also to a configuration method of an internal data bus, and is a technology that is effective when applied to, for example, a single-chip microcomputer with a built-in program memory and data memory. It is related to.
半導体集積回路の集積度の向上により1つの半導体基板
に制御回路、演算回路、メモリ、及び入出力回路を内蔵
した所謂シングルチップマイクロコンピュータが従来か
ら提供されている。斯るシングルチップマイクロコンピ
ュータは、昭和60年12月25日オーム社発行の「マ
イクロコンピュータハンドブックJ P2S5乃至P1
62にも記載されているように、システムニーズの多用
性に応じて4ビツト、8ビツト、16ビツト、更には3
2ビツトへと展開されている。このようなシングルチッ
プマイクロコンピュータにあっては、内蔵メモリなどの
機能ブロックに対するアクセスタイムは、外部デバイス
に対するアクセスタイムに比べて実質的に短くされ、マ
イクロコンピュータのスループット向上に寄与すること
ができる。2. Description of the Related Art As the degree of integration of semiconductor integrated circuits has improved, so-called single-chip microcomputers have been provided that have a control circuit, an arithmetic circuit, a memory, and an input/output circuit built into a single semiconductor substrate. Such single-chip microcomputers are described in "Microcomputer Handbook J P2S5 to P1" published by Ohmsha on December 25, 1985.
62, 4-bit, 8-bit, 16-bit, or even 3-bit, depending on the versatility of system needs.
It is expanded to 2 bits. In such a single-chip microcomputer, the access time to functional blocks such as built-in memory is substantially shorter than the access time to external devices, which can contribute to improving the throughput of the microcomputer.
ところで、本発明者は、シングルチップマイクロコンピ
ュータをバス構成の点から検討したところ、シングルチ
ップマイクロコンピュータにはメモリの外にタイマカウ
ンタ、コミュニケーションインタフェース、アナログ・
ディジタルコンバータなど従来の周辺デバイスに匹敵す
る各種機能が内蔵される傾向にあり、そのような場合に
、内部データバスのビット構成が単一構成であると、そ
の内蔵機能に比べて内部のデータ転送効率もしくはアク
セス効率を向上させることができないという問題点を見
出した。By the way, the inventor of the present invention examined a single-chip microcomputer from the viewpoint of bus configuration, and found that a single-chip microcomputer has a timer counter, a communication interface, an analog
There is a tendency for various built-in functions comparable to those of conventional peripheral devices such as digital converters, and in such cases, if the internal data bus has a single bit configuration, the internal data transfer will be slower than the built-in functions. The problem was found that efficiency or access efficiency cannot be improved.
本発明の目的は、内部データバスに寄生する不所望な負
荷の増大を最小限にしながら内部におけるデータ転送効
率の向上を図ることができるデータ処理装置を提供する
ことにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a data processing device that can improve internal data transfer efficiency while minimizing undesirable increases in parasitic loads on internal data buses.
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[問題点を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。[Means for Solving the Problems] A brief overview of typical inventions disclosed in this application is as follows.
すなわち、プロセッサとそのプロセッサの制御を受ける
複数の機能ブロックとを1つの半導体基板に形成して成
るデータ処理装置において、プロセッサと各機能ブロッ
クとを結合する内部データバスのビット数を、プロセッ
サとの間で相対的に高速データ転送が必要とされるデー
タメモリやプログラムメモリなどの機能ブロックとプロ
セッサとを結合する部位に呼応させて相対的に増大させ
たものである。In other words, in a data processing device in which a processor and a plurality of functional blocks controlled by the processor are formed on one semiconductor substrate, the number of bits of the internal data bus connecting the processor and each functional block is determined by the number of bits between the processor and the functional blocks. The size of the processor is relatively increased in accordance with the location where the processor is connected to functional blocks such as data memory and program memory, which require relatively high-speed data transfer between them.
上記した手段によれば、プロセッサと各機能ブロックと
を結合する内部データバスのビット数が相対的に増大さ
れた部位に結合されているプロセッサと機能ブロックと
の間における必要なデータ転送回数は、そのビット数の
増大分に呼応して低減され、また、そのビット数増大に
伴う内部データバスの不所望な負荷の増大は最小限とさ
れることにより、内部データバスに寄生する不所望な負
荷の増大に起因する信号伝播遅延を最小限にしながら内
部におけるデータ転送効率の向上を達成するものである
。According to the above-mentioned means, the necessary number of data transfers between the processor and the functional blocks connected to the portion where the number of bits of the internal data bus connecting the processor and each functional block is relatively increased is as follows: The undesirable load parasitic on the internal data bus is reduced in accordance with the increase in the number of bits, and the increase in undesirable load on the internal data bus due to the increase in the number of bits is minimized. The objective is to improve internal data transfer efficiency while minimizing signal propagation delay caused by an increase in .
第1図は本発明に係るデータ処理装置の1実施例を示す
ブロック図である。同図に示されるデータ処理装置は、
1つの半導体基板に形成された所謂シングルチップマイ
クロコンピュータであり。FIG. 1 is a block diagram showing one embodiment of a data processing device according to the present invention. The data processing device shown in the figure is
It is a so-called single-chip microcomputer formed on one semiconductor substrate.
特に制限されないが、8ビツトの外部システムデータバ
スSDRとインタフェースされるものである。Although not particularly limited, it is to be interfaced with an 8-bit external system data bus SDR.
本実施例のシングルチップマイクロコンピュータは、コ
マンドに基づく演算処理を実行する演算実行系EXCと
コマンドを解読してシーケンシャルに各種制御信号を発
生する制御系CNTとに大別して図示されたマイクロプ
ロセッサMPUが内蔵され、そのマイクロプロセッサM
PUのアクセス制御を受ける複数の機能ブロックとして
、特に制限されないが、プログラムを格納するプログラ
ムメモリPGMM、データを書き換え可能に格納する第
1データメモリDTMI及び第2データメモリDTM2
.外部周辺装置とインタフェースされる第1人出力回路
l101及び第2人出力回路工102が設けられている
。The single-chip microcomputer of this embodiment includes a microprocessor MPU that is roughly divided into an arithmetic execution system EXC that executes arithmetic processing based on commands and a control system CNT that decodes commands and sequentially generates various control signals. Built-in, its microprocessor M
The plurality of functional blocks subject to access control of the PU include, but are not particularly limited to, a program memory PGMM that stores programs, a first data memory DTMI and a second data memory DTM2 that store data in a rewritable manner.
.. A first output circuit 1101 and a second output circuit 102 are provided to interface with external peripheral devices.
これら機能ブロックは、本実施例のシングルチップマイ
クロコンピュータに周辺デバイスに匹敵する各種機能を
内蔵させて多様なシステムニーズに対応可能とするため
のものであり、夫々は格別の機能を持つように構成され
ている。These functional blocks are intended to enable the single-chip microcomputer of this embodiment to incorporate various functions comparable to those of peripheral devices and to respond to various system needs, and each block is configured to have special functions. has been done.
即ち、上記演算実行系EXCは図示しない16ビツトA
LUを備え高速16ビツト演算を行い得るように構成さ
れ、また、制御系CNTは16ビツトでコマンドをフェ
ッチし得るように構成されている。上記第1人出力回路
l101は、ローカル・エリア・ネットワークのように
データ転送速度カ比較的速いコミュニケーションインタ
フエースなどのようなデータ転送速度の速い入出力回路
や、16ビツトのタイマ・カウンタなどのようにシステ
ムデータバスSDRのビット構成よりも多いビット数の
データによって同時にセット動作などの処理が必要とさ
れる入出力回路によって構成されている。また、第1デ
ータメモリDTMIは。That is, the arithmetic execution system EXC is a 16-bit A (not shown)
It is equipped with an LU and is configured to be able to perform high-speed 16-bit operations, and the control system CNT is configured to be able to fetch commands in 16 bits. The first output circuit 1101 is an input/output circuit with a high data transfer rate, such as a communication interface with a relatively high data transfer rate, such as a local area network, or a 16-bit timer/counter. The system data bus SDR is composed of input/output circuits that require simultaneous processing such as set operations using data with a larger number of bits than the bit configuration of the system data bus SDR. Moreover, the first data memory DTMI is.
特に制限されないが、上記演算実行系EXCにおける高
速演算用データが専ら格納されるものであり、プログラ
ムメモリPGMMと同様に16ビツトのデータを入出力
可能に構成されている。上記第2人出力回路l102は
、調歩同期式のコミュニケーションインタフェースのよ
うに比較的データ転送速度の遅い入出力回路や、8ビツ
トシステム専用の標準I10ポートなどによって構成さ
れている。また、第2データメモリは、特に制限されな
いが、低速大容量のダイナミックRAMによって構成さ
れている。Although not particularly limited, data for high-speed computation in the arithmetic execution system EXC is exclusively stored therein, and is configured to be capable of inputting and outputting 16-bit data similarly to the program memory PGMM. The second user output circuit 1102 is comprised of an input/output circuit with a relatively slow data transfer rate, such as an asynchronous communication interface, and a standard I10 port dedicated to an 8-bit system. Further, the second data memory is constituted by a low-speed, large-capacity dynamic RAM, although it is not particularly limited thereto.
ここで、上記マイクロプロセッサMPU及び各機能ブロ
ックは、8ビツトのシステムデータバスSDBとインタ
フェースされる内部データバスよりBに結合されている
が、マイクロプロセッサMPUとの間で相対的に高速デ
ータ転送が必要とされる機能ブロックであるプログラム
メモリPGMM、第1データメモリDTM 1 、及び
第1人出力回路l101と、マイクロプロセッサMPU
とを結合する部位は、内部データバスIDBのビット数
が16ビツトで構成され、また、マイクロプロセッサM
PUとの間で高速データ転送が必ずしも必要とさない機
能ブロックである第2データメモリDTM2、及び第2
人出力回路l102と、マイクロプロセッサMPUとを
結合する部位は、内部データバスIDHのビット数が8
ビツトで構成されている。Here, the microprocessor MPU and each functional block are coupled to B via an internal data bus that interfaces with the 8-bit system data bus SDB, but relatively high-speed data transfer is possible between them and the microprocessor MPU. The required functional blocks are the program memory PGMM, the first data memory DTM 1 and the first output circuit l101, and the microprocessor MPU.
The part that connects the internal data bus IDB with 16 bits and the microprocessor M
A second data memory DTM2, which is a functional block that does not necessarily require high-speed data transfer with the PU;
The part that connects the human output circuit 1102 and the microprocessor MPU has an internal data bus IDH with 8 bits.
Consists of bits.
第1図において、MAAは、マイクロプロセッサMPU
の演算実行系EXCからアドレスバスABに出力される
アドレス信号を受け、そのアドレス信号の所定ビットに
よって内部機能ブロックが指定されるとき、その指定機
能ブロックが内部データバスIDBの内の16ビツト構
成部位又は8ビツト構成部位の何れに結合されているか
を判別し、そのアドレス信号の所定ビットが16ビツト
構成部位に結合されている機能ブロックを指定するもの
であると判断されたとき、マイクロプロセッサMPUの
制御系CNTに16ビツトデータのリード・ライト動作
には1回のアクセス制御で充分である旨を指示する識別
制御部である。In FIG. 1, MAA is a microprocessor MPU
When an address signal output from the arithmetic execution system EXC to the address bus AB is received and an internal functional block is designated by a predetermined bit of the address signal, the designated functional block is a 16-bit constituent part of the internal data bus IDB. or to which of the 8-bit components the address signal is coupled to, and when it is determined that the predetermined bit of the address signal specifies the functional block coupled to the 16-bit component, the microprocessor MPU This is an identification control unit that instructs the control system CNT that one access control is sufficient for read/write operations of 16-bit data.
したがって、マイクロプロセッサMPUが高速データ転
送を必要とする機能ブロックをアクセスする場合には、
16ビツト単位でリード・ライト動作を実行させること
ができるから、内部データバスが8ビツトの単一ビット
構成にされている場合に比較すると、データ転送回数が
半減され、そのようなデータ転送効率の向上は、コマン
ドフェッチ回数の低減やパラメータの転送効率向上に役
立ち、データ処理効率の向上に寄与する。しかも、内部
データバスIDBにおけるビット数増大部位は高速デー
タ転送が必要とされる機能ブロックとの間に限られてい
るから、面積効率の妨げにもならず、且つ、内部データ
バスIDBに寄生する不所望な負荷の増大に起因する信
号伝播遅延も最小限とされる。Therefore, when the microprocessor MPU accesses a functional block that requires high-speed data transfer,
Since read/write operations can be executed in units of 16 bits, the number of data transfers is halved compared to when the internal data bus has a single bit configuration of 8 bits, and such data transfer efficiency is improved. This improvement helps reduce the number of command fetches and improve parameter transfer efficiency, contributing to improved data processing efficiency. Moreover, since the portion where the number of bits in the internal data bus IDB is increased is limited to the area between functional blocks that require high-speed data transfer, it does not hinder area efficiency and does not become parasitic on the internal data bus IDB. Signal propagation delays due to undesired load increases are also minimized.
上記実施例によれば以下の作用効果を得るものである。According to the above embodiment, the following effects can be obtained.
(1)マイクロプロセッサMPUが結合されている内部
データバスIDBは、マイクロプロセッサMPUとの間
で相対的に高速データ転送が必要とされる第1データメ
モリDTMなどの機能ブロックとは16ビツト部位を介
して結合されているから、マイクロプロセッサMPUが
高速データ転送を必要とする機能ブロックをアクセズす
る場合には、それらの機能ブロックに対して16ビツト
単位でリード・ライト動作を実行させることができ。(1) The internal data bus IDB to which the microprocessor MPU is connected has a 16-bit portion that is different from functional blocks such as the first data memory DTM that require relatively high-speed data transfer between the microprocessor MPU and the internal data bus IDB. When the microprocessor MPU accesses functional blocks that require high-speed data transfer, it can perform read/write operations on those functional blocks in units of 16 bits.
内部データバスが8ビツトの単一ビット構成にされてい
る場合に比較すると、データ転送回数が半減され、その
ようなデータ転送効率の向上は、コマンドフェッチ回数
の低減やパラメータの転送効率向上に役立ち、データ処
理効率の向上に寄与することができる。Compared to when the internal data bus has a single 8-bit configuration, the number of data transfers is halved, and such improved data transfer efficiency helps reduce the number of command fetches and improve parameter transfer efficiency. , can contribute to improving data processing efficiency.
(2)内部データバスIDBにおけるビット数増大部位
は高速データ転送が必要とされる機能ブロツクとの間に
限られているから、面積効率の妨げにもならず、且つ、
内部データバスIDBに寄生する不所望な負荷の増大に
起因する信号伝播遅延も最小限として、上記効果を得る
ことができる。(2) Since the portion of the internal data bus IDB where the number of bits is increased is limited to the area between functional blocks that require high-speed data transfer, it does not impede area efficiency;
The above effects can be obtained while minimizing the signal propagation delay caused by an undesirable increase in parasitic load on the internal data bus IDB.
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。Although the invention made by the present inventor has been specifically described above based on Examples, the present invention is not limited to the above-mentioned Examples, and various changes can be made without departing from the gist thereof.
例えば、上記実施例では、マイクロプロセッサの演算実
行系及び制御系の双方が夫々内部バスに結合されている
構成について説明したが、コマンドとそれ以外のデータ
との分離バス方式もしくはプログラムメモリからのコマ
ンドのバイパス供給方式を採用することができる。For example, in the above embodiment, the configuration in which both the arithmetic execution system and the control system of the microprocessor are connected to an internal bus has been described, but a separate bus system for commands and other data or commands from the program memory can be used. A bypass supply method can be adopted.
また、上記実施例においては、マイクロプロセッサとの
間で相対的に高速データ転送が必要とされる機能ブロッ
クを、データメモリ、プログラムメモリ、ローカル・エ
リア・ネットワークのようコミユニケージ1ンインタフ
エース、及び16ビツトのタイマ・カウンタとして説明
したが、それに限定されるものではなく、論理的には上
記したようなマイクロプロセッサとの間で相対的に高速
データ転送が必要とされる機能ブロックの何れでもよい
6例えば、命令フェッチ回数の低減によりマイクロコン
ピュータの動作効率向上を期する場合には、そのような
機能ブロックにプログラムメモリを含めればよい。Further, in the above embodiment, functional blocks that require relatively high-speed data transfer with the microprocessor are connected to a data memory, a program memory, a communication interface such as a local area network, and a communication interface such as a local area network. Although it has been described as a 16-bit timer/counter, it is not limited thereto; logically, it may be any functional block that requires relatively high-speed data transfer with the above-mentioned microprocessor. 6. For example, if it is desired to improve the operating efficiency of a microcomputer by reducing the number of instruction fetches, a program memory may be included in such a functional block.
更に、内部データバスのビット構成は上記実施例の16
ビツト及び8ビツト構成に限定されず、それに呼応して
プロセッサやデータメモリなどにおける処理可能なデー
タの最大データビット長も上記実施例に限定されない、
また、内部バスのビット構成は、2段階だけでなく、例
えば、8ビツト、16ビツト、32ビツトの3段階に構
成することもできる。Furthermore, the bit configuration of the internal data bus is 16 in the above embodiment.
The maximum data bit length of data that can be processed in the processor, data memory, etc. is not limited to the above-mentioned embodiments.
Further, the bit configuration of the internal bus is not limited to two levels, but can also be configured to three levels, for example, 8 bits, 16 bits, and 32 bits.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに適用した場合について説明したが、
それに限定されるものではなく、プロセッサを有しイン
テリジェント化されて、プロセッサ以外の例えばDMA
C(ダイナミック・メモリ・アクセス・コントローラ)
などの機能ブロックが内蔵されたデータ処理装置であれ
ば各種周辺コントローラなどにも適用することができる
0本発明は、少なくとも、プロセッサとそのプロセッサ
の制御を受ける複数の機能ブロックとを1つの半導体基
板に形成した条件のものに適用することができる。The above explanation has mainly been about the case where the invention made by the present inventor is applied to a single-chip microcomputer, which is the field of application that formed the background of the invention.
It is not limited to this, but it has a processor and is intelligent, and other than the processor, for example, DMA
C (dynamic memory access controller)
If the data processing device has built-in functional blocks such as It can be applied to conditions that have been formed.
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、マイクロプロセッサが結合されている内部デ
ータバスは、マイクロプロセッサとの間で相対的に高速
データ転送が必要とされる機能ブロックとは相対的にそ
の他の部位に対してビット数が増大されている部位を介
して結合されているから、マイクロプロセッサが高速デ
ータ転送を必要とする機能ブロックに対しては、その増
大されているビット単位でアクセスすることができ、そ
のような機能ブロックとプロセッサとの間における必要
なデータ転送回数は、そのビット数の増大分に呼応して
低減され、また、そのビット数増大に伴う内部データバ
スの不所望な負荷の増大は最小限とされることにより、
内部データバスに寄生する不所望な負荷の増大に起因す
る信号伝播遅延を最小限にしながら内部におけるデータ
転送効率の向上を達成することができる。In other words, the internal data bus to which the microprocessor is connected has a larger number of bits than the functional blocks that require relatively high-speed data transfer to and from the microprocessor. Because the microprocessor can access the increased bits of functional blocks that require high-speed data transfer, such functional blocks and the processor can The number of data transfers required during the process is reduced in proportion to the increase in the number of bits, and the undesirable increase in load on the internal data bus due to the increase in the number of bits is minimized.
Internal data transfer efficiency can be improved while minimizing signal propagation delays due to an increase in undesirable load parasitic on the internal data bus.
第1図は本発明に係るデータ処理装置の1実施例を示す
ブロック図である。
MPU・・・マイクロプロセッサ、EXC・・・演算実
行系、CNT・・・制御系、DTMI・・・第1データ
メモリ、DTM2・・・第2データメモリ、PGMM・
・・プログラムメモリ、l101・・・第1人出力回路
、工102・・・第2人出力回路、IDB・・・内部デ
ータバス、SDR・・・システムデータバス、MAA・
・・識別制御部。FIG. 1 is a block diagram showing one embodiment of a data processing device according to the present invention. MPU... microprocessor, EXC... calculation execution system, CNT... control system, DTMI... first data memory, DTM2... second data memory, PGMM.
...Program memory, l101...1st person's output circuit, engineering 102...2nd person's output circuit, IDB...internal data bus, SDR...system data bus, MAA...
...Identification control unit.
Claims (1)
機能ブロックとを1つの半導体基板に形成して成るデー
タ処理装置において、プロセッサと各機能ブロックとを
結合する内部データバスのビット数を、プロセッサとの
間で相対的に高速データ転送が必要とされる所定の機能
ブロックとプロセッサとを結合する部位に呼応させて相
対的に増大させたことを特徴とするデータ処理装置。 2、上記相対的に高速データ転送を必要とする所定の機
能ブロックは、プログラムメモリであることを特徴とす
る特許請求の範囲第1項記載のデータ処理装置。 3、上記相対的に高速データ転送を必要とする所定の機
能ブロックはプログラムメモリであることを特徴とする
特許請求の範囲第1項又は第2項に記載のデータ処理装
置。[Claims] 1. In a data processing device in which a processor and a plurality of functional blocks controlled by the processor are formed on one semiconductor substrate, bits of an internal data bus connecting the processor and each functional block 1. A data processing device characterized in that the number of parts is relatively increased in accordance with the number of parts connecting the processor and a predetermined functional block that requires relatively high-speed data transfer between the processor and the processor. 2. The data processing device according to claim 1, wherein the predetermined functional block that requires relatively high-speed data transfer is a program memory. 3. The data processing device according to claim 1 or 2, wherein the predetermined functional block that requires relatively high-speed data transfer is a program memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62009801A JPS63180162A (en) | 1987-01-21 | 1987-01-21 | Data processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62009801A JPS63180162A (en) | 1987-01-21 | 1987-01-21 | Data processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63180162A true JPS63180162A (en) | 1988-07-25 |
Family
ID=11730293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62009801A Pending JPS63180162A (en) | 1987-01-21 | 1987-01-21 | Data processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63180162A (en) |
-
1987
- 1987-01-21 JP JP62009801A patent/JPS63180162A/en active Pending
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