JPS62224849A - Data processing system - Google Patents

Data processing system

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Publication number
JPS62224849A
JPS62224849A JP6568786A JP6568786A JPS62224849A JP S62224849 A JPS62224849 A JP S62224849A JP 6568786 A JP6568786 A JP 6568786A JP 6568786 A JP6568786 A JP 6568786A JP S62224849 A JPS62224849 A JP S62224849A
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JP
Japan
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data
bus
memory
address
transfer
Prior art date
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Pending
Application number
JP6568786A
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Japanese (ja)
Inventor
Kunihiko Nakada
邦彦 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS62224849A publication Critical patent/JPS62224849A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • General Physics & Mathematics (AREA)
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Abstract

PURPOSE:To upgrade the rate of data transfer by providing the second address/ data bus connecting only between an incorporated memory and a direct memory access DMA controller in addition to a main bus, and enabling the supply of consecutive source addresses. CONSTITUTION:In a single-chip microcomputer, a data transfer (DMAC) control circuit 18 to execute the direct transfer of data between an external peripheral equipment (external memory) 20 and the incorporated memory 12, is provided. Between the circuit 18 and the memory 12, the second address bus 17a and the data bus 17b are provided. Consequently, a destination address can be outputted in parallel with a read data immediately after the data starts to get on the data bus 7b i.e. before a source address disappears. Furthermore, at the time when the latch of the read data by the circuit 18 ends and the source address comes to be unnecessary, the next source address can immediately be outputted to read out the next transfer data. As a result, data of plural consecutive bytes can be transferred with a high speed.

Description

【発明の詳細な説明】 [産業上の利用分野コ この発明は、データ処理技術さらにはマイクロコンピュ
ータ・システムにおけるデータ転送方式に適用して特に
有効な技術に関し、例えばシングルチップマイクロコン
ピュータ(以下シングルチップマイコンと称する)に利
用して有効な技術に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a data processing technology and a technology that is particularly effective when applied to a data transfer method in a microcomputer system. (referred to as microcontrollers).

[従来技術] マイクロコンピュータ・システムにおいては、CRT端
末、ハードディスクあるいはフロッピーディスク等のデ
ータ入出力機器とメモリとの間もしくはメモリ間で大兄
のデータ転送を行なう必要があることが多い。その場合
、マイクロプロセッサがソフトウェアでそのようなデー
タ転送(ブロック転送)を行なうと、マイクロプロセッ
サの負担が大きくなり、システムのスループットが低下
する。
[Prior Art] In microcomputer systems, it is often necessary to perform large-scale data transfer between data input/output devices such as CRT terminals, hard disks, or floppy disks, and memory or between memories. In that case, if the microprocessor performs such data transfer (block transfer) using software, the burden on the microprocessor increases and the system throughput decreases.

そのため、マイクロコンピュータに代わってそのような
デバイス間のデータ転送を制御する装置としてDMA 
(ダイレクト・メモリ・アクセス)コントローラが提供
されている。
Therefore, DMA is used as a device to control data transfer between such devices instead of a microcomputer.
(direct memory access) controller is provided.

[発明が解決しようとする問題点] しかしながら、そのようなりMAコントローラを用いて
も、シングルチップマイコン内部のメモリと、外部のメ
モリやディスク装置との間のデータのブロック転送を行
なうことはできなかった。
[Problems to be Solved by the Invention] However, even if such an MA controller is used, it is not possible to transfer blocks of data between the internal memory of a single-chip microcomputer and an external memory or disk device. Ta.

すなわち、従来のシングルチップマイコンは。In other words, conventional single-chip microcontrollers.

例えば第3図に示すようにプログラムに従って内部の実
行ユニット等を制御するマイクロプロセッサ(以下CP
Uと称する)1と、このCPUIの動作プログラム等が
格納されたROM (リード・オンリ・メモリ)2、主
にCPU1の作業領域を提供するRAM (ランダム・
アクセス・メモリ)3、シリアル・コミュニケーション
・インタフェース回路4、タイマ回路5および入出カポ
−トロ8〜6d等から構成され、これらの回路は内部ア
ドレスバス7aおよび内部データバス7bを介して互い
に接続されている。
For example, as shown in Figure 3, a microprocessor (hereinafter referred to as CP) controls internal execution units according to a program.
(referred to as U) 1, a ROM (read-only memory) 2 that stores operating programs of this CPU, etc., and a RAM (random memory) that mainly provides a work area for the CPU 1.
It consists of an access memory (access memory) 3, a serial communication interface circuit 4, a timer circuit 5, and input/output ports 8 to 6d, etc., and these circuits are connected to each other via an internal address bus 7a and an internal data bus 7b. There is.

上記ボート6cにはマルチプレクサ8を介してアドレス
バス7aとデータバス7bが接続可能にされている。ま
た、適当な外部端子を所定の状態に設定することにより
、マイコンのリセット後の動作モードを決定するモード
切換回路9が設けられており、このモード設定回路9に
よって、上記入出カポ−トロdは、データ入出力機能も
しくはアドレス出力機能として働き、また、ボート6c
はデータ入出力機能もしくはデータバスとアドレスバス
をマルチプレックスする機能として働くようにされる。
An address bus 7a and a data bus 7b can be connected to the boat 6c via a multiplexer 8. Furthermore, a mode switching circuit 9 is provided which determines the operation mode after the microcontroller is reset by setting appropriate external terminals to predetermined states. functions as a data input/output function or an address output function, and also functions as a data input/output function or an address output function, and
is made to function as a data input/output function or a function of multiplexing a data bus and an address bus.

これによって、第3図に示すシングルチップマイコンは
、アドレス空間が拡張可能にされ、外部のメモリもアク
セスできるようにされている。
As a result, the single-chip microcomputer shown in FIG. 3 has an expandable address space and can also access external memory.

このようなシングルチップマイコンについては。Regarding such single-chip microcontrollers.

[株コ日立製作所が1982年9月に発行したデータブ
ック「日立マイクロコンピュータ、8ビツト16ビツト
マイクロコンピユータ」第243頁〜253頁に記載さ
れている。
[Described in the data book "Hitachi Microcomputer, 8-bit 16-bit Microcomputer" published by Hitachi, Ltd. in September 1982, pages 243 to 253.

従って、このようなシングルチップマイコンにおいては
、例えば外部のメモリからデータを読み出して内部のR
AM3に書き込む場合、あるいはその逆の場合、第4図
に示すように、先ずCPU1からアドレスバス7a上に
ソースアドレス(転送元アドレス)を出力し、読み出さ
れたデータDrを入出カポ−1−6d等に保持する。そ
れから、デスティネーションアドレス(転送先アドレス
)を出力し、入出カポ−トロdに保持されていたり一ド
データDrをライトデータDwとして、内部データバス
7bもしくは外部のバスにのせてやる必要がある。
Therefore, in such a single-chip microcontroller, for example, data is read from an external memory and internal R
When writing to AM3, or vice versa, as shown in FIG. 6d etc. Then, it is necessary to output a destination address (transfer destination address) and transfer the first read data Dr held in the input/output port d to the internal data bus 7b or an external bus as write data Dw.

そのため、1バイトのデータを転送するのに、読出しと
書込みの2サイクル(バスサイクル)を要し、特にブロ
ック転送では、データの転送速度が遅くなるとともに、
CPUの負担が大きくなってシステム全体のスループッ
トが低下するという不都合があった。
Therefore, it takes two cycles (bus cycle) for reading and writing to transfer one byte of data, and especially in block transfer, the data transfer speed becomes slow and
This has the disadvantage that the load on the CPU increases and the throughput of the entire system decreases.

この発明の目的は、マイクロコンピュータシステムのよ
うなデータ処理システムにおけるデータの転送速度の向
上を図ることにある。
An object of the present invention is to improve the data transfer speed in a data processing system such as a microcomputer system.

この発明の他の目的は、マイクロコンピュータシステム
におけるデータ転送時のCPUの負担を軽減して、シス
テム全体のスループットを向上させることにある。
Another object of the present invention is to reduce the load on the CPU during data transfer in a microcomputer system, thereby improving the throughput of the entire system.

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

[問題点を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.

すなわち、シングルチップマイコン内部にDMAコント
ローラを内蔵させるとともに、入出力ポートを介して外
部バスに接続可能な内部アドレスバスおよびデータバス
の他に、DMAコントローラと内蔵メモリ間のみを接続
する第2のアドレス/データバスを設けることによって
、外部に対するアドレスの出力と並行して内蔵メモリに
対してアドレスを出力できるようにする。
In other words, a DMA controller is built into the single-chip microcontroller, and in addition to an internal address bus and a data bus that can be connected to an external bus via input/output ports, there is also a second address bus that connects only between the DMA controller and the built-in memory. By providing the /data bus, addresses can be output to the built-in memory in parallel with outputting addresses to the outside.

[作用コ 上記した手段によると、連続したソースアドレスの供給
を可能にして、データ転送速度を向上させるとともに、
CPUの負担を軽減して、システム全体のスループット
を向上させるという上記目的を達成するものである。
[Operation] According to the above-mentioned means, it is possible to supply continuous source addresses, improve the data transfer rate, and
This achieves the above objective of reducing the load on the CPU and improving the throughput of the entire system.

[実施例] 第1図には、本発明をシングルチップマイコンに適用し
た場合の一実施例が示されている。
[Embodiment] FIG. 1 shows an embodiment in which the present invention is applied to a single-chip microcomputer.

特に制限されないが、図中鎖線Aで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。
Although not particularly limited, each circuit block surrounded by a chain line A in the figure is formed on one semiconductor chip such as a single crystal silicon substrate.

この実施例では、マイクロプロセッサ1とプログラムR
OMやワーキングRAMのような内蔵メモリ12および
インタフェース回路やタイマ回路のような周辺回路14
は、第3図に示す従来システムと同様に内部アドレスバ
ス7aおよび内部データバス7bによって、互いに有機
的に結合されている。内部アドレスバス7aおよび内部
データバス7bは、入出カポ−トロを介して外部アドレ
スバス27aおよび外部データバス27bに接続されて
いる。これによって、シングルチップマイコンAは、外
部拡張モードに設定されたとき、外部アドレスバス27
aとデータバス27bを介してチップに接続された外部
のメモリやIloのような外部周辺装置20をアクセス
することができるようにされる。
In this embodiment, microprocessor 1 and program R
Built-in memory 12 such as OM and working RAM and peripheral circuits 14 such as interface circuits and timer circuits
are organically coupled to each other by an internal address bus 7a and an internal data bus 7b, similar to the conventional system shown in FIG. Internal address bus 7a and internal data bus 7b are connected to external address bus 27a and external data bus 27b via input/output ports. As a result, when the single-chip microcomputer A is set to the external expansion mode, the external address bus 27
It is possible to access external memory and external peripherals 20, such as Ilo, connected to the chip via data bus 27b and data bus 27b.

さらに、この実施例では、シングルチップマイコンA内
に、上記外部周辺装置20と内蔵メモリ12との間で直
接データの転送を行なわせるためのデータ転送制御回路
(DMAC:)18が設けられている。しかも、このデ
ータ転送制御回路18と内蔵メモリ12との間には第2
のアドレスバス17aとデータバス17bが設けられて
いる。
Furthermore, in this embodiment, a data transfer control circuit (DMAC:) 18 is provided in the single-chip microcomputer A for directly transferring data between the external peripheral device 20 and the built-in memory 12. . Moreover, there is a second
An address bus 17a and a data bus 17b are provided.

アドレスバス7aと17aとは、データ転送制御回路1
8が生成する制御信号9aにより、マルチプレクサ8a
でマルチプレクスされ、内蔵メモリに対するアドレスバ
ス37aを介して内蔵メモリ12に接続される。同様に
、データバス7aと17aとは、制御信号9aにより、
マルチプレクサ8bでマルチプレクスされ、内蔵メモリ
に対するデータバス37bを介して内蔵メモリ12に接
続される。なお、上記データ転送制御回路18は。
Address buses 7a and 17a are data transfer control circuit 1
The control signal 9a generated by the multiplexer 8a
and is connected to the built-in memory 12 via an address bus 37a for the built-in memory. Similarly, data buses 7a and 17a are controlled by control signal 9a.
It is multiplexed by multiplexer 8b and connected to built-in memory 12 via data bus 37b for built-in memory. Note that the data transfer control circuit 18 is as follows.

従来のマイクロコンピュータ・システムにおけるDMA
コントローラと同じように、主たるアドレスバス7aお
よびデータバス7bにも接続されている。
DMA in conventional microcomputer systems
Like the controller, it is also connected to the main address bus 7a and data bus 7b.

そして、この実施例のデータ転送制御回路18は、内部
に2つのアドレス演算部もしくはアドレスカウンタを有
し、上記アドレスバス7aと17aに対して同時に異な
るアドレス信号を出力して、内蔵メモリ12と外部周辺
装置2oを同時にアクセスすることができるようにされ
ている。
The data transfer control circuit 18 of this embodiment has two internal address calculation units or address counters, and outputs different address signals to the address buses 7a and 17a at the same time, so that the built-in memory 12 and the external The peripheral devices 2o can be accessed simultaneously.

従って、この実施例のシングルチップマイコンは、通常
のデータ処理を行なうときには、マイクロプロセッサ1
がアドレスバス7a、37aとデータバス7b、37b
を使って、内蔵メモリ12からプログラムの命令や必要
なデータを読み出したり、処理によって得られたデータ
を内蔵メモリ12に格納することができる。
Therefore, when performing normal data processing, the single-chip microcomputer of this embodiment uses only one microprocessor.
are address buses 7a, 37a and data buses 7b, 37b.
can be used to read program instructions and necessary data from the built-in memory 12, and to store data obtained through processing in the built-in memory 12.

しかして、外部メモリ20と内蔵メモリ12との間でブ
ロック転送のような多量のデータ転送の必要性が生じた
場合、マイクロプロセッサ1からデータ転送制御回路1
8に対してダイレクト転送指令が与えられる。すると、
データ転送制御回路18は、第2図に示すように先ずア
ドレスバス7aにソースアドレスSAIを出力する。そ
の結果外部メモリ(2o)から読み出されたリードデー
タDrlは、入出カポ−トロから内部データバス7bを
通ってデータ転送制御回路18内にラッチされる。これ
とともに、データ転送制御回路18は、デスティネーシ
ョンアドレスDAIを第2アドレスバス17a上に出力
する。同時に制御信号9aにより、マルチプレクサ8a
で選択されているアドレスバスを7aから17aへ切り
換え、デスティネーションアドレスDAIを、アドレス
バス37aにも出力する。また、これに続いて内部にラ
ッチしていたデータをライトデータDwlとして第2デ
ータバス17b上に出力する。同時に、制御信号9bに
より、マルチプレクサ8bで選択されているデータバス
を7bから17bへ切り換え、ライトデータDWIをデ
ータバス37bにも出力する。
Therefore, when it becomes necessary to transfer a large amount of data such as block transfer between the external memory 20 and the built-in memory 12, the microprocessor 1 transfers data to the data transfer control circuit 1.
A direct transfer command is given to 8. Then,
As shown in FIG. 2, the data transfer control circuit 18 first outputs the source address SAI to the address bus 7a. As a result, the read data Drl read from the external memory (2o) is latched into the data transfer control circuit 18 through the internal data bus 7b from the input/output capotro. At the same time, the data transfer control circuit 18 outputs the destination address DAI onto the second address bus 17a. At the same time, the control signal 9a causes the multiplexer 8a to
The selected address bus is switched from 7a to 17a, and the destination address DAI is also output to the address bus 37a. Further, following this, the internally latched data is output onto the second data bus 17b as write data Dwl. At the same time, the control signal 9b switches the data bus selected by the multiplexer 8b from 7b to 17b, and the write data DWI is also output to the data bus 37b.

これによって、内蔵メモリ12の所定のアドレスに外部
メモリ(20)から読み出されたデータが書き込まれる
。しかも、データ転送制御回路18は、アドレスバス1
7a、37aおよびデータバス17b、37bに対して
デスティネーションアドレスDAIとライトデータDw
lの出力を行なっている間に、主たるアドレスバス7a
に対して次のソースアドレスSA2の出力を並列して行
なう。
As a result, data read from the external memory (20) is written to a predetermined address in the built-in memory 12. Moreover, the data transfer control circuit 18 uses the address bus 1
7a, 37a and data buses 17b, 37b, destination address DAI and write data Dw
While outputting 1, the main address bus 7a
The next source address SA2 is outputted in parallel.

上記データ転送は、外部メモリ(20)から内蔵メモリ
12への転送の場合であるが、内蔵メモリ12から外部
メモリ(20)へのデータ転送は、上記と同じタイミン
グで、ソースアドレスSAiをアドレスバス17a、3
7aへ出力し、デスティネーションアドレスDAiおよ
びライトデータDwiを主たるアドレスバス7aとデー
タおよび7bへ出力して行なう。
The above data transfer is from the external memory (20) to the built-in memory 12. However, when data is transferred from the built-in memory 12 to the external memory (20), the source address SAi is transferred to the address bus at the same timing as above. 17a, 3
7a, and the destination address DAi and write data Dwi are output to the main address bus 7a, data, and 7b.

第4図に示す従来のシングルチップマイコンにおける転
送方式では、ソースアドレスを出力してリードデータが
読み出されてからデスティネーションアドレスを出力し
ていた。これに対し、上記実施例の転送方式に従うと、
リードデータがバスにのり始めて直ぐに、つまり、ソー
スアドレスSAがなくなる前にデスティネーションアド
レスDAを並列して出力することができる。しかも、リ
ードデータのラッチが終了してソースアドレスが不要に
なった時点で直に次のソースアドレスを出力して次の転
送データを読み出すことができる。
In the conventional transfer method in a single-chip microcomputer shown in FIG. 4, a source address is output, read data is read, and then a destination address is output. On the other hand, if the transfer method of the above embodiment is followed,
The destination address DA can be output in parallel immediately after the read data starts to be loaded on the bus, that is, before the source address SA runs out. Furthermore, when the read data has been latched and the source address is no longer needed, the next source address can be output immediately and the next transfer data can be read.

これによって、連続した複数バイトのデータの転送(ブ
ロック転送)を、従来に比べて2倍のスピードで行なう
ことができるようになる。
This makes it possible to transfer multiple consecutive bytes of data (block transfer) at twice the speed compared to the conventional technology.

データ転送制御回路18は、第5図に示すようにアドレ
スバス出力レジスタ100a、101a。
The data transfer control circuit 18 includes address bus output registers 100a and 101a, as shown in FIG.

データバス入出力レジスタ100b、101bを持つ。It has data bus input/output registers 100b and 101b.

100a、100bは、それぞれアドレスバス7a、デ
ータバス7bに接続され、バス7a。
100a and 100b are connected to an address bus 7a and a data bus 7b, respectively, and the bus 7a.

7bのタイミングに合わせて内容が更新される。The contents are updated in accordance with the timing of 7b.

101a、101bは、それぞれアドレスバス17a、
データバス17bに接続され、バス17a。
101a and 101b are address buses 17a and 101b, respectively.
The bus 17a is connected to the data bus 17b.

17bのタイミングに合わせて内容が更新される。The contents are updated in accordance with the timing of 17b.

100b、101bは、データ転送制御回路18の内部
で接続されている。また、コントロールレジスタ102
によりマルチプレクサ制御信号9a。
100b and 101b are connected inside the data transfer control circuit 18. In addition, the control register 102
multiplexer control signal 9a.

9bが制御される。9b is controlled.

上記実施例では、シングルチップマイコンに適用した場
合について説明したが、この発明は、マイクロプロセッ
サ1、メモリ12およびデータ転送制御回路18を各々
別個のチップ上に形成したものを使用してなるマルチチ
ップのマイクロコンピュータ・システムを構成する場合
にも適用することができる。
In the above embodiment, the case where it is applied to a single-chip microcomputer has been described, but the present invention is a multi-chip device in which the microprocessor 1, memory 12, and data transfer control circuit 18 are each formed on separate chips. It can also be applied when configuring a microcomputer system.

ただし、この発明に従うとデータ転送制御回路(DMA
コントローラ)にバスが2系統接続されるため、マルチ
チップのシステムを構成する場合には、バスがかなり複
雑になりシステムが大型化されるおそれがある。これに
対し、シングルチップマイコンでは、チップ上にバスが
形成されるので多少チップサイズは大きくなるが、マル
チチップの場合に比べて比較的容易にシステムを構成す
ることができる。
However, according to the present invention, the data transfer control circuit (DMA
Since two buses are connected to the controller (controller), when configuring a multi-chip system, the buses may become quite complex and the system may become large. On the other hand, with a single-chip microcomputer, a bus is formed on the chip, so the chip size is somewhat larger, but the system can be constructed relatively easily compared to a multi-chip case.

[効果] 主たるアドレスバスおよびデータバスの他に、DMAコ
ントローラと内蔵メモリ間のみを接続する第2のアドレ
ス/データバスを設けてなるので、ソースアドレスとデ
スティネーションアドレスを並列して出力することがで
きるという作用により。
[Effect] In addition to the main address bus and data bus, a second address/data bus is provided that connects only the DMA controller and the built-in memory, so the source address and destination address can be output in parallel. By the action of being able to.

連続したソースアドレスの供給が可能になり、データ転
送速度が向上されるとともに、CPUの負担が軽減され
、システム全体のスループットが向上されるという効果
がある。
This makes it possible to supply continuous source addresses, improves data transfer speed, reduces the load on the CPU, and improves the throughput of the entire system.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.

[利用分野] 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
コンに適用した場合について説明したが、この発明はそ
れに限定されるものでなく。
[Field of Application] In the above description, the invention made by the present inventor was mainly applied to a single-chip microcomputer, which is the field of application that formed the background of the invention, but the invention is not limited thereto.

例えばICメモリその他マイクロコンピュータの周辺L
SI内にDMAコントローラを内蔵させる場合に利用す
ることができる。
For example, IC memory and other microcomputer peripherals
It can be used when a DMA controller is built into the SI.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明をシングルチップマイコンに適用した
場合の一実施例を示すブロック構成図、第2図は、その
シングルチップマイコンにおけるダイレクトデータ転送
のタイミングの一例を示すタイミングチャート、 第3図は、従来のシングルチップマイコンの(薄酸例を
示すブロック図、 第4図は、従来のシングルチップマイコンにおける連続
したデータの転送を行なう場合のタイミングチャート、 第5図は、データ転送制御回路の具体的ブロック図であ
る。 ]、・・・・マイクロプロセッサ、2・・・・リード・
オンリ・メモリ、3・・・・ランダム・アクセス・メモ
リ、6・・・・入出力ボート、7a・・・・主たるアド
レスバス、7b・・・・主たるデータバス、12・・・
・内蔵メモ1ハ14−・−周辺回路、17a・・・・第
2アドレスバス、17b・・・・第2データバス、18
・・・・データ転送制御回路、2o・・・・外部周辺装
置(外部メモリ)、27a・・・・外部アドレスバス、
27b・・・・外部データバス、37a″゛°°内蔵メ
モリに対するアドレスバス、37b・・・・内蔵メモリ
に対するデータバス、8a・・・・アドレスバスマルチ
プレクサ、8b・・・・データバスマルチプレクサ、9
a・・・・アドレスバスマルチプレクサ制御信号、9b
・・・・データバスマルチプレクサ制御信号。 \ −、′ 第  3  図
FIG. 1 is a block configuration diagram showing an example of applying the present invention to a single-chip microcomputer, FIG. 2 is a timing chart showing an example of the timing of direct data transfer in the single-chip microcomputer, and FIG. is a block diagram showing an example of a conventional single-chip microcomputer; Figure 4 is a timing chart for continuous data transfer in a conventional single-chip microcomputer; Figure 5 is a diagram of a data transfer control circuit. This is a concrete block diagram. ], ... microprocessor, 2 ... lead
Only memory, 3...Random access memory, 6...I/O port, 7a...Main address bus, 7b...Main data bus, 12...
・Built-in memory 1c 14--Peripheral circuit, 17a...Second address bus, 17b...Second data bus, 18
...Data transfer control circuit, 2o...External peripheral device (external memory), 27a...External address bus,
27b...External data bus, 37a''゛°°Address bus for built-in memory, 37b...Data bus for built-in memory, 8a...Address bus multiplexer, 8b...Data bus multiplexer, 9
a...Address bus multiplexer control signal, 9b
...Data bus multiplexer control signal. \ −、′ Fig. 3

Claims (1)

【特許請求の範囲】 1、マイクロプロセッサとメモリおよび周辺装置とから
なるデータ処理システムであって、上記マイクロプロセ
ッサとメモリおよび周辺装置間を接続する主たるアドレ
スバスおよびデータバスには、マイクロプロセッサを介
さずに上記メモリと周辺装置間で直接データ転送を行な
わせるデータ転送制御回路が接続されているとともに、
このデータ転送制御回路と上記メモリは、第2のアドレ
スバスおよびデータバスによって接続されてなることを
特徴とするデータ処理システム。 2、上記データ転送制御回路とメモリおよび周辺装置の
一部は、上記マイクロプロセッサとともに一個の半導体
チップ上において構成され、かつ上記第2アドレスバス
およびデータバスもチップ上において形成されてなるこ
とを特徴とする特許請求の範囲第2項記載のデータ処理
システム。
[Scope of Claims] 1. A data processing system consisting of a microprocessor, memory, and peripheral devices, wherein the main address bus and data bus connecting the microprocessor, memory, and peripheral devices are connected through the microprocessor. A data transfer control circuit is connected to directly transfer data between the memory and the peripheral device without
A data processing system characterized in that the data transfer control circuit and the memory are connected by a second address bus and a data bus. 2. Part of the data transfer control circuit, memory, and peripheral devices are configured together with the microprocessor on one semiconductor chip, and the second address bus and data bus are also formed on the chip. A data processing system according to claim 2.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915099A (en) * 1996-09-13 1999-06-22 Mitsubishi Denki Kabushiki Kaisha Bus interface unit in a microprocessor for facilitating internal and external memory accesses

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915099A (en) * 1996-09-13 1999-06-22 Mitsubishi Denki Kabushiki Kaisha Bus interface unit in a microprocessor for facilitating internal and external memory accesses

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