JPS63178683A - 倍速変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、Ｉ　Ｄ　（Ｉ　ｍｐｒｏｖｅｄ　Ｄ　ｅｆｉ
ｎｊｔｉｏｎ）Ｔ　Ｖなどに好適な倍速変換回路に関す
る。

〈従来技術〉 第５図は、Ｉ　ＤＴＶに備えられる従来例の倍速変換回
路のブロック図である。同図において、２１は補間信号
作成回路であり、この補間信号作成回路２１は、飛び越
しラインの前後のラインのデータの平均値を補間データ
とするものであり、第６図（Ａ）に示されるインターレ
ース信号が与えられる第５ラインメモリ２２、加算器２
３および乗算器２４とから成る。この補間信号作成回路
２１からの第１補間信号は、第６ラインメモリ２５に与
えられ、一方、インクレース信号は、第７ラインメモリ
２６に与えられる。

２７は、インターレース信号の副搬送波に周波数・位相
ロックした基本クロックＣＫＩおよびその倍の周波数の
倍速クロックＣＫ　Ｏを出力するＶＣＯＸ（電圧制御水
晶発振器）、２８はインターレース信号の水平、垂直同
期信号ＨＤ、ＶＤおよび捨水クロックＣＫＩに基づいて
、第６図（Ｂ　）（Ｃ）（Ｄ）にそれぞれ示される第５
．第６リセソトパルスＰ５、Ｐ６および切換信号ＳＰを
発生ずる同期信号発生回路である。第５リセットパルス
Ｐ５は、活水クロヅクＣＫＩの周期Ｕ［の整数倍（Ｎ０
倍）の一定周期のパルスであり、第６リセットパルスＩ
〕６は、基本クロックＣＫＩの周期Ｕｌの１／２の周期
ＵＯの前記整数倍（Ｎ０倍）の一定周期のパルスである
。また、第６ラインメモリ２５からの補間信号と第７ラ
インメモリ２６からの原信号とを切換える切換信号ＳＰ
は、第６リセットパルスＰ６に同期してレベルが反転す
る。

補間信号作成回路２Ｉの第５ラインメモリ２２には、シ
ステムクロックとして基本クロックＣＫｌが与えられ、
入力側および出力側のリセットパルス、すなわち、書き
込み、読み出しアドレスのカウンタをリセットするパル
スとして第５リセットパルスＰ５が与えられる。第６．
第７ラインメモリ２５．２６の入力側のシステムクロッ
クとして基本クロックＣＫＩが、リセットパルスとして
第５リセットパルスＰ５がそれぞれ与えられ、一方、出
力側のシステムクロックとして倍速クロックＣＫＯが、
リセットパルスとして第６リセットパルスＰ６がそれぞ
れ与えられる。なお、２９はＤ／Ａ変換回路、３０は同
期分離回路である。

このような構成の倍速変換回路では、補間信号作成回路
２１で飛び越しラインの前後のラインのデータの平均値
の第１補間信号を作成し、第６ラインメモリ２５で時間
圧縮して補間信号とし、一方、インクレース信号を第７
ラインメモリ２６で時間圧縮して原信号とし、両ライン
メモリ２５゜２６からの補間信号および原信号を交互に
出力してノンインクレース信号に変換している。

この上うな倍速変換回路においては、インターレース信
号の水平同期信号ＨＤの周期が、基本クロックＣＫＩの
周期Ｕｌの整数倍であるときには、問題がない。すなわ
ち、ＮＴＳＣ信号の放送ｍ１６は、水平同期信号の周期
をＩ　Ｈ１副搬送波の周期をＵｓｃとすると、 Ｉ　Ｈ＝　４５５　Ｘ　Ｕｓｃ／　２　　　　　□＝−
（１）なる関係がある。したがって、カラー放送の場合
には、副搬送波に周波数・位相ロックした副搬送波の周
波数の４倍の周波数の基本クロックＣＫＩを使うことに
よって、 ＩＨ＝９１０ｘＵｌ　　　　　　・・・・・・（２）と
なり、問題がない。

ところが、ＶＴＲで再生したインターレース信号の場合
には、（１）式が必ずしも成立しない、すなわち、必ず
しも基本クロックＣＫＩの周期Ｕｌの整数倍にならない
ので、例えば、第５．第６リセットパルスＰ５．Ｐ６の
周期を基本クロックＣＫｌの周期Ｕｌの整数倍ＮＯに固
定してしまうと、実際のインターレース信号の水平同期
信号ＨＤと基本クロックＣＫＩとの位相がずれてしまい
、画面が流れるという難点がある。

これを解消するために、第５．第６リセットパルスＰ５
．Ｐ６に代えて入力のインターレース信号の水平同期信
号ＨＤに同期したリセットパルスを用いることが考えら
れる。

第７図は、第５図の構成において、上述の第５゜第６リ
セットパルスＰ５．Ｐ６に代えて、水平同期信号に同期
した第７．第８リセットパルスＰ７゜Ｐ８を用いた他の
従来例のタイムチャートである。

同図（Ａ）は入力インクレース信号、同図（Ｂ）はイン
ターレース信号の水平同期信号を基本クロックＣＫＩで
サンプリングした信号に同期し、かつ、前記基本クロッ
クＣＫＩの周期Ｕ１の整数倍［・・・。

Ｔ　（ｎ　−１）、Ｔ　ｎ、Ｔ　（ｎ＋１　）、Ｔ　（
ｎ＋　２　）・・倍］の周期の第７リセットパルスＰ７
を示している。なお、以下、の説明において、添字・・
・、ｎ　−１、ｎ、ｎ＋　１　。

・・・はライン番号に対応している。同図（Ｃ）は補間
信号作成回路２１の第５ラインメモリ２２から読み出さ
れる遅延されたインクレース信号、同図（Ｄ）は補間信
号作成回路２１から出力される第１補間信号、同図（Ｅ
）は基本クロックＣＫＩの周期Ｕｌのｌ／２の周期ＵＯ
の前記整数倍［・＝　、Ｔ　（ｎ　−１）、Ｔ　ｎ、Ｔ
　（ｎ＋　１　）、Ｔ　（ｎ＋　２　）・ｉの周期の第
８リセットパルスＰ８、同図（Ｆ）は第７ラインメモリ
２６から読み出される原信号、同図（Ｇ）は第６ライン
メモリ２５から読み出される補間信号をそれぞれ示して
いる。この第７図（Ｆ）（Ｇ）の原信号および補間信号
を、第８リセットパルスＰ８に同期した切換信号によっ
て切換出力することによりノンインクレース信号を得て
いる。

この場合には、各リセットパルスＰ　７　、Ｐ　８が、
水平同期信号Ｉ（Ｄに同期しているので、上述の従来例
のように画面が流れることはないけれども、次のような
問題点がある。

すなわち、ノンインクレース信号として出力される第７
図（Ｆ　）（Ｇ　）のの原信号と補間信号との水平同期
の立ち上がりから立ち上がりまでの期間を、基本クロッ
クＣＫｔの周期Ｕ１の１／２の周期ＵＯを用いてｄ（ｎ
）・ＵＯとし、第８リセットパルスＰ８から各信号の水
平同期の立ち上がりまでの期間を、基本クロックＣＫＩ
の周期Ｕ１の１／２の周期ＵＯを用いてｘ（ｎ）・ＵＯ
すると、第７図（Ｂ）〜（Ｇ）より ｄ（ｎ）＋ｘ（ｎ）−Ｔ（ｎ＋　１）＋ｘ（ｎ＋　０．
５）−＝−（２０）ｄ（ｎ＋０．５）＋ｘ（ｎ＋　０．
５）＝Ｔ（ｎ＋　２）＋ｘ（ｎ＋　Ｉ）・・・・・・（
２１） が成り立つことがわかる。

（２０）式より ｄ（ｎ）−Ｔ　（ｎ＋　１　）＋　ｘ（ｎ＋　０　、５
　）−ｘ（ｎ）−−（２２）ここで、第１補間信号は、
インクレース信号と第５ラインメモリの出力の加算平均
であるから、ｘ（ｎ＋　０　、５　）−（ｘ（ｎ↓Ｉ　
）＋　ｘ（ｎ））　・Ｉ　／　２・・・・（２３） であり、したがって、（２２）式は、 ｄ（ｎ）−Ｔ（ｎ＋　１）＋（ｘ（ｎ＋　Ｉ）−、ｘ（
ｎ）ｌ　ｌ／２・・・・・・（２４） ところで、第７図（Ａ）（Ｂ）より ｘ（ｎ）＋ｔ（ｎ）＝Ｔ（ｎ）＋ｘ（ｎ＋１）　　・−
−−−（２５）が成り立つことがわかる。ここで、ｔ　
（ｎ）は、第７図（Ａ）の入力インクレース信号の水平
同期信号の立ち上がりから次の立ち上がりまでの期間を
、基本クロックＣＫＩの周期Ｕｌを用いてｔ　（ｎ）・
Ｕｌとして表わした場合の倍数であり、したがって、こ
の値は、整数倍にならない場合がある。

この（２５）式より ｘ（ｎ＋１）−ｘ（ｎ）＝ｔ（ｎ）−Ｔ（ｎ）　　　−
−−−−−（２６）したがって、（２４）式は、 ｄ（ｎ）＝Ｔ（ｎ＋　１）＋　（ｔ（＋１）　−Ｔ（ｎ
）１　・１　／　２・・・・（２７） となる。

また、（２Ｉ）式より ｄ（ｎ＋　０．５）＝Ｔ（ｎ＋　２）＋ｘ（ｎ＋　１　
）−ｘ（ｎ＋　０．５）・・・・（２８） したがって、（２３）式より ｄ（ｎ＋０．５）　　−Ｔ（ｎ＋２）＋ｘ（ｎ＋１）−
（Ｘ（Ｉｌ＋１）＋　ｘ（ｎ））・ｌ／２ ＝Ｔ（ｎ＋　２）＋　（ｘ（ｎ＋　１　）−ｘ（ｎ））
　・１　／　２したがって、（２６）式より ｄ（ｎ＋　０　、５　）−Ｔ　（ｎ＋　２　）＋　（ｔ
（ｎ）　−Ｔ　（ｎ））　・１／２　・・・・・・（２
つ） となる。

したがって、（２７）、（２９）式より、ｄ（ｎ）≠ｄ
（ｎ＋　０．５　） また、 ｄ（ｎ）＋　ｄ（ｎ＋　０　、５　） ＝Ｔ（ｎ＋　１　）＋ＴＣｎ＋２）＋　（ｔ（ｎ）−Ｔ
（ｎ））となり、Ｔ　（ｎ＋　１　）、Ｔ　（ｎ＋　２
　）、Ｔ　（ｎ）が変わるととｄ（ｎ）＋　ｄ（ｎ＋０
　、５　）が変わる。

このように ｄ（ｎ）≠ｄ（ｎ＋０．５） また、 ｄ（ｎ）＋　ｄ（ｎ＋　０　、５　）≠一定であるので
、ＶＴＲからの再生されたインクレース信号の場合には
、画面がぎざぎざになるという難点がある。

〈発明の目的〉 本発明は、上述の点に鑑みて為されたしのであって、Ｖ
ＴＲからの再生信号や白黒放送の場合に、画面の乱れる
ことのないノンインクレース信号を得られるようにする
ことを目的とする。

〈発明の構成〉 本発明では、上述の目的を達成するために、インターレ
ース走査をノンインタレース走査に変換するための倍速
変換回路であって、入力側のリセットパルスとしてイン
ターレース信号の水平同期信号を基本クロックでサンプ
リングした信号に同期し、かつ、第２図に示すように、
前記基本クロックの周期の整数Ｔ　（ｎ）倍の周期の第
１リセツＩ・パルスが与えられ、出力側のリセットパル
スとして前記各第１リセットパルスから前記基本クロッ
クの周期の所定の第１整数倍の一定期間それぞれ遅延し
た第２リセットパルスが与えられる第１ラインメモリを
存し、インターレース信号から第１補間信号を作成する
補間信号作成回路と、入力側のリセットパルスとして前
記第１リセットパルスが与えられ、出力側のリセットパ
ルスとして前記各第１リセントパルスから前記所定の第
１整数倍の期間の約１／２の期間で、かつ、基本クロッ
クの周期の所定の第２整数（ぎの一定期間それぞれ遅延
した第３リセットパルスが与えられ、インターレース信
号を遅延させて第１原信号として出力させる第２ライン
メモリと、入力側のシステムクロックとして基本クロッ
クが与えられ、出力側のシステムクロックとして基本ク
ロックの周波数の２倍の周波数の倍速クロックが与えら
れ、入力側のリセットパルスとして前記第１リセットパ
ルスが与えられ、出力側のリセットパルスとしてインタ
ーレース信号の垂直同期信号を基本クロックでサンプリ
ングした信号に同期して前記第１リセットパルスとの位
相差が前記基本クロックの周期の１／２の周期、すなわ
ち、音速クロックの周期の所定の第３整数倍に揃えられ
、それ以降、倍速クロックの周期の前記整数Ｔ　（ｎ）
倍の期間お上び倍速クロックの周期の前記第１整数倍の
期間毎に交互に出力される第４リセットパルスか与えら
れ、前記第１補間信号を時間圧縮して第２補間信号とし
て出力させる第３ラインメモリと、入力側のシステムク
ロックとして基本クロックが与えられ、出力側のシステ
ムクロックとして前記倍速クロ・ツクが与えられ、入力
側のリセットパルスとして前記第３リセットパルスが与
えられ、出力側のリセットパルスとして前記第４リセッ
トパルスが与えられ、前記第１原信号を時間圧縮して第
２原信号として出力させる第４ラインメモリと、前記第
４リセ・ソトバルスに同期してレベルが反転する切換信
号が与えられ、この切換信号に基づいて、前記第２補間
信号または前記第２原信号を切換出力する切換回路とを
備えている。

〈実施例〉 以下、図面によって本発明の実施例について詳細に説明
する。第１図は本発明の一実施例のブロック図である。

この実施例の倍速変換回路は、インターレース信号から
第１補間信号を作成する補間信号作成回路ｌと、インタ
ーレース信号を所定時間遅延させて第１原信号として出
力させる第２ラインメモリ２と、前記第１補間信号を時
間圧縮して第２補間信号として出力させる第３ラインメ
モリ３と、第２ラインメモリ２からの第１原信号を時間
圧縮して第２原信号として出力させる第４ラインメモリ
４と、切換信号ＳＰに基づいて、前記第２補間信号また
は前記第２原信号を切換出力する切換回路５と、Ｄ／Ａ
変換回路６と、モニタ用の同期信号を分離する同期分離
回路７とを備え、さらに、基本クロックＣＫＩおよびそ
の倍の周波数の倍速クロックＣＫＯを発生するｖｃＯＸ
（電圧制御発振器）８と、後述する各種のリセットパル
スおよび前記切換信号ＳＰを発生する同期信号発生回路
９とを備えている。

この倍速変換回路に与えられるインターレース信号は、
アナログの映像信号をデジタル化した後、Ｙ／Ｃ分離に
よって得られた輝度信号である。

補間信号作成回路ｌは、飛び越しラインの向後のライン
のデータの平均値を捕間データとするものであり、イン
ターレース信号が与えられる第１ラインメモリＩＯ１加
算器１１および乗算器【２とから成る。この補間信号作
成回路ｌのシステムクロックとしては、基本クロックＣ
ＫＩか与えられる。また、第１ラインメモリＩＯの入力
側のリセットパルス、すなわち、書き込みのアドレスカ
ウンタをリセットするためのパルスとして同期信号発生
回路９からの第１リセットパルスＰ１か与えられ、出力
側のリセットパルス、すなわち、読み出しのアドレスカ
ウンタをリセットするためのパルスとして同期信号発生
回路９からの第２リセットパルスＰ２が与えられる。

インターレース信号を所定時間遅延させて第１原信号と
して出力させる第２ラインメモリ２は、システムクロッ
クとして基本クロックＣＫＩが与えられ、入力側のリセ
ットパルスとして第１リセゾトパルスＰ１が同期信号発
生回路９から与えられ、出力側のリセットパルスとして
第３リセットパルスＰ３が同期信号発生回路９から与え
られる。

捕間信号作成回路１からの第１捕間信号を２倍に時間圧
縮して第２補間信号として出力させる第３ラインメモリ
３には、入力側のシステムクロックとして基本クロック
ＣＫＩが与えられ、出力側のシステムクロックとして基
本クロックＣＫＩの周波数の２倍の周波数の倍速クロッ
クＣＫＯが与えられる。また、この第３ラインメモリ３
には、入力側のリセットパルスとして第１リセットパル
スＰ１か与えられ、出力側のリセットパルスとして第４
リセットパルスＰ４が与えられる。

第２ラインメモリ２からの第１．東信号を２倍に時間圧
縮して第２原信号として出力させる第４ラインメモリ４
には、入力側のシステムクロックとして基本クロックＣ
ＫＩが与えられ、出力側のシステムクロックとして倍速
クロックＣＫＯが与えられる。また、この第４ラインメ
モリ４には、入力側のリセットパルスとして第３リセッ
トパルスＰ３が与えられ、出力側のリセットパルスとし
て第４リセットパルスＰ４が与えられる。

第２図は、同期信号発生回路９から出力される上述の各
リセットパルスＰｉ、Ｐ２．Ｐ３．Ｐ４および切換信号
ＳＰのタイミングを示すタイムチャートである。同図（
Ａ）はインターレース信号、同図（Ｂ）は第１リセット
パルスＰＩ、同図（Ｃ）は第２リセットパルスＰ２、同
図（Ｄ）は第３リセットパルスＰ３、同図（Ｅ）は第４
リセットパルスＰ４、同図ＣＦ）は切換信号ＳＰをそれ
ぞれ示している。

第１リセットパルスＰＩは、インターレース信号の水平
同期信号を基本クロックＣＫＩでサンプリングした信号
に同期し、かっ、前記基本クロックＣＫＩの周期Ｕｌの
整数倍［・−、Ｔ　（ｎ　−１）、　Ｔ　（ｎ）、Ｔ（
ｎ＋１）、・・］倍の周期のパルスである。なお、以下
の説明において、添え字・・・、ｎ　−１、ｎ、ｎ＋　
１　。

・・・は、各ラインの番号に対応している。この整数倍
・・・Ｔ　（ｎ）、Ｔ　（ｎ＋　１　）、・・・は、入
力インクレース信号に応じて変化する。

第２リセットパルスＰ２は、第２図（Ｃ）に示されるよ
うに、各第１リセットパルスＰＩから基本クロックＣＫ
Ｉの周期Ｕｌの所定の第１整数倍（Ｌ【倍）の一定期間
（Ｌｌ−０１）それぞれ遅延したパルスである。

第３リセットパルスＰ３は、第３図（Ｄ）に示されるよ
うに、各第１リセットパルスＰＩから前記所定の第１整
数倍Ｌｌの期間（Ｌｌ−Ｕｌ）の約ｌ／２の期間で、か
つ、基本クロックＣＫＩの周期Ｕｌの所定の第２整数倍
Ｌ２の一定期間（Ｌ２・Ｕｌ）それぞれ遅延したパルス
である。

第４リセットパルスＰ４は、基本クロックＣＫ１の周期
Ｕ１のＩ／２の周期ＵＯの前記整数倍［・・、Ｔ　（ｎ
　−１）、Ｔ　（ｎ）、Ｔ　（ｎ＋　１　）、−１の期
間および周期ＵＯの前記第１整数倍Ｌ＋の期間毎に交互
に出力される。この整数倍［−、Ｔ　（ｎ　−１）、Ｔ
　（ｎ）、Ｔ　（ｎ＋１）、・］は、各ラインに対応し
た値となっている。この第４リセットパルスＰ４は、第
３図に示されるように、インターレース信号の垂直同期
信号ＶＤを基本クロックでザンブリングした信号に同期
して前記第１リセットパルスＰ１との位相差が基本クロ
ックＣＫＩの周期Ｕ１の１／２の周期ＵＯの所定の第３
整数倍（Ｌ３倍）に揃えられる。

なお、第３図（Ａ）はインターレース信号の垂直同期信
号期間、第３図（Ｂ　）（Ｃ）は第１リセットパルスＰ
Ｉ、第４リセットパルスＰ４をそれぞれ示している。

次に、上記構成を有する倍速変換回路の動作を第４図の
タイムヂャートに基づいて説明する。

先ず、ＶＣＯＸ８からは、入力インクレース信号の副搬
送波に周波数・位相ロックした副搬送波の整数倍の周波
数の基本クロックＣＫＩが発生される。但し、副搬送波
が存在しない白黒放送のときには、ｖｃｏｘｓから発生
ずる基本クロックＣＫ１の周波数・位相は、規定しない
。さらに、このｖｃｏｘｓは、基本クロックＣＫＩの倍
の周波数の倍速クロックＣＫＯを発生ずる。

同期信号発生回路９は、第４図（Ａ）のインタレース信
号の水平、垂直同期信号ｒ（Ｄ　、　Ｖ　Ｄおよび基本
クロックＧＫ１などに基づいて、上述した各種のリセッ
トパルス、すなわら、第４図（Ｂ　ＸＣ）（Ｅ）（Ｈ）
の第１〜第４リセットパルスＰ１〜Ｐ４および第４図（
Ｋ）の切換信号ＳＰを発生する。なお、第４リセットパ
ルスＰ４は、第１リセットパルスＰＩの周期を検出して
形成される。

補間信号作成回路１の第１ラインメモリ１０には、シス
テムクロックとして基本クロックＣＫＩが、入力側のリ
セットパルスとして１４１ｆｆｌ（Ｂ）ノ第ｔリセット
パルスＰｌが、出力側のリセットパルスとして第４図（
Ｃ）の第２リセットパルスＰ２がそれぞれ与えられる。

しかって、第１ラインメモリ１０から読み出される信号
は、第４図（Ｄ）に示されるように、基本クロックＣＫ
Ｉの周期Ｕ１の所定の第１整数倍Ｌ１の期間（Ｌｌ、−
Ｕｌ）遅延した信号となる。この信号と第４図（Ａ）の
インタレース信号とを加算して平均化することにより、
第４図（Ｇ）に示される第１補間信号が作成される。

第２ラインメモリ２には、システムクロックとして基本
クロックＣＫＩが、入力側のリセットパルスとして第４
図（Ｂ）の第１リセットパルスＰｌが、出力側のリセッ
トパルスとして第４図（Ｅ）の第２リセットパルスＰ２
がそれぞれ与えられる。

したがって、第２ラインメモリ２から読み出される信号
は、第４図（Ｆ）に示されるように、基本クロックＣＫ
Ｉの周期Ｕｌの所定の第１整数倍Ｌｌの期間の約１／２
の期間で、かつ、基本クロックＣＫＩの周期Ｕｌの所定
の第２整数倍Ｌ２の期間（Ｌ２・Ｕｌ）遅延された第１
原信号となる。

第１補間信号が与えられる第３ラインメモリ３には、入
力側のシステムクロックとして基本クロックＣＫＩ’が
、出力側のシステムクロックとして基本クロックＣＫＩ
の周波数の２倍の周波数の倍速クロックＣＫＯがそれぞ
れ与えられ、さらに、入力側のリセットパルスとして第
４図（Ｂ）の第１リセットパルスＰ１が、出力１１Ｊの
リセットパルスとして第４図（Ｈ）の第４リセットパル
スＰ４がそれぞれ与えられる。したがって、この第３ラ
インメモリ３からは、第４図（Ｇ）の第１補間信号を２
倍に時間圧縮した第４図（１）の第２補間信号か得られ
る。

第１原信号が与えられる第４ラインメモリ４には、入力
側のシステムクロックとして基本クロックＣＫＩが、出
力側のシステムクロックとして倍速クロックＣＫＯがそ
れぞれ与えられ、さらに、入力側のリセットパルスとし
て第４図（Ｅ）の第３リセットパルスＰ３が、出力側の
リセットパルスとして第４図（１−ｒ　）の第４リセッ
トパルスＰ４がそれぞれ与えられる。したがって、この
第４ラインメモリ４からは、第４図（Ｆ）の第１原信号
を２倍に時間圧縮した第４図（Ｊ）の第２原信号が得ら
れる。

切換回路５には、第４図（Ｋ）の切換信号ＳＰが与えら
れ、この切換信号ＳＰに基づいて、第２補間信号と第２
原信号とを切換出力する。この場合、切換信号ＳＰがハ
イレベルの期間に第２原信号が、ローレベルの期間に第
２補間信号が出力される。

これによって、倍速変換回路からは、第４図（Ｌ）のノ
ンインクレース信号が出力されることになる。

第４図（Ｍ）はモニタ用同期信号である。

なお、第２ラインメモリ２を設けているのは、第４リセ
ットパルスＰ４のＴ　（ｎ）・ＵＯ＋Ｌ１・ＵＯが現フ
ィールドの水平同期信号ＨＤの周期に必ずしも一致しな
いため、第１リセットパルスＰＩと第４リセットパルス
Ｐ４との位相差が変化していくことになり、第３．第４
ラインメモリ３，４から所望のラインの信号を得ること
ができなくなるからである。また、第１リセットパルス
Ｐｉと第４リセットパルスＰ４との位相差を第３図に示
されるように、垂直同期信号ＶＤに同期してＬ３・ＵＯ
にリセットするのは、Ｔ　（ｎ）・ＵＯ＋Ｌ　１・ＵＯ
と現フィールドの水平同期信号Ｉ（Ｄの周期の誤差を１
フイ一ルド期間許容させるためである。

このようにしてインクレース信号をノンインクレース信
号に変換するのであるか、この実施例では、インタレー
ス信号の水平同期信号ＨＤに同期した基本クロックＣＫ
Ｉに基づいて、各リセットパルスＰＩ、Ｐ２．Ｐ３．Ｐ
４を作成しているのでＶＴＲから再生したインクレース
信号の場合でも、第５図の従来例のように、画面が流れ
ろことがない。さらに、第７図の他の従来例のように画
面がぎざぎざに乱れることらないのを以下、第４図に基
づいて説明する。

ｉ番目のラインの第１リセットパルスＰＩから第４図（
Ａ）のインクレース信号の水平同期の立ち上がりまでの
期間を、基本クロックＣＫＩの周期Ｕ　Ｉを用いて、Ｘ
（１）・Ｕｌとし、ｉ＋１番目のラインの第１リセット
パルスｐｔから第４図（Ｄ）のインクレース信号のｉ番
目の水平同期の立ち上がりまでの期間を５（ｉ）・Ｕｌ
とし、人力インクレース信号の水平同期信号の立ち上が
りから立ち上がりまでの期間をｔ（ｉ）・Ｕｌとすると
、第４図（Ａ）〜（Ｄ）より Ｔ、　Ｉ　＋　ｘ（ｎ）−Ｔ　（ｎ）＋　５（ｎ）　　
　　−（３）ｘ（ｎ）→−ｔ（ｎ）−Ｔ（ｎ）＋ｘ（ｎ
＋１）　　　−−（４）が成り立つことがわかる。

第４図（Ｌ）のノンインクレース信号の水平同期信号の
立ち上がりから次の立ち上がりまでの期間を、基本クロ
ックＣＫＩの周期Ｕ１の１／２の周期ＵＯを用いてｄ（
ｎ）・ＵＯとすると、第４図（Ｈ）（Ｌ）より ｘ（ｎ）＋　ｄ（ｎ）＋　ｄ（ｎ＋　０　、５　）＝Ｔ
（ｎ）＋Ｌ　１　＋ｘ（ｎ＋　１）が成り立つことがイ
つかる。これより、ｄ（ｎ）＋　ｄ（ｎ＋　０　、５　
） −Ｔ　（ｎ）＋　Ｌ　ｌ　＋　ｘ（ｎ＋　Ｉ　）−ｘ（
ｎ）−−（５）となる。（４）式より ｘ（ｎ＋１）−ｘ（ｎ）＝ｔ（ｎ）　　Ｔ（ｎ）　　−
−（６）であるから（５）式は、 ｄ（ｎ）＋ｄ（ｎ＋０　、５　）＝　Ｌ　Ｌ　＋ｔ（ｎ
）−−（７）となる。

また、第４図（Ｂ）の第１リセットパルスＰ１から第４
図（Ｇ）の第１補間信号の水平同期の立ち上がりまでの
期間をｘ（ｎ＋　０．５　）・Ｕｌとすると、第１補間
信号の性質より ｘ（ｎ＋０．５）＝（ｓ（ｎ）＋ｘ（ｎ＋　１））・Ｉ
　／２−・−（８）が期待できる。また、（３）式より ５（ｎ）＝Ｌ１＋ｘ（ｎ）−Ｔ（ｎ）　　　＝・−・（
９）となる。また、第４図（Ｉ−ＩＸＪ）（Ｌ）よりＴ
（ｎ）＋ｘ（ｎ＋０．５）−ｘ（ｎ）＋ｄ（ｎ）　　−
・・・・（Ｉ　Ｏ）Ｌ　Ｌ　＋ｘ（ｎ＋１　） −ｘ（ｎ＋０．５）＋ｄ（ｎ＋０．５）　　・・・・・
（１１）となる。以上より、（１０）式は、 ｄ（ｎ）＝　Ｔ　（ｎ）＋　ｘ（ｎ÷０．５）−ｘ（ｎ
）　　−（１２）となり、（８）式より、 ｄ（ｎ）−Ｔ　（ｎ）＋　（ｓ（ｎ）＋ｘ（ｎ＋　１　
））　・１　／　２−ｘ（ｎ）・・・・・（ｌ　３） となり、（９）式より、 ｄ（ｎ）＝　（Ｔ（ｎ）＋　Ｌ　１　＋ｘ（ｎ＋　１　
）−ｘ（ｎ））　、ｌ　／　２・・・・・・（１４） となり、（６）式より、 ｄ（ｎ）−（Ｔ（ｎ）＋　Ｌ　ｔ　＋ｔ（ｎ）−Ｔ（ｎ
））　−１７２ｄ（ｎ）−（Ｌ　ｌ　＋ｔ（ｎ））−ｔ
　／２　　・−−−−−（１５）となり、さらに、（７
）式より ２ｘｄ（ｎ）−ｄ（ｎ）＋ｄ（ｎ＋０．５）　　−・・
−（１６）ｄ（ｎ）＝ｄ（ｎ＋　０．５）　　　　−−
（１７）となる。

したがって、第７図の他の従来例の場合と異なり、（１
７）式が成り立つとともに、 ｄ（ｎ）＋ｄ（ｎ＋　０．５） ＝Ｌ　Ｉ＋（ｔ（ｎ）＋ｔ（ｎ＋０．５））・Ｉ／２と
なり、人力インクレース信号が変化しない限り一定とな
る。したがって、水平同期信号の周期Ｉ■］と基本クロ
ックＣＫＩの周期Ｕｌの関係に拘わらず、正しくノンイ
ンタレース信号に変換できる。

すなわち、ＶＴＲからの再生映像信号の場合でも画面か
ぎざぎざになるようなことがない。

〈発明の効果〉 以上のように本発明によれば、ＶＴＲからの再生映像信
号や白黒放送のような場合にも画面の乱れることのない
ノンインクレース信号が得られることになる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図および
第３図は、各リセットパルスのタイミングを示すタイム
チャート、第４図は動作説明に供するタイムチャート、
第５図は従来例のブロック図、第６図は第５図の従来例
のタイムヂャ−１・、第７図は他の従来例のタイムチャ
ートである。 １・・捕間信号作成回路、２．３．４・・第２．第３゜
第４ラインメモリ、５・切換回路、１０　第１ラインメ
モリ、Ｐｌ、Ｐ２．Ｐ３．Ｐ４・・第１１第２゜第３．
第４リセットパルス、ＳＰ　　切換信号。

Claims (1)

【特許請求の範囲】
1. （１）インターレース走査をノンインタレース走査に変
   換するための倍速変換回路であって、 入力側のリセットパルスとしてインターレース信号の水
   平同期信号を基本クロックでサンプリングした信号に同
   期し、かつ、前記基本クロックの周期の整数倍の周期の
   第１リセットパルスが与えられ、出力側のリセットパル
   スとして前記各第１リセットパルスから前記基本クロッ
   クの周期の所定の第１整数倍の一定期間それぞれ遅延し
   た第２リセットパルスが与えられる第１ラインメモリを
   有し、インターレース信号から第１補間信号を作成する
   補間信号作成回路と、 入力側のリセットパルスとして前記第１リセットパルス
   が与えられ、出力側のリセットパルスとして前記各第１
   リセットパルスから前記所定の第１整数倍の期間の約１
   ／２の期間で、かつ、基本クロックの周期の所定の第２
   整数倍の一定期間それぞれ遅延した第３リセットパルス
   が与えられ、インターレース信号を遅延させて第１原信
   号として出力させる第２ラインメモリと、 入力側のシステムクロックとして基本クロックが与えら
   れ、出力側のシステムクロックとして基本クロックの周
   波数の２倍の周波数の倍速クロックが与えられ、入力側
   のリセットパルスとして前記第１リセットパルスが与え
   られ、出力側のリセットパルスとしてインターレース信
   号の垂直同期信号を基本クロックでサンプリングした信
   号に同期して前記第１リセットパルスとの位相差が前記
   基本クロックの周期の１／２の周期の所定の第３整数倍
   に揃えられ、それ以降、基本クロックの周期の１／２の
   周期の前記整数倍の期間および基本クロックの周期の１
   ／２の周期の前記第１整数倍の期間毎に交互に出力され
   る第４リセットパルスが与えられ、前記第１補間信号を
   時間圧縮して第２補間信号として出力させる第３ライン
   メモリと、入力側のシステムクロックとして基本クロッ
   クが与えられ、出力側のシステムクロックとして前記倍
   速クロックが与えられ、入力側のリセットパルスとして
   前記第３リセットパルスが与えられ、出力側のリセット
   パルスとして前記第４リセットパルスが与えられ、前記
   第１原信号を時間圧縮して第２原信号として出力させる
   第４ラインメモリと、 前記第４リセットパルスに同期してレベルが反転する切
   換信号が与えられ、この切換信号に基づいて、前記第２
   補間信号または前記第２原信号を切換出力する切換回路
   とを備えることを特徴とする倍速変換回路。