JPS63177612A

JPS63177612A - ゲ−ト制御回路

Info

Publication number: JPS63177612A
Application number: JP62008240A
Authority: JP
Inventors: Chihiro Okatsuchi; 千尋岡土; Akio Nakagawa; 明夫中川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-19
Filing date: 1987-01-19
Publication date: 1988-07-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は静電誘導形自己消弧素子を安全に動作させるゲ
ート制御回路に関するものである。

（従来の技術）静電誘導形自己消弧素子として導電変調型ＭＯ８ＦＥＴ
（ＩＧＢＴ）を用いた場合について以下に説明する。

Ｉ　Ｇ　Ｂ　Ｔ　（Ｉ　ｎｓＭ’ａｔｅｄ　Ｇａｔｅ　
Ｂ　１ｐｏｌａｒ　Ｔｒａｎｓｊｓｔｏｒ）は絶縁ゲー
トを有し、かつ、バイポーラモードで動作するＦＥＴ　
（電界効□果トランジスタ）であり、スイッチング時間
が短く、オン電圧が小さいと云う特徴を有している。Ｉ
ＧＢＴのゲート電圧ＶＯａとオン電圧■ｃ８の関係は第
６図に示すようにゲート電圧ＶＯＦ＋を高くするほどオ
ン電圧ｖｃ［が低くなり、通常の使用状態では電力損失
を小さく抑えることができる。

しかし、負荷短絡が生じた場合を考えると、電源電圧が
ＩＧＩ３Ｔのコレクタ・エミッタ間に直接印加された状
態で、過大電流が流れ第７図に示した安全動作領域を超
えた過電流となりＩＧＢＴは破壊されてしまう。

かかる負荷側の事故を考慮し、安全動作領域内になる様
にグー１〜電圧を低くするとオン電圧が高くなり定常時
の損失が増大する。

これに対する保護対策として、定常時のゲート電圧は高
くしておき、過電流が流れて、ＶＣ！電圧が上昇すると
、ゲート電圧ｖｏＲを下げて過電流値を制限する手段が
提案されている。（特願昭６０−２３：１３４　：静電
誘導形自己消弧素子の駆動回路、特願昭６０−９２８７
０　：静電誘導形自己消弧素子のゲート駆動回路）上記提案の一例を第５図に示す。直流ｔＭ、源１の正極
に負荷２を介してＩＧＢＴ３のコレクタ、負極にエミッ
タがそれぞれ接続され、負極が直流化ｇ１の負極に接続
されたゲート電源４の正極が抵抗５を介してＮＰＮトラ
ンジスタ６のコレクタに接続されている。ＮＰＮトラン
ジスタ６とＰＮＰトランジスタ７はコンプリメンタリ接
続されており、トランジスタ６および７のベースの共通
点には抵抗１０を介して駆動信号ＶＳが入力される。一
方トランジスタロと７のベース共通点は、ゼナーダイオ
ード１７を介してトランジスタ１４のコレクタに接続さ
れ、トランジスタ１４のエミッタはゲート電ｍ４の負極
に接続され、トランジスタ１４のベースとエミッタ間に
は抵抗１２が接続されている。

ＩＧＢＴ３のコレクタは抵抗１１とゼナーダイオード■
８を介してトランジスタ１４０ベースに接続されている
。

上記従来構成について、負荷２が正常でＩＧＢＴ３が正
常にオンしている場合はコレクタ−エミッタ間電圧Ｖｅ
ｔ！は低くトランジスタ１４はオフとなるので、ゲート
電圧ｖｏＲは駆動信号Ｖｓに近い値を示す。しかし、負
荷２が短絡された場合はｖｃＩ！が高くなリゼナーダイ
オード１８の電圧以上になると抵抗１１を介してトラン
ジスタ１４のベースに電流が流れトランジスタ１４がオ
ンしてトランジスタ６゜７のベース電位はゼナーダイオ
ード１７で定まる電位にリミットされるにれによりゲー
ト電圧Ｖ。ＥはＶ３より低下する。例えばＶＧＲを２０
ＶがらＩＯＶに下げることによりＩＧＢＴのコレクタ電
流を数分の一以下に制限することが第６図から推測され
。

常にＩＧＢＴの安全動作領域内で動作し、しかも定常オ
ン損失を低下させるようにしている。

（発明が解決しようとする問題点）最近パワーＩＣが開発される方向にあり、ゲート駆動回
路、保護回路、主ＩＧＢＴをワンチップ又は数チップで
集積化することが検討されている。

しかし、従来構成のゲート駆動回路をＩＣ化する場合、
問題となるのが第５図に示したような抵抗１１．ゼナー
ダイオード１８の電力損失である。例えば直流電源をＤ
Ｃ：３５０Ｖ、ゼナーダイオード】８を１ｓｖｃ：ａ定
し、Ｔ、　Ｇ　Ｂ　Ｔのコレクタ電圧を２５Ｖで検出す
ると仮定すると、トランジスタ１４のベース電流は耐ノ
イズ性等を考慮して０　、０５ｍ　Ａ程度以上が検出限
度となり、抵抗１１は、（２５Ｖ−１５Ｖ）１０．０５
ＩＩＡカら２００ＫＧ程度Ｌニーなる。ＤＣ３５０Ｖが
常時印加されている場合抵抗１１の損失はＯ，ＳＷ　、
ゼナーダイオード１８は０．０２５Ｗとなり、特に抵抗
１１の損失が大きく、これらの部分をＩＣ化することが
Ｉ！Ａｉであった。

本発明は上記の問題点を解決するためになされたもので
、ＩＧＢＴのコレクタ電圧検出回路の損失が少なくなる
ように構成し、ＩＣ化を可能とした静電誘導型自己消弧
素子のゲート制御回路を得ることを目的とする。

〔発明の構成〕

（問題点を解決するための手段）ＩＧＢＴのゲート電源と、Ｉ　Ｇ　Ｂ　Ｔのコレクタ間
にダイオードを接続し、ＩＧＢＴのコレクタ電圧が高い
場合はダイオードが阻止方向に、コレクタ電圧が低くな
ると、ダイオードが通電する如く接続し、ゲート（１号
が入ってもダイオードに通電しない場合、負荷異常の検
出を行う。

（作　用）ＩＧＥＴのゲートに信号を加えた時、ＩＧＢＴのコレク
タ電位がゲート電源より低くなってオン状態となれば、
前記ダイオードにゲート電源から順方向に電流が流れる
ので、これを検出し、ゲート電圧の制御を行いコレクタ
電位がゲート電源より高い場合は、前記ダイオードに逆
圧が印加され電流が流れないので損失が極めて少ない低
消費電力駆動回路となる。

（実施例）本発明の一実施例を第１図に示す。同図番こおり１て、
第５図と同一要素には同一番号を附し、説明を省略する
。

第１図において、トランジスタ２０のエミッタをゲート
電源４の正極に接続し、ベース・エミッタ間に抵抗２２
を接続し、ベースから抵抗２１．ダイオード２３を介し
てＩＧＢＴ３のコレクタに接続する。

この場合コレクタ−エミッタ間電圧■ＣＥが上昇した時
ダイオード２３が逆バイアスされる方向に接続する。ト
ランジスタ２０のコレクタから抵抗２４を介しトランジ
スタ２６のベースに接続し、そのトランジスタ２６のベ
ースとエミッタ間に抵抗１２を接続し、エミッタをゲー
ト電源４の負極に接続する。トランジスタ２６のコレク
タとトランジスタ１４のベースを直接接続し、この点よ
り抵抗２５を介してゲート電源４の正極へ接続する。ト
ランジスタ１４のエミッタ、コレクタの接続は第５図と
同一である。

上記、実施例の作用を第２図を用いて説明する。

時刻ｔ。で駆動信号Ｖ９が加わり、この瞬間はＩＧＢＴ
３のＶＣｌＥは高いのでトランジスタ２０．２６はオフ
、トランジスタ１４がオンの状態にありゲート電圧Ｖ。

、はゼナーダイオード１７のゼナー電圧に応じた電圧が
印加される０時刻ｔ１でＩＧＢＴ３がオンしＶＣｌｌが
低下すると同時に負荷電流Ｉｃが立上る＠　ＶＣＲがゲ
ート電源４より低くなると、トランジスタ２０のベース
には抵抗２１→ダイオード２３の回路に電流が流れトラ
ンジスタ２０がオンしＶ□。が高レベルになりトランジ
スタ２６がオン、トランジスタ１４がオフとなリゼナー
電圧の制限が解かれｖｏＨが上昇し、ＩＧＢＴのＶＣｌ
Ｅを更に低くする様に作用する０時刻ｔ２でＶ９がオフ
となると所定の遅れ時刻ｔ、でＩＧＢＴ３はオンする。

次に時刻ｔ、でオン信号ｖｓを加えた状態で、時刻１．
において負荷２が短絡した場合、電流Ｉ。が増大しＶＣ
Ｅが上昇する。そしてＶＣ［！がゲート電源４の電圧以
上になるとトランジスタ２０がオフし、トランジスタ２
６がオフ、トランジスタ１４がオンしてＶｏａを低下さ
せ電流ＩＣを実線の如く最大許容電流ＩＣＨに制限する
。同図の破線の波形はｖｏＰを低下させない場合でＩＣ
は素子の定格電流の１０倍程度迄上昇する。

本実施例によればトランジスタ２０のベース電流をＶＣ
Ｆが零でｉｏ＋Ａ　に設定してもゲート電源が１５■時
に１５ｍＷの損失であり、ベース電流を０．３ｍＡに設
定すれば約５ｍＷとなり従来の回路の０．５Ｗと比較す
れば上の損失であり、ダイオード２３の損失は電圧降下
１ｖとして０．３＋ａＷとなり従来のゼナーダイオード
２５ｍ　Ｗに比して約１００となる。

以上説明した様に本実施例によれば、ＩＧＢＴのコレク
タ電圧レベルの比較をゲート電源と比較し、しかもＩＧ
ＢＴがオンした時のＶＣｌｌの低下を検出することによ
り、損失を約１００に低減することが出来、しかもゼナ
ーダイオードを１個省略出来ワンチップ化したＩＣ回路
に適した。静電誘導形自己消弧素子の低消費電力形駆動
回路を構成することが出来る。

他の実施例としてＩＧＢＴ３がＰチャンネルの場合は第
３図に示す様に構成することができる。

すなわち、駆動信号ＶＳとして負電圧を加え、トランジ
スタ１４．２６．２０およびダイオード２３を逆極性に
することにより全く同様に実施出来る。

また、負荷短絡が継続したとき所定時間後にＩＧＢＴの
電流を零とする保護機能を加えた他の実施例として第４
図の構成とすることができる。すなわち、第１図のゼナ
ーダイオード部分に抵抗２６とフォトカプラ発光側２７
ａを直列に接続し、負荷短絡等によりゲート電圧を低下
させた信号をフォトカプラ受光側トランジスタ２７ｂで
検出し、遅れ要素付のラッチ回路３１により保持する。

制御信号Ｖ、はアンド回路３０を介して駆動信号■８を
出力しているのでトランジスタ２７ｂがオンすると、信
号ｖｔが入力されていても所定時間経過後にラッチ回路
３１の出力により駆動信号ｖ１１をオフした状態に保持
されＩＧＢＴ３の電流を零にする。

コンデンサ２８と抵抗２９により駆動信号がオンした直
後の数８３間は、トランジスタ２６を強制的にオンさせ
トランジスタ１４をオフさせている。この事は第２図の
ｔ０〜ｔ１間は、ＩＧＢＴのゲート回路や、ＩＧＢＴの
動作遅れ時間＋ＶＣＩ！ＶＣｌｌ下していないので、こ
の間の負荷異常の誤検出を防止するインターロック回路
である。

以上の説明はＩＧＢＴについて行ったが他の静電誘導形
自己消弧素子についても適用出来ることは云うまでもな
い。

また、ゲート制御回路の素子はＦＥＴやコンパレータ、
演算増幅器等に変更することもできる。

〔発明の効果〕

以上説明した如く１本発明によれば、負荷異常や制御異
常を検出制御するゲート制御回路を従来に比して」−程
度の検出電力とすることが可能なだめＩＣ化が容易で、
レベル検出のゼナーダイオードが無いため作り易い、静
電誘導形自己消弧素子のゲート制御回路紮提供すること
が出来ろ。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成図、第２゛図は同
実施例の作用を説明するタイムチャート、第３図、第４
図は本発明の他の実施例の回路構成図、第５図は従来の
回路構成図、第６図、第７図はＩＧＢＴの特性図である
。１・・・直流電源　　　　２・・・負荷３・・・ＩＧＢ
Ｔ　　　　　４・・・ゲート電源５．１１，１２，２１
，２２，２４，２５，２６，２９．３２・・・抵抗６　
、７．１４，２０．２６・・・トランジスタ１７．１８
・・・ゼナーダイオード　２３・・・ダイオード２７・
・・フォトカプラ　　２８・・・コンデンサ３０・・・
アンド回路　３１・・・遅れ要素付ラッチ回路４ａ、４
ｂ・・・ゲート正負電源代理人　弁理士　則　近　憲　佑同　　三俣弘文寸第２図第４図第５図フしクタ電及（Ｖｃｅン第６図コしクク電圧ＣＶｃＥ）第７図

Claims

【特許請求の範囲】

ゲート信号により静電誘導形自己消弧素子のゲート電圧
を制御するゲート制御回路において、前記静電誘導形自
己消弧素子のコレクタ−エミッタ間電圧（以下Ｖ＿Ｃ＿
Ｅ）と一端が前記エミッタ電位に固定された基準電圧（
以下Ｖ＿Ｒ＿Ｅ）を比較し、Ｖ＿Ｃ＿ＥがＶ＿Ｒ＿Ｅよ
り大のとき逆バイアスにより阻止され、Ｖ＿Ｃ＿ＥがＶ
＿Ｒ＿Ｅより小のとき順バイアスされ通電するダイオー
ドと、前記ダイオードの通電状態を検出する手段を備え
、前記ゲート信号がオン信号を入力しているとき前記ダ
イオードが通電状態でなければ前記ゲート電圧を低下さ
せる保護手段を設けたことを特徴とするゲート制御回路
。