JPS63177418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63177418A JPS63177418A JP784487A JP784487A JPS63177418A JP S63177418 A JPS63177418 A JP S63177418A JP 784487 A JP784487 A JP 784487A JP 784487 A JP784487 A JP 784487A JP S63177418 A JPS63177418 A JP S63177418A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明はＧａ Ａｓ基板を使用したＭＥＳ−ＦＥＴの
製造方法に係り、特にイオン注入法により形成されるチ
ャネル活性領域とソース、ドレインの高濃度領域を活性
化するアニール工程の改良を図った半導体装置の製造方
法に関する。
製造方法に係り、特にイオン注入法により形成されるチ
ャネル活性領域とソース、ドレインの高濃度領域を活性
化するアニール工程の改良を図った半導体装置の製造方
法に関する。
（従来の技術）
第４図はＧａ Ａｓ基板を使用したＭＥＳ−ＦＥＴ（Ｍ
ｅｔａｌ ３ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）
の概略的な素子構造を示す断面図である。Ｑａ Ａｓ基
板４０内にはＮ型のチャネル活性領域４１が形成され、
このチャネル活性領域４１の両側にはＮ＋型のソース、
ドレインの高濃度領域４２．４３が形成されてぃて、さ
らにチャネル活性領域４１上にはゲート電極４４が形成
されている。
ｅｔａｌ ３ｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）
の概略的な素子構造を示す断面図である。Ｑａ Ａｓ基
板４０内にはＮ型のチャネル活性領域４１が形成され、
このチャネル活性領域４１の両側にはＮ＋型のソース、
ドレインの高濃度領域４２．４３が形成されてぃて、さ
らにチャネル活性領域４１上にはゲート電極４４が形成
されている。
このようなＭＥＳ−ＦＥＴの製造は、従来、チャネル活
性領域４１とソース、ドレインの高濃度領域４２．４３
の形成予定領域にイオン注入を行ない、ゲート電極４４
のバターニングを行なった後にイオン注入領域を活性化
するためのアニール処理を施す。こ′のアニール処理で
は、第４図に示すように基板４０の全面をＰ Ｓ Ｇ
ＩＩＩやプラズマ窒化膜等の保！！！＃Ｉ４５で覆った
状態で行なう、いわゆるキャップアニール工程が用いら
れる。このアニール処理では基板が８００℃という高温
で加熱される。このため、キャップ材であるＰＳＧ膜や
プラズマ窒化膜等の保護膜４５が設けられていないと、
基板４０に含まれた蒸発圧（Ｖａｐａｒ ｐｒｅｓｓｕ
ｒｅ ）が高く、それ故に蒸発し易いヒ素（Ａｓ ）イ
オンが基板から抜は出てしまう。すなわち、キャップ材
である保護ｌＩ４５はこのヒ素イオンの蒸発を防止する
ために設けられている。
性領域４１とソース、ドレインの高濃度領域４２．４３
の形成予定領域にイオン注入を行ない、ゲート電極４４
のバターニングを行なった後にイオン注入領域を活性化
するためのアニール処理を施す。こ′のアニール処理で
は、第４図に示すように基板４０の全面をＰ Ｓ Ｇ
ＩＩＩやプラズマ窒化膜等の保！！！＃Ｉ４５で覆った
状態で行なう、いわゆるキャップアニール工程が用いら
れる。このアニール処理では基板が８００℃という高温
で加熱される。このため、キャップ材であるＰＳＧ膜や
プラズマ窒化膜等の保護膜４５が設けられていないと、
基板４０に含まれた蒸発圧（Ｖａｐａｒ ｐｒｅｓｓｕ
ｒｅ ）が高く、それ故に蒸発し易いヒ素（Ａｓ ）イ
オンが基板から抜は出てしまう。すなわち、キャップ材
である保護ｌＩ４５はこのヒ素イオンの蒸発を防止する
ために設けられている。
ところが従来の方法では、アニール工程の際にＧａ Ａ
ｓ基板 の表面上の一部にのみ基板とは異なる材料で構
成されたゲート電極４４が設けられているので、基板４
０の全面、特にゲート電極４４と保護膜４５とが接触す
る部分で、基板４０とゲート′Ｒ極４４との応力の着に
より基板４０に大きな歪みが発生する。すると、この歪
みにより、上記チャネル活性類［４１とソース、ドレイ
ンの高濃度領域４２．４３に異常拡散が生じてチャネル
内の濃度分布を乱し、これにより閾値電圧の制御値に変
動を来たす等の信頼性低下が発生する。
ｓ基板 の表面上の一部にのみ基板とは異なる材料で構
成されたゲート電極４４が設けられているので、基板４
０の全面、特にゲート電極４４と保護膜４５とが接触す
る部分で、基板４０とゲート′Ｒ極４４との応力の着に
より基板４０に大きな歪みが発生する。すると、この歪
みにより、上記チャネル活性類［４１とソース、ドレイ
ンの高濃度領域４２．４３に異常拡散が生じてチャネル
内の濃度分布を乱し、これにより閾値電圧の制御値に変
動を来たす等の信頼性低下が発生する。
（発明が解決しようとする問題点）
このように従来では、基板上の一部にのみ基板とは異な
る材料で構成されたゲート電極を形成した状態で７ニー
ルエ程を実施しているため、大きな歪みが発生して閾値
電圧の制御値に変動を来たすという不都合がある。
る材料で構成されたゲート電極を形成した状態で７ニー
ルエ程を実施しているため、大きな歪みが発生して閾値
電圧の制御値に変動を来たすという不都合がある。
この発明は上記のような事情を考虞してなされたもので
あり、その目的は、閾値電圧の制御値に変動を生じさせ
ないでイオン注入領域を活性化することができる半導体
装置の製造方法を提供することにある。
あり、その目的は、閾値電圧の制御値に変動を生じさせ
ないでイオン注入領域を活性化することができる半導体
装置の製造方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体装置の製造方法は、半絶縁性基板に対
しイオン注入法により選択的に第１のイオン注入領域を
形成する工程と、上記第１のイオン注入領域を含む基板
の全面を金属膜もしくは金属化合物膜で覆う工程と、上
記基板を構成する材料のうち少なくとも一つの材料のイ
オン種を上記金属膜もしくは金属化合物膜中にイオン注
入する工程と、アニール処理により上記第１のイオン注
入領域を活性化する工程とから構成されている。
しイオン注入法により選択的に第１のイオン注入領域を
形成する工程と、上記第１のイオン注入領域を含む基板
の全面を金属膜もしくは金属化合物膜で覆う工程と、上
記基板を構成する材料のうち少なくとも一つの材料のイ
オン種を上記金属膜もしくは金属化合物膜中にイオン注
入する工程と、アニール処理により上記第１のイオン注
入領域を活性化する工程とから構成されている。
（作用）
すなわち、この発明の方法では、半絶縁性基板に形成さ
れたイオン注入領域をアニール処理により活性化する際
に、基板全面を基板を構成する材料のうち少なくとも一
つの材料のイオン種と同じイオンを含む金属膜で覆った
状態で行なうことにより、基板からのイオンの蒸発並び
に基板の歪み発生を防止するようにしている。
れたイオン注入領域をアニール処理により活性化する際
に、基板全面を基板を構成する材料のうち少なくとも一
つの材料のイオン種と同じイオンを含む金属膜で覆った
状態で行なうことにより、基板からのイオンの蒸発並び
に基板の歪み発生を防止するようにしている。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図（ａ）ないしくｅ）はこの発明の方法をＧａ Ａ
Ｓ基板を使用したＭＥＳ−ＦＥＴの製造方法に実施した
第１の実施例による製造工程を示す断面図である。
Ｓ基板を使用したＭＥＳ−ＦＥＴの製造方法に実施した
第１の実施例による製造工程を示す断面図である。
まず、第１図（ａ）に示すように、比抵抗が１０７（Ω
−ｃｍ）以上の半絶縁性のＧａ ＡＳ Ｍ板１０上に、
例えばＣＶＤ法（化学的気相成長法）によりＷ Ｎ ｘ
やＷＳ！ｘ（ただし、８は任意の正の数）のような金属
化合物膜１１を一様の厚みに全面に被着させる。この金
属化合物１！１１１の厚みは例えば７００Å以下とする
。
−ｃｍ）以上の半絶縁性のＧａ ＡＳ Ｍ板１０上に、
例えばＣＶＤ法（化学的気相成長法）によりＷ Ｎ ｘ
やＷＳ！ｘ（ただし、８は任意の正の数）のような金属
化合物膜１１を一様の厚みに全面に被着させる。この金
属化合物１！１１１の厚みは例えば７００Å以下とする
。
次に、第１図（ｂ）に示すように、この金属化合物膜１
１上に活性領域形成のためのイオン注入用開口部１２を
有するレジストパターン１３を形成した後、このパター
ン１３をイオン注入用のマスクとして用いて、Ｎ型の不
純物イオン例えばシリコン（Ｓｉ ＞イオンを上記金属
化合物膜１１を透過させて基板１０内にイオン注入し、
チャネル活性領域となるべきイオン注入領ｗ、１４を形
成する。このときのシリコンイオンのドーズ伍は１ ｘ
ｌｏｌ ２ ／ｃＩ１１２程度である。
１上に活性領域形成のためのイオン注入用開口部１２を
有するレジストパターン１３を形成した後、このパター
ン１３をイオン注入用のマスクとして用いて、Ｎ型の不
純物イオン例えばシリコン（Ｓｉ ＞イオンを上記金属
化合物膜１１を透過させて基板１０内にイオン注入し、
チャネル活性領域となるべきイオン注入領ｗ、１４を形
成する。このときのシリコンイオンのドーズ伍は１ ｘ
ｌｏｌ ２ ／ｃＩ１１２程度である。
次に上記レジストパターン１３を剥離した後、第１図（
Ｃ）に示すようにシリコン酸化膜（例えば５ｉＯ２）等
からなる絶縁膜１５を例えばＣＶＤ法等により全面に被
着させ、続いて、レジストのパターン工程を含む周知の
写真蝕刻技術を用いて上記絶縁膜１５をゲート電極の形
成予定領域上のみに選択的に残す。さらに上記絶縁膜１
５をマスクにシリコンイオンを、上記金属化合物膜１１
を透過させて基板１０内にイオン注入し、上記イオン注
入領域１４の両側にソース、ドレイン用のＮ型高濃度領
域１６．１７を形成する。このときのシリコンイオンの
ドーズ量は１×１０１３／Ｃｌｌ１２ないし１ｘ１０１
４／ｃｍ２程度である。
Ｃ）に示すようにシリコン酸化膜（例えば５ｉＯ２）等
からなる絶縁膜１５を例えばＣＶＤ法等により全面に被
着させ、続いて、レジストのパターン工程を含む周知の
写真蝕刻技術を用いて上記絶縁膜１５をゲート電極の形
成予定領域上のみに選択的に残す。さらに上記絶縁膜１
５をマスクにシリコンイオンを、上記金属化合物膜１１
を透過させて基板１０内にイオン注入し、上記イオン注
入領域１４の両側にソース、ドレイン用のＮ型高濃度領
域１６．１７を形成する。このときのシリコンイオンの
ドーズ量は１×１０１３／Ｃｌｌ１２ないし１ｘ１０１
４／ｃｍ２程度である。
次に、第１図（ｄ）に示すように、Ｇａ Ａｓ基板１０
中に含まれるものと同一種のイオンであるヒ素（Ａｓ
）イオンをイオン注入法により上記金属化合物膜１１中
に注入する。この後、金属化合物膜１１を残した状態で
、これを保護膜として８００℃前後の温度でアニールし
、基板１０内に注入されたシリコンイオンの活性化と結
晶回復を行なう。これにより、ソース及びドレインのＮ
型高濃度領域１６．１７が形成され、かうチャネル活性
領域１４の深さが決定される。
中に含まれるものと同一種のイオンであるヒ素（Ａｓ
）イオンをイオン注入法により上記金属化合物膜１１中
に注入する。この後、金属化合物膜１１を残した状態で
、これを保護膜として８００℃前後の温度でアニールし
、基板１０内に注入されたシリコンイオンの活性化と結
晶回復を行なう。これにより、ソース及びドレインのＮ
型高濃度領域１６．１７が形成され、かうチャネル活性
領域１４の深さが決定される。
次に第１図（ｅ）に示すように、上記絶縁膜１５をマス
クにＲＩＥ（反応性イオンエツチング）等の技術により
上記金属化合物１ｉｉを選択的にエツチング除去してゲ
ート電ｗＡ１８を形成する。この後は周知の方法により
、ソース、ドレインのＮ型高濃度領域１６．１７とオー
ミック接触するＡＬＩ Ｑｅ系列のオーミック性金属膜
を被着し、これをバターニングして図示しないソース、
ドレイン電橋を形成し、さらに配線形成工程を施してＧ
ａ ＡＳ基板のＭＥＳ−ＦＥＴ素子が完成する。
クにＲＩＥ（反応性イオンエツチング）等の技術により
上記金属化合物１ｉｉを選択的にエツチング除去してゲ
ート電ｗＡ１８を形成する。この後は周知の方法により
、ソース、ドレインのＮ型高濃度領域１６．１７とオー
ミック接触するＡＬＩ Ｑｅ系列のオーミック性金属膜
を被着し、これをバターニングして図示しないソース、
ドレイン電橋を形成し、さらに配線形成工程を施してＧ
ａ ＡＳ基板のＭＥＳ−ＦＥＴ素子が完成する。
このような方法によれば、第１図（ｄ）の工程において
、８００℃前後の温度でアニールし、基板１０内に注入
されたイオンの活性化と結晶回復を行なう際には、基板
１０の全面にヒ素イオンが注入された金属化合物膜１１
が設けられている。このため、このアニール処理の際に
基板１０からのヒ素イオンの蒸発が防止できる。しかも
、金属化合物膜１１は基板１０の全面に設けられている
ので、従来のようにゲート電極が基板の一部上のみに設
けられている場合のときのような歪みは、この実施例の
方法では発生しない。従って、この歪みが原因となる異
常拡散が生じないので、チャネル内の濃度分布が均一化
され、これにより閾値電圧の制ｍ＋値を一定にすること
ができる。
、８００℃前後の温度でアニールし、基板１０内に注入
されたイオンの活性化と結晶回復を行なう際には、基板
１０の全面にヒ素イオンが注入された金属化合物膜１１
が設けられている。このため、このアニール処理の際に
基板１０からのヒ素イオンの蒸発が防止できる。しかも
、金属化合物膜１１は基板１０の全面に設けられている
ので、従来のようにゲート電極が基板の一部上のみに設
けられている場合のときのような歪みは、この実施例の
方法では発生しない。従って、この歪みが原因となる異
常拡散が生じないので、チャネル内の濃度分布が均一化
され、これにより閾値電圧の制ｍ＋値を一定にすること
ができる。
第２図はこの発明の方法をＧａ Ａｓ基板を使用したＭ
ＥＳ−ＦＥＴの製造方法に実施した第２の実施例による
断面図である。上記実施例の方法では、イオン注入領域
１４の両側にソース、ドレイン用のＮ型高濃度領域１６
．１７をイオン注入により形成した後に、金属化合物１
１１１中にヒ素イオンを注入している。ところが、この
実施例の方法では、上記第１図（ｂ）の工程でイオン注
入領域１４を形成し、次にレジストパターン１３を剥離
した後に金態化合物膜１１中にヒ素イオンを注入するよ
うにしたものである。この方法によれば、ゲート’１４
ｉ１８をパターニングした後に、このゲート電極１８の
下部に位置する金属化合物膜１１からゲート電極１８を
突扱けるようにして生じるヒ素イオンの蒸発を防止する
ことができる。
ＥＳ−ＦＥＴの製造方法に実施した第２の実施例による
断面図である。上記実施例の方法では、イオン注入領域
１４の両側にソース、ドレイン用のＮ型高濃度領域１６
．１７をイオン注入により形成した後に、金属化合物１
１１１中にヒ素イオンを注入している。ところが、この
実施例の方法では、上記第１図（ｂ）の工程でイオン注
入領域１４を形成し、次にレジストパターン１３を剥離
した後に金態化合物膜１１中にヒ素イオンを注入するよ
うにしたものである。この方法によれば、ゲート’１４
ｉ１８をパターニングした後に、このゲート電極１８の
下部に位置する金属化合物膜１１からゲート電極１８を
突扱けるようにして生じるヒ素イオンの蒸発を防止する
ことができる。
第３図（ａ）ないしくｇ）はこの発明の方法をＧａ Ａ
ｓ基板を使用したＹＥＳ−ＦＥＴの製造方法に実施した
第３の実施例による断面図である。
ｓ基板を使用したＹＥＳ−ＦＥＴの製造方法に実施した
第３の実施例による断面図である。
この方法ではまず始めに、第３図（ａ）に示すように、
比抵抗が１０’ （Ｑ −ｃｍ）以上の半絶縁性のＧ
ａＡＳ基板１０上に、活性領域形成のためのイオン注入
用開口部１２を有するレジストパターン１３を形成した
後、このパターン１３をイオン注入用のマスクとして用
いて、Ｎ型の不純物イオンであるシリコン（Ｓｉ ）イ
オンをドーズ聞１×１０１２／Ｃｍ２で基板１０内にイ
オン注入し、チャネル活性領域となるべきイオン注入領
域１４を形成する。次に、通常のキャップレスアニール
をアルシン雰囲気中にて、温度８００℃前後で施す。
比抵抗が１０’ （Ｑ −ｃｍ）以上の半絶縁性のＧ
ａＡＳ基板１０上に、活性領域形成のためのイオン注入
用開口部１２を有するレジストパターン１３を形成した
後、このパターン１３をイオン注入用のマスクとして用
いて、Ｎ型の不純物イオンであるシリコン（Ｓｉ ）イ
オンをドーズ聞１×１０１２／Ｃｍ２で基板１０内にイ
オン注入し、チャネル活性領域となるべきイオン注入領
域１４を形成する。次に、通常のキャップレスアニール
をアルシン雰囲気中にて、温度８００℃前後で施す。
次に上記レジストパターン１３を剥離した後、第３図（
ｂ）に示すようにＣＶＤ法等によりＷ Ｎ ｘやＷＳｉ
ｘのような金属化合物膜１１を基板１０の全面に７００
Å以下の厚さに被着させる。
ｂ）に示すようにＣＶＤ法等によりＷ Ｎ ｘやＷＳｉ
ｘのような金属化合物膜１１を基板１０の全面に７００
Å以下の厚さに被着させる。
次ニ、第３図（Ｃ）に示すように、シリコン酸化膜等か
らなる絶縁ｇｌ１５を例えばＣＶＤ法等により全面に被
着させ、続いて、レジストのパターン工程を含む周知の
写真蝕刻技術により、上記絶縁１１１５をゲート電極の
形成予定領域上のみに選択的に残す。
らなる絶縁ｇｌ１５を例えばＣＶＤ法等により全面に被
着させ、続いて、レジストのパターン工程を含む周知の
写真蝕刻技術により、上記絶縁１１１５をゲート電極の
形成予定領域上のみに選択的に残す。
続いて第３図（ｄ）に示すように、上記絶縁膜１５をマ
スクにその下部の金属化合物膜１１をＲＩＥ等の技術に
より選択的にエツチング除去してゲート電極１８を形成
する。
スクにその下部の金属化合物膜１１をＲＩＥ等の技術に
より選択的にエツチング除去してゲート電極１８を形成
する。
次に第３図（ｅ）に示すように、上記絶縁！Ｉ！Ｊ１５
及び金属化合物膜１１の積層構造をマスクに用いて、基
板１０内にシリコンイオンをドーズ１１１Ｘ１０１３／
Ｃ１２ないし１ Ｘ１０１ ’ ／Ｃ１１２程度でイオ
ン注入し、上記イオン注入領域１４の両側にセルファラ
インによりソース、トレイン用のＮ型高濃度領域１６．
１７を形成する。
及び金属化合物膜１１の積層構造をマスクに用いて、基
板１０内にシリコンイオンをドーズ１１１Ｘ１０１３／
Ｃ１２ないし１ Ｘ１０１ ’ ／Ｃ１１２程度でイオ
ン注入し、上記イオン注入領域１４の両側にセルファラ
インによりソース、トレイン用のＮ型高濃度領域１６．
１７を形成する。
次に上記絶縁膜１５を除去した後、第３図（ｆ）に示す
ように、基板１０の全面に上記ゲート電極１８と同じ金
属化合物材料すなわちＷ Ｎ ｘやＷＳｉＸからなる金
属化合物膜１９を被着させる。この後、イオン注入法に
よりこの金属化合物膜１９中にヒ素イオンを注入する。
ように、基板１０の全面に上記ゲート電極１８と同じ金
属化合物材料すなわちＷ Ｎ ｘやＷＳｉＸからなる金
属化合物膜１９を被着させる。この後、イオン注入法に
よりこの金属化合物膜１９中にヒ素イオンを注入する。
そして、金属化合物膜１９を残した状態で、これを保護
膜として８００℃前後の温度で７ニールし、基板１０内
に注入されたシリコンイオンの活性化と結晶回復を行な
う。これにより、ソース及びドレインのＮ型高濃度領域
１６．１７が形成され、かつチャネル活性領域１４の深
さが決定される。
膜として８００℃前後の温度で７ニールし、基板１０内
に注入されたシリコンイオンの活性化と結晶回復を行な
う。これにより、ソース及びドレインのＮ型高濃度領域
１６．１７が形成され、かつチャネル活性領域１４の深
さが決定される。
次に第３図（Ｑ）に示すように、上記金属化合物ｌ１１
１９をＲＩＥ等の技術によりその膜厚弁だけエッチバッ
クする。このとき、予め形成されているゲート電極１８
の側壁には図示するように金属化合物膜１９の一部が残
存するが、これが残っていても特に問題ない。
１９をＲＩＥ等の技術によりその膜厚弁だけエッチバッ
クする。このとき、予め形成されているゲート電極１８
の側壁には図示するように金属化合物膜１９の一部が残
存するが、これが残っていても特に問題ない。
この後は周知の方法により、ソース、ドレインのＮ型高
濃度領域１６．１７とオーミック接触するＡＵ Ｇｅ系
列のオーミック性金属膜を被着し、これをバターニング
して図示しないソース、ドレイン電極を形成し、さらに
配線形成工程を施してＧａ Ａｓ基板のＭＥＳ−ＦＥＴ
素子が完成する。
濃度領域１６．１７とオーミック接触するＡＵ Ｇｅ系
列のオーミック性金属膜を被着し、これをバターニング
して図示しないソース、ドレイン電極を形成し、さらに
配線形成工程を施してＧａ Ａｓ基板のＭＥＳ−ＦＥＴ
素子が完成する。
この実施例の方法でも、第３図（ｆ）の工程において、
８００℃前後の温度でアニールし、基板１０内に注入さ
れたイオンの活性化と結晶回復を行なう際には、基板１
０の全面にヒ素イオンが注入された金属化合物ｇ！１９
が設けられている。このため、このアニール処理の際に
基板１０からのヒ素イオンの蒸発が防止できる。しかも
、基板１０の全面はゲート電極１８及びこれと同一材料
で構成された金層化合物膜１９が設けられているので、
従来のようにゲートｉ［が基板の一部上のみに設けられ
ているときに発生するような大きな歪みはこの実施例の
場合には発生しない。
８００℃前後の温度でアニールし、基板１０内に注入さ
れたイオンの活性化と結晶回復を行なう際には、基板１
０の全面にヒ素イオンが注入された金属化合物ｇ！１９
が設けられている。このため、このアニール処理の際に
基板１０からのヒ素イオンの蒸発が防止できる。しかも
、基板１０の全面はゲート電極１８及びこれと同一材料
で構成された金層化合物膜１９が設けられているので、
従来のようにゲートｉ［が基板の一部上のみに設けられ
ているときに発生するような大きな歪みはこの実施例の
場合には発生しない。
このように上記した各実施例の方法では、Ｑａ Ａｓ基
板の表面を保護した状態でアニール処理することができ
ること、ゲートＴｉ極を構成する金属はＧａ ＡＳ基板
と応力差が少ないものが選択できること、ゲート電極と
キャップ材とを同一材料で構成することによりゲート近
傍における応力歪み緩和がなされること、等の効果を得
ることができる。
板の表面を保護した状態でアニール処理することができ
ること、ゲートＴｉ極を構成する金属はＧａ ＡＳ基板
と応力差が少ないものが選択できること、ゲート電極と
キャップ材とを同一材料で構成することによりゲート近
傍における応力歪み緩和がなされること、等の効果を得
ることができる。
これらの効果は全て閾値電圧の制御性に影響する要素を
改善する手段であり、これにより、この発明の方法では
閾値電圧の制御値に変動を生じさせないでイオン注入領
域を活性化することができる。
改善する手段であり、これにより、この発明の方法では
閾値電圧の制御値に変動を生じさせないでイオン注入領
域を活性化することができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記第３図の実施例の方法の場合に、第３図（ｂ）の工
程で金属化合物膜１１を形成した後にこの膜１１に対し
てヒ素イオンの注入を行なうようにしてもよい。また、
上記゛各実施例ではゲート電極１８を高融点金属である
タングステン（Ｗ）と窒素（Ｎ）もしくはシリコン（Ｓ
ｉ ）との化合物からなる金属化合物膜を用いて形成
する場合を説明したが、これは金属膜をパターニングし
て形成するようにしてもよい。
種々の変形が可能であることはいうまでもない。例えば
上記第３図の実施例の方法の場合に、第３図（ｂ）の工
程で金属化合物膜１１を形成した後にこの膜１１に対し
てヒ素イオンの注入を行なうようにしてもよい。また、
上記゛各実施例ではゲート電極１８を高融点金属である
タングステン（Ｗ）と窒素（Ｎ）もしくはシリコン（Ｓ
ｉ ）との化合物からなる金属化合物膜を用いて形成
する場合を説明したが、これは金属膜をパターニングし
て形成するようにしてもよい。
［発明の効果コ
以上説明したようにこの発明によれば、閾値電圧の制御
値に変動を生じさせないでイオン注入領域を活性化する
ことができる半導体装置の製造方法を提供することがで
きる。
値に変動を生じさせないでイオン注入領域を活性化する
ことができる半導体装置の製造方法を提供することがで
きる。
第１図はこの発明の第１の実施例の方法を説明するため
の断面図、第２図はこの発明の第２の実施例の方法を説
明するための断面図、第３図はこの発明の第３の実施例
の方法を説明するための断面図、第４図はＹＥＳ−ＦＥ
Ｔの概略的な素子構造を示す断面図である。 １０・・・半絶縁性のＱａ Ａｓ基根、１１．１９・・
・金属化合物膜、１３・・・レジストパターン、１４・
・・イオン注入領域、１５・・・絶縁膜、１６．１７・
・・ソース、ドレイン用のＮ壁高８１度領域、１８・・
・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 ＋１１１ Ｕ 第２図 １゜ 第３図
の断面図、第２図はこの発明の第２の実施例の方法を説
明するための断面図、第３図はこの発明の第３の実施例
の方法を説明するための断面図、第４図はＹＥＳ−ＦＥ
Ｔの概略的な素子構造を示す断面図である。 １０・・・半絶縁性のＱａ Ａｓ基根、１１．１９・・
・金属化合物膜、１３・・・レジストパターン、１４・
・・イオン注入領域、１５・・・絶縁膜、１６．１７・
・・ソース、ドレイン用のＮ壁高８１度領域、１８・・
・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第１図 第１図 ＋１１１ Ｕ 第２図 １゜ 第３図
Claims (9)
- （１）半絶縁性基板に対しイオン注入法により選択的に
第１のイオン注入領域を形成する工程と、上記第１のイ
オン注入領域を含む基板の全面を金属膜もしくは金属化
合物膜で覆う工程と、上記基板を構成する材料のうち少
なくとも一つの材料のイオン種を上記金属膜もしくは金
属化合物膜中にイオン注入する工程と、アニール処理に
より上記第１のイオン注入領域を活性化する工程とを具
備したことを特徴とする半導体装置の製造方法。 - （２）前記半絶縁性基板がＧａＡｓ基板であり、かつ前
記金属膜もしくは金属化合物膜中に注入するイオン種が
ヒ素イオンである特許請求の範囲第１項に記載の半導体
装置の製造方法。 - （３）前記第１のイオン注入領域がＭＥＳ型ＦＥＴのチ
ャネル活性領域である特許請求の範囲第２項に記載の半
導体装置の製造方法。 - （４）前記基板全面を金属膜もしくは金属化合物膜で覆
う工程の後に、この金属膜もしくは金属化合物膜を通過
するようなイオン注入を行ない前記基板内に第２のイオ
ン注入領域を形成するようにした特許請求の範囲第２項
に記載の半導体装置の製造方法。 - （５）前記第２のイオン注入領域がＭＥＳ型ＦＥＴのソ
ース、ドレインの高濃度領域である特許請求の範囲第４
項に記載の半導体装置の製造方法。 - （６）前記基板全面を金属膜もしくは金属化合物膜で覆
う工程の後に、この金属膜もしくは金属化合物膜を通過
するようなイオン注入を行なって前記第１のイオン注入
領域を形成するようにした特許請求の範囲第１項に記載
の半導体装置の製造方法。 - （７）前記第１のイオン注入領域がＭＥＳ型ＦＥＴのチ
ャネル活性領域である特許請求の範囲第６項に記載の半
導体装置の製造方法。 - （８）前記第１のイオン注入領域を形成した後に、前記
金属膜もしくは金属化合物膜を通過するようなイオン注
入を行ない前記基板内に第２のイオン注入領域を形成す
るようにした特許請求の範囲第６項に記載の半導体装置
の製造方法。 - （９）前記第２のイオン注入領域がＭＥＳ型ＦＥＴのソ
ース、ドレインの高濃度領域である特許請求の範囲第８
項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP784487A JPS63177418A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP784487A JPS63177418A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177418A true JPS63177418A (ja) | 1988-07-21 |
Family
ID=11676923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP784487A Pending JPS63177418A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008279164A (ja) * | 2007-05-14 | 2008-11-20 | Zojirushi Corp | 電気器具のプラグ受け装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188157A (ja) * | 1982-04-28 | 1983-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1987
- 1987-01-16 JP JP784487A patent/JPS63177418A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188157A (ja) * | 1982-04-28 | 1983-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008279164A (ja) * | 2007-05-14 | 2008-11-20 | Zojirushi Corp | 電気器具のプラグ受け装置 |
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