JPS63171495A - Ｒａｍのセンス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＲＡＭのセンス方式に関する。

ＭＯＳスタティック減ＲＡＭにおいて、通常、メモリセ
ルは、その複数個がマトリクス配置される。同一行に配
置された複数のメモリセルの選択端子はその行く対応す
る１つのワード線に共通接続され、同一列に配置された
複数のメモリセルのデータ入出力端子はその列に対応す
るデータ線に共通接続される。複数のデータ線は、カラ
ムスイッチ回路を介して共通データ線に結合される。

上記共通データ線には、センスアンプの入力端子及び書
き込み回路の出力端子が結合される。

従って、上記センスアンプには、上記ワード線とカラム
スイッチ回路とによって選択された１つのメモリセルに
おけるデータが供給される。また、上記書き込み回路の
出力データは、上記ワード線とカラムスイッチ回路によ
って選択された１つのメモリセルに供給されることＫな
る。

ＭＯＳＦＥＴによって構成されたセンスアンプは、その
入力信号レベルが変化することによりてその感度が変化
する。センスアンプを高感度で動作させるために、例え
ば電源端子と上記共通データ線との間にＭＯＳＦＥＴを
配置し、このＭＯＳＦＥＴによってデータ読み出し開始
前の上記共通データ線の電位を予め望ましいレベルにさ
せるようにしておくことができる。同様に、電源端子と
データ線との間に配置された負荷用ＭＩＳＦＥＴによっ
て上記データ線の電位を予め望ましいレベルにさせてお
くようにすることができる。

しかしながら、上記のようなバイアス電圧を与えるため
のＭＯＳＦＥＴは、リーク電流もしくはテーリング電流
を生ずる。上記のリーク電流もしくはテーリング電流は
、また温度とともに変化する。

チップ非選択期間が比較的長くされ【しまったような場
合、上記共通データ線及び上記データ線ノ電位ハ、上記
リーク電流もしくはテーリング電流によってほぼ電源端
子の電位にまで上昇させられてしまう。

その結果、センスアンプの感度が低下させられてしまい
、データの読み出し速度が制限される。

センスアンプがチップ選択信号によって制御されるよう
に構成されている場合、上記のように共通データ線の電
位が異常に上昇させられていると、このセンスアンプの
出力電圧は、それが動作状態にされた直後において、メ
モリセルから読み出丁データレベルＫかかわらずに比較
的大きく低下させられてしまうことがある。その結果、
データの読み出し速度が低下させられる。

従って、この発明の目的は、安定した高速動作をするこ
とができるセンス方式を提供することにある。

この発明の他の目的は、温度補償されたＭＯＳスタティ
ック証ＲＡＭを提供することにある。

この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。

第１図は、この発明の一実施例のＭＯＳスタティックＲ
ＡＭの回路を示している。

同図のＲＡＭは、公知の半導体集積回路技術によって１
つの半導体基板上において形成される。

端子ＡＸ、ないしＡＸＫ、ＡＹ、ないし人ＹＬ。

ＤｏＵＴ１Ｃ８％ＷＥ％Ｄ１ｎ、ｖＤＤ及びＧＮＤはそ
の外部端子とされる。図示のＲＡＭは、その電源端子ｖ
ＤＤと接地端子ＧＮＤとの間に外部電源装置９から電源
電圧が供給されることによって動作させられる。

同図において、ｌはメモリアレイであり、メモリセル１
ａないしｌｄ、ワードＩＩＷ　ｒないしＷｍ。

る。

メモリセルは、相互において同じ構成とされており、特
に制限されないが、ｌａを代表として詳細に示されたよ
うに、駆動ＭＯ８ＦＥＴＱ＋、Ｑｔと負荷抵抗Ｒ，、Ｒ
，で構成されたスタティック製フリップフロップ回路と
、このスタティック型フリップフロップ回路の入出力端
子と一対のデータ線り、　、Ｄ、との間にそれぞれ設け
られた伝送ゲートＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　、Ｑ％と
で構成されている。

上記メモリセルは、上記抵抗Ｒ１とＲ，の接続点に、電
源端子ＶＤＤに供給される電源電圧が供給されることＫ
よってデータを保持する。

上記抵抗Ｒ１及びＲ１は、データ保持状態におけるメモ
リセルの消費電力を減少させるため、例えば数メグオー
ムないし数ギガオームのような高抵抗値にされる。上記
抵抗Ｒ１及びＲ８は、メモリセルの占有面積を減少させ
るため、例えばＭＯＳＦＥＴを形成する半導体基板の表
面に比較的厚い厚さのフィールド絶縁膜を介して形成さ
れた比較的高比抵抗のポリシリコン層から構成される。

上記メモリセル１ａないし１ｄは、図示のようにマトリ
ックス状に配置される。このマトリックス状に配置され
たメモリセル１ａ〜１ｄのうち、同じ行に配置されたメ
モリセル１ａ＊　ｌｃ及びｌｂ、ｌｄ等の選択端子とし
ての伝送ゲートＭＯ５ＦＥＴのゲートは、ワードＷＡＷ
、、ＷｍＫ接続されており、また、同じ列に配置された
メモリセルｌａ、ｌｂ及びｌｃ、ｌｄ等の一対の入出力
端にそれぞれ接続されている。そして、・これらの各列
に対応するデータ線は、それぞれカラムスイッチとして
の伝送ゲートＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　−Ｑｔ。及
びＱ　＋ｔ　ａ　（Ｌｌを介して共通データ線ＣＤ、Ｃ
Ｄに接続されている。上記ワードＩＩＷ　ｔ〜Ｗｍは、
Ｘアドレスデコーダ回路２の出力端子に接続され、上記
Ｘアドレスデコーダ回路２によって選択される。

メモリマトリックスの各列に対応して設けられた一対の
伝送ゲートＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　、Ｑｔ。、及
びＱｓｓ　ｅ　Ｑｔｔのゲートは、それぞれＸアドレス
デコーダ回路３の出力端子に接続され上記Ｘアドレスデ
コーダ回路３によりて選択される。

上記Ｘアドレスデコーダ回路２には、アドレスバッファ
回路ＢＸ、ないしＢＸＫを介してアドレス入力端子ＡＸ
、ないしＡＸＫＫ供給されたアドレス信号が供給される
。

上記Ｘアドレスデコーダ回路３には、同様にアドレスバ
ッファ回路ＢＹｌないしＢＹｔを介してアドレス入力端
子ＡＹ１ないしＡＹ、に供給されたアドレス信号が供給
される。。

一対の共通データ線ＣＤ、ＣＤは、一方においてセンス
アンプ４の一対の入力端子に接続され、他方において、
伝送ゲートＭＯＳＦＥＴＱ□、Ｑ、。

を介して書き込み回路６の出力端子に接続されている。

センスアンプ４の出力信号ＶＯＵＴは、出力バッファ回
路５０入力に印加される。

上記センスアンプ４は、特に制限されないが図示のよう
に差動ＭＯＳ　Ｆ　Ｅ　Ｔ　ＱＣｓ　−Ｑｔａ　、カレ
ントミラー動作のＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚｓ　、ＱＣ
ｓ及び定電流用ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｔから構成さ
れた差動増幅回路から構成されている。上記Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑｓｖは、パワースイッチとしても用いら
れる。チップ選択端子Ｃ８に供給されるチップ選択信号
が回路の接地電位のようなロウレベルにされると、これ
に応じて制御回路８から上記ＭＯ８ＦＥＴＱＩ？のゲー
トに供給される制御信号が）・イレペルにされる。

その結果、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｚｙがオン状
態にされ、センスアンプ４が活性化される。

上記出力バッファ回路５は、実質的に出力端子フローテ
ィング状態を含む３状態回路から構成される。制御回路
８から出力される制御信号Ｃ８がロウレベルなら、上記
出力バッファ回路の出力端子はフローティング状態にさ
れる。上記制御信号Ｃ８がハイレベルなら、上記出力バ
ッファ回路の出力端子は、上記センスアンプ４の出力レ
ベルに対応したロウレベル又はノ・イレペルにされる。

上記共通データ線ＣＤ　、ＣＤは、またバイアス回路７
が接続され【いる。

バイアス回路７は、図示のよ５にゲート・ドレインが電
源端子ＶＤＤに接続されたレベルシフト用ＭＯ８ＦＥＴ
Ｑ＊。、上記ＭＯ８ＦＥＴＱ＊。のソースと共通データ
＠ＣＤ及びＣＤとの間に接続されたＭ　ＯＳ　Ｆ　Ｅ　
Ｔ　ＱＣｓ　ｌＱｔい上記共通データ線ＣＤ及びＣＤと
回路の接地点との間に接続された抵抗Ｒ３及びＲ４から
構成されている。

上記ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｍ１及びＱｔｔは、チップ
非選択期間におい【オン状態となるように、制御信号Ｏ
８Ｋよりてスイッチ制御される。以前のデータに対応し
て設定された共通データＭＣＤとＣＤとの相互の電位差
は、これら共通データ線ＣＤ及びＣＤと回路の接地点と
の間に存在するような浮遊容量（図示しない）によって
保持されることになる。上記のような以前のデータに対
応する電位差は、上記ＭＯ８ＦＥＴＱ□及びＱｏがチッ
プ非選択期間においてオン状態にされることによってほ
ば０にされる。このように、共通データ線対ＣＤとＣＤ
の電位差を予めほぼ０にしておくと、新らたに選択する
メモリセルのデータに対応した電位差を比較的短時間に
上記共通データ線対ＣＤとＣＤＫ与えることができ、そ
の結果ＲＡＭのアクセス時間を短くすることができる。

上記バイアス回路７におけるＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
ｍ。

は、それがダイオード形態に接続されていることによっ
て、そのソース・ドレイン間にほぼそのしきい値電圧に
等しい電圧降下を生ずる。

′セのため、チップ非選択期間において、共通データ線
ＣＤ及びＣＤには、電源端子ＶＤＤの電源電圧に対し上
記ＭＯ８ＦＥＴＱｍ。によってレベルシフトされた電圧
が供給される。

差動ＭＯ８ＦＥＴを含む前記のようなセンスアンプ４は
、通常、その感度がその一対の入力端子のバイアス電位
によりて変化する。上記のように、共通データ線ＣＤ及
びＣＤの電位が上記ＭＯ８ＦＥ　Ｔ　Ｑ、。によって低
下させられることによって、上記センスアンプ４は、高
感度で動作するようになる。その結果、センスアンプ４
の出力は、比較的短時間内において、共通データ線ＣＤ
とＣＤに供給されるデータと対応したレベルにされるこ
とＫなる。

メモリセルのデータを比較的高速度で読み出すことがで
きるようにするために、制御信号Ｃ８が比較的早いタイ
ミングでハイレベルにされた場合、この制御信号Ｃ８に
よって上記センスアンプ４は、メモリセルから上記共通
データ線ＣＤとＣＤＫ充分なレベル差が与えられるより
も前に活性化されることになる。共通データ線ＣＤとＣ
Ｄのレベル差が小さいことによって、差動ＭＯ８ＦＥＴ
Ｑｔｓ及びＱｓｓが同時に導通状態にされ、その結果、
センスアンプ４の出力が一時的に低下させられる。

バイアス回路７から、例えばＭＯ８ＦＥＴＱ！。

が除去されたような場合、共通データｉ［ｃＤ及びＣＤ
は、その電位がはぼ電源端子ＶＤＤの電位Ｋまで上昇さ
せられてしまうことになる。このように共通データ１ｌ
ＩＣＤ及びＣＤの電位が予め電源電圧まで上昇蓄せられ
ているときの上記共通データ線ＣＤとＣＤの電位変化の
一例が第２図に実線曲線ＣＤ及びＣＤとして示されてい
る。このような場合において、制御信号Ｃ８をハイレベ
ルにさせると、上記共通データ線ＣＤ及びＣＤが比較的
高電位にされていることによって、センスアンプ４の出
力電圧ｖｏＵ！カー第２図の実線曲線ｖｏｖｔのように
大きく落ち込むものとなる。上記出力電圧ｖｏυ丁が次
段の出力バッファ回路５のロジックスレッシッルド電圧
ｖＴ以下になると例えメモリセルからハイレベルのデー
タを読み出す時でも出力バッファ回路５の出力が一時的
に反転してしまうことＫなる。そのためデータの読み出
しタイミングを遅くせざるを得なくなりてくる。

これに対して、第１図に示したように、バイアス回路７
にレベルシフト用ＭＯ８ＦＥＴＱ＊ｏを設けることによ
り、第２図に破線で示すようＫ、共通データ線ＣＤ、Ｃ
Ｄのレベルを下げることができ、そのためにセンスアン
プ４の活性化に際してのその出力電圧ｖｏｖｔの落ち込
み量を減少させることができる。その結果メモリセルか
らのデータの高速読み出しを可能とする。

この実施例では、読み出し動作の安定的な高速化を図る
ため、換言すれば、レベルシフ）ＭＯ３Ｆ　Ｅ　Ｔ　Ｑ
、。のり−ク（又はテーリング）電流による共通データ
線のレベル上昇を防止するため抵抗Ｒ８〜Ｒ１が設けら
れる。すなわち、これらの抵抗Ｒ，，Ｒ，は、共通デー
タｌ１ＣＤ、ＣＤと基準電位（Ｏｖ）間に設けられる。

上記抵抗Ｒ８及びＲ，は、チップ非選択時におけるＲＡ
Ｍの消費電力の増加を防ぐため、その合成抵抗値が、上
記レベルシフト用ＭＯ８ＦＥＴＱｍ。

のリーク電流とほぼ等しいか若干大きい値の電流を流し
得るような比較的高抵抗値にされる。

上記抵抗Ｒ１及びＲ４は、例えばダイオード接続のＭＯ
８ＦＥＴＫよって構成することが可能である。しかしな
がら、上記抵抗Ｒ３及びＲ１は、構造として、前記メモ
リセルにおける抵抗Ｒ，及びＲ３と同様に、半導体基板
上に比較的厚い厚さのフィールド絶＠Ｍを介して形成さ
れたポリシリコン層（図示しない）から構成されている
ことが望ましい。このように、抵抗Ｒ１及びＲ４をポリ
シリコン層から構成する場合、ポリシリコン層を比較的
高比抵抗にすることができることによりてその占有面積
を比較的小さくすることが可能となる。また、ポリシリ
コン層から構成される抵抗は、それが二酸化シリコン膜
から構成されるようなフィールド絶縁膜を介して半導体
基板上く形成されることＫよって、ＭＯＳＦＥＴのドレ
インもしくはソース接合のような比較的大きい値の浮遊
容量を持たない。そのために、ポリシリコン層からなる
抵抗は、共通データ線ＣＤ及びＣＤＫ対し、比較的小さ
い浮遊容量しか与えず、共通データ線ＣＤ及びＣＤＫお
ける信号変化速度を実質的に制限しない。

第１図の実施例回路によれば１例えば、チップ非選択期
間が長いとき、又は高温時において共通データ＠ＩＣＤ
　、ＣＤのバイアス電位を設定するＭＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ、。のり−ク電流があっても、これを高抵抗Ｒ，，
Ｒ４によって吸収するため、ノ（イアスミ圧の上昇な防
止することができる。

したがって、センスアンプ４のパワースイッチＭＯ３Ｆ
ＥＴＱｓｙのオンによる活性化に際して、共通データ＠
ＣＤ、ＣＤのバイアス電圧は、一定に固定されたもので
あるので、第２図に点線で示すように、出力信号ＶＯＵ
’ｒの落ち込みが小さく一定となる。これにより、安定
的な読み出し動作の高速化を実現することができる。

なお、第１図においては、各データ＊Ｄ、　、Ｄ、。

Ｄｎ、Ｄｎと電源端子ＶＤＤとの間にそれぞれデータ線
負荷用のエンハンスメントモードのＭＯ５ＦＥＴＱｓ　
−Ｑａ　−Ｑ？　−Ｑｓが設けられている。上記各デー
タ線と回路の接地点との間にはまた、上記抵抗Ｒ１，Ｒ
４と同様な目的のポリシリコン層から構成される抵抗Ｒ
ｅ　、　Ｒｅ　、　Ｒｔ　、　Ｒｅが設けられている。

従って、各データ線には、上記データ線負荷用ＭＯ８Ｆ
ＥＴによってレベルシフトされた電圧が供給される。上
記負荷ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｓ　　、Ｑａ等のリーク
電流についても、同様の高抵抗Ｒｓ　、Ｒｓ等によって
吸収できるため、データ１ｌｌＤｔ−Ｄｔ等のレベル上
昇を防止することができる。

以上の説明において、ＭＯ３ＦＥＴＱ、〜Ｑ０のうち、
例えばＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓのように、チャン
ネル領域部分にゲート方向に同５矢印を付したものは、
ｎチャンネルＭＯ８ＦＥＴを示し、ＭＯ８Ｆ　Ｅ　Ｔ　
Ｑｌ、のように、チャンネル領域部分にゲート方向と逆
向きの矢印を付したものは、ｐチャンネルＭＯ８ＦＥＴ
を示している。したがって、この実施例回路は、Ｃ−Ｍ
Ｏ８（相補型ＭＯ３）回路で構成される。

第３図には、この発明の好適な他の一実施例回路が示さ
れている。　。

この実施例では、パイ７一ス回路７におけるＭＯ８ＦＥ
ＴＱｚ。のリーク電流を吸収するだめの前記実施例のポ
リシリコン高抵抗Ｒ，，Ｒ，に替え、共通データ線ＣＤ
、ＣＤと基準電位との間に、ゲート・ソース間が接続さ
れたＭＯ８ＦＥＴＱ□。

Ｑｏが設けられている。

上記ＭＯ８ＦＥＴＱｕ及びＱｔｍは、ＭＯＳ　Ｆ　ＥＴ
Ｑｇ。のり−ク電流を吸収するようなドレインリーク電
流な生ずる。その結果、上記ＭＯ８ＦＥＴＱ、。のり−
ク電流にもかかわらずに、共通データ線ＣＤ及びＣＤの
電位は、前記実施例と同様に望ましい値にされる。なお
、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　ＱｔｓとＱ□は、その合
成のドレインリーク電流が上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　
Ｑｇｏのリーク電流よりも大きくなるよ５な構造とされ
ている方が望ましい。

上記ＭＯ８ＦＥＴＱ＊ｍ及びＱ２．は、上記ＭＯ８Ｆ　
Ｅ　Ｔ　Ｑ、。と異なるチャンネル型とすることができ
る。しかしながら、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｍ
及びＱｌ４は、上記ＭＯ８ＦＥＴＱ、。と同じチャンネ
ル型とされ、しかも上記ＭＯ８ＦＥＴＱ＊。と同時に製
造されたものであることが望ましい。このようにすると
、上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｔｍ及びＱｌ４は、上
記ＭＯ８ＦＥＴＱｍ。と対応するリーク電流特性を示す
ようＫなる。

その結果、実施例によると、上記ＭＯ８ＦＥＴＱ、。の
り−ク電流をＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑｍｓ　−Ｑｔｍ
のリーク電流によって吸収するものであるので、両者の
電流値の一致化を比較的容易に実現することができると
ともに温度依存性についても補償することができるとい
う利点がある。

なお、図示しないが、前記第１図の抵抗Ｒ１゜Ｒｓ　＝
　Ｒｙ　−Ｒｅ等も上記第３図のＭＯ８ＦＥＴＱｔｍ−
Ｑ□と同様なＭＯ８ＦＥＴＫ置きかえることができる。

第４図には、この発明の更に他の実施例の回路が示され
ている。

この実施例では、書き込み信号を伝達させるためのＭＯ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｓ　−Ｑｔｍがチップ非選択時に
は制御信号ＷＥＫよってオフ状態にされること及びその
リーク電流を利用して共通データ、ｌ１ＣＤ及びＣＤの
電位の過大な上昇を防ぐこととしている。

このため、書き込み回路６は、チップ非選択時に、その
一対の出力端子を共にロウレベルにさせるように２人力
のＮＡＮＤ（又はＮ０Ｒ）ゲート回路によって構成され
る。

すなわち、書き込み回路６は、同図に示すように、ＭＯ
８ＦＥＴＱ＊ｓ〜Ｑ鵞、で構成された第１の２人カゲー
ト回路、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｍｓ〜Ｑ、で構成され
た第２の２人カゲート回路、及びインバータ回路ＩＶか
ら構成される。

上記第１．第２のゲート回路の一方の入力であるＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ、、　、　Ｑｌ、及びＱ、。、Ｑｏ
のゲートには、共通にチップ選択信号Ｃ８が印加される
。

上記第２のゲート回路の他方の入力であるＭＯ８ＦＥＴ
Ｑ、。、Ｑ、１のゲートには書き込み入力信号ＤＩ）ｆ
が印加される。そして、第１のゲート回路の他方の入力
であるＭＯ８ＦＥＴＱ□、Ｑ□のゲートには、上記イン
バータ回路ＩＶで反転された書き込み入力信号ＤＩＮが
印加される。

この実施例回路では、チップ非選択時には、チップ選択
信号Ｃ８がハイレベルとされるため、ＭＯ８ＦＥＴＱ□
＋　Ｑｓｘがオン状態にされ、ＭＯ８Ｆ　Ｅ　Ｔ　Ｑｍ
ｓ　−Ｑｓ。がオフ状態にされる。そのため、上記第１
及び第２のゲート回路の出力は、いずれも書き込み信号
ＤＩＨに無関係に、それぞれロウレベルにされることに
なる。

したがって、チップ非選択時において、ＭＯ８Ｆ　Ｅ　
Ｔ　Ｑｍｔ　−Ｑｍｓを介してＭＯ８ＦＥＴＱ、。から
共通データｉ［５１ｃＤ及びＣＤに供給されたリーク電
流は、このとぎオフ状態にされている上記ＭＯ８Ｆ　Ｅ
　Ｔ　Ｑｍｓ　−Ｑｍｓ及びオン状態にされているＭＯ
８Ｆ　Ｅ　Ｔ　Ｑｓａ　−Ｑｔｉを通して基準電位側に
流されることになり、その結果、上記共通データ線にお
けるバイアス電圧の上昇を防止することができる。

なお、チップ選択時には、チップ選択信号Ｃ８のロウレ
ベルによって、ＭＯ８ＦＥＴＱ、、、Ｑ、０がオン状態
にされ、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑｍｓ　−Ｑｍｓがオフ
状態にされるため、書き込み信号ＤＩＨに応じて書き込
み回路６の出力レベルが決定されることになる。

この実施例回路では、例えば、ｎチャンネルＭｏ５ＦＥ
ＴＱ、。のり−ク電流を、同様のｎチャンネルＭＯ８Ｆ
ＥＴＱ、、、Ｑ、、のり−ク電流によって吸収するもの
であるので、同者の電流値の一致化をより容易に実現す
ることができる。このことは、温度依存性についても同
様である。この実施例に従うと、また、共通データａＣ
Ｄ及びＣＤに、前記実施例のような浮遊容量を増加させ
る素子が結合されない。そのため、データの読み出しを
高速化することが可能となる。

この発明は、前記実施例に限定されない。メモリセルは
、スタテイ′ツク型フリップフロップ回路を利用したも
のであれば、何んであってもよい。

また、メモリセルな含む各回路はＣ−ＭＯ８回路の他、
ｐ７ヤンネル又はｎチャンネルＭＯ８ＦＥＴのみ罠よっ
て構成するもの、としてもよい。

さらに、データ線の容量値に対して共通データ線の容量
値が大きい場合等、データ線の前述のよ５なレベル上昇
があまり問題とならない場合にはデータ線に設けられる
リーク電流吸収のための抵抗Ｒ，〜Ｒ６等は、省略する
ものであってもよい。

また、この実施例における信号ｃｓ　、ｃｓ又はＷＥ等
の名称、信号レベルは、種々変形できる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作を説明するだめの波形図、第３図、及び第４
図は、それぞれこの発明の他の一実施例を示す要部回路
図である。 １ａ〜１ｄ・・・メモリセル、２・・・Ｘアドレスデコ
ーダ回路、３・・・Ｘアドレスデコーダ回路、４・・・
センスアンプ、５・・・出力バッファ回路、６・・・書
き込み回路、７・・・バイアス回路。 第　　１　　図 第　２　ｇ 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイにおける複数のデータ線対のうち、選
   択されるべきデータ線をカラムスイッチを介して共通デ
   ータ線に結合せしめ、該共通データ線は増幅機能を持つ
   センスアンプに接続されてなるＲＡＭのセンス方式にお
   いて、上記センスアンプは、差動増幅回路から構成され
   ており、かつ上記共通データ線と、回路の基準電位との
   間には、電位上昇防止手段が設けられていることを特徴
   とするＲＡＭのセンス方式。 ２、上記電位上昇防止手段は、高抵抗手段からなること
   を特徴とする特許請求の範囲第１項に記載のＲＡＭのセ
   ンス方式。 ３、上記高抵抗手段は、ポリシリコン高抵抗からなるこ
   とを特徴とする特許請求の範囲第１項又は第２項に記載
   のＲＡＭのセンス方式。 ４、上記高抵抗手段は、逆方向に接続されたダイオード
   形態のＭＯＳＦＥＴから構成されていることを特徴とす
   る特許請求の範囲第１項又は第２項に記載のＲＡＭのセ
   ンス方式。 ５、上記センスアンプは、差動ＭＯＳＦＥＴにより構成
   されていることを特徴とする特許請求の範囲第１項に記
   載のＲＡＭのセンス方式。