JPS6316765B2 - - Google Patents

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JPS6316765B2
JPS6316765B2 JP50228181A JP50228181A JPS6316765B2 JP S6316765 B2 JPS6316765 B2 JP S6316765B2 JP 50228181 A JP50228181 A JP 50228181A JP 50228181 A JP50228181 A JP 50228181A JP S6316765 B2 JPS6316765 B2 JP S6316765B2
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JP
Japan
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terminal
transistor
circuit
node
signal
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JP50228181A
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JPS58500820A (ja
Inventor
Seshiru Jeimuzu Azueru
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CTU of Delaware Inc
Original Assignee
Mostek Corp
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Publication date
Application filed by Mostek Corp filed Critical Mostek Corp
Publication of JPS58500820A publication Critical patent/JPS58500820A/ja
Publication of JPS6316765B2 publication Critical patent/JPS6316765B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/03—Logic gate active element oscillator

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Charge And Discharge Circuits For Batteries Or The Like (AREA)
  • Electronic Switches (AREA)

Description

請求の範囲 １ 主電源または補助電源いずれかにより給電さ
れる集積回路の動作を、制御信号入力の少なくと
も１個を利用して、指令し作動させる集積回路作
動方法であつて、 (イ) 主電源の電圧が第１の予定電圧を越えると主
電源を集積回路に接続して給電する工程、およ
び (ロ) 主電源の電圧が第１の予定電圧を下回ると主
電源から補助電源に切替えて給電する工程を含
み、そしてさらに (ハ) 主電源の電圧が第１の予定電圧より高い第２
の予定電圧を下回ると前記制御信号をジスエー
ブル化して集積回路の動作を少なくとも部分的
に中断状態とし、そして主電源の電圧がさらに
第１の予定電圧を下回り集積回路が主電源から
補助電源に切替えられると前記制御信号をエー
ブル化する工程 を含んで成ることを特徴とする、前記集積回路作
動方法。 ２ 補助電源として、第１および第２の２個の補
助電源を用意し、第１の補助電源の電圧が第２の
補助電源の電圧を下回りそして主電源の電圧が第
１の補助電源の電圧を下回ると、第２の補助電源
を集積回路に接続して給電する工程を含む、前項
１に記載の方法。 ３ 制御信号として書込イネーブル信号およびチ
ツプ選定信号を使う前項１に記載の方法。 ４ 制御信号としての書込イネーブル信号をジス
エーブル化して集積回路へのデータ書込を中断状
態とするときに、あわせてバツテリー故障警報を
発する、前項３に記載の方法。 ５ 主電源または補助電源いずれかにより給電さ
れる集積回路を作動させるための電力制御回路で
あつて、 (a) 主電源からの電力を受取る第１の電源端子
と、 (b) 補助電源からの電力を受取る第２の電源端子
と、 (c) 第１の電源端子の電圧が第１の予定電圧を越
えると第１の電源端子を集積回路の電源端子に
接続する手段と、 (d) 第１の電源端子の電圧が第１の予定電圧を下
回ると第２の電源端子を集積回路の電源端子に
接続する手段と、 (e) 第１の電源端子の電圧を第１の予定電圧より
高い第２の予定電圧と比較してどちらの電圧が
高いかを示すフラグ信号を発生する手段と、 (f) フラグ信号に応答して、第１の電源端子の電
圧が第２の予定電圧を下回ると集積回路への入
力指令信号をジスエーブル化し、そして第２の
電源端子が集積回路の電源端子に接続されると
前記指令信号をエーブル化する手段と、 を含んで成る前記電力制御回路。 ６ 補助電源として、２個の補助電源を含み、前
記手段(d)として、各補助電源からの電力を受取る
第２の電源端子各各の電圧を比較して高い電圧を
示す方の電源端子を選択しその端子を集積回路の
電源端子に接続する手段を含み、前記手段(f)とし
て、第２の電源端子のいずれか低い電圧を示す方
の電源端子の電圧が第２の予定電圧を下回ると集
積回路への入力指令信号をジスエーブル化する手
段を含んで成る、前項５に記載の回路。 ７ 入力指令信号として書込イネーブル信号およ
びチツプ選定信号を使つた、前項５に記載の回
路。 ８ メモリおよびこれと一体に形成した回路素子
を含み書込イネーブル信号を受取るとメモリ内デ
ータ状態の書込を許しそしてチツプ選定信号を受
取るとメモリ内データ状態の読出を許す集積回路
に、複数個の電源の中の１個を接続する電力制御
回路であつて、 (a) 主電源からの電力を受取る第１の電源端子
と、 (b) 補助電源からの電力を受取る第２の電源端子
と、 (c) 第１の電源端子の電圧と第２の電源端子の電
圧とを比較して前者が後者を越えると第１の電
源端子をそして前者が後者を下回ると第２の電
源端子を集積回路に接続する手段と、 (d) 第１の電源端子とアースとの間に接続され基
準接続点をもつ分圧回路網と、 (e) 電圧が入力されるとその電圧を基準電圧と比
較する帯域ギヤツプ基準回路と、 (f) 帯域ギヤツプ基準回路への入力として分圧回
路網の基準接続点および第２の電源端子を周期
的に接続する手段と、 (g) 帯域ギヤツプ基準回路に接続され基準接続点
の電圧が基準電圧を下回るとメモリへの書込イ
ネーブル信号およびチツプ選定信号をジスエー
ブル化し、基準接続点の電圧がさらに第２の電
源端子の電圧を下回り第２の電源端子が集積回
路に接続されると前記信号をエーブル化する手
段と、 (h) 帯域ギヤツプ基準回路に接続され基準接続点
の電圧は基準電圧を越えるが第２の電源端子の
電圧は基準電圧を下回り補助電源の故障と判断
されると、書込イネーブル信号をジスエーブル
化すると共に補助電源故障の表示を行う手段
と、 を含んで成る前記電力制御回路。 技術分野 本発明は、集積回路への電力の供給、ことに電
池から集積回路への補助電力の供給に関する。 発明の背景 半導体メモリーへの応用では、非持久データ記
憶の必要、すなわち供給電圧が消滅しても記憶情
報を保持する必要がある。非持久記憶のできる現
用の方法では、外部電池を持つ消去可能変更可能
のROM、バブルメモリー及びCMOSメモリーを
使う。従来のこの種の装置にはそれぞれ各別の障
害がある。消去できるROMは、高電圧を必要と
し、書込みが遅く、若干の場合にはブロツク消去
を行う。さらに消去できるメモリーは10ないし
30minにわたり紫外線光に露出する必要がある。
電子的に変更できるメモリーは、書込みサイクル
の数に制限を受け従つて寿命が限定される。バブ
ルメモリーは、読出し書込みサイクルが比較的遅
く、現在の所極めて高価である。CMOSメモリ
ーの補助に外部電池を使うと、付加的取付け空
間、付加回路及び余計な費用が必要になる。 非持久記憶装置についての前記の問題によつ
て、１次電力及び電池電力を半導体回路とくにメ
モリー回路に送るのに制御回路が必要になる。 発明の要約 本発明の選定した実施例には、複数の源の１つ
から集積回路の電力を送る方法がある。第１の工
程では、第１及び第２の補助電源の各電圧を比較
し高い方の電圧を持つ電源を選定する。高い方の
電圧を持つ補助電源は、集積回路への給電源に接
続してある。主電源と高い方の電圧を持つ補助電
源との各電圧を比較する。主電源は、この主電源
の電圧が高い方の電圧を持つ補助電源の電圧をプ
リセツトしきい値だけ越えたときに集積回路への
給電源に接続する。なお本発明によれば集積回路
への制御信号入力は、主電源の電圧が所定の電圧
の値より低くなると抑止される。
【図面の簡単な説明】
本発明及びその利点をさらに十分に理解するよ
うに、以下添付図面について説明する。 第１図は本発明の電力制御回路のブロツク図で
ある。 第２図は供給電圧Vccの関数としての第１図に
示した回路の動作を示す線図である。 第３図は第１図に示したVCCOK回路の配線図
である。 第４図は第３図に示した回路により生ずる種種
の波形の線図である。 第５図は第１図に示したBATTSWITCH回路
の配線図である。 第６図は第１図に示した制御論理回路の一部の
配線図である。 第７図は第１図に示した制御論理回路の付加的
回路の配線図である。 第８図はアナログスイツチと第１図に示した電
圧基準回路の一部との配線図である。 第９図は第１図に示した電圧基準回路用の別の
回路の配線図である。 第１０図は第１図に示した電圧基準回路用のな
お別の回路の配線図である。
【発明の詳細な説明】
本発明回路は第１図にブロツク図で示してあ
る。回路２０は集積回路（図示してない）に電力
を送る作用をする。電力は３つの源のうちの任意
の１つから送ることができる。第１の源は、回路
盤を経て集積回路のピンに加える普通の主電源で
ある。この電源は、主電源Vccと呼ばれ端子２２
に受ける。第２の電源は、端子２４に接続した第
１の電池である。第３の電池は端子２６に接続し
た第２の電池である。選定した実施例では、この
回路はCMOS集積回路メモリーの一体部分とし
て作る。 演算集積回路、電池及び本発明回路を納めるパ
ツケージは、PCT／US81／00706号明細書に記
載してある。本発明の好適とする実施例では回路
２０は、普通の動作のためにCMOSメモリーに
電力を送り電力低下モードでメモリーにデータを
保持する。 集積回路に供給する電源は回路Vccと称する。
この電源は端子２８に供給する。主電圧Vccが十
分なレベルにあるときは、主電圧Vccはダイオー
ド３０を経て端子２８に直接伝送する。主電圧
Vccがプリセツト電圧より低いときは、２つの電
池の一方は電源への端子２８に接続され集積回路
の動作を電力低下モードに保つ。すなわち回路２
０から給電を受ける集積回路は、主電源が消滅し
ても絶えず電力を受ける。 端子２２は、VCCOKで表わした回路３２への
入力として作用する回線３１に接続してある。回
路３２は３つの出力信号を生ずる。第１の信号
は、主電源の状態を示すVCCOKである。第２は
電力オンリセツトを表わすPORであり、そして
第３は電力低下リセツトを表わすPDRである。
これ等の３つの信号はそれぞれ回線３４，３６，
３８を経て伝送する。 第１の電池は端子２４を経て回線４４に接続し
てある。回線４４は、バツトスイツチ
（BATTSWITCH）で表わした回路４６に第１
の入力を送る。第２の電池は端子２６を経て回線
４８に接続してある。回線４８は第２の入力とし
て回路４６に接続してある。回路４６は端子２８
に選択的に、第１又は第２の電池を接続し或はこ
れ等の電池のどちらにも接続しない。 回線４４，４８は又、複数のアナログスイツチ
を備えた回路５０に接続してある。 アナログアースは矢印により例示され、デイジ
タルアースは３本の水平棒アース標識により例示
してある。 回線３０は抵抗器５２〜７０の直列群に接続し
てある。抵抗器７０は接地してある。各抵抗器５
４〜６８は、これ等にそれぞれ並列に接続した可
溶リンク７２〜８６を持つ。接続点８８は両抵抗
器６０，６２の接合部に接続してある。各リンク
７２〜８６は選択的に開かれ、回線３０、接続点
８８及びアースの間に精密分圧回路網を形成す
る。各リンク７２〜８６は、これにレーザーパル
スを加えることにより開くのがよい。各可溶リン
クは、回線３０に4.625Vを加えることにより接
続点８８に2.5Vを生ずるようにして開く。 回線３４，３６の信号VCCOK、PORは制御論
理回路９２に入力する。回路９２は、回線９４を
経て回路５０に伝送する複数のアナログスイツチ
クロツク信号を生ずる。１本の回線が複数の信号
を搬送するものである。回線３４の信号VCCOK
は同様に回路５０に伝送する。回路９２は又、回
線９６を経て電圧基準回路９８に伝送する比較器
クロツク信号を生ずる。回線３６のPOR信号は
回路９８に伝送する。電圧基準回路９８はアナロ
グスイツチ回路５０から回線１００を経て入力電
圧を受ける。回路９８は、回線１０２を経て制御
論理回路９２に伝送する比較器出力信号を生ず
る。 制御論理回路９２は回線１０４に出力信号
WOKを生ずる。信号は、半導体メモリー
回路（図示してない）が書込み指令を受けられる
ことを指示する。回線１０４は第１の入力として
NORゲートに接続してある。NORゲート１０６
はその第２の入力を書込み可能入力端子１０８に
接続してある。ゲート１０６の出力は回線１１０
を経て集積回路メモリー（図示してない）に伝送
する。 回路９２はさらに、集積回路メモリーがチツプ
選択指令を受けられることを指示する信号
を生ずる。信号は、NORゲート１１４の
第１の入力への回線１１２に伝送する。ゲート１
１４はその第２の入力を回線１１６を経てチツプ
選択端子１１８に接続してある。ゲート１１４の
出力は回線１２０を経て集積回路メモリー（図示
してない）に伝送する。回線１１２の信号
はさらにNORゲート１２２の入力に送る。ゲー
ト１２２は回線１２４で集積回路メモリーに出力
を送る。ゲート１２２の第２の入力は回線１２６
を経て集積回路の別の入力端子に接続してある。
この集積回路の残りの端子もゲート１２２のよう
な各ゲートを経て接続してある。 第２図には回路２０の動作を示す線図を例示し
てある。曲線１３２は集積回路メモリーに送る適
宜の電力である主電圧Vccを表わす。この電圧時
間の関数として示してある。電池の電圧は線１３
４により示してある。 主電源が線１３４により示した電圧より低い電
圧にあるときは、回路２０は両電池の電圧レベル
を監視する。この条件ではこの演算回路は電力低
下モードにある。これ等の電池の一方はオンライ
ン接続され演算集積回路に補助電力を供給する。
オンライン電池の電圧が補助電池の電圧より約
0.6V低い電圧まで降下すると、回路２０は一方
の電池から他方に切換わる。このようにして、オ
ンライン電池のエネルギーが消耗し、電池が除か
れ、又は故障するときに自動転移が起る。 曲線１３２の主供給電圧が線１３４以下から線
１３４以下に移るときは、端子２２を経て前方に
送られる主電力はダイオード３０に順バイアスを
加え集積回路を主電源に接続する。しかし主電圧
がプリセツト演算レベル以下たとえば4.6V以下
である間は、信号，は、演算集積回
路メモリーが書込み可能指令又はチツプ選択指令
を受けることができないようにセツトする。すな
わちこの状態ではデータはメモリーから読出し又
はメモリーに書込むことができない。 主給電電圧が上昇し続け4.6Vの動作レベルに
達するに伴い、回路２０は両電池のサンプリング
を行いこれ等の電池の検査結果が良好であれば、
信号，をセツトする。これ等の２つ
の信号をセツトすることにより、集積回路メモリ
ー（図示してない）が読出し及び書込みの両方が
できる普通の方式で機能することができる。しか
しどちらかの電池の検査結果が不良であれば、信
号はメモリーの読出しができるようにセツ
トされるが、信号はセツトされなくてメモ
リーの書込みを妨げる。このことはこのメモリー
を使う装置に電池の故障の警報として作用する。
回路２０は又主電圧をふたたび検査し、この電圧
が4.6V以下に降下した場合にこの手順を繰返す。 線１３４により示した主給電電圧が4.6V以上
から4.6V以下に移るときは、信号，
がリセツトされメモリーの読出し及び書込みを抑
止する。 主給電電圧が線１３４より低い値に移るに伴
い、集積回路メモリーは、ダイオード３０がもは
や順バイアスを受けないときに、１次給電源から
接続を切られる。このメモリーは次の最高の電圧
を持つ電池に接続される。この状態では回路２０
は２個の電池の各電圧レベルを監視し、オンライ
ン電池の電圧が補助電池の電圧より約0.6Vだけ
降下するときはオンライン電池から補助電池に切
換える。 第１図に示した回路２０の各ブロツクを以下に
詳細に述べる。 第３図にはVCCOKとして示した回路３２を例
示してある。回路３２は、１次電源電池及び補助
電池間の転移を制御するように近似レベル検出器
として機能する。回線３０は3.0Vレベル検出器
１４０の入力に接続してある。レベル検出器１４
０の出力はシユミツトトリガ回路１４２の入力に
接続してある。回路１４２の出力は信号
である。 回路１４２の出力は、信号VCCOKを生ずるイ
ンバータ１４４の入力に接続してある。インバー
タ１４４の出力は、約2μsecの時間遅延を生ずる
シユミツトトリガ回路１４６の入力に接続してあ
る。 回路１４６の出力はインバータ１４８の入力に
接続してある。インバータ１４８の出力は第１の
入力としてNORゲート１５０に接続してある。
ゲート１５０の第２の入力は信号VCCOKであ
る。ゲート１５０はPDR（電力低下リセツト）信
号を生ずる。 NORゲート１５２は、その第１の入力を回路
１４６の出力に接続し、第２の入力を信号
VCCOKを受けるように接続してある。ゲート１
５２はPOR（電力オンリセツト）信号を生ずる。 第４図は、第３図に示した回路３２に生ずる信
号波形を示す。主電源の電圧は曲線１５２として
例示してある。曲線１５２の3.0Vの基準レベル
はレベル検出回路１４０のレベルである。１次電
力は竪線１５４，１５６により例示した点で
3.0Vのレベルを通過する。 信号VCCOKは、主電力が3.0Vのレベルを経て
正に転移するときに低い状態から高い状態に転移
する。信号VCCOKは、主電力が3.0Vレベルを経
て負に転移するときに下方転移する。信号POR
は信号VCCOKの正転移でパルスを持つ。信号
FDRは信号VCCOKの負転移にすぐ引続いてパル
スを持つ。 BATTSWITCH回路４６は第５図に詳しく例
示してある。回路４６は、回路２０が電力低下モ
ードにあるときに一方の電池から他方の電池に切
換える作用をする。回路Vccは、トランジスタ１
６２に接続した端子２８に接続してある。トラン
ジスタ１６２はそのゲート端子にVCCOK信号を
受ける。トランジスタ１６２はさらに接続点１６
４に接続してある。寄生接合キヤパシタンス１６
６は端子２８及びアースの間に接続してある。キ
ヤパシタンス１６６は、端子２８の電圧に著しい
損耗を生じないで各電池の転移ができるように十
分な電荷を貯蔵する。 第１の電池は、端子２４を及び回線４４を通り
入力保護回路網１６８を経てバイポーラトランジ
スタ１７０に接続してある。第２の電池は、端子
２６、回線４８及び入力保護回路網１７２を経て
バイポーラトランジスタ１７４に接続してある。
トランジスタ１７０は、そのエミツタ端子を回路
網１６８に接続し、そのベース端子を集積回路の
基板に接続し、そのコレクタ端子を接続点１７６
に接続してある。トランジスタ１７４は、そのエ
ミツタ端子を回路１７２に接続し、そのベース端
子を回路基板に接続し、そのコレクタ端子を接続
点１７８に接続してある。バイポーラトランジス
タ１７０，１７４は、ｐ−チヤネルトランジスタ
の製造から生ずる寄生PNP接合である。この寄
生PNP構造は回路４６でバイポーラトランジス
タとして利用する。 MOSトランジスタ１８４はそのドレイン端子
及びコレクタ端子をバイポーラトランジスタ１７
０のエミツタ端子及びコレクタ端子と並列に接続
してある。トランジスタ１８４のゲート端子は接
続点１８６に接続してある。MOSトランジスタ
１８８はそのソース端子及びドレイン端子をバイ
ポーラトランジスタ１７４のコレクタ端子及びエ
ミツタ端子と並列に接続してある。トランジスタ
１８８のゲート端子は接続点１９０に接続してあ
る。第１の電池は、トランジスタ１７０，１８４
を持つ構造を経て回路基板に接続してある。第２
の電池は、トランジスタ１７２，１８８を持つ構
造を経て回路基板に接続してある。 トランジスタ１９２は、そのソース端子及びド
レイン端子を両接続点１６４，１７６間に接続
し、又ベース端子を接続点１７８に接続してあ
る。トランジスタ１９４は、そのソース端子及び
ドレイン端子を接続点１６４，１７８間に接続
し、又ベース端子を接続点１７６に接続してあ
る。 トランジスタ１９６は、ソース端子及びドレイ
ン端子を接続点１７６，２００間に接続し、又ベ
ース端子を接続点１７８に接続してある。トラン
ジスタ２０２は、そのドレイン端子及びソース端
子を接続点１７８，２００間に接続し、又ベース
端子を接続点１７６に接続してある。各トランジ
スタ１９２，１９４，１９６，２０２は交さ結合
インバータとして接続され、トランジスタ１９
２，１９６は第１のインバータであり、又トラン
ジスタ１９４，２０２は第２のインバータであ
る。 トランジスタ２０４は、そのソース端子を接続
点１７８に接続し、ドレイン端子を接続点１８６
に接続し、又ベース端子を接続点２００に接続し
てある。 トランジスタ２０６は、そのソース端子を接続
点１７６に接続し、ドレイン端子を接続点１９０
に接続し、又ベース端子を接続点２００に接続し
てある。 トランジスタ２０８は、そのソース端子を接続
点１８６に接続し、ドレイン端子を接続点２１０
に接続し、又ベース端子を接続点２００に接続し
てある。 トランジスタ２１２は、そのドレイン端子を接
続点１９０に接続し、ソース端子を接続点２１０
に接続し、又ベース端子を接続点２００に接続し
てある。 トランジスタ２１４は、そのドレイン端子を接
続点１７８に接続し、ゲート端子を接続点２１０
に接続し、又ソース端子を接続点１８６に接続し
てある。トランジスタ２１６は、そのドレイン端
子を接続点１７６に接続し、ゲート端子を接続点
２１０に接続し、又ソース端子を接続点１９０に
接続してある。 トランジスタ２１８は、そのソース端子を回路
Vccに接続し、ドレイン端子を接続点２００に接
続し、又ベース端子を信号を受けるように
接続してある。トランジスタ２２０は、そのドレ
イン端子を接続点２００に接続し、ソース端子を
接地し、又ベース端子を接続点２２２に接続して
ある。 トランジスタ２２４は、そのソース端子を回路
Vccに接続し、ゲート端子を信号VCCOKを受け
るように接続し、又ドレイン端子をトランジスタ
２２６のソース端子に接続してある。トランジス
タ２２６のゲート端子は、接続点２１０に接続し
てある。トランジスタ２２６のドレイン端子は接
続点２００に接続してある。高インピーダンスト
ランジスタ２２８は、そのドレイン端子を接続点
２００に接続し、ソース端子を接地し、又ベース
端子を接続点２１０に接続してある。 トランジスタ２３０は、そのドレイン端子を接
続点２１０に接続し、ゲート端子を接続点２００
に接続し、又ソース端子を接地してある。トラン
ジスタ２３２は、そのソース端子を回路Vccに接
続し、ゲート端子を接続点２００に接続し、又ド
レイン端子を接続点２１０に接続してある。トラ
ンジスタ２３４は、そのソース端子を回路Vccに
接続し、ドレイン端子を接続点２１０に接続し、
又ゲート端子を接続点２３６に接続してある。 トランジスタ２４２は、そのソース端子を回路
Vccに接続し、ゲート端子を接続点２１０に接続
し、又ドレイン端子を接続点２４４に接続してあ
る。 トランジスタ２４６は、そのソース端子を回路
Vccに接続し、ゲート端子を接続点２１０に接続
し、又ドレイン端子をトランジスタ２４８のソー
ス端子に接続してある。トランジスタ２４８のゲ
ート端子は接続点２５０に接続してあるが、ドレ
イン端子は接続点２４４に接続してある。 トランジスタ２５２は、そのドレイン端子を接
続点２４４に接続し、ゲート端子を接続点２１０
に接続し、又ソース端子を接地してある。トラン
ジスタ２５４は、そのゲート端子を接続点２１０
に接続し、ソース端子を接地し、又ドレイン端子
をトランジスタ２５６のソース端子に接続してあ
る。トランジスタ２５６のゲート端子は接続点２
５０に接続され、又そのドレイン端子は接続点２
４４に接続してある。 トランジスタ２６２は、そのドレイン端子を回
路Vccに接続し、ゲート端子を接続点２４４に接
続し、又ドレイン端子を接続点２５０に接続して
ある。トランジスタ２６６は、そのドレイン端子
を接続点２５０に接続し、ゲート端子を接続点２
４４に接続し、又ソース端子を接地してある。 トランジスタ２６８は、そのドレイン端子を回
路Vccに接続し、ゲート端子を接続点２５０に接
続し、又ドレイン端子を接続点２２２に接続して
ある。トランジスタ２７０は、そのドレイン端子
を接続点２２２に接続し、ゲート端子を接続点２
５０に接続し、又ソース端子を接地してある。 トランジスタ２７２は、そのソース端子を回路
Vccに接続し、ゲート端子を接続点２２２に接続
し、又ドレイン端子を接続点２３６に接続してあ
る。トランジスタ２７４は、そのドレイン端子を
接続点２３６に接続し、ゲート端子を接続点２２
２に接続し、又ソース端子を接地してある。 次に電池切換え回路４６の動作を第５図につい
て述べる。回路４６は、回路２０が電力低下モー
ドにあるときに２個の電池の一方を端子２８を経
て集積回路メモリー（図示してない）に接続する
ように動作する。これ等の条件のもとでは信号
VCCOKは低い状態にあり、トランジスタ１６２
を導通させ回路Vccを端子２８で接続点１６４に
接続する。 電力低下モードでは、２個の電池の一方だけが
接続され集積回路に電力を送る。このオンライン
電池はCMOS構造の集積回路の基板に接続され
る。この基板はバイポーラトランジスタ１７０，
１７４の各ベース端子に接続してある。電池２が
オンラインであるとして、トランジスタ１８８を
導通させる。トランジスタ１８４は非導通にな
る。トランジスタ１９４，２０２を備えたインバ
ータは、トランジスタ１９４が導通しトランジス
タ２０２が非導通になるようにセツトする。又ト
ランジスタ１９２，１９６を備えたインバータで
は、トランジスタ１９２を非導通にし、トランジ
スタ１９６を導通させる。 オフライン電池この例では電池１がオンライン
電池より約0.6Vだけ高い電圧を持つときは、ト
ランジスタ１７０は順バイアスを受ける。この場
合電流はトランジスタ１７０を経て接続点１７６
に流れる。トランジスタ１９６が導通しているか
ら、電流は接続点２００に流れる。接続点２００
は、高いインピーダンスを持つように作つたトラ
ンジスタ２２８のドレイン端子に接続してある。
トランジスタ２２８を経て電流が流れないときは
接続点２００は低い電圧レベルに保つ。しかしト
ランジスタ２２８を経て電流が流れるときは、接
続点２００は一層高い電圧レベルに引上げられ
る。接続点２００の電圧が増すに伴い、トランジ
スタ２３０を導通することにより接続点２１０を
一層低い電圧状態に引下げる。接続点２１０は、
トランジスタ２２８のゲート端子に接続されトラ
ンジスタ２２８を非導通にする。各トランジスタ
２２８，２３０は、接続点２００の電圧のわずか
な上昇により急激なシフトが起り、接続点２００
を高い電圧状態に引上げ、接続点２１０を接地す
るように正帰還配置に接続してある。 この条件では、各トランジスタ２０８，２１２
は導通し、各トランジスタ２０４，２０６は非導
通になる。又各ラツチトランジスタ１９２，１９
４，１９６，２０２はすべて、これ等の各ラツチ
トランジスタの両端間の差動電圧がないから非導
通になる。しかし接続点２１０の低電圧状態は、
各トランジスタ２０８，２１２を経てトランジス
タ１８４，１８８のゲート端子に伝わりこれ等の
トランジスタを導通させる。すなわち接続点１７
６は電池１の電位に引かれ、接続点１７８は電池
２の電位に引かれる。この例では電池１の電位は
電池２の電位より約0.6V高い。 前記したようにトランジスタ２３０が導通する
と接続点２１０を接地する。この状態は、シユミ
ツトトリガ回路を構成するトランジスタ２４２，
２４６，２４８，２５２，２５４，２５６，２６
２，２６６の群に伝わる。この回路の出力は次で
トランジスタ２６８，２７０から成るインバータ
回路を経て伝わり接続点２２２に高い電圧状態を
生ずる。この場合トランジスタ２２０を導通させ
接続点２００を接地する作用をする。シユミツト
トリガ回路を経ては時間遅延を伴う。 接続点２００を接地すると、トランジスタ２０
２は接続点１７６の電圧により導通する。トラン
ジスタ１９６は、接続点１７８の電圧が接続点１
７６の電圧より低いので導通しない。トランジス
タ２０２が導通すると、接続点１７８は、トラン
ジスタ２０２のこの導通により接地する。 接続点２００を接地すると、トランジスタ２３
０は非導通になり、接続点２１０は高い電圧状態
に引上げられる。 接続点２００が低い状態にあり接続点２１０が
高い状態にあると、トランジスタ２０８，２１２
は非導通になりトランジスタ２０４，２０６は導
通する。接続点１７８の低い状態はトランジスタ
２０４を経て伝わりトランジスタ１８４を導通さ
せる。接続点１７６の高電圧状態はトランジスタ
２０６を経て伝わりトランジスタ１８８を非導通
にする。さらに接続点１７８の低い電圧状態によ
りトランジスタ１９２が導通し、又接続点１７６
の高い電圧によりトランジスタ１９４が非導通に
なる。すなわち第２の電池は端子２８から接続が
切れ、第１の電池は端子２８に接続される。 接続点２１０を低い電圧状態に引下げるとき
は、シユミツトトリガ回路が働き、接続点２２２
に低い電圧状態が生ずる。選定した構造のもとで
はこのシユミツトトリガは数百ナノsecの時間遅
延を伴う。このようにして、接続点２１０が低い
電圧状態になつた後接続点２２２に負の転移が生
ずる。接続点２２２のこの状態は、トランジスタ
２２０を非導通にし接続点２００を隔離し接続点
２００を高インピーダンストランジスタ２２８に
より地電位近くに引下げる。これ等の条件のもと
では、接続点２００は低く接続点２１０は高くな
り本回路の初期条件にふたたび設定する。 第６図には、第１図に示した制御論理回路９２
の一部を構成する環形発振回路２８４を例示して
ある。回路２８４は、回路２０内の他の回路素子
を駆動するのに利用する複数のクロツク信号を生
ずる。回路２８４は、直列接続のNANDゲート
２８６、インバータ２８８、インバータ２９０、
インバータ２９２、インバータ２９４及びインバ
ータ２９６を備えている。コンデンサ２９８は、
ゲート２８６の出力とインバータ２９２の入力と
の間に接続してある。コンデンサ３００はインバ
ータ２９２の出力とNORゲート３０２の第１の
入力との間に接続してある。 ゲート３０２の出力はインバータ３０４の入力
に接続してある。インバータ３０４は又インバー
タ３０６に接続してある。コンデンサ３０８は、
NORゲート３０２の出力とインバータ３０６の
入力との間に接続してある。インバータ３０６の
出力はNANDゲート３１４の第１の入力に接続
してある。NANDゲート３１４の出力は、イン
バータ３１８に接続したインバータ３１６に接続
してある。コンデンサ３２０は、NANDゲート
３１４の出力とインバータ３１８の出力との間に
接続してある。 インバータ３１８の出力は、インバータ３２４
に接続したインバータ３２２に接続してある。イ
ンバータ３２６は、その入力をインバータ３２４
の出力に接続し、又インバータ３２６の出力を
NANDゲート２８６の第１の入力に接続してあ
る。 環形発振回路２８４は複数のクロツク信号を生
ずる。インバータ２９０の出力にはφA信号を生
ずる。インバータ２９６の出力にはφB信号を生
ずる。インバータ３０６の出力にはφC信号を生
ずる。インバータ３１８の出力にはφD信号を生
ずる。インバータ３２６の出力にはφE信号を生
ずる。 φB信号及びφE信号はNORゲート３３２に入
力しクロツク信号φ２を生ずる。φ2信号はイン
バータ３３４を経て送られφ2信号を生ずる。φB
信号はインバータ３３６に入力しφ3信号を生ず
る。φ3信号はφB信号に対応する。φA信号及び
φC信号はNANDゲート３３８に入力し信号φ４
を生ずる。ゲート３３８の出力は又インバータ３
４０を経て送られφ4信号を生ずる。 信号FOR，はNORゲート３４２に入
力し信号を生ずる。ゲート３４２の出力は
インバータ３４４を経て送られ信号ROSCを生ず
る。ROSC信号はNORゲート３０２に第２の入
力として送る。信号はNANDゲート２８
６及びNANDゲート３１４に第２の入力として
送る。共通の名称の信号は、特定の相互接続線は
示してないが第６図では相互に接続してある。 回路２８４は発振して、回路２０の他の場所で
利用する記名のクロツク信号を生ずる。 第１０図に示したバイアス電流信号PB２は、
インバータ２９０，２９６，３００，３１８，３
２６を備えた回路に送る。信号PB２は、これ等
のインバータにより給電した各コンデンサに限定
電流を送りこれ等のコンデンサに遅い立上がり時
間を生ずる。 制御論理回路９２はさらに、第７図に例示した
組合わせの逐次論理回路３５０を備えている。
φA信号は、インバータ３５２と各フリツプ・フ
ロツプ３５４，３５６，３５８，３６０のCK入
力とに入力する。インバータ３５２の出力は各フ
リツプ・フロツプ３５４，３５６，３５８，３６
０の入力に接続してある。信号は各フ
リツプ・フロツプ３５４，３５６，３５８，３６
０の入力に入力する。電力低下（）信号
CSOKはフリツプ・フロツプ３６０のＱ出力に生
ずる。電力低下モードに対する信号はフリ
ツプ・フロツプ３６０の出力に生ずる。 フリツプ・フロツプ３５４のＱ出力は、NOR
ゲート３６２、NORゲート３６４、NANDゲー
ト３６６及びNANDゲート３６８への入力とし
て生ずる。フリツプ・フロツプ３５４の出力は
NANDゲート３７４への入力として生ずる。 フリツプ・フロツプ３５６のＱ出力は、NOR
ゲート３７６、NANDゲート３７８への第１の
入力として又はNANDゲート３５８への第２の
入力として生ずる。フリツプ・フロツプ３５６の
Ｑ出力は、NORゲート３６４への入力として又
NANDゲート３６６への別の入力として生ずる。 フリツプ・フロツプ３５８のＱ出力は、
NANDゲート３８０及びNORゲート３８２への
入力として生ずる。 フリツプ・フロツプ３６０のＱ出力はNAND
ゲート３８０への第２の入力として生ずる。後述
する比較器出力信号は、NORゲート３６２、
NANDゲート３７８及びインバータ３８４への
入力として生ずる。 NORゲート３６２の出力は、NORゲート３７
６への入力として生ずる。NORゲート３７６の
出力はフリツプ・フロツプ３５４のＤ端子に接続
してある。NANDゲート３７８の出力はNAND
ゲート３７４への第２の入力として接続してあ
る。NANDゲート３７４の出力はフリツプ・フ
ロツプ３５６のＤ端子に接続してある。 インバータ３８４の出力は、NORゲート３６
４への入力として又NORゲート３９０への入力
として接続してある。NORゲート３８２の出力
は、NORゲート３９０への第２の入力として生
ずる。NORゲート３９０の出力はフリツプ・フ
ロツプ３５８のＤ端子に接続してある。NORゲ
ート３６４の出力は、フリツプ・フロツプ３６０
のＤ端子に接続してある。 第７図に示した回路３５０は複数のスイツチ制
御信号を生ずる。信号TVCCはフリツプ・フロツ
プ３５４の出力に生ずる。信号はフリツ
プ・フロツプ３５４のＱ出力に生ずる。インバー
タ３９２はNANDゲート３６０の出力に接続さ
れ信号TB１を生ずる。信号１はNANDゲー
ト３６０の出力に生ずる。インバータ３９４は、
NANDゲート３６８の出力に接続され信号TB２
を生ずる作用をする。信号２はNANDゲート
３６８の出力に直接生ずる。 第８図にはアナログスイツチ回路５０を電圧基
準回路９８の一部と共に示してある。アナログス
イツチ回路５０はスイツチ４００，４０２，４０
４，４０６を備えている。これ等の各スイツチ
は、差動入力を持ちアナログ信号を送る作用をす
る。スイツチ４００への入力は信号TB１及びそ
の補信号である。スイツチ４０２への入力は信号
TB２及びその補信号である。スイツチ４０４へ
の入力は信号TVCC及びその補信号である。スイ
ツチ４０６への入力は信号VCCOK及びその補信
号である。 １次Vcc端子２２は、抵抗器５２に接続した入
力保護回路網１７３に接続してある。 電池１の端子２４は入力保護回路１６８を経て
スイツチ４００に接続してある。電池２の端子２
６は入力保護回路１７２を経てスイツチ４０２に
接続してある。スイツチ４０４は、抵抗器６０，
６２の接合部の接続点８８に接続してある。スイ
ツチ４０６の入力は各スイツチ４００，４０２，
４０４の出力に接続してある。各スイツチ４０
０，４０２，４０４は選択的に働かせて３つの入
力信号の１つをスイツチ４０６に送る。スイツチ
４０６の出力は、ソース端子を接地したトランジ
スタ４０８のドレイン端子に接続してある。信号
VCCOKは各トランジスタ４０８，４１０のゲー
ト端子に送る。トランジスタ４１０のドレイン端
子は接続点４１２に接続され、又トランジスタ４
１０のソース端子は接地してある。トランジスタ
４１１は、そのドレイン端子を接続点４１２に接
続し、ゲート端子を信号をNBIASを受けるよう
に接続し、又ソース端子を接地してある。 スイツチ４０６の出力はバイポーラトランジス
タ４１４のベース端子に接続してある。トランジ
スタ４１４は、そのコレクタ端子を回路Vccに接
続し又エミツタ端子を接続点４１２に接続してあ
る。 トランジスタ４１４のエミツタ端子はさらにバ
イポーラトランジスタ４２０，４２２のベース端
子に接続してある。両トランジスタ４２０，４２
２はそれぞれコレクタ端子を回路Vccに接続して
ある。トランジスタ４２０のエミツタ端子は抵抗
器４２４に接続してある。抵抗器４２４の残りの
端子は接続点４２６に接続してある。抵抗器４２
８は、その第１の端子を接続点４２６に接続し、
第２の端子を接地してある。 バイポーラトランジスタ４３２は、そのベース
端子をトランジスタ４２２のエミツタ端子に接続
し、コレクタ端子を回路Vccに接続し、又エミツ
タ端子を接続点４３４に接続してある。SAFE信
号は接続点４３４に生ずる。 回路２０は複数の信号逆転スイツチ４３８，４
４０，４４２，４４４を備えている。信号φ４は
各スイツチ４３８，４４２の反転端子とスイツチ
４４０，４４４の非反転端子とへの入力である。
信号φ４は、スイツチ４４０，４４４の反転入力
端子とスイツチ４３８，４４２の非反転入力端子
とへ入力である。 接続点４２６は各スイツチ４４０，４４２の入
力に接続してある。トランジスタ４２２のエミツ
タ端子はスイツチ４３８，４４４への入力として
接続してある。各スイツチ４３８，４４０の出力
は接続点４４６で相互に接合してある。各スイツ
チ４４２，４４４の出力は接続点４４８で互に接
合してある。 各トランジスタ４１４，４２０，４２２は各抵
抗器４２４，４２８，４３０と共に帯域ギヤツプ
基準素子として機能する。この電圧基準素子は
2.5Vのしきい値電圧を検出するようにしてある。
これは各トランジスタ４１４，４２０，４２２の
VBE電圧の和として検出する。この電圧基準素子
の出力は、スイツチ４３８〜４４４への入力にな
る差動信号である。各スイツチ４３８〜４４４の
機能は制御信号φ４に応答して、各接続点４４
６，４４８に対する帯域ギヤツプ電圧基準素子の
出力の接続を変える。この切換えは約200KHzの
割合で行うのがよい。 基準電圧素子回路は実質的に温度に感じない。 電圧基準回路９８はチヨツパ安定比較器４５０
を示す第９図に例示してある。第１０図について
述べるPBIAS信号は各トランジスタ４５６，４
５８，４６０，４６２，４６４，４６６のゲート
端子への入力である。各トランジスタ４５６〜４
６６はそれぞれソース端子を回路Vccに接続して
ある。 トランジスタ４５６のドレイン端子は接続点４
６８に接続してある。接続点４６８は又各トラン
ジスタ４７０，４７２のゲート端子に接続してあ
る。トランジスタ４７０のドレイン端子は接続点
４６８に接続してある。トランジスタ４７０のソ
ース端子はトランジスタ４７２のドレイン端子接
続してある。トランジスタ４７２のソース端子は
接地してある。 トランジスタ４５８のソース端子は、各トラン
ジスタ４７９，４８０，４８２，４８４のドレイ
ン端子に接続した接続点４７８に接続してある。
第８図に示した接続点４４８は各トランジスタ４
７９，４８０のゲート端子に接続してある。又第
８図に示した接続点４４６は各トランジスタ４８
２，４８４のゲート端子に接続してある。各トラ
ンジスタ４８０，４８２のドレイン端子は接続点
４８６に共通に接続してある。トランジスタ４８
４のドレイン端子は接続点４８８に接続してあ
る。 各コンデンサ４８９，４９０は接続点４６８，
４９２の間に並列に接続してある。２個のコンデ
ンサ４８９，４９０の代りに単一のコンデンサを
使つてもよい。 トランジスタ４６０のドレイン端子は接続点４
９８に接続してある。各コンデンサ５００，５０
２は接続点４９８，５０２の間に並列に接続して
ある。これ等の２個のコンデンサの代りに単一の
コンデンサを使つてもよい。トランジスタ５０６
は、そのドレイン端子を接続点４９８に接続し、
ゲート端子を接続点５０８に接続し、又ソース端
子を接続点４８８に接続してある。トランジスタ
５１０は、そのドレイン端子を接続点４８８に接
続し、ベース端子を接続点５０８に接続し、又ソ
ース端子を接地してある。 各トランジスタ５１２，５１４は、それぞれド
レイン端子及びソース端子を接続点４９８，５０
８間に接続してある。各トランジスタ５１２，５
１４のゲート端子は信号φ２を受けるように接続
してある。コンデンサ５１６は、第１の端子を接
続点５０８に接続し、第２の端子を信号２を受
けるように接続してある。 トランジスタ５２２は、そのドレイン端子及び
ゲート端子を接続点４８６に接続し、ソース端子
を接地してある。 トランジスタ４６２のドレイン端子は、
NANDゲート５２６に第１の入力を送る接続点
５２４に接続してある。トランジスタ５２８は、
コンデンサとして機能するようにソース端子及び
ドレイン端子を互に接続してある。信号φ３はト
ランジスタ５２８のゲート端子に送る。トランジ
スタ５２８のドレイン端子及びソース端子は接続
点５０４に接続してある。各トランジスタ５３
０，５３２はドレイン端子及びソース端子を接続
点５０４，５２４間に並列に接続してある。各ト
ランジスタ５３０，５３２のゲート端子は信号φ
３を受けるように接続してある。 トランジスタ５３４は、そのドレイン端子を接
続点５２４に接続し、ゲート端子を接続点５０４
に接続し、ソース端子を接続点４８６に接続して
ある。トランジスタ５３６は、そのドレイン端子
を接続点４８６に接続し、ゲート端子を接続点５
０４に接続し、ソース端子を接地してある。 トランジスタ４６４のドレイン端子は、
NANDゲート５２６に第２の入力を接続した接
続点５４２に接続してある。トランジスタ５４４
は、そのドレイン端子を接続点５４２に接続し、
ゲート端子を接続点５４６に接続し、ソース端子
をトランジスタ５４８のドレイン端子に接続して
ある。接続点４３４の信号SAFEは、トランジス
タ５４４，５４８の接合部に接合してある。トラ
ンジスタ５４８のゲート端子は接続点５４６に接
続され、又トランジスタ５４８のソース端子を接
地してある。 トランジスタ４６６のドレイン端子は接続点５
４６に接続してある。トランジスタ５５０は、そ
のドレイン端子及びゲート端子をトランジスタ５
５２のドレイン端子に接続してある。トランジス
タ５５２は、そのゲート端子を接続点５４６に接
続し、ソース端子を接地してある。 次に回路４５０の動作を第９図について述べ
る。帯域ギヤツプ比較器により接続点４４６，４
４８に生ずる差動信号は比較回路４５０に入力を
送る。信号PBIASは、第１０図に示した電流バ
イアストランジスタと共に鏡像対を形成する各ト
ランジスタに入力する。第９図の鏡像トランジス
タはトランジスタ４５６，４５８，４６０，４６
２，４６４，４６６である。これ等の各トランジ
スタの寸法は所望の流通電流を生ずるように選定
する。 回路４５０は、クロツク信号φ２，φ３に応答
して反復して逐次に動作する。クロツク信号φ２
が高い状態にあるときは、各トランジスタ５１
２，５１４が導通し、コンデンサ４８８，４９０
は、入力回路のオフセツト電圧誤差につりあう状
態に帯電する。比較回路４５０の第１段は、竪線
５５８の左側の回路である。比較回路４５０の第
２段は線５５８，５６０間の回路である。 信号φ２が高い状態にあり各コンデンサ４８
８，４９０が給電され比較回路４５０の第１の状
態のオフセツト電圧を補償した後、クロツク信号
φ２は低い状態になり接続点４４６，４４８にお
ける入力信号の差が増幅され端子４９８に送られ
る。 信号φ２の補信号はコンデンサ５１６に供給さ
れ信号φ２の容量性結合効果を補償する。 比較回路４５０の第２段は第１段とほぼ同じよ
うに動作する。クロツク信号φ３は、各トランジ
スタ５３０，５３２を周期的に導通させ各コンデ
ンサ５００，５０２を帯電させ比較回路４５０の
第１段のオフセツト誤差を記憶する。信号φ３が
低い状態にあるときは、第２の状態は、普通の増
幅器として機能し端子５２４に出力を生ずる。 信号３はトランジスタ５２８に接続したコン
デンサに送られ信号φ３の容量性結合効果に反作
用を及ぼす。 端子５２４における出力は、接続点５４２にお
ける電圧レベルと共にNANDゲート５２６に入
力する。NANDゲート５２６に生ずる出力は、
第７図に例示した回路３５０への入力になる比較
出力である。 トランジスタ５２２は、ダイオードクランプと
して接続され極端な入力電圧に対し保護作用をす
る。 線５６０の右側の回路は、第８図のトランジス
タ４３２から接続点３４におけるSAFE入力信号
に応答するスイツチング回路である。選定した実
施例では各トランジスタ４６４，４６６は同じ寸
法であり従つて同じシンク電流たとえば4.0μAを
生ずる。各トランジスタ５４４，５４８は、ほぼ
同じ寸法であるが各トランジスタ５５０，５５２
より約２ 1/2倍だけ大きい。接続点５４６は、各
トランジスタ５５０，５５２によりトランジスタ
４６６から受けるシンク電流を生ずる電圧状態に
なる。しかしこの場合接続点５４２における電圧
がトランジスタ５４４，５４８の高度の導通によ
り低い状態になる。しかしこの接続点における小
さな電圧変化により接続点４３２を経て電流が供
給されるときに、トランジスタ５４８に供給され
る電流により接続点５４２における電圧が高い電
圧状態になる。接続点４３４における小さな電圧
変化により、接続点５４２にはるかに大きに電圧
シフトを生ずる。 次にバイアス電流発生回路５６６を第１０図に
ついて述べる。回路５６６により生ずるバイアス
電流信号は供給電圧には実質的に無関係である。
トランジスタ５６８は、そのソース端子を回路
Vccに接続し、ゲート端子をPBIAS信号を生ずる
接続点５６９に接続し、又ドレイン端子を接続点
５７０に接続してある。抵抗器５７２は接続点５
７０とトランジスタ５７４のドレイン端子との間
に接続してある。トランジスタ５７４のゲート端
子は接続点５７０に接続され、ソース端子は接地
してある。 トランジスタ５７６は、そのドレイン端子をト
ランジスタ５７４のドレイン端子に接続し、ゲー
ト端子を信号を受けるように接続し、又
ソース端子を接地してある。 トランジスタ５７８は、そのソース端子を回路
Vccに接続し、ベース端子及びドレイン端子を接
続点５６９に接続してある。トランジスタ５８０
は、そのドレイン端子を接続点５６９に接続し、
ソース端子をトランジスタ５７６のドレイン端子
に接続し、又ソース端子を接地してある。トラン
ジスタ５８２は、そのドレイン端子を接続点５６
９に接続し、ベース端子を信号PORを受けるよ
うに接続し、又ソース端子を接地してある。 トランジスタ５８４は、そのソース端子を回路
Vccに接続し、ゲート端子を接続点５６９に接続
し、又ドレイン端子を接続点５８６に接続してあ
る。接続点５８６で信号NBIASが生ずる。 トランジスタ５８８は、そのドレイン端子及び
ゲート端子を接続点５８６に接続し、又ソース端
子を接地してある。トランジスタ５９０は、その
ドレイン端子を接続点５８６に接続し、ゲート端
子を信号を受けるように接続し、又ソー
ス端子を接地してある。 トランジスタ５９６は、そのソース端子を回路
Vccに接続し、ゲート端子を信号VCCOKを受け
るように接続し、ソース端子を接続点５６９に接
続してある。トランジスタ５９８は、そのソース
端子を回路Vccに接続し、ゲート端子を信号
VCCOKを受けるように接続し、又ソース端子を
接続点６００に接続してある。接続点６００には
信号PB２を生ずる。トランジスタ６０２は、そ
のソース端子を回路Vccに接続し、又ゲート端子
及びドレイン端子を接続点６００に接続してあ
る。トランジスタ６０４は、そのソース端子を回
路Vccに接続し、又ゲート端子及びドレイン端子
を接続点６００に接続してある。トランジスタ６
０６は、そのドレイン端子を接続点６００に接続
し、ゲート端子を接続点５８６に接続し、又ソー
ス端子を接地してある。 本発明の選定した実施例では信号PBIASは、
対応する等しい寸法の各トランジスタに4μAの鏡
像電流を生ずるようなレベルで生ずる。信号PB
２は、第６図に示した環形発振回路２８４に供給
する1μAの電流を生ずる作用をする。信号
NBIASは、同様な寸法の鏡像トランジスタに
2μAの電流を生ずるのに使う。 要するに本発明は、１次電源又は補助電池を集
積回路を動作させるように選択的に接続する回路
にある。本回路は、電力低下モードで動作するよ
うに電圧の高い方の補助電池を選び、オンライン
電池を連続的に監視し、このオンライン電池の電
圧が低いレベルに降下したときにオフライン電池
に交代する。記憶情報の消失を防ぐように集積回
路の動作を抑止するために付加的な制御回路を設
けてある。特別の応用例では半導体メモリーへの
書込み可能信号を抑止し補助電源の故障を警告し
付加的信号回線又は状態語の必要をなくす。本発
明による電力制御回路はメモリーのような集積回
路の一体部分としてオンチツプに作る。 以上本発明の１実施例を添付図面に例示し詳細
に述べたが、本発明は前記実施例に限るものでは
なく本発明の範囲を逸脱しないで種種の変化変型
を行うことができるのはもちろんである。
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