JPS63166330A - 高いビツト伝送速度用に設けられている、時分割多重信号のタイムスロツトでの、低いビツト伝送速度のデイジタル信号の伝送方法および装置 - Google Patents
高いビツト伝送速度用に設けられている、時分割多重信号のタイムスロツトでの、低いビツト伝送速度のデイジタル信号の伝送方法および装置Info
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- JPS63166330A JPS63166330A JP62288609A JP28860987A JPS63166330A JP S63166330 A JPS63166330 A JP S63166330A JP 62288609 A JP62288609 A JP 62288609A JP 28860987 A JP28860987 A JP 28860987A JP S63166330 A JPS63166330 A JP S63166330A
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/05—Electric or magnetic storage of signals before transmitting or retransmitting for changing the transmission rate
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、タイムスロットでの伝送のために、ディジタ
ル信号の♂ット伝送速度ニジ高いビット伝送速度を使用
する時分割多重信号の伝送方法および装置に関する。
ル信号の♂ット伝送速度ニジ高いビット伝送速度を使用
する時分割多重信号の伝送方法および装置に関する。
従来技術
ｔｅｌｃｏｎ ｒｅｐｏｒｔ誌ＮＱ２（１９７９）の付
録“ディジタル伝送技術”の第４６頁〜第５１頁にディ
ジタル信号−１次マルチプレックス模器について記載さ
几ておシこの機器においては３２の同期している６ ４
ｋｂｉｔ ／ ｓ−信号が１つの’ｌ ｌ］ ４８
ｋｂｉｔ ／ ｅ一時分割多重信号に統合されている。
録“ディジタル伝送技術”の第４６頁〜第５１頁にディ
ジタル信号−１次マルチプレックス模器について記載さ
几ておシこの機器においては３２の同期している６ ４
ｋｂｉｔ ／ ｓ−信号が１つの’ｌ ｌ］ ４８
ｋｂｉｔ ／ ｅ一時分割多重信号に統合されている。
発明が解決しようとする問題点
本発明の課覇は、６４ ｋｂｉｔ ／ ｓ−信号の代わ
りに、０．６ ｋ１）ｉｔ ／θと１９．２ ｋｂｉｔ
／ ｓとの間のビット伝送速度のディジタル信号も時
折シ、損失なしにそして回路技術的コストをできるかぎ
シ僅かにして伝送することのできる方法訃よび装Ｒｋ提
供することにある。
りに、０．６ ｋ１）ｉｔ ／θと１９．２ ｋｂｉｔ
／ ｓとの間のビット伝送速度のディジタル信号も時
折シ、損失なしにそして回路技術的コストをできるかぎ
シ僅かにして伝送することのできる方法訃よび装Ｒｋ提
供することにある。
問題を解決するための手段
上記問題は、冒頭に述べた形式の方法から出発して、第
１のディジタル信号を送信側で、このタイムスロットに
対応する第１のクロックは号により過標本化しく Ｕｅ
ｂｅｒａｂｔａｓｔｅｎ ） 、前記過漂本化により得
られた第２のディジタル信号全時分割多重信号で伝送し
受信側で、デマルチプレクスした後で第２のディジタル
信号を、そのビット伝送速度に対応する第２のクロック
信号により、禁止位相位置領域を除いて標本化して２重
標本化が発生しない二うにすることにより解決される。
１のディジタル信号を送信側で、このタイムスロットに
対応する第１のクロックは号により過標本化しく Ｕｅ
ｂｅｒａｂｔａｓｔｅｎ ） 、前記過漂本化により得
られた第２のディジタル信号全時分割多重信号で伝送し
受信側で、デマルチプレクスした後で第２のディジタル
信号を、そのビット伝送速度に対応する第２のクロック
信号により、禁止位相位置領域を除いて標本化して２重
標本化が発生しない二うにすることにより解決される。
この場合に有利には、禁止位相位置領域をインパルスに
工りオーバラップして阻止するパルスを形成するために
第２のディジタル信号を第１のクロック信号の１つの周
期だけ遅延し第３のディジタル信号として引続いて処理
する場合には第２のディジタル信号を第１のクロック［
３号の２つの周期だけ遅延して第４のディジタル信号を
形成し第２のディジタル信号と第４のディジタル信号全
排他的ＯＲ結合する。
工りオーバラップして阻止するパルスを形成するために
第２のディジタル信号を第１のクロック信号の１つの周
期だけ遅延し第３のディジタル信号として引続いて処理
する場合には第２のディジタル信号を第１のクロック［
３号の２つの周期だけ遅延して第４のディジタル信号を
形成し第２のディジタル信号と第４のディジタル信号全
排他的ＯＲ結合する。
発明の効果
本発明により例えば、２６の６４ ｋｂｉｔ ／ ｓ−
信号を統合できるように構成さ几ているディジタル信号
−１次 マルチプレックス機器で時折り、低いビット伝
送速度のディジタル信号も伝送できる。
信号を統合できるように構成さ几ているディジタル信号
−１次 マルチプレックス機器で時折り、低いビット伝
送速度のディジタル信号も伝送できる。
実施例
第１図は、１９．２ ｋｂｉｔ ／ ｓのビット伝送速
度のディジタル信号を示す。これは６４ ｋＨｚの周波
数のクロックパルスＴ１により標本化サレるのでディジ
タル信号ＤＳ２が発生さ九伝送される。受信側において
こｎは１９−２ｋＨｚの周波数のクロック信号Ｔ２に工
ｐ標本化される（矢印は有効な側縁を示す）。Ｔ２ａお
よびＴ２ｂにＬ勺りロック信号Ｔ２の２つの立相位畳が
示されている。クロック信号Ｔ２２Ｌによりデイジタル
信号ＤＳ２を支障なく標本化できる。Ｔ２ｂによる標本
化の場合にはビットエラーＢＦが、時々に発生する２重
標本化により発生する。
度のディジタル信号を示す。これは６４ ｋＨｚの周波
数のクロックパルスＴ１により標本化サレるのでディジ
タル信号ＤＳ２が発生さ九伝送される。受信側において
こｎは１９−２ｋＨｚの周波数のクロック信号Ｔ２に工
ｐ標本化される（矢印は有効な側縁を示す）。Ｔ２ａお
よびＴ２ｂにＬ勺りロック信号Ｔ２の２つの立相位畳が
示されている。クロック信号Ｔ２２Ｌによりデイジタル
信号ＤＳ２を支障なく標本化できる。Ｔ２ｂによる標本
化の場合にはビットエラーＢＦが、時々に発生する２重
標本化により発生する。
第２図はディジタル信号ＤＳ２と、クロック信号Ｔ２の
２つの位相位１′１ｉＴ２Ｃ訃工び’Ｉ’２ｄとを示し
こｎらの位相位置Ｔ２Ｃお工びＴ２ｄにおける、斜線に
より示されている位相位置領域に）いて２重標本化が発
生する可能性がある。
２つの位相位１′１ｉＴ２Ｃ訃工び’Ｉ’２ｄとを示し
こｎらの位相位置Ｔ２Ｃお工びＴ２ｄにおける、斜線に
より示されている位相位置領域に）いて２重標本化が発
生する可能性がある。
これらの領域全禁止位相領域ＶＢと呼称する。
第３図はパルスＰの形成方法を示しそのパルスは禁止位
相位置領域ＶＢをカバーする。このためにディジタル信
号ＤＳ２は一方では、ディジタル信号ＤＳ３を形成する
ためにクロック信号Ｔ１の１つの周期だけシフトされ他
方では、ディジタル信号ＤＳ４を発生するためにクロッ
ク信号Ｔ１の２つの周期だけシフトさ九る。パルスＰは
ディジタル信号ＤＥ１２とＤＳ４との排他的ＯＲ結合に
より形成さ九る。ディジタル信号ＤＩＥ３はディジタル
信号ＤＳ２の代わりに引続いて処理される。禁止位相位
置領域ＶＢは下方に示されている。
相位置領域ＶＢをカバーする。このためにディジタル信
号ＤＳ２は一方では、ディジタル信号ＤＳ３を形成する
ためにクロック信号Ｔ１の１つの周期だけシフトされ他
方では、ディジタル信号ＤＳ４を発生するためにクロッ
ク信号Ｔ１の２つの周期だけシフトさ九る。パルスＰは
ディジタル信号ＤＥ１２とＤＳ４との排他的ＯＲ結合に
より形成さ九る。ディジタル信号ＤＩＥ３はディジタル
信号ＤＳ２の代わりに引続いて処理される。禁止位相位
置領域ＶＢは下方に示されている。
第４ａ図は、送信側における、本発明の方法を実施する
装置を示す。この装置は、直列／′並列変換用シフトレ
ジスタ３と、並列／直列変換用シフトレジスタ５と、双
方のシフトレジスタ３および５を接続する線路束４とを
備えている。
装置を示す。この装置は、直列／′並列変換用シフトレ
ジスタ３と、並列／直列変換用シフトレジスタ５と、双
方のシフトレジスタ３および５を接続する線路束４とを
備えている。
入力側１に１９．２ ｋｂＬｔ ／ ｓのビット伝送速
度のディジタル信号ＤＳ１が供給されるとこの信号は、
入力ｌ１１１ｉ２から、周波数７５４ ｋＨｚのクロッ
ク信号Ｔ１に工９直列／並列変換されシフトレジスタ５
に供給される。ここでこの信号は入力側８からの、周波
数２０４８ ｋＨｚのクロック・信号Ｔ３に工９（デー
タ伝送が可能な、２０４８ｋｂｉｔ ／ ｓ一時分割多
重方式の３１のチャネルのうちの１つに対するチャネル
選定信号が入力惧ＩＩから増出された場合に）読出され
る。ディジタル信号ＤＳ２は出力側６を介して送信され
る。
度のディジタル信号ＤＳ１が供給されるとこの信号は、
入力ｌ１１１ｉ２から、周波数７５４ ｋＨｚのクロッ
ク信号Ｔ１に工９直列／並列変換されシフトレジスタ５
に供給される。ここでこの信号は入力側８からの、周波
数２０４８ ｋＨｚのクロック・信号Ｔ３に工９（デー
タ伝送が可能な、２０４８ｋｂｉｔ ／ ｓ一時分割多
重方式の３１のチャネルのうちの１つに対するチャネル
選定信号が入力惧ＩＩから増出された場合に）読出され
る。ディジタル信号ＤＳ２は出力側６を介して送信され
る。
第４ｂ図は受信側における、本発明を実施する装置を示
す。この装置はシストレジスタ１１）よび１３および１
７と排他的ｒｒｏＲｒ −） ２１とアップダウンカウ
ンタ２２と論理回路２３とＤ−フロップフロップ３０お
よび３１と分周器３３お工び３４および３７お：び３８
とスイッチ３６とを備えている。
す。この装置はシストレジスタ１１）よび１３および１
７と排他的ｒｒｏＲｒ −） ２１とアップダウンカウ
ンタ２２と論理回路２３とＤ−フロップフロップ３０お
よび３１と分周器３３お工び３４および３７お：び３８
とスイッチ３６とを備えている。
第５スは論理回路２３を詳しく示している。
論理回路２３はＡＮＤケ” −ト４０および４２および
４７．！：インパータ４１とＤ−フリップフロップ４３
お工び４４訃工び４５お工び４８と排他的ｏＲ）ｆ＊−
）４６とを備えている。
４７．！：インパータ４１とＤ−フリップフロップ４３
お工び４４訃工び４５お工び４８と排他的ｏＲ）ｆ＊−
）４６とを備えている。
受信されデマルチプレクサで切離されたディジタル信号
ＤＳ２は（第４ｂ図に示されているように）入力側９を
介してシフトレジスタ１１に供給されｌそこで入力側１
０からのクロック信号Ｔ３により直列／並列変換されｍ
路束１２を介してシフトレジスタ１３に入力される。シ
フトレジスタ１３からクロック信号Ｔ６は、チャネル選
択信号が入力側１５から増出されると入力側１６からの
クコツク信号Ｔ１により出力１１１１１１４を介して読
出されシフトレジスタ１７に同様にクロック信号Ｔ１に
より入力さ几る。シフトレジスタ１７で、第３図に基づ
いて述べた遅延が行なわｎる。排他的ＮＯＲケ”−）
２１の出力側にパルスＰが発生し、パルスＰのパルス休
止期間はクロッ、り信号Ｔ２に対してウィンドウとして
作用する。このウィンドウはディジタル信号ＤＥ１３を
Ｄ−フリップフロップ３０お：び３１を介してディジタ
ル信号ＤＳ５として出力ｆｉｌｌ］３２へ（論理回路２
３がその出力側２９を介してクリア信号を分周器３３に
供給せずひいては位相位置をシフトしないかぎり）シフ
トする。
ＤＳ２は（第４ｂ図に示されているように）入力側９を
介してシフトレジスタ１１に供給されｌそこで入力側１
０からのクロック信号Ｔ３により直列／並列変換されｍ
路束１２を介してシフトレジスタ１３に入力される。シ
フトレジスタ１３からクロック信号Ｔ６は、チャネル選
択信号が入力側１５から増出されると入力側１６からの
クコツク信号Ｔ１により出力１１１１１１４を介して読
出されシフトレジスタ１７に同様にクロック信号Ｔ１に
より入力さ几る。シフトレジスタ１７で、第３図に基づ
いて述べた遅延が行なわｎる。排他的ＮＯＲケ”−）
２１の出力側にパルスＰが発生し、パルスＰのパルス休
止期間はクロッ、り信号Ｔ２に対してウィンドウとして
作用する。このウィンドウはディジタル信号ＤＥ１３を
Ｄ−フリップフロップ３０お：び３１を介してディジタ
ル信号ＤＳ５として出力ｆｉｌｌ］３２へ（論理回路２
３がその出力側２９を介してクリア信号を分周器３３に
供給せずひいては位相位置をシフトしないかぎり）シフ
トする。
クロック信号Ｔ２は、入力側３９から取出された、周波
数２０４３ ｋＨｚのクロック信号から形成されるすな
わちまず初めに分周器３８でクロック信号Ｔ６は１５３
６ ｋＨｚの周波数に分周され引続いてスイッチ３６の
位置に依存して直接にまたは、分周器３７で３０７．２
′ＫＨｚに分周された後に分周器３３および３４の入
力側に供給されて２ｎ：１の比で分周される。このクロ
ック信号発生装置に：すＱ、７５ ｋＨｚおよび１．５
ｋＨｚおよび３ ｋＨｚおよび６ｋＨ２およびｉ ２ｋ
ＨｚおよびＱ−（５ｋＨｚ ｇ−よびｉ、２ｋＨｚおよ
び２−４ｋＨｚンよび４．３ ｋＨｚお：び９−６ｋＨ
ｚ ｂ工び１９．２ｋＨｚの周波数が発生される。本実
施例では最後の１９．２ ｋＨｚを選んだ。
数２０４３ ｋＨｚのクロック信号から形成されるすな
わちまず初めに分周器３８でクロック信号Ｔ６は１５３
６ ｋＨｚの周波数に分周され引続いてスイッチ３６の
位置に依存して直接にまたは、分周器３７で３０７．２
′ＫＨｚに分周された後に分周器３３および３４の入
力側に供給されて２ｎ：１の比で分周される。このクロ
ック信号発生装置に：すＱ、７５ ｋＨｚおよび１．５
ｋＨｚおよび３ ｋＨｚおよび６ｋＨ２およびｉ ２ｋ
ＨｚおよびＱ−（５ｋＨｚ ｇ−よびｉ、２ｋＨｚおよ
び２−４ｋＨｚンよび４．３ ｋＨｚお：び９−６ｋＨ
ｚ ｂ工び１９．２ｋＨｚの周波数が発生される。本実
施例では最後の１９．２ ｋＨｚを選んだ。
ディジタル信号ＤＳ２の伝送中にビットエラーＴＦが発
生するおそＪｔがあるので、標本化時点が禁止位相位置
領域の中に位置する毎にただちに、標本化時点を再同期
（Ｎｅｕｓｙｎｃｈｒｏｎｉｓａｔｉｏｎ ）するのは
適切ではない、例数ならば例えば、この領域はビットエ
ラーＢＦによっても変化されるからである。したがって
アップダウンカウンタ２２を設けてこｎを標本化側、碌
によりクロック制御する。その計数方向はデータ側縁の
周りのウィンドウに依存する。パルスＰが論理値“Ｌ”
（低レベル）の場合（こｎは２重標本化において発生す
ることがある）にはカウントアツプ方向に計数される。
生するおそＪｔがあるので、標本化時点が禁止位相位置
領域の中に位置する毎にただちに、標本化時点を再同期
（Ｎｅｕｓｙｎｃｈｒｏｎｉｓａｔｉｏｎ ）するのは
適切ではない、例数ならば例えば、この領域はビットエ
ラーＢＦによっても変化されるからである。したがって
アップダウンカウンタ２２を設けてこｎを標本化側、碌
によりクロック制御する。その計数方向はデータ側縁の
周りのウィンドウに依存する。パルスＰが論理値“Ｌ”
（低レベル）の場合（こｎは２重標本化において発生す
ることがある）にはカウントアツプ方向に計数される。
パルスＰが論理値”Ｈ”（高レベル）の場合（この場合
にはエラー発生はない）にはカウントダウン方向に計数
される。
にはエラー発生はない）にはカウントダウン方向に計数
される。
２重標本化が発生しない、正の事象のみが計数されると
計数値“０”の場合に最大／最小出力側ひいてはＡＮＤ
ゲート４００Å力側２６の論理状態は”Ｈ”となる。論
理回路２６を介してアップダウンカウンタ２２が引続い
てカウントダウン方向に計数するのが阻止されその結果
としてアップダウンカウンタ２２は、カウントアツプ方
向の５’を数が再び行なわｎるまでＭａ値”口”にとど
まっている。
計数値“０”の場合に最大／最小出力側ひいてはＡＮＤ
ゲート４００Å力側２６の論理状態は”Ｈ”となる。論
理回路２６を介してアップダウンカウンタ２２が引続い
てカウントダウン方向に計数するのが阻止されその結果
としてアップダウンカウンタ２２は、カウントアツプ方
向の５’を数が再び行なわｎるまでＭａ値”口”にとど
まっている。
順次に多くの負の事象が発生すると（この場合には２重
標本化が発生することがある）アッゾタ゛ウンカウンタ
２２は、計数値“９″に達するまでカウントアツプ方向
に計数する。この値において最大／最小出力（［９ひい
ては入力側２６は論理状態”Ｈ”へ移行する。このよう
にして一方では標本化周波数が再同期され他方ではアッ
プダウンカウンタに初期計数値が供給される。
標本化が発生することがある）アッゾタ゛ウンカウンタ
２２は、計数値“９″に達するまでカウントアツプ方向
に計数する。この値において最大／最小出力（［９ひい
ては入力側２６は論理状態”Ｈ”へ移行する。このよう
にして一方では標本化周波数が再同期され他方ではアッ
プダウンカウンタに初期計数値が供給される。
第５図に詳細に示されている論理回路２３は次のように
動作する。インバータ４１の入力側２５に、ウィンドウ
を形成するパルスＰが供給される。インバータ４１の出
力■すから反転パルス下が取出されてＡＮＤケ”−）
４０の一方の入力側に供給されｌこのＡＮＤ ｌ’ −
） ４０の他方の入力側１２６にパルスがアップダウン
カウンタ２２の計数値”口”に分いても計数値“９″に
おいても供給される。負の事象において双方の入力側の
論理状態が“Ｈ”の場合にはＡＮＤゲート４０の出力側
も“Ｈ″である。アップダウンカウンタ２２のクロック
は号−制御（イネーブル）−入力側と接続さ九ている、
ＡＮＤゲート４２の出力側１２８はこれに対して（入力
側２５と入力側２６との論理状態が”Ｈ”の場合には）
論理状態”ｒ（”となっている。これは、パルスＰによ
りエラーが発生可能であり、アップダウンカウンタ２２
の計数値が“０”である場合に当嵌まる。負の事象にお
いてはこｎに対して出力側２８は論理状態“Ｌ”となる
。
動作する。インバータ４１の入力側２５に、ウィンドウ
を形成するパルスＰが供給される。インバータ４１の出
力■すから反転パルス下が取出されてＡＮＤケ”−）
４０の一方の入力側に供給されｌこのＡＮＤ ｌ’ −
） ４０の他方の入力側１２６にパルスがアップダウン
カウンタ２２の計数値”口”に分いても計数値“９″に
おいても供給される。負の事象において双方の入力側の
論理状態が“Ｈ”の場合にはＡＮＤゲート４０の出力側
も“Ｈ″である。アップダウンカウンタ２２のクロック
は号−制御（イネーブル）−入力側と接続さ九ている、
ＡＮＤゲート４２の出力側１２８はこれに対して（入力
側２５と入力側２６との論理状態が”Ｈ”の場合には）
論理状態”ｒ（”となっている。これは、パルスＰによ
りエラーが発生可能であり、アップダウンカウンタ２２
の計数値が“０”である場合に当嵌まる。負の事象にお
いてはこｎに対して出力側２８は論理状態“Ｌ”となる
。
Ｄ−フリップフロップ４３のＤ−入力側が論理状態”Ｈ
”である場合にはＱ−出力側はクロック信号Ｔ３により
論理状態”Ｈ”となり、Ｑ−出力側は論理状態゛Ｌ”を
出力＠２７に供給し、更にこの出力側２７を介してアッ
プダウンカウンタ２２のセット（ロード）−人力＠’Ｉ
Ｋ供給する。Ｑ−出力側からの論理状態”Ｈ”はＤ−
フリツノフロッゾ４４を反転するのでＤ−フリップフロ
ップ４４のＱ−出力側も同様に論理状態”Ｈ”となる。
”である場合にはＱ−出力側はクロック信号Ｔ３により
論理状態”Ｈ”となり、Ｑ−出力側は論理状態゛Ｌ”を
出力＠２７に供給し、更にこの出力側２７を介してアッ
プダウンカウンタ２２のセット（ロード）−人力＠’Ｉ
Ｋ供給する。Ｑ−出力側からの論理状態”Ｈ”はＤ−
フリツノフロッゾ４４を反転するのでＤ−フリップフロ
ップ４４のＱ−出力側も同様に論理状態”Ｈ”となる。
入力ｆｉＩＩ ２４に供給されるディジタル信号ＤＳ３
は、Ｄ−フリップフロップ４５と排他的ＯＲケ” −ト
４５との共働により微分される。その際にＤ−フリップ
フロップ４５はディジタル信号ＤＳ３をクロック信号Ｔ
３により遅延する。
は、Ｄ−フリップフロップ４５と排他的ＯＲケ” −ト
４５との共働により微分される。その際にＤ−フリップ
フロップ４５はディジタル信号ＤＳ３をクロック信号Ｔ
３により遅延する。
ＡＮＤゲート４７の双方の入力側が論理状態“Ｈ”であ
る場合（これはアップダウンカウンタ２２がオーバーフ
ローした時に発生する）にはこの論理状態”Ｈ”は、反
転入力側Ｔ３に同期されているＤ−フリップフロップ４
８を介して出力では分周期３３全リツセツトする。
る場合（これはアップダウンカウンタ２２がオーバーフ
ローした時に発生する）にはこの論理状態”Ｈ”は、反
転入力側Ｔ３に同期されているＤ−フリップフロップ４
８を介して出力では分周期３３全リツセツトする。
１９−２ ｋＨｚの周波数のクロック信号Ｔ２を再同期
するために分周器３３は任意のデータ側縁によりクリア
される。このクリア動作の後でクロック信号Ｔ２のパル
ス休止期間が発生し引紐いてパルス休止期間からパルス
への９行が発生する。このクリア動作は時間的に１８期
の約−だけ、このクリア動作を発生するデータ側縁から
離れている。初期値をセットするのは、２重標本化を発
生するおそハのある再同期の際に早期に計数値“９”に
到達して早期に再同期することができ乙ようにするため
である。
するために分周器３３は任意のデータ側縁によりクリア
される。このクリア動作の後でクロック信号Ｔ２のパル
ス休止期間が発生し引紐いてパルス休止期間からパルス
への９行が発生する。このクリア動作は時間的に１８期
の約−だけ、このクリア動作を発生するデータ側縁から
離れている。初期値をセットするのは、２重標本化を発
生するおそハのある再同期の際に早期に計数値“９”に
到達して早期に再同期することができ乙ようにするため
である。
第６図は受信側における、本発明の方法を実施する別の
１つの装置を示す。この装置は、第４ｂ図の実施例に比
して追加的に切換スイッチ５０と抵抗５１とスイッチ５
２とコンデンサ５４とを備えている。
１つの装置を示す。この装置は、第４ｂ図の実施例に比
して追加的に切換スイッチ５０と抵抗５１とスイッチ５
２とコンデンサ５４とを備えている。
こｎらの付加的構成素子によ、！１） ４．８ ｋｂｉ
ｔ／ｓふ・よびこｎよυ小さいビット伝送速度のディジ
タル信号ＤＳ３に対するエラー補正を行なうことができ
る。エラー補正の際に、時分割多重信号で６４ ｋｂｉ
ｔ ／ ｓ−データ流を伝送する際に歪めら汎そして偶
然に標本化時点に位懺するビットエラーＢＰが、低いビ
ット伝送速度のディジタル信号ＤＳ３の全ビットを歪ま
せることはない。何故ならばコンデンサ５４がディジタ
ル信号Ｄｓ３により充電または放電されるからでちる。
ｔ／ｓふ・よびこｎよυ小さいビット伝送速度のディジ
タル信号ＤＳ３に対するエラー補正を行なうことができ
る。エラー補正の際に、時分割多重信号で６４ ｋｂｉ
ｔ ／ ｓ−データ流を伝送する際に歪めら汎そして偶
然に標本化時点に位懺するビットエラーＢＰが、低いビ
ット伝送速度のディジタル信号ＤＳ３の全ビットを歪ま
せることはない。何故ならばコンデンサ５４がディジタ
ル信号Ｄｓ３により充電または放電されるからでちる。
このコンデンサ５４は集積構成素子であるのでディジタ
ル信号ＤＳ３の多くのパルスが常に標本化時点における
その充電を制御する。
ル信号ＤＳ３の多くのパルスが常に標本化時点における
その充電を制御する。
エラー補正のために、ウィンドウの許容標本化価域は短
縮される。このために切換スイッチ５０を介して、シフ
トレジスタ１７の出力側４９から、出力側２０からのデ
ィジタル信号に比して遅延されているディジタル温浸が
排他的ＮＯＲゲート２１に供給される。
縮される。このために切換スイッチ５０を介して、シフ
トレジスタ１７の出力側４９から、出力側２０からのデ
ィジタル信号に比して遅延されているディジタル温浸が
排他的ＮＯＲゲート２１に供給される。
第７図はディジタル信号ＤＳ３と、変化さ几たパルスＰ
と、この場合には５．３ ｋＨｚの最大許容周波数を有
するクロック信号Ｔ２と、測定点５３におけるコンデン
サ電圧ＵＣとを示す。
と、この場合には５．３ ｋＨｚの最大許容周波数を有
するクロック信号Ｔ２と、測定点５３におけるコンデン
サ電圧ＵＣとを示す。
第１四は第１および第２のディジタル信号の標本化を示
す６９図でちる。第２図は禁止位相位冑を示す：親図で
ある。第３図は、禁止位相位傭全オーバラップして阻止
するパルスの形成を示す臓図である。第４ａ図は送信側
における、本発明の方法を実施する装置のブロック回路
図である。第４ｂ図は受信側に分ける、本発明の方法を
実施する第１９装置のプロンク図である。 第５図は、第４図の装置に設けらｎている１つの論理回
路の詳細回路図である。第６図は受信側における、本発
明の方法を実施する第２の装置のブロック回路内である
。第７図は、第６図の装置におけるエラー補正装置に対
するパルス動作を示す［有］図である。 １・・・ディジタル信号ＤＳ１のためのシフトレジスタ
３の入力側、２・・・クロック信号Ｔ１のためのシフト
レジスタ３の入力側、３・・・シフトレジスタ、４・・
・線路束、５・・・シフトレジスタ、６−・・ディジタ
ル信号ＤＳ２のためのシフ；・レジスタ５の出力側、７
・・・チャネル選択信号のためのシフトレジスタ５の入
力側，８・・・クロツク１言号Ｔ乙のためのシフトレジ
スタ５の入力側、９・・・ディジタル信号ＤＳ２のため
のシフトレジスタ１１の入力側、１０・・・クロック信
号Ｔ６のためのシフトレジスタ５の入力側、１１・・・
シフトレジスタ、１２・・・線路束、１３・・・シフ）
Ｌ／ジスタ、１４・・・ディジタル信号ＤＳ２のため
のシフトレジスタ１３の入力側、１５・・・チャネル選
択信号のためのシフトレジスタ１３の入力Ｉ１１． １
６・・・クロック信号Ｔ１のためのシフトレジスタ１３
の入力側、１７・・・シフトレジスタ、１８・・・シフ
トレジスタ１７の第１出力側、１９・・・シフトレジス
タ１７の第２出力側、２０川シフトレジスタ１７の第６
出力側、２１・・・排他的ＮＯＲゲート、２２・・・ア
ップダウンカウンタ、２３・・・論理回路、２４・・・
ディジタル信号ＤＳ３のための論理回路２３の入力側、
２５・・・ディジタル信号ＤＳ５のための論理回路２３
の入力側、２６・・・最大／最小信号のための論理回路
２３の入力側、２７−・・ロード信号のための論理回路
２３の出力側］、２８・・イネーブル信号のための論理
回路２３の出力側、２９・・・クリア信号のための論理
回路２３の出力９１１１，３０・・・Ｄ−フリップフロ
ップ、３１・・・Ｄ−フリップフロップ、３２・・・デ
ィジタル信号ＤＳ３のための出力側、３３・−・分周器
、３４・・・分周器、３５・・・クロック信号Ｔ２のた
めの出力側、３６−・・切換スイッチ、３Ｔ・・・分周
器、３８・・・分周器、３９・・・クロック信号Ｔ３の
ための分周器３８の久方側、４０・・・ＡＮＤゲート、
４１・・・インバータ、４２−・・ＡＮＤケゞ−ト、４
３゜４４．４５・・Ｄ−フリップフロップ、４６・・・
排他的ＯＲケ９−ト、 ４７・・ ｐ、ＮＤ）ｆ′−）
、４８・・・Ｄ−フリップフロップ、４９・・・シフト
レジスタ１７の第４出力倶］、５０・・・切換スイッチ
、５１・・・抵抗、５２・・・スイッチ、５３・・・測
定点、５４・・コンデンサ、ＢＰ・・・ピッ）エラー、
Ｄｓ１＋ＤＳ２．ＤＳ３．ＤＳ４．ＤＳ５・・・ディジ
タル信号、Ｈ・・・論理状態”ハイ”、Ｌ・・・論理状
態“ロー”、Ｐ・・・禁止位相頭載をカバーするパルス
ヲ有するパルス、ＴＩ、Ｔ２・・・クロック信号、Ｔ２
ａ−Ｔ２ｃ・・・異なる位相位置の第２クロツク信号、
Ｔ３・・・第３クロツク信号、Ｕｃ・・・コンデンサ電
圧、ＶＢ・・・禁止位相頭載。 ＩＧ Ｉ ＩＧ２ ＩＧ ３ ｌ０７ ＲＦ ４１−インバータ ４３．４４，４５．４８ つ〜フ・ｊノアフロア′プ４
６ シ月也昨つ３ケ９−、・ Ｉ０６ 手続桶′正書（自発） 昭和６２年１り月／♂日
す６９図でちる。第２図は禁止位相位冑を示す：親図で
ある。第３図は、禁止位相位傭全オーバラップして阻止
するパルスの形成を示す臓図である。第４ａ図は送信側
における、本発明の方法を実施する装置のブロック回路
図である。第４ｂ図は受信側に分ける、本発明の方法を
実施する第１９装置のプロンク図である。 第５図は、第４図の装置に設けらｎている１つの論理回
路の詳細回路図である。第６図は受信側における、本発
明の方法を実施する第２の装置のブロック回路内である
。第７図は、第６図の装置におけるエラー補正装置に対
するパルス動作を示す［有］図である。 １・・・ディジタル信号ＤＳ１のためのシフトレジスタ
３の入力側、２・・・クロック信号Ｔ１のためのシフト
レジスタ３の入力側、３・・・シフトレジスタ、４・・
・線路束、５・・・シフトレジスタ、６−・・ディジタ
ル信号ＤＳ２のためのシフ；・レジスタ５の出力側、７
・・・チャネル選択信号のためのシフトレジスタ５の入
力側，８・・・クロツク１言号Ｔ乙のためのシフトレジ
スタ５の入力側、９・・・ディジタル信号ＤＳ２のため
のシフトレジスタ１１の入力側、１０・・・クロック信
号Ｔ６のためのシフトレジスタ５の入力側、１１・・・
シフトレジスタ、１２・・・線路束、１３・・・シフ）
Ｌ／ジスタ、１４・・・ディジタル信号ＤＳ２のため
のシフトレジスタ１３の入力側、１５・・・チャネル選
択信号のためのシフトレジスタ１３の入力Ｉ１１． １
６・・・クロック信号Ｔ１のためのシフトレジスタ１３
の入力側、１７・・・シフトレジスタ、１８・・・シフ
トレジスタ１７の第１出力側、１９・・・シフトレジス
タ１７の第２出力側、２０川シフトレジスタ１７の第６
出力側、２１・・・排他的ＮＯＲゲート、２２・・・ア
ップダウンカウンタ、２３・・・論理回路、２４・・・
ディジタル信号ＤＳ３のための論理回路２３の入力側、
２５・・・ディジタル信号ＤＳ５のための論理回路２３
の入力側、２６・・・最大／最小信号のための論理回路
２３の入力側、２７−・・ロード信号のための論理回路
２３の出力側］、２８・・イネーブル信号のための論理
回路２３の出力側、２９・・・クリア信号のための論理
回路２３の出力９１１１，３０・・・Ｄ−フリップフロ
ップ、３１・・・Ｄ−フリップフロップ、３２・・・デ
ィジタル信号ＤＳ３のための出力側、３３・−・分周器
、３４・・・分周器、３５・・・クロック信号Ｔ２のた
めの出力側、３６−・・切換スイッチ、３Ｔ・・・分周
器、３８・・・分周器、３９・・・クロック信号Ｔ３の
ための分周器３８の久方側、４０・・・ＡＮＤゲート、
４１・・・インバータ、４２−・・ＡＮＤケゞ−ト、４
３゜４４．４５・・Ｄ−フリップフロップ、４６・・・
排他的ＯＲケ９−ト、 ４７・・ ｐ、ＮＤ）ｆ′−）
、４８・・・Ｄ−フリップフロップ、４９・・・シフト
レジスタ１７の第４出力倶］、５０・・・切換スイッチ
、５１・・・抵抗、５２・・・スイッチ、５３・・・測
定点、５４・・コンデンサ、ＢＰ・・・ピッ）エラー、
Ｄｓ１＋ＤＳ２．ＤＳ３．ＤＳ４．ＤＳ５・・・ディジ
タル信号、Ｈ・・・論理状態”ハイ”、Ｌ・・・論理状
態“ロー”、Ｐ・・・禁止位相頭載をカバーするパルス
ヲ有するパルス、ＴＩ、Ｔ２・・・クロック信号、Ｔ２
ａ−Ｔ２ｃ・・・異なる位相位置の第２クロツク信号、
Ｔ３・・・第３クロツク信号、Ｕｃ・・・コンデンサ電
圧、ＶＢ・・・禁止位相頭載。 ＩＧ Ｉ ＩＧ２ ＩＧ ３ ｌ０７ ＲＦ ４１−インバータ ４３．４４，４５．４８ つ〜フ・ｊノアフロア′プ４
６ シ月也昨つ３ケ９−、・ Ｉ０６ 手続桶′正書（自発） 昭和６２年１り月／♂日
Claims (1)
- 【特許請求の範囲】 １、時分割多重信号のパルスフレームのタイムスロット
での第１のデイジタル信号（ＤＳ１）の伝送方法であっ
て、 前記タイムスロットでの伝送のために、前 記第１のデイジタル信号（ＤＳ１）のビット伝送速度よ
り高いビット伝送速度が使用される 時分割多重信号のパルスフレームのタイム スロットでの第１のデイジタル信号（ＤＳ１）の伝送方
法において、 前記第１のデイジタル信号（ＤＳ１）は送 信側において、前記タイムスロットに割当 てられているクロック信号（Ｔ１）により過標本化され 前記過標本化により得られる第２のデイジ タル信号（ＤＳ２）が時分割多重信号で伝送され 受信側において、デマルチプレクスした後 に第２のデイジタル信号（ＤＳ２）を、前記第２のデイ
ジタル信号（ＤＳ２）のビット伝送速度に対応する第２
のクロック信号（Ｔ２）により、禁止位相位置（ＶＢ）
を除いて標本化することにより２重標本化を防止するこ
とを特徴とする 時分割多重信号のパルスフレームのタイム スロットでの第１のデイジタル信号（ＤＳ１）の伝送方
法。 ２、禁止位相位置領域（ＶＢ）をパルスによりオーバラ
ツプして阻止するパルス（Ｐ）を形成するために第２の
デイジタル信号（ＤＳ２）を第１のクロック信号（Ｔ１
）の１つの周期だけ遅延し第３のデイジタル信号（ＤＳ
３）として引続いて処理し第２のデイジタル信号（ＤＳ
２）を前記第１のクロック信号（Ｔ１）の２つの周期だ
け遅延して第４のデイジタル信号（ＤＳ４）を形成し前
記第２の信号 （ＤＳ２）および前記第４の信号（ＤＳ４）を排他的Ｏ
Ｒ結合するようにした 特許請求の範囲第１項記載の時分割多重信 号のパルスフレームのタイムスロットでの第１のデイジ
タル信号（ＤＳ１）の伝送方法。 ３、第２のクロック信号（Ｔ２）を、時分割多重信号（
ＺＳ）の第３のクロック信号（Ｔ３）から導出するよう
にした 特許請求の範囲第１項記載の時分割多重信 号のパルスフレームのタイムスロットでの第１のデイジ
タル信号（ＤＳ１）の伝送方法。 ４、第１のデイジタル信号（ＤＳ１）に対して０．６ｋ
ｂｉｔ／ｓと１９．２ｋｂｉｔ／ｓとの間のビット伝送
速度を選定し第１のクロック信号 （Ｔ１）に対して６４ｋＨｚの周波数を選定した特許請
求の範囲第１項ないし第３項のうちのいずれか１項に記
載の時分割多重信号のパルスフレームのタイムスロット
での第１のデイジタル信号（ＤＳ１）の伝送方法。 ５、第２のクロック信号（Ｔ２）を時分割多重信号の２
０４８ｋＨｚ−クロック信号（Ｔ３ａ）から、３／４と
乗算し（１５３６ｋＨｚ）引続いて２＾ｎ（ｎ＝７、８
、９、１０、１１）により除算して（０．７５ｋＨｚ、
１．５ｋＨｚ、３ｋＨｚ、６ｋＨｚ、１２ｋＨｚ）導出
した特許請求の範囲第３項または第４項記載の時分割多
重信号のパルスフレームのタイムスロットでの第１のデ
イジタル信号（ＤＳ１）の伝送方法。 ６、第２のクロック信号（Ｔ２）を時分割多重信号の２
０４８ｋＨｚ−クロック信号（Ｔ３ａ）から、３／４と
乗算し（１５３６ｋＨｚ）引続いて５により除算し（３
０７．２ｋＨｚ）最後に２＾ｎｎ＝４、５、６、７、８
、９）により除算して（０．６ｋＨｚ、１．２ｋＨｚ、
２．４ｋＨｚ、４．８ｋＨｚ、９．６ｋＨｚ、１９．２
ｋＨｚ）導出した特許請求の範囲第３項または第４項記
載の時分割多重信号のパルスフレームのタイムスロット
での第１のデイジタル信号（ＤＳ１）の伝送方法。 ７、決められている数の禁止位相位置領域 （ＶＢ）に位置する標本化時点において再同期を行なう
ようにした特許請求の範囲第１項ないし第６項のうちの
いずれか１項に記載の時分割多重信号のパルスフレーム
のタイムスロットでの第１のデイジタル信号（ＤＳ１）
の伝送方法。 ８、第１のクロック信号（Ｔ１）を有する第１のデイジ
タル信号（ＤＳ１）を直列／並列変換する第１のシフト
レジスタ（３）を設け引続いて第３のクロック信号（Ｔ
３）を有する第２のデイジタル信号（ＤＳ２）を並列／
直列変換する第２のシフトレジスタ（５）を、時分割多
重信号のイネーブルのチャネルに設けたことを特徴とす
る時分割多重信号のパルスフレームのタイムスロットで
の第１のデイジタル信号（ＤＳ１）の伝送方法を実施す
る送信側装置。 ９、第３のクロック信号（Ｔ３）を有する第２のデイジ
タル信号（ＤＳ２）を直列／並列変換する第３のシフト
レジスタ（１１）を設け引続いて第１のクロック信号（
Ｔ１）を有 する第２のデイジタル信号（ＤＳ２）を並列／直列変換
する第４のシフトレジスタ（１３）を、時分割多重信号
（ＺＳ）のイネーブルのチャネルに設け 引続いて第１のクロック信号（Ｔ１）を有 する第２のデイジタル信号（ＤＳ２）を遅延する第５の
シフトレジスタ（１７）を設け 前記第５のシフトレジスタ（１７）は第２ のデイジタル信号（ＤＳ２）のための第１の出力側（１
８）と、第３のデイジタル信号 （ＤＳ３）のための第２の出力側（１９）と、第４のデ
イジタル信号（ＤＳ４）のための第３の出力側（２０）
とを備え 排他的ＮＯＲゲート（２１）を設けその第１の入力側を
前記第５のシフトレジスタ（１７）の第１の出力側（１
８）と、その第２の入力側を第３の出力側（２０）と接
続し アップダウンカウンタ（２２）を設けその 入力側を第１の排他的ＯＲゲート（２１）の出力側と接
続し 論理回路（２３）を設けその第１の入力側 （２４）を第５のシフトレジスタ（１７）の第２の出力
側（１９）と、その第２の入力側（２５）を排他的ＮＯ
Ｒゲート（２１）の出力側と、その第３の入力側（２６
）を前記アップダウンカウンタ（２２）の最大／最小出
力側と、その第１の出力側（２７）を前記アップダウン
カウンタ（２２）のセット（ロード）入力側と、その第
２の出力側（２８）を前記アップダウンカウンタ（２２
）のクロック制御（イネーブル）−入力側と接続し第１
のＤフリップフロップ（３０）を設けそのＤ− 入力側を前記第５のシフトレジスタ（１７）の第２の出
力側（１９）と接続し 第２のＤ−フリップフロップ（３１）を設 けそのＤ−入力側を前記第１のＤ−フロップフロップ（
３０）のＱ−出力側と接続しそのＱ−出力側を第５のデ
イジタル信号（ＤＳ５）のための出力側（３２）として
使用し 出力側に２つの並列に接続されている分周 器（３３、３４）を有するクロック信号発生装置を設け
前記第１の分周器（３３）をその出力側を介して前記第
１のＤ−フリップフロップ（３０）のクロック入力側と
、そのクリア入力側を介して前記論理回路（２３）の第
３の出力側（２９）と接続し、前記第２の分周器（３４
）をその出力側と介して前記第２のＤ−フリップフロッ
プ（３１）のクロック入力側およびクロック出力側（３
５）と接続したことを特徴とする 時分割多重信号のパルスフレームのタイム スロットでの第１のデイジタル信号（ＤＳ１）の伝送方
法を実施する受信側装置。 １０、第１のＡＮＤゲート（４２）を設けその第１の入
力側を論理回路（２３）の第２の入力側（２５）と、そ
の第２の入力側を前記論理接続し 回路（２３）の第３の入力側（２６）と、その出力側（
２８）をアップダウンカウンタ （２２）のクロック制御（イネーブル）−入力側と接続
し インバータ（４１）を設けその入力側を第 １のＡＮＤゲート（４２）の第１の入力側と接続し 第２のＡＮＤゲート（４０）を設けその入力側を前記第
１のＡＮＤゲート（４２）の第２の入力側と、その第２
の入力側を前記インバータ（４１）の出力側と接続し 第３のＤ−フリップフロップ（４３）を設 けそのＤ−入力側を前記第２のＡＮＤ−ゲート（４０）
の出力側と接続しそのクロック入力側に第３のクロック
信号（Ｔ３）を供給し 第４のＤ−フリップフロップ（４４）を設 けそのクロック入力側を前記第３のＤ−フリップフロッ
プ（４３）のＱ−出力側と接続し第５のＤ−フリップフ
ロップ（４５）を設 けそのＤ−入力側（２４）を第５のシフトレジスタ（１
７）の第２の出力側（１９）と接続し、そのクロック入
力側に前記第３のクロック信号（Ｔ３）を供給し 排他的ＯＲゲート（４６）を設けその第１ の入力側を第５のシフトレジスタ（１７）の第２の出力
側（１９）と、その第２の入力側を第５のＤ−フリップ
フロップ（４５）のＱ−出力側と接続し、 第３のＡＮＤゲート（４７）を設けその第１の入力側を
前記第４のＤ−フリップフロップ（４４）のＱ−出力側
と、その第２の入力側を前記排他的ＯＲゲート（４６）
の出力側と接続し、 第６のフリップフロップ（４３）を設けそ のＤ−入力側を前記第３のＡＮＤゲート（４７）の出力
側と接続し、 前記第５のＡＮＤゲート（４７）のクロック入力側に第
３の反転クロック信号（Ｔ３）を供給し、そのＱ−出力
側（２９）を前記第４のＤ−フリップフロップ（４４）
のクリア入力側および、前記論理回路（２３）の第３の
出力側と接続した 特許請求の範囲第９項記載の時分割多重信 号のパルスフレームのタイムスロットでの第１のデイジ
タル信号（ＤＳ１）の伝送方法を実施する受信側装置。 １１、ＲＣ素子を設け 第５のシフトレジスタ（１７）の第２の出 力側（１９）と第１のＤ−フリップフロップ（３０）の
Ｄ−入力側との間に抵抗（５１）を挿入接続し第１のＤ
−フリップフロップ （３０）のＤ−入力側とアースの間に、スイッチ（５２
）とコンデンサ（５３）との直列接続を設け 排他的ＮＯＲゲート（２１）の第２の入力側を切換スイ
ッチ（５０）を介して第５のシフトレジスタ（１７）の
第３の出力側（２０）とではなく別の１つの入力側（４
９）と接続した 特許請求の範囲第９項記載の時分割多重信 号のパルスフレームのタイムスロットでの第１のデイジ
タル信号（ＤＳ１）の伝送方法を実施する受信側装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3643561.9 | 1986-12-19 | ||
| DE3643561 | 1986-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63166330A true JPS63166330A (ja) | 1988-07-09 |
| JPH0371825B2 JPH0371825B2 (ja) | 1991-11-14 |
Family
ID=6316660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288609A Granted JPS63166330A (ja) | 1986-12-19 | 1987-11-17 | 高いビツト伝送速度用に設けられている、時分割多重信号のタイムスロツトでの、低いビツト伝送速度のデイジタル信号の伝送方法および装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US4887261A (ja) |
| EP (1) | EP0274647B1 (ja) |
| JP (1) | JPS63166330A (ja) |
| AT (1) | ATE70929T1 (ja) |
| AU (1) | AU586939B2 (ja) |
| BR (1) | BR8706947A (ja) |
| CA (1) | CA1285339C (ja) |
| DE (1) | DE3775535D1 (ja) |
| ES (1) | ES2028037T3 (ja) |
| GR (1) | GR3003995T3 (ja) |
| NO (1) | NO875275L (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2625054B1 (fr) * | 1987-12-18 | 1990-05-04 | Trt Telecom Radio Electr | Dispositif de transformation de paquets de donnees en un multiplex regulier pour systeme de transmission utilisant le principe d'a.m.r.t. |
| US5477364A (en) * | 1989-07-21 | 1995-12-19 | British Telecommunications Public Limited Company | Data transmission on optical networks |
| DE19507170A1 (de) * | 1995-03-02 | 1996-09-12 | Bosch Gmbh Robert | Verfahren zum Übertragen von digitalen Nutzdaten |
| GB9714215D0 (en) * | 1997-07-04 | 1997-09-10 | Amp Italia | Data transmission method |
| US6845274B2 (en) * | 2001-01-24 | 2005-01-18 | Koninklijke Philips Electronics N.V. | Communication port control module for lighting systems |
| DE10128396B4 (de) * | 2001-06-12 | 2005-02-24 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zum Übertragen von Daten von ein mit einem ersten Takt betriebenes System an ein mit einem zweiten Takt betriebenes System |
| RU2396721C1 (ru) * | 2009-01-11 | 2010-08-10 | Открытое акционерное общество "Концерн "Созвездие" | Стартстопная система связи |
| RU2396722C1 (ru) * | 2009-04-01 | 2010-08-10 | Открытое акционерное общество "Концерн "Созвездие" | Стартстопная система связи |
| KR101193329B1 (ko) | 2012-01-30 | 2012-10-19 | (주)미래시스템 | 다중채널 실시간 전기적인 신호를 전송하는 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1486795A (ja) * | 1965-07-16 | 1967-10-05 | ||
| DE1462579B2 (de) * | 1966-10-11 | 1977-03-03 | Fujitsu Ltd., Kawasaki, Kanagawa (Japan) | Sendeseitige schaltung zur zusammenfassung und empfangsseitige schaltung zur auftrennung eines zeitmultiplexsignals |
| US3548309A (en) * | 1967-09-14 | 1970-12-15 | Bell Telephone Labor Inc | Data rate converter |
| DE2521731C2 (de) * | 1975-05-15 | 1979-12-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren und Anordnung zur sendeseitigen asynchronen Übernahme, Übertragung und empfangsseitigen Übergabe digitaler Signale |
| US4053708A (en) * | 1976-06-17 | 1977-10-11 | Bell Telephone Laboratories, Incorporated | Asynchronous sample pulse generator |
| US4230911A (en) * | 1978-08-28 | 1980-10-28 | International Telephone And Telegraph Corporation | Carrier terminal unit |
| JPS5913443A (ja) * | 1982-07-14 | 1984-01-24 | Fuji Xerox Co Ltd | 非同期接続装置 |
| DE3327380A1 (de) * | 1983-07-29 | 1985-02-07 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur bitraten-tranformation von digitalsignalen |
-
1987
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