DE2521731C2 - Verfahren und Anordnung zur sendeseitigen asynchronen Übernahme, Übertragung und empfangsseitigen Übergabe digitaler Signale - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren zur

ίο sendeseitigen asynchronen Übernahme, Übertragung und empfangsseitigen Übergabe digitaler Signale, bei dem an der Sendeseite die bitparallel eintreffenden Signale zusammen mit einer Synchronisierinformation parallel in ein Senderegister gelangen und von dort bitseriell ausgesendet werden und bei dem auf der Empfangsseite die bitseriell ankommenden Signale in ein Empfangsregister gelangen und über ein Ausgaberegister bitparallel auf ein Datenausgabegerät übergeben werden.

Zur Übertragung von Daten ist es bekannt, unter Einschaltung von Schieberegistern an der Sende- und der Empfangsstelle einer Datenübertragungsstrecke die in paralleler Form angebotenen Daten vor ihrer Übertragung in eine serielle Form umzuwandeln und sie an der Empfangsstelle wieder in die parallele Fom umzusetzen. Eine solche Anordnung ist z. B. in der DE-OS 17 62 236 beschrieben. Allerdings ist es damit nicht möglich. Daten, die in beliebiger Folge und mit einer vom Takt der nachfolgenden Übertragungsstrckke abweichenden Taktfrequenz eintreffen in einer Weise zu erfassen und abzutasten, die ein sicheres und einfaches Erkennen der sendeseitigen Parallelabtastung auf der Empfangsseile gewährleistet.
. Nun tritt aber gerade in der Datenübertragungsicchnik häufig das Problem auf, an den Schnittstellen von Datcnsystemcn oder Datennetzen mit unterschiedlichen Taktbedingungen die Datensignal asynchron abzutasten, zu übernehmen und sie mit dem Takt des anderen Übertragungssystems wciterzu.senden. In solchcn Fällen besteht zwischen den verschiedenen Datcnübcrtragungsstrccken oder Datennetzen kein Taktsynchronismus. Zur Lösung dieses Problems ist bisher das sogenannte Stuffing-Verfahrcn angegeben worden. Dabei sind zur Signalisierung bestimmte

Zeitplätze im Übertragungssystem vorgesehen. Zur Signalübernahme auf der Empfangsscitc wird ein Phasenvergleichswcrl signalisiert, der auf der Sendcseiic gebildet werden muß. Diese Maßnahmen sind in manchen Fällen zu aufwendig.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Übernahme digitaler Signale an den Schnittstellen unterschiedlich takticrler Datensysteme oder Datennetze zu schaffen, das innerhalb weiter Grenzen Taktunabhängigkeit gewährleistet.

Gemäß der Erfindung wird das dadurch erreicht, daß in einer sendeseitigen Eingabcslcucrung, abhängig von einer Startinformation zur bitparallelen Übernahme von jeweils n-Signalen eines Datenbytes und jeweils 5-Signalen der Synchronisierinformation in das Senderegister ein sendeseitiger Abtastimpuls, zur bilscriellen Aussendung nach Ablauf einer einstellbaren Verzögerungszeit ein (n+s+\) Taktimpulse umfassender Abtastzyklus mit einer gegenüber der Bytetaktfrequenz größeren Taktfrequenz und nach Aussendung ein Rückstellimpuls für alle Stufen des Sencleregisters gebildet wird, daß in einer empfangsseitigen Ausgabesteuerung abhängig von der Startinformation /ur bitseriellen Aufnahme in das Empfangsregister ein

(ni-s+\) Taktimpulse umfassender Übernahmezyklus und zur bitparallelen Übergabe eines Datenbytes in das Ausgaberegister ein Übernahmeimpuls gebildet wird.

Das erfindungsgemäße Verfahren zur taktmäöigen Steuerung einer asynchronen Parallelabtastung sieht s demnach vor, daß zur Abtastung asynchron eingehender Signale in äquidistanten Zeitintervallen, die kleiner als die Zeitdauer eines Datenbytes sind, Abtastvorgänge ausgelöst werden. Diese werden dann vom Empfänger erkannt und zur Rekonstruktion des Zeitrasters verwendet. Im Gegensatz zu den bekannten Stuffing-Verfahren werden keine festen Zeitplätze im Übertragungssystem zur Signalisierung verwendet. Auf der Sendeseite beruht die Signalübernahme nicht auf der Ermittlung und Signalisierung eines Phasenvergleichswertes von der Schnittstelle der asynchronen Systeme aus zum Empfänger.

Eine vorteilhafte Anordnung zur Durchführung des Verfahrens ist dadurch gekennzeichnet, daß das Senderegister in der Sendestelle sowie d'is Empfangsregister und das Ausgaberegister in der Empfangsstelle jeweils ein (Vj+i^stufiges Schieberegister ist, daß die sendeseitige Eingabesteuerung ein erstes durch das Startkriterium ansteuerbarcs Verzögerungsregister enthält, über dessen Ausgang eine Kippstufe zur Erzeugung des die Übernahme in das Senderegister steuernden sendeseitigen Abtastimpulses gesetzt wird und ein zweites Vcrzögerungsregister ansteuerbar ist, über dessen einen Ausgang zur Durchführung der sendeseitigen Abtastung ein sendcseitigcr Abtastzyklus gestarlct und über dessen anderen Ausgang beendet und ein Rücksetzimpuls für das Senderegister abgegeben wird und daß die empfangsseitige Ausgabesteuerung ein drittes Verzögerungsregister enthält, das durch das Startkriterium anstcucrbar und mit dem Überlragungstakt fortschaltbar ist.

Die Erfindung wird im folgenden anhand der Zeichnungen erläutert. Dort zeigen

Fig. 1 in Form eines Blockschaltbildes den modularen Aufbau eines Ausführungsbeispieles zur Durchführung der Erfindung:

Fig.2 das Senderegister und die sendeseitige Eingabestcucrung;

Fig.3 das Empfangs- und das Übernahmeregisicr sowie die empfangsseitige Ausgabesteuorung; _4J

Fig.4. 5 und 6 einige Beispiele für den Einsatz, des erfindungsgcmäßen Verfahrens,

Anhand des in Fig. I dargestellten Blockschaltbildes wird die prinzipielle Wirkungsweise der Erfindung erläutert. Das dort dargestellte Ausführungsbeispiel zeigt die auf beiden Seiten einer Übertragungsslrecke angeordneten Sende- und Empfangsstcllcn PAs und PAc. Die Sendcstcllc PAs enthält eine Datencingabceinheit DE, ein Senrlcregister SR und eine Eingabesteuerung ES mit einem Taktgeber TG. Über die Datcncingabeeinheit DE werden die auf ankommenden r-Bits des Datensignals sowie die im Beispiel s= I Bit umfassende Synchronisierinfofmation bitparallel im Bytetakt Tp an den Eingang des Senderegisters SR gegeben. Die Synchronisierinformation wird in Form eines Startkritcriums ST in der Eingabesteuerung ES bewerfet. Dort wird zum nächstmöglichen Zeitpunkt im Sendc/eitraster TO der erste sendeseitige Abtastimpuls SA 1 erzeugt, der im Senderegister SR die Übernahme des Datensignals und '!er Starlinformation steuert. Mit einer einstellbaren Verzögerung, die im Beispiel die Zeitdauer eines Zcilschnttcs im Sendezeitraster TO umfaßt, wird als Abtastzykius eine Impulsgruppe (Sendeburst) SA2 gebildet, mit der der Inhalt des Senderegisters SR im Takt des Sendezeitrasters TO seriell ausgelesen und auf die Übertragungsstrecke ÜB gesendet wird. Am Ende des sendeseitigen Abtastzyklus SA 2 wird ein Rücksetzimpuls R abgegeben, der die einzelnen Stufen des Senderegisters SR wieder in die Ausgangslage zurücksetzt.

Die über die Übertragungsstrecke ÜB zur Empfangsstelle Em übertragenen Bits des Datensignals und der Startinformation stehen dort zur Einspeicherung in das Empfangsregister ER zur Verfügung. An der Empfangsstelle PAe ist weiterhin eine Ausgabesteuerung AS mit einem Taktgeber TG, ein Übernahmeregister RG und eine Datenausgabeeinrichtung DA vorhanden. Durch Bewertung der Startinformation in der Ausgabesteuerung AS wird dort ein empfangsseitiger Übernahmezyklus EA 1 ausgelöst, unter dessen Steuerung die in Serie ankommenden Bits des Datensignals und der Startinformation des empfangenen Bytes in die einzelnen Stufen des Empfangsregisters ER übernomn^.i werden. Am Ende des empfangsseitigen Übernahmer-ykius EA I wird sowohl ein Rücksetzimpuls für die Stufen des Empfangsregisters als auch ein Übernahmcimpuls EA 2 gebildet. Dieser löst die Übernahme der im Empfangsregister ER enthaltenen Daten- und Startbits in das Übernahmeregister RG aus. Von dort stehen die Daten in Paralleldarstellung der Datenausgabeeinrichtung DA zur Verfugung.

Die Abtastung der Signale auf der Sendeseite, also an der den Datenzubringerleitungen zugeordneten Schnittstelle erfolgt gleichzeitig parallel und ohne nennenswerte Zeitverzögerung, wenn die Taktfrequenz des sendeseitigen Abtastzyklus größer ist als ein Bruchteil der Bytetaktfrequenz(T_o< Tp/fn+s+ I)).

Zur Durchführung der Erfindung wird an der sendescitigen Schnittstelle die in Fig.2 dargestellte Anordnung vorgeschlagen, in der das Senderegister SR aus einem ^n+s^-stufigen Schieberegister besteht. Die einzelnen Bits des von der Dateneingabeeinheit DE ankommenden Dalenbytes werden über vorgeschaltete Gatter Gs. Gs 1 bis Gsn unter Steuerung des sendeseitigen Abtasttaktes A4 1 parallel in die einzelnen Stufen KS, KS1 bis KSn des Schieberegisters übernommen. Die Ausspeicherung und die Aussendung aus dem Senderegister geschieht seriell mit den Taktimpulsen des sendeseitigen Abtastzyklus SA 2. Nach Aussendung der im Senderegistcr enthaltenen Bits wird über den Rückstellimpuls R das Senderegister wieder in die Ausgangslage zurückgestellt.

Der sendeseitige Abtastimpuls SA 1, die Taktimpulse des sendeseitigen Abtastzyklus SA 1 sowie der Rücksetzimpuls R werden in der Eingabesteuerung ES erzeugt. Dort ist ein erstes Verzögerungsregistcr Vi vorhanden, in das beim Eintreffen des von der Startinformalion abgleiteten Kriteriums 57 über eine vorgeschaltete Kippstufe K 1 eine Markierinformation eingeschrieben wird. Das Verzögerungsregisler VI wird über die Takte To des Taktgebers TG fortgeschaltet. Nach Ablauf einer vorgegebenen Verzögerungszeit wird über den Ausgang 2 des Verzögerungsregisters VI eine zweite Kippstufe K 2 gesetzt, über deren Ausgang und nachgeschaltete Gatter GI. C2 der sendeseitige Abtastimpuls SA 1 abgegeben wird. Gleichzeitig wird damit auch ein zweites Verzögerungsregister V2 gesetzt, das ebenfalls mit den Takten TO des Taktgebers TG fortgeschaltet wird. Dieses /weite Verzögerungsregister umfaßt (n + s+ 1) Stufen, wobei im Ausführungsbeispiel über den Ausgang der zweiten Stufe sowie über

eine nachgeschaltete Steuerschaltung 51 die scndeseitige Ausgabe gestartet und über den Ausgang der letzten Stufe des zweiten Verzögerungsregisters V2 beendet wird. Die damit gebildete Scndeimpulsgruppe umfaßt somit (n + s) Taktimpulse, mit denen das Senderegister SR ausgelesen und die in den einzelnen Stufen gespeicherten Bits auf die Übertragungsleitung ÜB gesendet werden. Der Rücksetzimpuls R wird mit Erreichen der letzten Stufe des zweiten Verzögerungsregisters V2 abgegeben und /um Senderegister übertragen.

Die Einstellbarkeit für die Erzeugung des sendcseiligcn Abtastimpulses SA 1 und für die Erzeugung des den Ausgabevorgang steuernden scndcseitigcn Abtasizyklus SA 2 ermöglicht es, einen Sicherheitsabstand festzulegen, der mindestens der Ansprechzeit der verwendeten Logik entspricht. Die maximale Zeitunsicherhcit ist durch die Dauer eines Zeiischriites TO des vom Taktgeber TG abgegebenen Taktes bestimmt. Die vom Taktgeber TO abgegebenen Taklimpulse enisprechen in ihrer Taktfrequenz dem für die Übertragung erforderlichen Übertragungstakt. Um sicherzustellen, daß die auf den Zubringerdatenlcilungen gleich/eilig parallel eintreffenden (n+s) Bits ohne nennenswerte Zeitverzögerung abgciaslei werden, ist die Takifrequen/ To für die Abtastung größer als die Bvlelaktfrequenz fp.

Ein Aiisfiihrungsbeispiel für die Anordnung auf der Empfangsscite zeigt F-" i g. 3. Die über die Übertragungsstrecke ÜB bitscriell ankommenden Bits des Datensi- gnals und der Slariinformaiion stehen zur Eingabe in das Empfangsrcgislcr IiR. das durch ein (11 + A>stufiges Schieberegister realisiert ist. zur Verfügung. Die Einspeicherung in das Empfangsregister IiR geschieht linier Steuerung des empfangsseitigcn Übernahme/v - kins IiA I. Zur Weitergabc an die Datenausgabeeinrich-Uing DA ist das Ausgaberegister AR vorhanden, dessen Stufen mit dem Übernahmeimpuls IiA 2 gesteuert werden. Zur Erzeugung des cmpfangsseiiigcn Übernahmezyklus HA i und des Übcrnahmcinipulses IiA 2 i>η·hält <li.-> AiiccT:iho<.iiMi/-rinuT Λ ί /wi-i KinnstuiVn Κ λ und K 4. zwei Schaltcinrichtiingcn S2 und S 3. ein Verzögcrungsrcgistcr Vi mit (n + s+\) Stufen sowie die Gatter C7 4 und C 5. Die Abgabe des cmpfangsseitigcn Übcrnahinezyklus IiA I wird durch Bewerien der .Startinformation eingeleitet. Da/u werden durch das Kriterium STdic Kippstufen K 3 und K 4 gesct/l. Über den Ausgang der Kippstufe K 3 wird ein Signal Cl. an das Vcr/.ögcrungsregistcr V3 abgegeben, wodurch sichergestellt ist. daß sich alle Stufen des Verzögerungsregister V3 in einer definierten Ausgangstage befinden. Über den Ausgang der Kippstufe K 4 wird dann das Verzögerungsregister V3 angesteuert und gleichzeitig über die Schalteinrichtung 52 der Start des empfangsseitigcn Übernahmezyklus EA 1 eingeleitet. Nunmehr werden im Rhythmus des Übertragungstaktes TO die über die Übertragungsstrecke ÜB eintreffenden Datenbits in die einzelnen Stufen Ke des Empfangsregisters ER übernommen. Über den Ausgang der (n+s)-ien Stufe des Verzögerungsregisters V3 sowie über die Schalteinrichtung 52 wird der empfangsseitige Übernahmezyklus EA 1 beendet. Über den letzten Ausgang des Verzögerungsregisters V3 wird nunmehr der Übernahmeimpuls EA 2 abgegeben, mit dem die Informationen aus dem Empfangsregisier HR parallel in das Ausgaberegister AR übernommen werden. Gleichzeilig wird damit über die Schalteinrichtung 53 die Kippstufe K 3 wieder in die Lage versetzt, in der sie das eine neu ankommende Startinformation kennzeichnende Kriterium ST bewerten kann. In hier nicht dargestellter Weise wird nach Übernahme der Bils des Datensignals und der Startinformation in das Ausgaberegister AR das Empfangsregister ER jeweils wieder in eine definierte I.agc gebracht, d. h. die einzelnen Stufen des F.mpfangsrcgisters werden auf logisch 0 gesetzt.

Das beschriebene Verfahren zur asynchron gesteuerten Abtastung digitaler Signale kann stets dann mil Vorteil eingesetzt werden, wenn die ßytctaktfrcqucn/. mit der Daten auf der Seridcseile eintreffen, nicht bekannt ist. In diesen TaIIe ist die Signalabtastung dann verlustfrei, wenn die Abiastfrequen/ fo/(n + s+ \) des sendeseitigen Abiasi/.ykius SΛ 2 jMüi.ici lsi «1% die Byleiaklfreqiienz fp. mit der tlt· ■ Daten an der Sendestelle eintreffen. Auf der Übertragungsslrecke können dabei größere Belegungspausen auftreten, wobei jedoch das feste Zeitraster des Abtast- und Übertragungstakies 7Ounbccinflußt bleibt.

Das Verfahren kann auch für hintereinander geschaltete lakiunabhiingige Teilsysteme angeweiidei werden. Weiterhin ist das Verfahren auch nicht auf S>steine beschn.iikt. in denen von den Datcncmgabccinrichlungen die Daten byteparallel abgegeben b/u. an die I).ilen bylcparallel weitergegeben werden. In I'ig. 4 ist eine aus hintereinander geschalteten Teilsystemen bestehende Anordnung ge/eigi. in der /wischen derDateneingabeeinrichiung DlH und der .Sendestelle /MaI bzw. zwischen der Empfangsstelle /Ml¹ 2 und der Datenausgabeeinrichtung DIi2 Serien-Parallelumset/er .SVi bzw. Parallel-Serienumset/er /'.SV /wischengeschaltci sind.

Oiis Vorführen kann auch in PCM-MultiplcMihertragungssy steinen eingesetzt werden. Ein Beispiel dafür zeigt Tig. ■>. bei dem die D ltenendstelle DIi I über die Sendestelle /Ma an einen Eingang der Multiplexeinriih iiuu» Λ/ und die Daienendsielle DIi2 über eine F.nipfangsslelle /Mi'an einen Ausgang der Demultiplevcinrichtung D eines PC"M-Uh».-riragungss\ stems iinge schlossen sind. Die Datcnendsiellen DIi \ und DH2 können unter Umständen auch in größerer Entfernung von der Muliiplexeinrichliing des Ubcrtragungssv stems angeordnet sein. Ein Beispiel dafür zeigt 1 i g. b. wo die Datenendeinrichtungen DIi I und DHn jeweils über Anschlußleitungen an die Multiplcxsendcstclle Λ/ angeschlossen sind, während die Datenciideinri.-llung DH.2 an der Multiplevsendestelle direkt angeordnet isl. Im Beispiel ist vor der Sendstelle PAs I ein Serien-Parallelumsetzer SPU geschaltet. Der Anschluß der Datenendeinrichtung DEn erfolgt über ein weiteres Teilsystem, das beidseitig mit einer erfindungsgemäßen Sende- und Empfangsstelle PAsn und PAcn abgeschlossen ist.

Für den Fall, daß die Synchronisierinformation mehr als 1 Bit umfaßt (s>l). kann die freiwerdende Übertragungskapazität zur weiteren Herabsetzung der Zeichenverzerrungen oder zur Fehlersicherung beispielsweise Übertragung der Zeitlage der Startinformation, also zur Sicherung der Synchronisierinformation verwendet werden.

Hierzu 4 Blatt Zeichnungen

Claims (5)

1. Patentansprüche;

   ^ 1, Verfahren zur sendeseitigen asynchronen Übernahme, Übertragung und empfangsseitigen Übergabe digitaler Signale, bei dem an der Sendeseite die bitparallel eintreffenden Signale zusammen mit einer Synchronisierinformation parallel in ein Senderegister gelangen und von dort bitseriell ausgesendet werden und bei dem auf der Empfangsseitc die bitseriell ankommenden Signale in ein Empfangsregistcr gelangen und über ein Ausgaberegister bitparallel auf ein Datenausgabegerät übergeben werden, dadurch gekennzeichnet, daß in einer sendeseitigen Eingabesteuerung (ES), abhängig von einer Startinformation (577 ^zur bitparallclcn Übernahme von jeweils /7-Signalen eines Datenbytes und jeweils s-Signalen der Synchronisierinformation in das Senderegister (SR) ein sesKfcseitiger Abtastimpuls (SA t), zur bitseriellen Aussendung nach Ablauf einer einstellbaren Verzögerungszeit ein (n+s+\) Taktimpuls umfassenden Abtastzyklus (SA 2) mit einer gegenüber der Bytetaktfrequenz (fp) größeren TaktfrequenzY/b^und nach Aussendung ein Rückstellimpuls (R) für alle Stufen des Sendcregijtcrs (SR) gebildet wird, daß in einer empfangsseitigen Ausgabestcuerung (AS) abhängig von der Startinformation zur bitseriellcn Aufnahme in das Empfangsregistcr (ER) ein (n+s+ I)Taktimpulsc umfassender Übernahmezyklus (EA I) u.id zur bitparallclcn Übergabe eines Datenbytes in das Aj;sgabc,v,gister (AR) ein Übernahmeimpuls (EA 2/g»bildet wird.
2. 2. Anordnung zur Durchführurc · des Verfahrens nach Anspruch 1. dadurch gekennzeichnet, daß das Senderegister (SR) in der Scndestcllc (PAs) sowie das Empfangsregistcr (ER) und das Ausgaberegister (AR) in der Empfangsstelle PAc) jeweils ein fn+s^siufigcs Schieberegister ist, daß die scndcscitige Eingabcstcucrung (ES) ein erstes durch das Startkriterium (ST) ansteuerbarcs Verzögerungsregister (VX) enthält, über dessen Ausgang eine Kippstufe (K 2) zur Erzeugung des die Übernahme in das Senderegister (SR) steuernden sendeseitigen Abtastimpulses (SA X) gesetzt wird und ein zweites Verzögerungsregister (V2) ansteuerbarbar ist, über dessen einen Ausgang der scndeseitige Ausgabevorgang (SA 2) gestartet und über dessen anderen Ausgang beendet und ein Rückselzimpuis (R) für das Senderegister (SR) abgegeben wird, und daß die empfangsseitige Ausgabesteuerung (AS) ein drittes Verzögerungsregister enthält, das durch das Startkriterium (ST) ansteuerbar und mit dem Übertragungstakt (TCty fortschaltbar ist.
3. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeweils einem Teilsystem (Üb X, Üb2\n F i g. 4) eine Sende- und eine Empfangsstelle (PAs 1, PAe 1; PAs2, PAe2 in Fi g. ^zugeordnet ist.
4. 4. Anordnung nach Anspruch 1 und 3, dadurch gekennzeichnet; daß zwischen einer Datenendein.' richtung (DEi, DE2 in F i g. 4Jund der entsprechenden Sende- bzw. Empfangsstelle (PAsX, PAe2)e'\n Serien-Parallelumsetzer (SPU) bzw. Parallel-SerienumsetzerfPSLyangeordnel ist.
5. 5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Sendcstelle (PAsin Fig.5)an den Eingang einer an der Sendeseite eines PCM-Übertragungssystems angeordneten Multiplexeinrichtung (M) und die Empfangseinrichtung (PAe in F i g, 5) an einen Ausgang einer an der Empfangsseite des PCM-Übertragungssystems angeordneten Demultiplexeinrichtung fCtyangeschlossen ist.