JPS63164630A - Ｃｒｃ回路 - Google Patents
Ｃｒｃ回路Info
- Publication number
- JPS63164630A JPS63164630A JP61312077A JP31207786A JPS63164630A JP S63164630 A JPS63164630 A JP S63164630A JP 61312077 A JP61312077 A JP 61312077A JP 31207786 A JP31207786 A JP 31207786A JP S63164630 A JPS63164630 A JP S63164630A
- Authority
- JP
- Japan
- Prior art keywords
- data
- crc
- terminal
- latch
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 125000004122 cyclic group Chemical group 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データのエラー検出に関する演算機能を持つ
ＣＲＣ回路に関する。
ＣＲＣ回路に関する。
従来の技術
近年、記録媒体の発達により、大量のデータをたとえば
ディスクドライブのような記憶装置に保存できるように
なってきており、それに伴う読み書きの際のデータ転送
を高速かつ正確に行うためのデータチェックが非常に重
要になってきている。。
ディスクドライブのような記憶装置に保存できるように
なってきており、それに伴う読み書きの際のデータ転送
を高速かつ正確に行うためのデータチェックが非常に重
要になってきている。。
その際、巡回符号（サイクリック・リダンダンシー・チ
ェック・コード：以下ＣＲＣコードと略する。）を使っ
てデータのエラー検出に関する演算を行うＣＲＣ回路が
使用されてきている。
ェック・コード：以下ＣＲＣコードと略する。）を使っ
てデータのエラー検出に関する演算を行うＣＲＣ回路が
使用されてきている。
以下図面を参照しながら、上述した従来のＣＲＣ回路の
一例について説明する。第３図は従来のＣＲＣ回路の構
成を示すブロック図である。
一例について説明する。第３図は従来のＣＲＣ回路の構
成を示すブロック図である。
第３図くおいて、６はパラレルデータをシリアルデータ
に変換するためのデータ変換手段でありて、ＣＲＣパラ
レルデータ入力端子６１を有する。７はＣＲＣｉｌｊｌ
算を行うＣＲＣ演算手段で、ＣＲＣシリアルデータ入力
端子７１．ＣＲＣシリアルデータ出力端子７２．モード
切換え信号入力端子７３を有する。８はＣＲＣシリアル
データをパラレルデータに変換するためのデータ変換手
段であり、ＣＲＣパラレルデータ出力端子８１を有する
。９はＣＲＣコードの書き込みおよび読み出しを切り換
えるモード切換え手段で、モード切換え信号を７のＣＲ
Ｃ演算手段に与える手段である。
に変換するためのデータ変換手段でありて、ＣＲＣパラ
レルデータ入力端子６１を有する。７はＣＲＣｉｌｊｌ
算を行うＣＲＣ演算手段で、ＣＲＣシリアルデータ入力
端子７１．ＣＲＣシリアルデータ出力端子７２．モード
切換え信号入力端子７３を有する。８はＣＲＣシリアル
データをパラレルデータに変換するためのデータ変換手
段であり、ＣＲＣパラレルデータ出力端子８１を有する
。９はＣＲＣコードの書き込みおよび読み出しを切り換
えるモード切換え手段で、モード切換え信号を７のＣＲ
Ｃ演算手段に与える手段である。
ＣＲＣパラレルデータ入力端子６１より入力さ□ れ
たパラレル８ビツトデータは、６のデータ変換手段によ
りシリアルデータに変換される。データ変換手段６で変
換されたデータは７０ＣＲＣ演算手段のＣＲＣシリアル
データ入力端子７１に入力されＣＲＣ演算を実行するの
であるが、その際生成多項式によって演算が行われる。
たパラレル８ビツトデータは、６のデータ変換手段によ
りシリアルデータに変換される。データ変換手段６で変
換されたデータは７０ＣＲＣ演算手段のＣＲＣシリアル
データ入力端子７１に入力されＣＲＣ演算を実行するの
であるが、その際生成多項式によって演算が行われる。
ここで２進数を多項式で表現するということは、たとえ
ば１０１００１をＸ５ ＋Ｘ３ ＋１と表現することで
ある。
ば１０１００１をＸ５ ＋Ｘ３ ＋１と表現することで
ある。
第４図は生成多項式がＸ賜＋ＸＩ！＋ＸＳ＋１の場合の
第３図におけるＣＲＣ演算手段７の内部構成を表したも
のである。第４図で、口はシフトレジスタを表し、＋は
排他的論理和演算を表す。
第３図におけるＣＲＣ演算手段７の内部構成を表したも
のである。第４図で、口はシフトレジスタを表し、＋は
排他的論理和演算を表す。
１０はＣＲＣコードの書き込みおよび読み出しを切り換
える切換えスイッチである。入力、出力。
える切換えスイッチである。入力、出力。
切換え信号がそれぞれ第３図の７１．７２．７３に対応
している。まずＣＲＣコード生成の際には、第３図のモ
ード切換え手段９からの切換え信号によって切換えスイ
ッチ１０をシフトレジスタ１６の出力と短絡して“書き
込み”モードにする。実行前にシフトレジスタ１〜１６
に０か１の値をセットしておく、入力から上位１ピント
のデータが入力されると、十の部分でシフトレジスタの
データと演算を行い、シフトレジスタ１〜１６のデータ
はシフトされる。以下順にデータを入力すると演算を行
いながら右にシフトされ、ＣＲＣデータがシフトレジス
タ１〜１６に生成されるので、出力の際には第３図のモ
ード切換え手段９からの切換え信号によって切換えスイ
ッチ１０をシフトレジスタ１６の出力から開放し接地側
の“読み出し”モードにして、生成するバイト数（１６
ビツトー２バイト）分だけゼロを第３図のＣＲＣパラレ
ルデータ入力端子６Ｉから入力すると生成データが出力
される。またＣＲＣコードチェックの際には、まず切換
えスイッチ１０を生成の際と同様に“書き込み”モード
にする。実行前にシフトレジスタ１〜１６に０か１の値
をセントしておき、入力からデータを１ビツトずつ計１
６ビツト人力した状態でシフトレジスタ１〜１６のすべ
てのデータ値の論理和をとって、ＣＲＣエラーに０”が
出力されればチェックは完了である。
している。まずＣＲＣコード生成の際には、第３図のモ
ード切換え手段９からの切換え信号によって切換えスイ
ッチ１０をシフトレジスタ１６の出力と短絡して“書き
込み”モードにする。実行前にシフトレジスタ１〜１６
に０か１の値をセットしておく、入力から上位１ピント
のデータが入力されると、十の部分でシフトレジスタの
データと演算を行い、シフトレジスタ１〜１６のデータ
はシフトされる。以下順にデータを入力すると演算を行
いながら右にシフトされ、ＣＲＣデータがシフトレジス
タ１〜１６に生成されるので、出力の際には第３図のモ
ード切換え手段９からの切換え信号によって切換えスイ
ッチ１０をシフトレジスタ１６の出力から開放し接地側
の“読み出し”モードにして、生成するバイト数（１６
ビツトー２バイト）分だけゼロを第３図のＣＲＣパラレ
ルデータ入力端子６Ｉから入力すると生成データが出力
される。またＣＲＣコードチェックの際には、まず切換
えスイッチ１０を生成の際と同様に“書き込み”モード
にする。実行前にシフトレジスタ１〜１６に０か１の値
をセントしておき、入力からデータを１ビツトずつ計１
６ビツト人力した状態でシフトレジスタ１〜１６のすべ
てのデータ値の論理和をとって、ＣＲＣエラーに０”が
出力されればチェックは完了である。
８のデータ変換手段はＣＲＣ演算手段７で演算を実行し
てＣＲＣシリアルデータ出力端子７２に出力されたＣＲ
Ｃ生成シリアルデータをパラレル８ビツトデータに変換
してＣＲＣパラレルデータ出力端子８１に出力する。
てＣＲＣシリアルデータ出力端子７２に出力されたＣＲ
Ｃ生成シリアルデータをパラレル８ビツトデータに変換
してＣＲＣパラレルデータ出力端子８１に出力する。
また、別の生成多項式を使用してＣＲＣ演算を行う場合
は、第３図のＣＲＣ演算手段７の内部構成を変えなけれ
ばならない。
は、第３図のＣＲＣ演算手段７の内部構成を変えなけれ
ばならない。
発明が解決しようとする問題点
しかしながら上記のような構成では、ＣＲＣ演算をシリ
アルデータで行っているので高速処理が困難で、実行前
にパラレルからシリアルへ、実行後にシリアルからパラ
レルへデータを変換しなければならないので回路構成に
非常に無駄があるという問題点を有していた。また生成
データ長によってそれぞれ独自の内部構成に固定されて
いるので、データ長に応じて生成多項式を容易に変更す
ることができず回路的に柔軟性が乏しいという問題点を
有していた。
アルデータで行っているので高速処理が困難で、実行前
にパラレルからシリアルへ、実行後にシリアルからパラ
レルへデータを変換しなければならないので回路構成に
非常に無駄があるという問題点を有していた。また生成
データ長によってそれぞれ独自の内部構成に固定されて
いるので、データ長に応じて生成多項式を容易に変更す
ることができず回路的に柔軟性が乏しいという問題点を
有していた。
本発明は上記問題点に鑑み、ＣＲＣ演算をシリアルデー
タで行った場合の結果と相違を生じる。ことなく ＣＲ
Ｃ演算手段のデータをパラレルで取り扱うことができ、
ＣＲＣ演算の際の生成多項式を選択することができるＣ
ＲＣ回路を提供するものである。
タで行った場合の結果と相違を生じる。ことなく ＣＲ
Ｃ演算手段のデータをパラレルで取り扱うことができ、
ＣＲＣ演算の際の生成多項式を選択することができるＣ
ＲＣ回路を提供するものである。
問題点を解決するための手段
本発明は上記問題点を解決するために、データをラッチ
するためのデータレジスタ部と、ＣＲＣコードの生成、
チェックに関する演算を行うＣＲＣ演算手段と、生成多
項式を選択するための選択手段と、ＣＲＣコードの書き
込みおよび読み出しを切り換えるモード切換え手段とい
う構成を備えたものである。
するためのデータレジスタ部と、ＣＲＣコードの生成、
チェックに関する演算を行うＣＲＣ演算手段と、生成多
項式を選択するための選択手段と、ＣＲＣコードの書き
込みおよび読み出しを切り換えるモード切換え手段とい
う構成を備えたものである。
作用
本発明は前述した構成により、ＣＲＣデータをパラレル
で取り扱う構成にすることによって、データをシリアル
に変換する必要がなくなり高速処理が可能になり、また
生成データ長に応じたＣＲＣ演算のｖＪ御を行うことに
よって、生成多項式を容易に選択して使用することがで
きる。
で取り扱う構成にすることによって、データをシリアル
に変換する必要がなくなり高速処理が可能になり、また
生成データ長に応じたＣＲＣ演算のｖＪ御を行うことに
よって、生成多項式を容易に選択して使用することがで
きる。
実施例
以下本発明の一実施例のＣＲＣ回路について、図面を参
照しながら説明する。
照しながら説明する。
第１図は本発明の一実施例におけるＣＲＣ回路の構成を
示すブロック図である。第１図において、ｌはデータを
ラッチするためのデータレジスタで、ラッチデータ入力
端子１１ａ〜ｌｉｄ、ラッチデータ出力端子１２ａ−１
２ｄ、クロック入力端子１３を有する。また、ＣＲＣ生
成パラレルデータ出力はラッチデータ出力端子１２ｄか
ら得る。２はＣＲＣコードの生成、チェックに関する演
算を行うＣＲＣ演算手段で、ＣＲＣパラレルデータ入力
端子２１を有する。３はＣＲＣ演算を行う際の生成多項
式を選択するための選択手段で、生成多項式の選択信号
を１のデータレジスタおよび２のＣＲＣ演算手段に与え
る手段である。４はＣＲＣコードの書き込みおよび読み
出しを切り換えるモード切換え手段で、モード切換え信
号を２のＣＲＣ演算手段に与える手段である。
示すブロック図である。第１図において、ｌはデータを
ラッチするためのデータレジスタで、ラッチデータ入力
端子１１ａ〜ｌｉｄ、ラッチデータ出力端子１２ａ−１
２ｄ、クロック入力端子１３を有する。また、ＣＲＣ生
成パラレルデータ出力はラッチデータ出力端子１２ｄか
ら得る。２はＣＲＣコードの生成、チェックに関する演
算を行うＣＲＣ演算手段で、ＣＲＣパラレルデータ入力
端子２１を有する。３はＣＲＣ演算を行う際の生成多項
式を選択するための選択手段で、生成多項式の選択信号
を１のデータレジスタおよび２のＣＲＣ演算手段に与え
る手段である。４はＣＲＣコードの書き込みおよび読み
出しを切り換えるモード切換え手段で、モード切換え信
号を２のＣＲＣ演算手段に与える手段である。
以上のように構成された本実施例のＣＲＣ回路について
、以下第１図および第２図を用いてその動作を説明する
。
、以下第１図および第２図を用いてその動作を説明する
。
まず、生成多項式がＸ旙十Ｘム＋Ｘ２１＋ＸＩＩ＋Ｘ２
＋１（生成データ３２ビット−４バイト）の場合につい
て第１図と対応させて考える。ＣＲＣコード生成の際に
は、まずモード切換え手段４により“書き込み”モード
を指定する０次にデータレジスタにすべて１１”の値を
セントする。クロック入力端子１３より入力されたクロ
ックの立ち上りで、ＣＲＣパラレルデータ入力端子２１
より入力された１バイトデータがラッチデータ出力端子
１２ｄから出力されたデータとＣＲＣ演算手段２で演算
実行されて、ラッチデータ入力端子１１ａに取り込まれ
ラッチされる。同時にう７チデータ出力端子１２ａ〜１
２Ｃから出力されたデータとも演算が行われそれぞれラ
ッチデータ入力端子１１ｂ−１１（Ｉに取り込まれてラ
ッチされる。以下クロック入力端子１３に入力されるク
ロックとともにＣＲＣパラレルデータ入力端子２１から
新しいデータが取り込まれ同様の演算を繰り返し、１１
ａからｌｉｄへと次々とシフトされた生成データはラッ
チデータ出力端子１２ｄより出力される。ただし、出力
する直前にモード切換え手段４により“読み出し”モー
ドに指定して生成するデータのバイト数分だけクロック
入力端子１３からクロックを入力する。第２図（ａｌは
、生成多項式がＸＭ ＋Ｘｌ ＋Ｘ１１ ＋ＸＩＩ ＋
Ｘ２＋ １の場合に第４図と同様にＣＲＣ演算手段をシ
フトレジスタと排他的論理和で実現して、データが１バ
イト入力されてＣＲＣ演算が実行されたときのシフトレ
ジスタのデータ値の状態関係を表しているものであって
、ＣＲＣ演算手段２ではこの関係を満たすような構成を
しており、第１図ではラッチデータ入力端子１１ａのデ
ータがａｉＱ〜ａｉ７、以下順に１バイトずつ対応し、
ラッチデータ入力端子ｌｉｄのデータがｄｉＱ〜ｄｉ７
である。また、ラッチデータ出力端子１２ａのデータが
ａｏＱ〜ａｏ７、以下順に１バイトずつ対応し１．ラッ
チデータ出力端子１２ｄのデータがｄｏｏ〜ｄｏ７であ
る。そしてＣＲＣパラレルデータ入力端子２１より入力
されたデータはＸＯ〜Ｘ７で、＋は排他的論理和演算を
表す、またＣＲＣコードチェックの際には、まずモード
切換え手段４により“書き込み”モードを指定する０次
にデータレジスタにすべて“１”の値をセットしてＣＲ
Ｃコードを入力してＣＲＣ演算を実行し、入力が終了し
た時点でラッチデータ出力端子１２ａ〜１２ｄのすべて
のデータの論理和をとってＣＲＣエラーに“０”が出力
されればチェックは完了である。
＋１（生成データ３２ビット−４バイト）の場合につい
て第１図と対応させて考える。ＣＲＣコード生成の際に
は、まずモード切換え手段４により“書き込み”モード
を指定する０次にデータレジスタにすべて１１”の値を
セントする。クロック入力端子１３より入力されたクロ
ックの立ち上りで、ＣＲＣパラレルデータ入力端子２１
より入力された１バイトデータがラッチデータ出力端子
１２ｄから出力されたデータとＣＲＣ演算手段２で演算
実行されて、ラッチデータ入力端子１１ａに取り込まれ
ラッチされる。同時にう７チデータ出力端子１２ａ〜１
２Ｃから出力されたデータとも演算が行われそれぞれラ
ッチデータ入力端子１１ｂ−１１（Ｉに取り込まれてラ
ッチされる。以下クロック入力端子１３に入力されるク
ロックとともにＣＲＣパラレルデータ入力端子２１から
新しいデータが取り込まれ同様の演算を繰り返し、１１
ａからｌｉｄへと次々とシフトされた生成データはラッ
チデータ出力端子１２ｄより出力される。ただし、出力
する直前にモード切換え手段４により“読み出し”モー
ドに指定して生成するデータのバイト数分だけクロック
入力端子１３からクロックを入力する。第２図（ａｌは
、生成多項式がＸＭ ＋Ｘｌ ＋Ｘ１１ ＋ＸＩＩ ＋
Ｘ２＋ １の場合に第４図と同様にＣＲＣ演算手段をシ
フトレジスタと排他的論理和で実現して、データが１バ
イト入力されてＣＲＣ演算が実行されたときのシフトレ
ジスタのデータ値の状態関係を表しているものであって
、ＣＲＣ演算手段２ではこの関係を満たすような構成を
しており、第１図ではラッチデータ入力端子１１ａのデ
ータがａｉＱ〜ａｉ７、以下順に１バイトずつ対応し、
ラッチデータ入力端子ｌｉｄのデータがｄｉＱ〜ｄｉ７
である。また、ラッチデータ出力端子１２ａのデータが
ａｏＱ〜ａｏ７、以下順に１バイトずつ対応し１．ラッ
チデータ出力端子１２ｄのデータがｄｏｏ〜ｄｏ７であ
る。そしてＣＲＣパラレルデータ入力端子２１より入力
されたデータはＸＯ〜Ｘ７で、＋は排他的論理和演算を
表す、またＣＲＣコードチェックの際には、まずモード
切換え手段４により“書き込み”モードを指定する０次
にデータレジスタにすべて“１”の値をセットしてＣＲ
Ｃコードを入力してＣＲＣ演算を実行し、入力が終了し
た時点でラッチデータ出力端子１２ａ〜１２ｄのすべて
のデータの論理和をとってＣＲＣエラーに“０”が出力
されればチェックは完了である。
次に、生成多項式が従来例と同様のＸｉ ＋Ｘｌ！＋Ｘ
５＋１（生成データ１６ビツトー２バイト）の場合につ
いて第１図と対応させて考えると、ＣＲＣコードチェッ
クとＣＲＣコード生成でラッチデータ入力端子１１ａに
取り込まれてラッチされるところまでは前述の場合と同
様であるが、生成データは２バイトなのでこのとき同時
に入力データＸ０−Ｘ７とＣＲＣ演算を行うのはラフチ
デ−タ出力端子１２ｃから出力されたデータのみである
。次のクロフクではラッチデータ入力端子１１ａのデー
タはラッチデータ出力端子１２ｃに出力され、入力デー
タＸＯ〜Ｘ７とＣＲＣ演算手段２で演算実行されてラッ
チデータ入力端子ｌｉｄに取り込まれて、それによる生
成データがラッチデータ出力端子１２ｄより出力される
。第２図中）は、生成多項式がＸ、ｌ ＋Ｘｌ！ ＋Ｘ
５４．１の場合に第４図の従来例のＣＲＣ演算手段でデ
ータが１バイト入力されてＣＲＣ演算が実行されたとき
のシフトレジスタ１〜１６のデータ値の状態関係を表し
たものである。ＣＲＣ演算手段２ではこれら第２図（ａ
ｌ、 （ｂ）の関係を満たすような構成を実現している
が、ここで第２図ｔａ１． Ｔｂｌを比較するとＣＲＣ
演算手段２内部で５１ａ、５１ｂと５２ａ、５２ｂ。
５＋１（生成データ１６ビツトー２バイト）の場合につ
いて第１図と対応させて考えると、ＣＲＣコードチェッ
クとＣＲＣコード生成でラッチデータ入力端子１１ａに
取り込まれてラッチされるところまでは前述の場合と同
様であるが、生成データは２バイトなのでこのとき同時
に入力データＸ０−Ｘ７とＣＲＣ演算を行うのはラフチ
デ−タ出力端子１２ｃから出力されたデータのみである
。次のクロフクではラッチデータ入力端子１１ａのデー
タはラッチデータ出力端子１２ｃに出力され、入力デー
タＸＯ〜Ｘ７とＣＲＣ演算手段２で演算実行されてラッ
チデータ入力端子ｌｉｄに取り込まれて、それによる生
成データがラッチデータ出力端子１２ｄより出力される
。第２図中）は、生成多項式がＸ、ｌ ＋Ｘｌ！ ＋Ｘ
５４．１の場合に第４図の従来例のＣＲＣ演算手段でデ
ータが１バイト入力されてＣＲＣ演算が実行されたとき
のシフトレジスタ１〜１６のデータ値の状態関係を表し
たものである。ＣＲＣ演算手段２ではこれら第２図（ａ
ｌ、 （ｂ）の関係を満たすような構成を実現している
が、ここで第２図ｔａ１． Ｔｂｌを比較するとＣＲＣ
演算手段２内部で５１ａ、５１ｂと５２ａ、５２ｂ。
そして５１ｃ、５１ｄと５２Ｃ，５２ｄの関係を満たす
部分がそれぞれ対応している。これより第２図（ａ）、
（ｂｌのｄｉＯ−ｄ１７の結果の中で５１ａと５２ａ
、５１ｃと５２Ｃはそれぞれ同じ演算を表している。し
たがって、ＣＲＣ演算手段２の内部では第２図（Ｍｌの
すべてのロジックと第２図（ｂｌの５２ｂ生５２ｄのブ
ロックを構成して、選択手段３の選択信号により生成デ
ータ４バイトの場合は第２図（ａｌのすべてのロジック
を活かして演算を実行し、生成データ２バイトの場合は
第２図（ａ）の５１ａと５１ｃのブＣ１７りと第２図（
ｂｌの５２ｂと５２ｄのブロックを選択して演算を実行
し、データレジスタの入出力でｌｌａと１２ｃが内部で
結びつくように制御すればよい。
部分がそれぞれ対応している。これより第２図（ａ）、
（ｂｌのｄｉＯ−ｄ１７の結果の中で５１ａと５２ａ
、５１ｃと５２Ｃはそれぞれ同じ演算を表している。し
たがって、ＣＲＣ演算手段２の内部では第２図（Ｍｌの
すべてのロジックと第２図（ｂｌの５２ｂ生５２ｄのブ
ロックを構成して、選択手段３の選択信号により生成デ
ータ４バイトの場合は第２図（ａｌのすべてのロジック
を活かして演算を実行し、生成データ２バイトの場合は
第２図（ａ）の５１ａと５１ｃのブＣ１７りと第２図（
ｂｌの５２ｂと５２ｄのブロックを選択して演算を実行
し、データレジスタの入出力でｌｌａと１２ｃが内部で
結びつくように制御すればよい。
以上のように本実施例によれば、ＣＲＣ演算をシリアル
データで行った場合の結果と相違を生じることなく Ｃ
ＲＣ演算部分のデータをパラレルで取り扱い、選択手段
３によってＣＲＣ生成データ４バイト、２バイト双方に
おいて適応させるという構成をしたものであるから、従
来のパラレルからシリアルおよびシリアルからパラレル
へのデータ変換が不要になり、またＣＲＣ生成データ長
に応じて生成多項式を容易に選択して実行することがで
きる。
データで行った場合の結果と相違を生じることなく Ｃ
ＲＣ演算部分のデータをパラレルで取り扱い、選択手段
３によってＣＲＣ生成データ４バイト、２バイト双方に
おいて適応させるという構成をしたものであるから、従
来のパラレルからシリアルおよびシリアルからパラレル
へのデータ変換が不要になり、またＣＲＣ生成データ長
に応じて生成多項式を容易に選択して実行することがで
きる。
なお、本実施例では、２種類の生成多項式について選択
できるものとしたが、別の生成多項式を使用もしくは追
加して同様の構成をとることもできる。
できるものとしたが、別の生成多項式を使用もしくは追
加して同様の構成をとることもできる。
発明の効果
以上のように本発明は、データをラッチするためのデー
タレジスタ部と、ＣＲＣコードの生成。
タレジスタ部と、ＣＲＣコードの生成。
チェックに関する演算を行うＣＲＣ演算手段と、生成多
項式を選択するための選択手段と、ＣＲＣコードの書き
込みおよび読み出しを切り換えるモード切換え手段を具
備し、前記ＣＲＣ演算手段によりＣＲＣ演算をバイト単
位で取り扱い、かつ前記選択手段で生成多項式を選択し
て実行できるものにしたので、演算実行をビット単位で
なくバイト単位で行うという高速処理が可能になり、ま
た生成多項式に応じてＣＲＣロジックの共通部分を活か
し相違部分を選択して演算できるので、１つの生成多項
式によるそれぞれの固定された回路に比べて回路構成が
簡略化され柔軟性を持たせることができるという優れた
効果を実現できるものである。
項式を選択するための選択手段と、ＣＲＣコードの書き
込みおよび読み出しを切り換えるモード切換え手段を具
備し、前記ＣＲＣ演算手段によりＣＲＣ演算をバイト単
位で取り扱い、かつ前記選択手段で生成多項式を選択し
て実行できるものにしたので、演算実行をビット単位で
なくバイト単位で行うという高速処理が可能になり、ま
た生成多項式に応じてＣＲＣロジックの共通部分を活か
し相違部分を選択して演算できるので、１つの生成多項
式によるそれぞれの固定された回路に比べて回路構成が
簡略化され柔軟性を持たせることができるという優れた
効果を実現できるものである。
第１図は本発明の一実施例におけるＣＲＣ回路の構成を
示すブロック図、第２図（ａ）、 （ｂｌは本発明の一
実施例においてＣＲＣ演算手段２を実現するために、従
来例におけるＣＲＣ演算手段をシフトレジスタと排他的
論理和で実現して（例：第４図参照）、データを１バイ
ト入力してＣＲＣ演算が実行されたときのシフトレジス
タのデータ値の状態を表した関係図で、それぞれ生成多
項式が＋ａｌＸ” ＋Ｘ” ＋Ｘ” ＋ＸＩＩ ＋Ｘ２
＋１．、（ｂｌＸｌ ＋ＸＩ！ ＋Ｘ５ ＋ １の場
合の関係図、第３図は従来のＣＲＣ回路の構成を示すブ
ロック図、第４図は従来のＣＲＣ回路において生成多項
式がｘｉ ＋ｘＩ！＋Ｘ５＋１の場合の第３図における
ＣＲＣ演算手段７の内部構成を示す模式図である。 １・・・・・・データレジスタ、２・旧・・ＣＲＣ演算
手段、３・・・・・・選択手段、４・・・・・・モード
切換え手段、６・・・・・・データ変換手段、７・・・
・・・ＣＲＣ演算手段、８・・・・・・データ変換手段
、９・・・・・・モード切換え手段、ｌＯ・・・・・・
切換えスイッチ、ｌｌａ〜ｌｉｄ・・・・・・うッチデ
ータ入力端子、１２ａ〜１２ｄ・・・・・・ラッチデー
タ出力端子、１３・・・・・・クロック入力端子、２１
・・・・・・ＣＲＣパラレルデータ入力端子、６１・・
・・・・ＣＲＣパラレルデータ入力端子、７１・・・・
・・ＣＲＣシリアルデータ入力端子、７２・・・・・・
ＣＲＣシリアルデータ出力端子、７３・・・・・・モー
ド切換え信号入力端子、８１・・・・・・ＣＲＣパラレ
ルデータ出力端子。 代理人の氏名 弁理士 中尾敏男 はか１名第２図 第２図 ２Ｃ
示すブロック図、第２図（ａ）、 （ｂｌは本発明の一
実施例においてＣＲＣ演算手段２を実現するために、従
来例におけるＣＲＣ演算手段をシフトレジスタと排他的
論理和で実現して（例：第４図参照）、データを１バイ
ト入力してＣＲＣ演算が実行されたときのシフトレジス
タのデータ値の状態を表した関係図で、それぞれ生成多
項式が＋ａｌＸ” ＋Ｘ” ＋Ｘ” ＋ＸＩＩ ＋Ｘ２
＋１．、（ｂｌＸｌ ＋ＸＩ！ ＋Ｘ５ ＋ １の場
合の関係図、第３図は従来のＣＲＣ回路の構成を示すブ
ロック図、第４図は従来のＣＲＣ回路において生成多項
式がｘｉ ＋ｘＩ！＋Ｘ５＋１の場合の第３図における
ＣＲＣ演算手段７の内部構成を示す模式図である。 １・・・・・・データレジスタ、２・旧・・ＣＲＣ演算
手段、３・・・・・・選択手段、４・・・・・・モード
切換え手段、６・・・・・・データ変換手段、７・・・
・・・ＣＲＣ演算手段、８・・・・・・データ変換手段
、９・・・・・・モード切換え手段、ｌＯ・・・・・・
切換えスイッチ、ｌｌａ〜ｌｉｄ・・・・・・うッチデ
ータ入力端子、１２ａ〜１２ｄ・・・・・・ラッチデー
タ出力端子、１３・・・・・・クロック入力端子、２１
・・・・・・ＣＲＣパラレルデータ入力端子、６１・・
・・・・ＣＲＣパラレルデータ入力端子、７１・・・・
・・ＣＲＣシリアルデータ入力端子、７２・・・・・・
ＣＲＣシリアルデータ出力端子、７３・・・・・・モー
ド切換え信号入力端子、８１・・・・・・ＣＲＣパラレ
ルデータ出力端子。 代理人の氏名 弁理士 中尾敏男 はか１名第２図 第２図 ２Ｃ
Claims (1)
- データをラッチするためのデータレジスタ部と、ＣＲＣ
コードの生成、チェックに関する演算を行うＣＲＣ演算
手段と、生成多項式を選択するための選択手段と、ＣＲ
Ｃコードの書き込みおよび読み出しを切り換えるモード
切換え手段を具備し、前記ＣＲＣ演算手段によりＣＲＣ
演算をバイト単位で取り扱い、かつ前記選択手段で生成
多項式を選択できることを特徴とするＣＲＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312077A JPS63164630A (ja) | 1986-12-26 | 1986-12-26 | Ｃｒｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61312077A JPS63164630A (ja) | 1986-12-26 | 1986-12-26 | Ｃｒｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164630A true JPS63164630A (ja) | 1988-07-08 |
Family
ID=18024957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61312077A Pending JPS63164630A (ja) | 1986-12-26 | 1986-12-26 | Ｃｒｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164630A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007034935A1 (en) * | 2005-09-21 | 2007-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit |
| US7915756B2 (en) | 2007-06-07 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8144013B2 (en) | 2008-01-31 | 2012-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8432254B2 (en) | 2008-01-31 | 2013-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149534A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 多重処理型ｃｒｃ符号生成回路 |
-
1986
- 1986-12-26 JP JP61312077A patent/JPS63164630A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149534A (ja) * | 1984-08-17 | 1986-03-11 | Nec Corp | 多重処理型ｃｒｃ符号生成回路 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007034935A1 (en) * | 2005-09-21 | 2007-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit |
| US7712009B2 (en) | 2005-09-21 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit |
| US8627170B2 (en) | 2005-09-21 | 2014-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit |
| US9009563B2 (en) | 2005-09-21 | 2015-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit |
| US9294126B2 (en) | 2005-09-21 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit |
| US7915756B2 (en) | 2007-06-07 | 2011-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8144013B2 (en) | 2008-01-31 | 2012-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8432254B2 (en) | 2008-01-31 | 2013-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9460377B2 (en) | 2008-01-31 | 2016-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05290527A (ja) | デ・インターリーブ回路 | |
| EP0537407B1 (en) | Flexible encoding method and architecture for high-speed data transmission and storage | |
| Zhou | A new bit-serial systolic multiplier over GF (2/sup m/) | |
| KR100489880B1 (ko) | 비동기fifo에서반-충만및반-빈플래그를발생시키기위한상태기계설계 | |
| JPS63164630A (ja) | Ｃｒｃ回路 | |
| JP2000004169A (ja) | Ｃｒｃ演算方法及びｃｒｃ演算回路 | |
| US3821711A (en) | Self adaptive compression and expansion apparatus for changing the length of digital information | |
| JPH11196006A (ja) | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 | |
| US4159529A (en) | Fibonacci code adder | |
| JPS6057774B2 (ja) | 論理演算型ディジタル圧伸器 | |
| JPH0385923A (ja) | Ｃｒｃ演算方式 | |
| RU2115231C1 (ru) | Устройство кодирования-декодирования информации | |
| JPS6136653B2 (ja) | ||
| JPH0427754B2 (ja) | ||
| JPS63221426A (ja) | ＧＦ（２▲上ｍ▼）のガロア体に属する元の乗算装置 | |
| KR0155734B1 (ko) | 디지탈 신호처리방법 및 장치 | |
| JPH06348456A (ja) | １の補数の加算器および動作方法 | |
| SU809150A1 (ru) | Преобразователь двоичного кодаВ дВОичНО-дЕС ТичНый | |
| JP3645819B2 (ja) | デジタル正規化回路 | |
| JPS5725046A (en) | Cyclic redundancy check operating circuit | |
| EP0782070A1 (en) | Finite field inverter | |
| JPS62154049A (ja) | デ−タバス変換回路 | |
| KR930001921B1 (ko) | 사이클릭 리던던시 코드 체크회로 | |
| JPH0619797B2 (ja) | たたみ込み演算回路 | |
| JPH08102657A (ja) | 並列データカウンタ回路 |