JPS63164527A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPS63164527A JPS63164527A JP61311397A JP31139786A JPS63164527A JP S63164527 A JPS63164527 A JP S63164527A JP 61311397 A JP61311397 A JP 61311397A JP 31139786 A JP31139786 A JP 31139786A JP S63164527 A JPS63164527 A JP S63164527A
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- Japan
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- compound semiconductor
- bipolar transistor
- gaas
- output buffer
- integrated circuit
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Links
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- 150000001875 compounds Chemical class 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Junction Field-Effect Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は低インピーダンスの外部回路を駆動する化合物
半導体集積回路に関する。
半導体集積回路に関する。
従来の技術
化合物半導体、特に■−■族化合物半導体はシリコンに
比べて電子易動度が大きいことからシリコンＩＣに替わ
る高速の論理ＩＯ用用材色して期待されている。中でも
ガリウム砒素（ＧａＡｓ ） Ｉ Ｃは基板となるＧａ
Ａｓ単結晶成長技術やデバイス化 ｌ −２ 技術の進歩が著しく数千ゲートの論理ＩＣを試作される
ようになっている。これらの試作結果は高速性、低消費
電力性においてＧａＡｓ Ｉ Ｇが高速の論理ＩＣとし
て非常に有望であることを示している。現在集積回路と
して試作されているものはいずれも基本能動素子として
Ｇ１ＬＡｓメタルセミコンダクター電界効果トランジス
タ（ＭＥＳＦＥＴ）を用いている。特に半絶縁性基板上
にイオン注入によりＦＩＴの活性層を形成する方法が最
も一般的である。この方法では素子間に特別の分離領域
を形成する必要がないため高集積化が容易である。
比べて電子易動度が大きいことからシリコンＩＣに替わ
る高速の論理ＩＯ用用材色して期待されている。中でも
ガリウム砒素（ＧａＡｓ ） Ｉ Ｃは基板となるＧａ
Ａｓ単結晶成長技術やデバイス化 ｌ −２ 技術の進歩が著しく数千ゲートの論理ＩＣを試作される
ようになっている。これらの試作結果は高速性、低消費
電力性においてＧａＡｓ Ｉ Ｇが高速の論理ＩＣとし
て非常に有望であることを示している。現在集積回路と
して試作されているものはいずれも基本能動素子として
Ｇ１ＬＡｓメタルセミコンダクター電界効果トランジス
タ（ＭＥＳＦＥＴ）を用いている。特に半絶縁性基板上
にイオン注入によりＦＩＴの活性層を形成する方法が最
も一般的である。この方法では素子間に特別の分離領域
を形成する必要がないため高集積化が容易である。
また完全なプレーナプロセスであるため微細加工に適し
、高速、高集積化をおし進めることができる。しかしＭ
ＥＳＦＥＴを用いたＧａＡｓ Ｘ Ｏでは外部回路の駆
動能力の点でシリコンエＣに比べて劣る点がある。特に
高周波では信号系は６０Ωインピーダンス系を用いるの
が一般的である。このような低インピーダンスの外部回
路を駆動するにはかなシ大きな電流供給能力が必要とな
る。信号系のインピーダンスをもっと大きいものにする
と３ ハ、−／ とは外部回路との整合を損なうだけでなく、信号系全体
の雑音余裕度（ノイズマージン）を小さくする結果と々
る。従って高周波信号系では５００程度の低インピーダ
ンス系を用いざるを得ない。
、高速、高集積化をおし進めることができる。しかしＭ
ＥＳＦＥＴを用いたＧａＡｓ Ｘ Ｏでは外部回路の駆
動能力の点でシリコンエＣに比べて劣る点がある。特に
高周波では信号系は６０Ωインピーダンス系を用いるの
が一般的である。このような低インピーダンスの外部回
路を駆動するにはかなシ大きな電流供給能力が必要とな
る。信号系のインピーダンスをもっと大きいものにする
と３ ハ、−／ とは外部回路との整合を損なうだけでなく、信号系全体
の雑音余裕度（ノイズマージン）を小さくする結果と々
る。従って高周波信号系では５００程度の低インピーダ
ンス系を用いざるを得ない。
従ってＧａＡｓＭＥＳＦＥＴＩＣでは、ＭＥＳＦ Ｅ
Ｔによって５ｏΩ系を駆動する必要がある。ＦＥＴの電
流供給能力は相互コンダクタンスｇｍで表わされるが、
現在のＭＥＳＦＸＴ技術ではｇｍは高々３００〜４００
ｍ５／―であるため、５ｏΩ系を１ｖ程度の振幅で駆動
しようとするとゲート幅を数百μｍ〜１闘程度まで大き
くする必要がある。
Ｔによって５ｏΩ系を駆動する必要がある。ＦＥＴの電
流供給能力は相互コンダクタンスｇｍで表わされるが、
現在のＭＥＳＦＸＴ技術ではｇｍは高々３００〜４００
ｍ５／―であるため、５ｏΩ系を１ｖ程度の振幅で駆動
しようとするとゲート幅を数百μｍ〜１闘程度まで大き
くする必要がある。
このように大きなサイズのＦＩＴを形成することはチッ
プ面積を増大させる結果となる。内部ロジック回路では
１０μｍ８度のゲート幅のＦＥＴが用いられることを考
えれば、出力バッファ部の数百μｍのゲート幅のＦＥＴ
がいかに太きいがが想像できる。このようＡ問題点はＭ
ＥＳＦＥＴのみならず、高電子易動度トランジスタ（Ｈ
ＥＭＴ）などの他の電界効果トランジスタ（ＦＩＴ）を
用いた論理回路においても同様である。
プ面積を増大させる結果となる。内部ロジック回路では
１０μｍ８度のゲート幅のＦＥＴが用いられることを考
えれば、出力バッファ部の数百μｍのゲート幅のＦＥＴ
がいかに太きいがが想像できる。このようＡ問題点はＭ
ＥＳＦＥＴのみならず、高電子易動度トランジスタ（Ｈ
ＥＭＴ）などの他の電界効果トランジスタ（ＦＩＴ）を
用いた論理回路においても同様である。
発明が解決しようとする問題点
以上述べたように従来のＧａＡｓ Ｆ Ｅ Ｔを用いた
ＩＣでは低インピーダンスの外部回路駆動能力が弱く、
また十分な電流供給能力を得ようとするとチップ面積が
増大するという問題点があった。本発明はこのようなＧ
ａＡｓ集積回路の問題点を解決しようとするものである
。
ＩＣでは低インピーダンスの外部回路駆動能力が弱く、
また十分な電流供給能力を得ようとするとチップ面積が
増大するという問題点があった。本発明はこのようなＧ
ａＡｓ集積回路の問題点を解決しようとするものである
。
問題点を解決するだめの手段
本発明は上記従来技術の問題点を解決するだめ、内部の
ロジック回路部は化合物半導体層上に形成されたＦＥＴ
で構成し、外部回路を駆動する出力バッファ部はシリコ
ン基板上に形成したバイポーラトランジスタにより構成
するものである。
ロジック回路部は化合物半導体層上に形成されたＦＥＴ
で構成し、外部回路を駆動する出力バッファ部はシリコ
ン基板上に形成したバイポーラトランジスタにより構成
するものである。
作用
本発明は上記した構成により、内部論理回路でのＧａＡ
ｓ Ｆ Ｅ Ｔ Ｉ Ｃの高速、高集積性を損うことな
く、バイポーラトランジスタで構成される出力バッファ
により低インピーダンスの外部回路を駆動することがで
きるものである。
ｓ Ｆ Ｅ Ｔ Ｉ Ｃの高速、高集積性を損うことな
く、バイポーラトランジスタで構成される出力バッファ
により低インピーダンスの外部回路を駆動することがで
きるものである。
実施例
６ ベース
第１図に本発明を適用しだＧａＡｓ集積回路の一例を示
す。図のＴ、〜Ｔ５はＭＥＳＦＥＴ、Ｒ４−Ｒ２は負荷
抵抗であり、ソースカップルドＦＥＴロジック（ＳＣＦ
Ｌ）によるインバータを示している。このインバータの
出力ＢをＳｉ基板上に形成されたバイポーラトランジス
タＢ、のベースに接続しオープンエミッタ出力Ｃを得る
。本実施例では内部論理回路としては１段の５ＣＦＬイ
ンバータのみであるが、論理形式はＤＣＦＩ、等信のも
のであってもよいし、論理回路の終端がインバータ以外
の回路であってもよいことはもちろんである。このよう
な構成をとると内部の論理回路は高集積、高速動作が可
能なＭ ＲＳ Ｆ ＨＴ ＧａＡｓ集積回路を用い、外
部回路を駆動する出力バッファ部は電流供給能力の大き
いバイポーラトランジスタを使うことができる。５ｏΩ
負荷に１ｖの出力振幅を得るにはｇｍ ＝２０ｏｍＳ／
ｍｍのＧａＡｓ Ｍ Ｅ ５ＦＥＴではゲート幅２００
μｍ以上を要しこのＦＩＴだけで６０ ／、ｔｍ Ｘ
１２０ μｍ以上の面積を占めるが、バイポーラトラン
ジスタを用いれば面積６ ／・−７ 的にはほとんど無視できる大きさである。これはバイポ
ーラトランジスタはｇｍとｂう面で見れば５０００〜１
００００ｍＳ／ｉｎにも達することから生じる違いであ
る。内部論理回路、出力バッファ共にシリコン・バイポ
ーラトランジスタで構成した高速のＥＣＬＩＣは消費電
力が大きいため高集積化できないという欠点がある。ま
たＧａＡｓＩＣ並みの高速性を得ようとするとサブミク
ロンオーダーのエミッタサイズが必要となシ微細加工の
難しさと共に再現性１歩留シを得がたい。その点Ｇ＆Ａ
ｓ Ｆ Ｅ Ｔはプレーナ構造で微細加工が可能であシ
、消費電力も小さいため高集積化が可能である。出力バ
ッファとなるシリコン・バイポーラトランジスタは外部
回路を駆動するだけのドライブ能力を有すればよく、サ
ブミクロン加工等を施す必要はないため容易に構成でき
る。またオープンエミッタ出力のＤＣレベルはバイポー
ラトランジスタのペースエミッタ間電圧で決まるため、
均一性、再現性は非當に良い。ＭＥＳＦＥＴでオーブン
ソース出力を作った場合には、パイポーラト７ ベーン ランジスタのペースエミッタ間電圧に相当するのはＦＥ
Ｔの閾値電圧であるため均一性再現性に欠け、出力のＤ
Ｃレベルの変動を生ずる結果と々る。
す。図のＴ、〜Ｔ５はＭＥＳＦＥＴ、Ｒ４−Ｒ２は負荷
抵抗であり、ソースカップルドＦＥＴロジック（ＳＣＦ
Ｌ）によるインバータを示している。このインバータの
出力ＢをＳｉ基板上に形成されたバイポーラトランジス
タＢ、のベースに接続しオープンエミッタ出力Ｃを得る
。本実施例では内部論理回路としては１段の５ＣＦＬイ
ンバータのみであるが、論理形式はＤＣＦＩ、等信のも
のであってもよいし、論理回路の終端がインバータ以外
の回路であってもよいことはもちろんである。このよう
な構成をとると内部の論理回路は高集積、高速動作が可
能なＭ ＲＳ Ｆ ＨＴ ＧａＡｓ集積回路を用い、外
部回路を駆動する出力バッファ部は電流供給能力の大き
いバイポーラトランジスタを使うことができる。５ｏΩ
負荷に１ｖの出力振幅を得るにはｇｍ ＝２０ｏｍＳ／
ｍｍのＧａＡｓ Ｍ Ｅ ５ＦＥＴではゲート幅２００
μｍ以上を要しこのＦＩＴだけで６０ ／、ｔｍ Ｘ
１２０ μｍ以上の面積を占めるが、バイポーラトラン
ジスタを用いれば面積６ ／・−７ 的にはほとんど無視できる大きさである。これはバイポ
ーラトランジスタはｇｍとｂう面で見れば５０００〜１
００００ｍＳ／ｉｎにも達することから生じる違いであ
る。内部論理回路、出力バッファ共にシリコン・バイポ
ーラトランジスタで構成した高速のＥＣＬＩＣは消費電
力が大きいため高集積化できないという欠点がある。ま
たＧａＡｓＩＣ並みの高速性を得ようとするとサブミク
ロンオーダーのエミッタサイズが必要となシ微細加工の
難しさと共に再現性１歩留シを得がたい。その点Ｇ＆Ａ
ｓ Ｆ Ｅ Ｔはプレーナ構造で微細加工が可能であシ
、消費電力も小さいため高集積化が可能である。出力バ
ッファとなるシリコン・バイポーラトランジスタは外部
回路を駆動するだけのドライブ能力を有すればよく、サ
ブミクロン加工等を施す必要はないため容易に構成でき
る。またオープンエミッタ出力のＤＣレベルはバイポー
ラトランジスタのペースエミッタ間電圧で決まるため、
均一性、再現性は非當に良い。ＭＥＳＦＥＴでオーブン
ソース出力を作った場合には、パイポーラト７ ベーン ランジスタのペースエミッタ間電圧に相当するのはＦＥ
Ｔの閾値電圧であるため均一性再現性に欠け、出力のＤ
Ｃレベルの変動を生ずる結果と々る。
この点でも出力バッファにバイポーラトランジスタを使
うことの効果がある。
うことの効果がある。
第２図は本発明の他の実施例で、５ＣＦＬ内部ロジック
（この例では２人力のＮＯＲ回路を示しだ。）とバイポ
ーラトランジスタＢ２〜Ｂ４で構成されたオープンコレ
クタ型出力バッファを組み合わせたも、のである。第１
図の実施例と同様にＭＥＳＦＥＴロジックの高速性とバ
イポーラトランジスタ出力バッファのドライブ能力、小
面積性という双方のメリットを兼ね備えている。上記ふ
たつの実施例では内部論理回路は５ＣＦＬを用いたがバ
ッフアートＦＥＴロジック（ＢＦＬ）等信の論理回路で
も構わない。また構成するＦＥＴにはＭＥＳＦＥＴを用
いたが、これは高電子易動度トランジスタ（ＨＥＭＴ）
など他のＦＥＴでも構わない。出力バッファを構成する
バイポーラトランジスタをＧａＡｓを材料として作るこ
とも可能ではおるが、ＧａＡｓバイポーラトランジスタ
は良質のｐ型ＧａＡｓ層を得ることが難しいため現状で
は実現の可能性は乏しい。またＧａＡｓ ／ＡｌＧａＡ
ｓを用いたベテロバイポーラトランジスタは高速デバイ
スとして注目されているがエビ成長、メサ構造をとるた
め工程が複雑となシ再現性に欠ける。従って加工が容易
で再現性に優れたシリコンパイボ 。
（この例では２人力のＮＯＲ回路を示しだ。）とバイポ
ーラトランジスタＢ２〜Ｂ４で構成されたオープンコレ
クタ型出力バッファを組み合わせたも、のである。第１
図の実施例と同様にＭＥＳＦＥＴロジックの高速性とバ
イポーラトランジスタ出力バッファのドライブ能力、小
面積性という双方のメリットを兼ね備えている。上記ふ
たつの実施例では内部論理回路は５ＣＦＬを用いたがバ
ッフアートＦＥＴロジック（ＢＦＬ）等信の論理回路で
も構わない。また構成するＦＥＴにはＭＥＳＦＥＴを用
いたが、これは高電子易動度トランジスタ（ＨＥＭＴ）
など他のＦＥＴでも構わない。出力バッファを構成する
バイポーラトランジスタをＧａＡｓを材料として作るこ
とも可能ではおるが、ＧａＡｓバイポーラトランジスタ
は良質のｐ型ＧａＡｓ層を得ることが難しいため現状で
は実現の可能性は乏しい。またＧａＡｓ ／ＡｌＧａＡ
ｓを用いたベテロバイポーラトランジスタは高速デバイ
スとして注目されているがエビ成長、メサ構造をとるた
め工程が複雑となシ再現性に欠ける。従って加工が容易
で再現性に優れたシリコンパイボ 。
−ラトランジスタを採用するのが現実的である。
第３図に本発明の集積回路の作製方法の一例を示す。ｐ
型シリコン基板１上に通常のバイポーラトランジスタ作
成プロセスと同様にして出力バッファ部を構成するバイ
ポーラトランジスタ人を形成する。次に例えばアンドー
プＧａＡｓ層２を３〜４μｍ、ＭＢ！成長させる。Ｓｉ
とＧａＡｓは格子定数が違うため結晶歪を生ずるが、例
えば成長温度を４５０℃→６００℃と二段階にする、又
はＳｉ基板とＧａＡｓ層の間にＧｅ層をｏ、１５μｍ程
度はさむなどの種々の方法により良質のＧａＡｓ単結晶
層を成長させることができる。ＧａＡｓのＭＢＥ、ＭＯ
ＣＶＤでの成長温度は５Ｑｏ℃〜６ｏ○℃で９ ベーン あシ予め形成されたシリコンバイポーラトランジスタ人
に大きな影響は与えない。ＧａＡｓ層２上に通常のＭＥ
ＳＦＥＴ形成プロセスと同様に例えばｎ＋領域３をＳｉ
イオンを加速電圧１５０に８Ｖ。
型シリコン基板１上に通常のバイポーラトランジスタ作
成プロセスと同様にして出力バッファ部を構成するバイ
ポーラトランジスタ人を形成する。次に例えばアンドー
プＧａＡｓ層２を３〜４μｍ、ＭＢ！成長させる。Ｓｉ
とＧａＡｓは格子定数が違うため結晶歪を生ずるが、例
えば成長温度を４５０℃→６００℃と二段階にする、又
はＳｉ基板とＧａＡｓ層の間にＧｅ層をｏ、１５μｍ程
度はさむなどの種々の方法により良質のＧａＡｓ単結晶
層を成長させることができる。ＧａＡｓのＭＢＥ、ＭＯ
ＣＶＤでの成長温度は５Ｑｏ℃〜６ｏ○℃で９ ベーン あシ予め形成されたシリコンバイポーラトランジスタ人
に大きな影響は与えない。ＧａＡｓ層２上に通常のＭＥ
ＳＦＥＴ形成プロセスと同様に例えばｎ＋領域３をＳｉ
イオンを加速電圧１５０に８Ｖ。
ドーズ量１×１０１４６ＴＬ−２で、ｎ領域４を加速電
圧１００に６Ｖ、ドーズ量６×１０１２ｃｒ／Ｌ−２テ
注入することにより形成する。アニールの後裔ＭＥＳＦ
ＥＴの分離のためＢ＋イオンを注入し絶縁領域６を形成
する。バイポーラトランジスタ部Ａ上のＧａＡｓ層を選
択エッチして除去した後配線を施す。
圧１００に６Ｖ、ドーズ量６×１０１２ｃｒ／Ｌ−２テ
注入することにより形成する。アニールの後裔ＭＥＳＦ
ＥＴの分離のためＢ＋イオンを注入し絶縁領域６を形成
する。バイポーラトランジスタ部Ａ上のＧａＡｓ層を選
択エッチして除去した後配線を施す。
シリコンバイポーラトランジスタからなる出力バッファ
部ＡとＭＥＳＦＥＴから成る内部論理回路部は数μｍの
段差を生ずるが出カバソファ部は太きカサイズのバイポ
ーラトランジスタであり集積度が要求されるわけではな
いので十分に太い配線を施すことにより段差部の配線切
れを防ぐことはできる。上記の例ではＣＴａＡｓ Ｍ
ＥＳ Ｆ Ｅ Ｔはイオン注入により形成しだが、多層
エビやリセスによってよいことはもちろんである。さら
に内部論理回路を構成するＦＨＴはＭＥＳＦＥＴに限ら
す１０ へ− ＨＥＭＴであってもよい。
部ＡとＭＥＳＦＥＴから成る内部論理回路部は数μｍの
段差を生ずるが出カバソファ部は太きカサイズのバイポ
ーラトランジスタであり集積度が要求されるわけではな
いので十分に太い配線を施すことにより段差部の配線切
れを防ぐことはできる。上記の例ではＣＴａＡｓ Ｍ
ＥＳ Ｆ Ｅ Ｔはイオン注入により形成しだが、多層
エビやリセスによってよいことはもちろんである。さら
に内部論理回路を構成するＦＨＴはＭＥＳＦＥＴに限ら
す１０ へ− ＨＥＭＴであってもよい。
発明の効果
以上述べてきたように本発明によれば高速、高集積で、
しかも低インピーダンスの外部回路に対する駆動能力の
大きい化合物半導体集積回路を実現でき、その実用的効
果はきわめて大きい。
しかも低インピーダンスの外部回路に対する駆動能力の
大きい化合物半導体集積回路を実現でき、その実用的効
果はきわめて大きい。
第１図は本発明の一実施例を示す化合物半導体集積回路
の回路図、第２図は本発明の他の実施例を示す回路図、
第３図は本発明の集積回路の作製方法の一例を示す工程
図である。 Ｔ１〜Ｔ８・・・・・・ＭＥＳＦＥＴ、Ｂ１〜Ｂ４・・
・・・・バイポーラトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 （山） 八 Ｔｎ −７８−−−／”Ｉ ＥδＦＥＴβ２〜Ｂ４−一
−バイｍｌ−ラドランク゛スｙ第２図 （Ｃ）
の回路図、第２図は本発明の他の実施例を示す回路図、
第３図は本発明の集積回路の作製方法の一例を示す工程
図である。 Ｔ１〜Ｔ８・・・・・・ＭＥＳＦＥＴ、Ｂ１〜Ｂ４・・
・・・・バイポーラトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 （山） 八 Ｔｎ −７８−−−／”Ｉ ＥδＦＥＴβ２〜Ｂ４−一
−バイｍｌ−ラドランク゛スｙ第２図 （Ｃ）
Claims (1)
- シリコン基板上にエピタキシャル成長された化合物半導
体膜上に形成された電界効果トランジスタにより構成さ
れた論理回路と、上記シリコン基板上に形成したバイポ
ーラトランジスタにより構成された出力バッファ回路と
を有してなる化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311397A JPS63164527A (ja) | 1986-12-25 | 1986-12-25 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311397A JPS63164527A (ja) | 1986-12-25 | 1986-12-25 | 化合物半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164527A true JPS63164527A (ja) | 1988-07-07 |
Family
ID=18016700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61311397A Pending JPS63164527A (ja) | 1986-12-25 | 1986-12-25 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164527A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0447650A2 (de) * | 1990-02-16 | 1991-09-25 | Siemens Aktiengesellschaft | Integrierbare Schaltung zum Verarbeiten logischer Signale |
| WO2008140022A1 (ja) * | 2007-05-08 | 2008-11-20 | Tokyo Electron Limited | 化合物半導体の熱処理方法及びその装置 |
-
1986
- 1986-12-25 JP JP61311397A patent/JPS63164527A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0447650A2 (de) * | 1990-02-16 | 1991-09-25 | Siemens Aktiengesellschaft | Integrierbare Schaltung zum Verarbeiten logischer Signale |
| EP0447650A3 (en) * | 1990-02-16 | 1991-12-27 | Siemens Aktiengesellschaft | Integratable circuit for processing logic signals |
| WO2008140022A1 (ja) * | 2007-05-08 | 2008-11-20 | Tokyo Electron Limited | 化合物半導体の熱処理方法及びその装置 |
| JP2008306176A (ja) * | 2007-05-08 | 2008-12-18 | Tokyo Electron Ltd | 化合物半導体の熱処理方法及びその装置 |
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