JPS63164263A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の目的〕 （産業上の利用分野） この発明は半導体メモリに係り、特にダイナミック型Ｒ
ＡＭセル（以下Ｄｆ？Ａ）ｆセルと呼ぶ。）に関する。

（従来の技術） 現在、ＭＯ８辛導体メモリ、特にＤＲ八）ｉセルにおい
てはそのビット当りの生産コストを下げ、且つ高速化を
ねらうため、ｉｓ積化の試みが多くなざレンチ側壁にた
て型トランジスタを形成する［）ＲＡ）ｌセルが提案さ
れている。

すなわち、第５図は、たで型ＲＡＭセルの構造の概略を
示す断面図である。このたて型ＲＡＭセルは、前述した
ようにシリコン等の基板（４０）に形成されたたて型ト
ランジスタ（４１）とこのトランジスタ（４１）の直下
に形成されたトレンチキャパシタ（４２）から構成され
ている。このトレンチキャパシタ（４２）の側壁及び底
部は絶縁１１２　（４３）で被覆されており、内部はｎ
＋にドープした多結晶シリコン等の層（４４）で埋め込
まれている。前記トレンチ（４２）の多結晶シリコン層
（４４）の一部は前記基板（４０）とコンタクトしてい
る。又、トランジスタ（４１）は、ゲート絶Ｒ膜（４５
）、ゲート電極（４６）、ソース（４７）、及びドレイ
ン（４８）から構成されている。（４８）はビット線で
あり、（４６）はワード線である。（４９）は素子分１
！！ｌ　領域である。このトランジスタにおいてチャネ
ルは、たて型トランジスタの絶縁膜の側壁に沿った基板
（４０）に形成される。

このようにして形成された各トランジスタについて、し
きいＩｎ圧を特性値のデータととして調べたのが第６図
である。横軸は、しきい値電圧、たて軸は、素子数であ
る。この図から、しきい値電圧０．７５　Ｖを中心とし
て±０．１５Ｖの筒器に幅広くバランいて分布している
ことがわかる。又、このようにして形成されたＤＲＡＭ
セルは、以下のような問題がある。

すなわち、第５図に示されるトランジスタでは（ｉ）素
子間は、素子分Ｍ領域（４９）で表面的には分離されて
いるが、基板の深部では分離されておらず素子の動作中
、クロストークの危険性がある。このクロストークとは
、例えば、２つの素子の動作中に発生するバンチスルー
現象や、一方のみが動作中に生じる他方への電流のリー
ク等の問題である。又、このトランジスタのチャネルは
ゲートの側壁の基板側に形成されるのでα線の照りによ
るソフトエラーの発生という問題もある。（ｉｉ）深部
のキャパシタからコンタクトをとる構造となっており、
工程も複雑である。又、例えば、ゲート酸化膜（４５）
を形成する時に、トレンチの側壁面（（１１０）面）に
比較してコーナ面（（１００）面）の酸化速度が速い。

このため、ゲート膜厚が場所により均一でない。このた
め素子の特性にバラツキが生じる。

したがって、高集積化を図れ、かつ素子の特性にバラツ
キを生じることなく、又、クロストーク等の問題を防止
できるＤＲＡＭセルを形成することが望まれていた。

（発明が解決しようとする問題点） 本発明は、 （ｉ）高集積化を図り、かつ （ｉｉ）素子間の動作中におけるクロストーク等の問題
を効果的に抑制し、 （ｉｉＤ素子持性のバラツキが低減される０ＲＡＩ（セ
ルを形成することを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 上記した目的を達成するために、本発明は、例えばキャ
パシタを構成する囮の上にＭＯ３型トランジスタを構成
する囮を積囮するようにし、かつ、少なくとも前記ＭＯ
５型トランジスタのチャネル部と前記キャパシタの一方
の電極は、半導体等の基体に形成された絶縁領域に埋め
込まれていることを特徴とするＤＲＡ）１セルを提供す
る。

前記したチャネル部とキャパシタの電極の埋め込みにつ
いて第１図を用いて説明する。

すなわち、（）ＲＡＭセルは、スイッチングトランジス
タ■とキャパシタ■により構成されるが、本発明では、
図中点線で囲まれた絶縁領域部分■に少なくともトラン
ジスタ■のチャネル部０Φとキャパシタ■の一方の電極
■を埋め込むようにしたのである。ここで、（へ）、■
、０はそれぞれＭＯ３型トランジスタを構成するソース
（又はドレイン）、ドレイン（又はソース）、ゲートで
あり、（８）はキャパシタを構成する電極■に対向する
電極である。

又、■は前記ゲート■に接続したワード線であり、（９
）は前記ドレイン■に接続したビット線である。

（作　用） 本発明は、上記したようにして半導体等の基体上に形成
した絶縁領域の中に少なくともトランジスタのチャネル
部とキャパシタの一方の電極を積層して埋め込むように
しているので、クロストークの危険が大幅に低減でき、
高集積化も図れる。

前記したように、例えばキャパシタを構成する層の上に
トランジスタを構成する層を積層するので工程も簡単で
すみ、素子の特性のバラツキのないＤ　ＲＡＭセルがで
きる。

（実施例） 本発明の詳細を以下図面を用いて説明する。図２は、本
発明による！１′導体装買の一実施例を説明するための
斜視図である。まず、図２＠に示すように、たとえばシ
リコン（Ｓ　ｉ　＞基板＠の上に酸化膜■を例えばＣＶ
Ｄ　（化学堆積）法を用いて５．２ｊＪＩ！ｔの膜厚に
形成する。ここで、シリコン基板（４）の上にはあらか
じめたとえばセンスアンプ回路やその他演算回路等があ
ってもよい。この場合、基板（４）は、後述するキャパ
シタの一方の電極となるので、その電位は安定させてお
く。前記酸化膜（２）に対して通常の写真喰刻技術とＲ
ＩＥ等のエツチング技術を用い、例えば、深さ５譚、開
口部１、Ｏｘ　１．０譚２の溝＠を形成する。このとき
、溝■の底部は、シリコン基板（４０）に達しないよう
に基板（４０）から０．２ＩＪＩＩｔの間隔をとる。こ
の溝の深さはエツチング可能の制御によって精度よくエ
ツチング可能である。

次いで、第２図０に示すように前記溝ｅのにたとえば多
結晶シリコンＴ５（２３）を埋め込んだ。この１呂（２
３）はメモリセル部分を構成する。前記多結晶シリコン
層（２３）は溝に）底部からｎ−領域（２４）、ｎ＋領
１ｉｉＩ（２５）、ｐ−領域（２６）と形成されている
。これらの領域（２４）、　（２５）、　（２６）の形
成は、低温減圧雰囲気で化学堆積法により、次のように
して行う。まず、ｎ−領域（２４）は、Ｓ！Ｈ４ガスに
たとえば少檄の高純度ＰＨ３ガスを混入させることによ
り形成し、次にｎ＋領領域２５）は、ＡＳＨ３ガスを用
いＴ形成シタ。マタ、ｐ−１１！　（２Ｂ）Ｌｔ、８２
Ｈ４ガスを流し形成した。ここでは、たとえばｎ−領域
（２４）の厚さは３．１副、ｎ＋ｘ域（２５）の厚さは
０．５−とした。また、前記領域（２４）、　（２５）
のリン（Ｐ）濃度はそれぞれ２．５ｘ　１０１６／７．
３．　ＯＸ　１０２’／　ｃｉとし、ｐ″″領域（２６
）のボロン（Ｂ）の濃度は４．８×１０１ｅ／ｃＩｉと
した。ここで、ｎ−領域（２４）ハ！荷の蓄積されるキ
ャパシタの一方の電極であり、絶縁領域を構成する酸化
ｖｉ＠の中に埋め込まれている。ｎ＋ｓｔ域（２５）は
トランジスタのトレインであり、ｐ−領域（２６）はヂ
ャネル部である。この実施例は、多結晶シリコンＦＪ　
（２３）を用いたが、シリコンを用いて同様に領域（２
４）、　（２５）、　（２６）を形成してもよい。しか
る後に第２図（Ｃ）に示すように前記酸化Ｉ！！！＠を
弗化アンモニウム等の化学的なエツチング法を用いて、
例えば１．４譚エツチングし、前記ｐ″″領域（２６）
を一旦露出せしめる。前述してきた工程はいづれも制御
性よく行えるものである。

次に第２図１に示すように前記露出せしめたｏ−１域（
２６）をゲート酸化膜（２７）で被覆する。この被覆は
、少なくともｐ″″領域（２６）の周囲に行うものであ
り、特定の面方位を必要としなくてよい。

これは、ｐ−領域（２６）は多結晶の口であるからであ
る。前記酸化ＩＩ！　（２７）の被覆は、たとえば低温
プラズマ酸化法により、形成することができる。もちろ
ん、通常のドライ酸化法により形成してもよい。前記ゲ
ート酸化膜（２７）の膜厚は２００人±１０人とした。

この酸化膜はきわめて良質なものであった。しかる後に
第２図（ｅ）に示すように多結晶シリコン膜（２８）を
低温の減圧雰囲気で前記酸化膜（２０上に成長させた。

この時の膜厚は１．ＯＪＪ！１ｔ±０．２ＪＪ１１とし
、前記ゲート酸化膜（２７）の上部（２７ａ）は露出す
るようにした。又、多結晶シリコンＩＰ！（２Ｂ）の成
長にはドーピングガスとしてＡＳＨ３を用い不純物濃度
は１．３ｘ１０２０／ｃＩ／ｌとした。ここで、チャネ
ル長は前記多結晶シリコン膜（２８）の膜厚で決定する
がこの膜（２８）の形成は制御性よく行えるので膜厚の
バラツキが小さくできる。

次に、第２図（０に示すように前記ヒ察のドープされた
ｎ＋多結晶シリコンＩＩ！　（２８）を通常の写真喰刻
技術とエツチング技術を用いてバターニングする。ここ
では、前記パターニングはｐ−ｆｉｎ！　（２６）の周
囲を囲むように多結晶シリコン膜（２８）を残した。前
記多結晶シリコンＩＩ！！！　（２Ｂ）はゲート電極と
して用いる。しかる後全面にｆ６Ｉ！膜を堆積し、次い
で埋め込まれた多結晶シリコン膜（２７）の上部（２７
ａ）に開口部をもうけ、ここにソースとなる（１＋ｇＪ
（図示せず）を形成する。このｎ＋５の形成は、イオン
注入法あるいはＣＶＤ法で形成する。そして、最終的に
全面を絶縁膜（３０）で被覆し、完全にＤＲＡ）ｌセル
を埋め込む。こうして、多結晶シリコンＬｉ！（２８）
はワードライン、上部（２７ａ）に形成したｎ＋ｆｆＪ
はビットラインに接続し、１トランジスタ／１キヤパシ
タ型のメモリセルができる。

第３図は上記した実施例に従って形成したＤＲＡＭセル
の断面図である。第２図と同一部分は同一符号を付して
示し、詳細な説明は省略する。（２９）はソース、（３
０）はＩ８ｉ！膜である。この実施例により形成された
メモリセルのスイッチングＩ・ランジスタ部のしきいｉ
ｉ１電圧のバラツキを調べた結果を第４図に示す。横軸
はしきい値電圧でおり、たて軸は素子数である。この図
から、しきい値電圧の分布は０．７Ｖを中心値として、
±０．０５以内に９５％が分布しており、バラツキは少
ないことがわかった。すなわち、こ′の実施例によれば
、ＤＲＡＭセルの形成にあたり多結晶シリコン或いはシ
リコン膜の堆積、シリコン酸化膜のエツチング等と言う
比較的加工精度の高い技術を主として用いており、積層
の構造であるので、工程自身充分な信頼性を得ることか
でき、素子特性のバラツキを低減できた。

又、この実施例に示すような構造であれば各素子のトラ
ンジスタのチャネル部とキャパシタの一方の電極が互い
にｔ１８縁されるので従来あった素子間のクロストーク
の問題はほとんど発生しなかった。

また、第２図においてキャパシタの一方の電極であるｎ
−１１域（２４）がシリコン酸化膜（２０の中に完全に
埋め込まれているので、一旦注入された電荷は外部にも
れにくい。したがって、ｄＲＡＨでは必須であるリフレ
ッシュの頬面が少なくてすむ。また、本発明によるｌＩ
造ではα線が入射してきても、メモリ領域及びチャネル
領域が完全に５ｆＯ２にかこまれているので、α線の影
響を受けず、隣接のものと相互に影響を与え合うことは
ない。

本発明は、上記した実施例に何ら限定されるものではな
く、本発明の要旨を逸脱しない範囲で適宜応用可能であ
る。

例えば、上記実施例ではセル部の多結晶シリコン膜（２
３）は単にＣＶＯ＜化学堆積）させたままであったが、
堆積後ランプヒーターを用いてこの部分の結晶性を改良
してもよい。この場合、絶縁体ＦｒＪ＠が充分厚いので
、下地にあらかじめ形成されたセンスアンプやその他演
詐回路があっても何ら支障をきたすことがない。又、キ
ャパシタの一方の電極はシリコン基板（４）を用いたが
他の半導体基板あるいは導体基板でもよく、これらの基
板に種々の凹凸を形成しておけば、キャパシタの容量は
ざらに大きくすることができる。又、客員を増すために
例えば、あらかじめ基板に表面を絶縁膜で被覆された溝
を形成し、この溝にキャパシタ部を埋め込み対向面積を
大きくするようにしてもよい。

更に、ＤＲＡＭセルを内部に形成する絶縁領域は積層さ
れた多層の構造にしてもよい。

〔発明の効果〕

以上、述べたように本発明によれば、（ｉ）！積化′　
　を図り、かつにｉ）クロストーク等の問題の生じ難い
、又、ＯｉＤ素子特性のバラツキの小さいＤＲＡＭセル
を得ることができる。

【図面の簡単な説明】

第１図は、本発明を説明するための図、第２図は、本発
明に係る一実施例方法を示す斜視図、第３図は、本発明
の一実施例を示す断面図、第４図は、本発明による効果
を説明プ°るための図、第５図は、従来技術を説明する
ための図、第６図は、従来技術の問題点を説明するため
の図である。 ２０・・・半導体基板　　　　２１・・・シリコン酸化
膜２４・・・ｎ−領域　　　　　２５・・・ｎ＋領域２
Ｇ・・・ｐ−領域　　　　　２７・・・ゲート酸化膜２
８・・・ゲート電極　　　　２９・・・ｎ＋領域代理人
　弁理士　則　近　憲　右 同　　竹花喜久男 第　　ｌ　図 第　　２　図 第　　２　図 第　　３　図 ０．５　　　０．７　　　　　　　／・０［きい４ａ−
東た（Ｖ） 第　　４　図 第　　５　図 しき（・イ％Ｌ４ｔＬ　（Ｖ） 第　　Ｇ　図

Claims (6)

【特許請求の範囲】
1. （１）ＭＯＳ型トランジスタとキャパシタからなるダイ
   ナミック型ＲＡＭセルにおいて、前記トランジスタ及び
   キャパシタは積層され、かつ少なくとも前記トランジス
   タのチャネル部と、前記キャパシタの一方の電極は、基
   体に形成された絶縁領域に埋めこまれてなる半導体装置
   。
2. （２）前記基体上の絶縁領域には、下からキャパシタの
   一方の電極となる層、前記トランジスタのソース又はド
   レインとなる層、チャネル領域となる層、及びドレイン
   又はソースとなる層が縦型に積をしてなる特許請求の範
   囲第１項記載の半導体装置。
3. （３）前記基体が導体又は半導体であり、前記キャパシ
   タの一方の電極に対向するもう一方の電極である特許請
   求の範囲第２項記載の半導体装置。
4. （４）前記トランジスタのチャネル部は、多結晶の導電
   層からなり、このチャネル部の周囲にゲート絶縁膜が形
   成されている特許請求の範囲第１項記載の半導体装置。
5. （５）前記キャパシタは、前記基体表面に形成された溝
   内に絶縁膜を介して形成されてなる特許請求の範囲第１
   項記載の半導体装置。
6. （６）前記絶縁領域は、シリコン酸化膜である特許請求
   の範囲第１項記載の半導体装置。