JPS63161664A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63161664A JPS63161664A JP61309770A JP30977086A JPS63161664A JP S63161664 A JPS63161664 A JP S63161664A JP 61309770 A JP61309770 A JP 61309770A JP 30977086 A JP30977086 A JP 30977086A JP S63161664 A JPS63161664 A JP S63161664A
- Authority
- JP
- Japan
- Prior art keywords
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- inverter
- sram
- mosfet
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000010354 integration Effects 0.000 abstract description 5
- 230000003068 static effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 208000003251 Pruritus Diseases 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007803 itching Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶装置に係り、特にスタティク型ラン
ダムアクセスメモリ（以下、ＳＲＡＭという）に関する
。
ダムアクセスメモリ（以下、ＳＲＡＭという）に関する
。
［従来の技術］
従来、この種のＳＲＡＭとしては第３図に示されている
ようなものが知られている。第３図に示されているＳＲ
ＡＭは内部ノード９に低レベルを、内部ノード１０に高
レベルをそれぞれ記憶しているとすると、情報の読み出
しには、まず列線８．１１を高レベルにしておいて行線
７を高レベルにすると、ノード１０は高レベルを記憶し
ているので電界効果トランジスタ（以下、ＭＯＳＦＥＴ
）６はオフ状態に留まるが、ノード９には低レベルが記
憶されているのでＭＯ５ＦＥＴＩはオンする。
ようなものが知られている。第３図に示されているＳＲ
ＡＭは内部ノード９に低レベルを、内部ノード１０に高
レベルをそれぞれ記憶しているとすると、情報の読み出
しには、まず列線８．１１を高レベルにしておいて行線
７を高レベルにすると、ノード１０は高レベルを記憶し
ているので電界効果トランジスタ（以下、ＭＯＳＦＥＴ
）６はオフ状態に留まるが、ノード９には低レベルが記
憶されているのでＭＯ５ＦＥＴＩはオンする。
したがって、列線８が低レベルに移行し、列線８、ＩＩ
の電圧差に基づき情報の読み出しがなされる。
の電圧差に基づき情報の読み出しがなされる。
［発明が解決しようとする問題点］
上記従来のＳＲＡＭの読み出し速度はＭＯ５ＦＥＴＩの
電流駆動能力に依存している。したがって、ＳＲＡＭの
読み出し速度を高めるにはＭＯＳＦＥＴ １のチャンネ
ル幅を大きくしてＭＯＳＦＥＴｌの電流駆動能力を大き
くすることが必要である。ところがＭＯ５ＦＥＴＩのみ
電流駆動能力を高めると、ノード９の電圧レベルがＭＯ
ＳＦＥＴ１と４とのオン抵抗比で定まることから、ノー
ド９における低レベル時の電圧が接地電圧よりも高くな
り、この電圧値がＭＯＳＦＥＴ３．５で構成されるイン
バータのしきい値を超えると記憶内容の反転が生じる。
電流駆動能力に依存している。したがって、ＳＲＡＭの
読み出し速度を高めるにはＭＯＳＦＥＴ １のチャンネ
ル幅を大きくしてＭＯＳＦＥＴｌの電流駆動能力を大き
くすることが必要である。ところがＭＯ５ＦＥＴＩのみ
電流駆動能力を高めると、ノード９の電圧レベルがＭＯ
ＳＦＥＴ１と４とのオン抵抗比で定まることから、ノー
ド９における低レベル時の電圧が接地電圧よりも高くな
り、この電圧値がＭＯＳＦＥＴ３．５で構成されるイン
バータのしきい値を超えると記憶内容の反転が生じる。
かかる記憶内容の反転を防止するにはＭＯＳＦＥＴ４の
電流駆動能力をＭＯＳＦＥＴＩの電流駆動能力よりも大
きくしなければならず、情報の読み出し速度を向上させ
るには、結局、ＭＯ５ＦＥＴＩ、４．５．６の電流駆動
能力を全て大きく設定する必要があり、ＳＲＡＭの集積
度が低下するという問題点があった。
電流駆動能力をＭＯＳＦＥＴＩの電流駆動能力よりも大
きくしなければならず、情報の読み出し速度を向上させ
るには、結局、ＭＯ５ＦＥＴＩ、４．５．６の電流駆動
能力を全て大きく設定する必要があり、ＳＲＡＭの集積
度が低下するという問題点があった。
加えて、ＭＯ５ＦＥＴＩ、６の電流駆動能力を向上させ
るためにチャンネル幅を広くするとＭＯＳＦＥＴの寄生
容量が増加して行線の抵抗とＭＯＳＦＥＴ １．６の容
量とに基づく時定数が大きくなる。その結果、行線７に
印可される行選択信号線に対するＭＯＳＦＥＴＩ、６の
応答が遅くなり、情報読み出しの高速化も十分に図れな
いという問題点もあった。
るためにチャンネル幅を広くするとＭＯＳＦＥＴの寄生
容量が増加して行線の抵抗とＭＯＳＦＥＴ １．６の容
量とに基づく時定数が大きくなる。その結果、行線７に
印可される行選択信号線に対するＭＯＳＦＥＴＩ、６の
応答が遅くなり、情報読み出しの高速化も十分に図れな
いという問題点もあった。
したがって、本発明の目的は情報読み出しの高速化を図
っても記憶内容の反転が生ぜず、しかも集積度の低下し
ないＳＲＡＭを提供することである。
っても記憶内容の反転が生ぜず、しかも集積度の低下し
ないＳＲＡＭを提供することである。
［問題点を解決するための手段］
本発明は第１インバータと、該第１インバータの出力が
入力に供給され出力が上記第１インバータの入力に供給
される第２インバータと、一対の出力線と、該一対の出
力線と上記第１および第２インバータとの間にそれぞれ
介在し同時的に開閉される２つのトランスファゲートと
を有する半導体記憶装置において、上記２つの出力線の
一方と定電圧源との間に２つのトランジスタを直列に配
設し、該２つのトランジスタの一方を第１インバータの
出力で制御するようにし、他方を情報の読み出し時にオ
ンさせるようにしたことを特徴としている。
入力に供給され出力が上記第１インバータの入力に供給
される第２インバータと、一対の出力線と、該一対の出
力線と上記第１および第２インバータとの間にそれぞれ
介在し同時的に開閉される２つのトランスファゲートと
を有する半導体記憶装置において、上記２つの出力線の
一方と定電圧源との間に２つのトランジスタを直列に配
設し、該２つのトランジスタの一方を第１インバータの
出力で制御するようにし、他方を情報の読み出し時にオ
ンさせるようにしたことを特徴としている。
［作用コ
上記構成に係る半導体記憶装置からそこに記憶されてい
る情報を読み出すには、一方の出力線と定電圧源との間
に配設された２つのトランジスタの他方をオンさせる。
る情報を読み出すには、一方の出力線と定電圧源との間
に配設された２つのトランジスタの他方をオンさせる。
第２インバータと第２インバータとは一互いに相補的に
オン、オフして情報を記憶するので、第１インバータの
出力は記憶されている情報に対応している。したがって
、記憶されている情報にしたがい上記２つのトランジス
タの一方は開閉され、出力線と定電圧源との間に電流経
路が形成、または遮断される。よって、かかる電流経路
に基づく出力線の電圧変化を検知して記憶されていた情
報を判断する。
オン、オフして情報を記憶するので、第１インバータの
出力は記憶されている情報に対応している。したがって
、記憶されている情報にしたがい上記２つのトランジス
タの一方は開閉され、出力線と定電圧源との間に電流経
路が形成、または遮断される。よって、かかる電流経路
に基づく出力線の電圧変化を検知して記憶されていた情
報を判断する。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１実施例の構成を示す電気回路図で
あり、第１実施例に係るＳＲＡＭはＭＯＳＦＥＴ２．４
で構成されたインバータと、ＭＯＳＦＥＴ３．５で構成
されるインバータとを有しており、一方のインバータの
内部ノードは他方のインバータの内部ノードにそれぞれ
接続されている。また、各インバータの内部ノード９．
１０はトランスファゲートを構成するＭＯ５ＦＥＴＩ、
６を介して列線８．１１にそれぞれ電気的に接続可能で
ある。ＭＯ５ＦＥＴＩ、６のゲートは行線７により制御
されている。列線１１と接地端子との間にはＭＯＳＦＥ
Ｔ１４．１５が設けられており、ＭＯＳＦＥＴ １４の
ゲートは行線１６により制御され、ＭＯＳＦＥＴ １５
のゲートは内部ノード１０により制御されている。
あり、第１実施例に係るＳＲＡＭはＭＯＳＦＥＴ２．４
で構成されたインバータと、ＭＯＳＦＥＴ３．５で構成
されるインバータとを有しており、一方のインバータの
内部ノードは他方のインバータの内部ノードにそれぞれ
接続されている。また、各インバータの内部ノード９．
１０はトランスファゲートを構成するＭＯ５ＦＥＴＩ、
６を介して列線８．１１にそれぞれ電気的に接続可能で
ある。ＭＯ５ＦＥＴＩ、６のゲートは行線７により制御
されている。列線１１と接地端子との間にはＭＯＳＦＥ
Ｔ１４．１５が設けられており、ＭＯＳＦＥＴ １４の
ゲートは行線１６により制御され、ＭＯＳＦＥＴ １５
のゲートは内部ノード１０により制御されている。
かかる構成のＳＲ，Ａ、Ｍセルから情報を読み出すには
行線７を低レベルに維持したままで、行線１６を高レベ
ルに移行させる。その結果、Ｍ ＯＳ ＦＥＴ１４がオ
ンし、内部ノード１０に高レベルが記憶されているとＭ
ＯＳＦＥＴ１５もオンするので列線１１の電圧はこの電
流経路を通って放電される。したがって、この放電され
る電流を検出することによりＳＲＡＭセルに記憶されて
いた情報が読み出される。
行線７を低レベルに維持したままで、行線１６を高レベ
ルに移行させる。その結果、Ｍ ＯＳ ＦＥＴ１４がオ
ンし、内部ノード１０に高レベルが記憶されているとＭ
ＯＳＦＥＴ１５もオンするので列線１１の電圧はこの電
流経路を通って放電される。したがって、この放電され
る電流を検出することによりＳＲＡＭセルに記憶されて
いた情報が読み出される。
本実施例に係るＳＲＡＭセルからの情報の読み出し速度
は上記電流経路の電流値を大きく設定することによって
向上する。本実施例の場合には従来例と異なり内部ノー
ド１０が出力端から分離されているので、ＭＯＳＦＥＴ
１４．１５の電流駆動能力を向上させても記憶情報が反
転することはない。
は上記電流経路の電流値を大きく設定することによって
向上する。本実施例の場合には従来例と異なり内部ノー
ド１０が出力端から分離されているので、ＭＯＳＦＥＴ
１４．１５の電流駆動能力を向上させても記憶情報が反
転することはない。
また、行線１６はＭＯＳＦＥＴ １４のみ駆動し、オン
させる必要のないＭＯＳＦＥＴのゲートには供給されな
いので、ＭＯＳＦＥＴのゲート寄生容量に基づく行選択
信号の遅延は少なくなり、試算では寄生容量が４０％以
上小さくなるので、遅延時間も４０％以上少なくなる。
させる必要のないＭＯＳＦＥＴのゲートには供給されな
いので、ＭＯＳＦＥＴのゲート寄生容量に基づく行選択
信号の遅延は少なくなり、試算では寄生容量が４０％以
上小さくなるので、遅延時間も４０％以上少なくなる。
さらに、従来のように４つのＭＯＳＦＥＴを大型にする
必要がないので、集積度が向上する。
必要がないので、集積度が向上する。
第２図は本発明の第２実施例の構成を示す電気回路図で
ある。本実流会の第１実施例との違いはＭＯＳＦＥＴ１
４．１５の出力として新たに列線１７を設けたことであ
る。本実施例では出力端子として列線８．１１と列線１
７との２組を有しており、さらにそれらを制御する行線
７．１６を備えて゛いるので、ＳＲＡＭセルのアレイに
おいて同一列、割付に属するＳＲＡＭセルにアクセスす
ることができ、大量のデータを処理することができる。
ある。本実流会の第１実施例との違いはＭＯＳＦＥＴ１
４．１５の出力として新たに列線１７を設けたことであ
る。本実施例では出力端子として列線８．１１と列線１
７との２組を有しており、さらにそれらを制御する行線
７．１６を備えて゛いるので、ＳＲＡＭセルのアレイに
おいて同一列、割付に属するＳＲＡＭセルにアクセスす
ることができ、大量のデータを処理することができる。
［発明の効果］
以上説明してきたように、本発明はＳ ＲＡ ？ＶＩセ
ルに読み出し用の回路を付加したので、情報の読み出し
速度を向上させても、記憶内容の反転が発生せず、しか
も集積度の大幅な低下を防止できるという効果を奏する
。
ルに読み出し用の回路を付加したので、情報の読み出し
速度を向上させても、記憶内容の反転が発生せず、しか
も集積度の大幅な低下を防止できるという効果を奏する
。
第１図は本発明の第１実施例の構成を示す電気回路図、
第２図は本発明の第２実施例の構成を示す電気回路図、
第３図は従来例の構成を示す電気回路図である。
ｌ、６・・・・・・電界効果型トランジスタ（トランス
ファゲート）、 ２．４・・・・・・電界効果トランジスタ（第２インバ
ータ）、 ３．５・・・・・・電界効果トランジスタ（第１インバ
ータ）、 ８．１１・・・・・列線 （出力線）、 １３・・・・・・・接地端子 （定電圧源）、 １４．１５・・・・電界効果トランジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − １，４，５，６，１４，１５−−−−Ｎ型ＭＯＳＦＥＴ
２．３−−−−ρ型ＭＯ５ＦＥＴ ７．１６−−−一 行８Ｌ ８．１１−−−− グ・ｓ Ｌ’。 ９．１０−−−一内部）−１ｊ’ １２−−−−−−−ｑ溝 １３−−−−−一 痒２巴 第１図 第２図 第３図
ファゲート）、 ２．４・・・・・・電界効果トランジスタ（第２インバ
ータ）、 ３．５・・・・・・電界効果トランジスタ（第１インバ
ータ）、 ８．１１・・・・・列線 （出力線）、 １３・・・・・・・接地端子 （定電圧源）、 １４．１５・・・・電界効果トランジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − １，４，５，６，１４，１５−−−−Ｎ型ＭＯＳＦＥＴ
２．３−−−−ρ型ＭＯ５ＦＥＴ ７．１６−−−一 行８Ｌ ８．１１−−−− グ・ｓ Ｌ’。 ９．１０−−−一内部）−１ｊ’ １２−−−−−−−ｑ溝 １３−−−−−一 痒２巴 第１図 第２図 第３図
Claims (1)
- 第１インバータと、該第１インバータの出力が入力に供
給され出力が上記第１インバータの入力に供給される第
２インバータと、一対の出力線と、該一対の出力線と上
記第１および第２インバータとの間にそれぞれ介在し同
時的に開閉される２つのトランスファゲートとを有する
半導体記憶装置において、上記２つの出力線の一方と定
電圧源との間に２つのトランジスタを直列に配設し、該
２つのトランジスタの一方を第１インバータの出力で制
御するようにし、他方を情報の読み出し時にオンさせる
ようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309770A JPS63161664A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309770A JPS63161664A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63161664A true JPS63161664A (ja) | 1988-07-05 |
Family
ID=17997051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309770A Pending JPS63161664A (ja) | 1986-12-25 | 1986-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63161664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126230A (ja) * | 1988-11-07 | 1990-05-15 | Nissan Chem Ind Ltd | 強誘電性液晶素子 |
-
1986
- 1986-12-25 JP JP61309770A patent/JPS63161664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02126230A (ja) * | 1988-11-07 | 1990-05-15 | Nissan Chem Ind Ltd | 強誘電性液晶素子 |
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