JPS63157479A - 電導度変調形ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、電導型変調形ＭＯ８ＦＥＴに関し、ラッチ
アップ耐量を改善したものである。

（従来の技術） 従来の電導型変調形ＭＯ８Ｆ　Ｅ　Ｔとしては、例えば
第４図に示すようなものがある（　ｔＪ　Ｓ　Ｐ　　４
．　。

３６４．０７３）。

第４図中、２１はホール注入源となる第１導電形のｐ＋
アノード領域、２３は実質的にドレインとして作用する
第２導電形のｎベース領域であり、ｐ“アノード領Ｎ、
２１とｎベース領域２３との間には、当該ｐ＋アノード
領域２１からｎベース領域２３へのホールの注入効率を
抑えるためのｎ＋バッファ層２２が形成されている。

上記のようにｐ形を第１導電形としたとき、これと反対
導電形のｎ形は第２導電形となる。

ｎベース領域２３の表面側には、ＤＳ△（Ｄｉｆｆｕｓ
ｉｏｎ　　Ｓ　ｅｌｆ　　Ａ　Ｉｉｇｎｍｅｎｔ）技術
ににつＴＤベース領［２４およびｎ＋ソース領域２５が
形成されている。またｎ“ソース領域２５とｎベース領
域２３との間におけるｎベース領域２４上には、そのｎ
ベース領域２４にチャネル２６を誘起させるゲート電極
２８がゲート酸化Ｉｌ（絶縁ｍ１．）２７を介して設け
られている。

２９はソース電極であり、ソース電極２９はｎ１ソース
領域２５およびｎベース領域２４に接続されている。３
０はアノード電極である。

上述のように電導度変調形ＭＯ８ＦＥＴは、通常の縦形
ＭＯ８ＦＥＴに対して、そのドレイン相当領域にｐ＋ア
ノード領域２１を付加した構造とみることができる。

そしてアノード電極３０に所要値の正電圧が加えられ、
ゲート電極２８に閾値電圧以上のゲート電圧が加えられ
ると、ゲート電極２８直下にチャネル２６が誘起されて
ｎベース領域２４の表面層が導通し、ｎ＋ソース領［２
５からチャネル２６を通ってｎベース領域２３に電子電
流が流入される。一方、ｐ＋アノード領域２１からは、
ｎベース領域２３に多聞のホール（少数キャリヤ）が注
入される。このときｎ“バッファ層２２は、その注入効
率を抑えるように作用する。

ｎベースｆＪｆ域２３に注入されたホールは、チャネル
２６から流れ込んだ電子と再結合しながら一部はｎベー
ス領域２４へ流れ込み、ソース電極２９へ抜ける。しか
しｎベース領域２３には、なお多量のキャリヤ蓄積が生
じて電導度変調が起き、動作時のオン抵抗が激減する。

このように電導度変調形ＭＯ８ＦＥＴは、動作時のオン
抵抗が非常に低くなり、且つ高耐圧であるという特性を
有している。

しかるに電導度変調形ＭＯ８Ｆ　Ｅ　Ｔは、前述のよう
にｐ“アノード領域２１を有し、このｐ＋アノード領域
２１上にｎ“バッファ層２２、ｎベースｆ［２３が存在
し、ｎベース領１４２３にはｎベース領域２４およびｎ
＋ソース領１ｉｉｔ２５が形成されている。

このような構造から、その内部には、第５図の等何回路
に示すように、ｐｎｐ形のトランジスタＱ１およびｎｐ
ｎ形のトランジスタＱ２が寄生的に生じ、この両トラン
ジスタＱ＋　、Ｑ２の結合により、ｐｎｐｎサイリスタ
が形成されている。第５図中、Ｒｂはｎｐｎ形のトラン
ジスタＱ２のベース抵抗で、ｎベース領域２４の部分に
生じる。

このため、トランジスタＱ１のエミッタに相当するｐ＋
アノード領域２１から注入されたホールのうち、そのコ
レクタに相当するｎベース領域２４に達する電流をＩｂ
とすると、ｎベース領域２４に［ｂ−Ｒｂなる電圧降下
が生じ、この電圧降下がトランジスタＱ２のベース閾値
電圧（冨０゜６）を超えると、当該トランジスタＱ２が
オン状態に転じて、その］コレクタ電流即ち他のトラン
ジスタＱ＋　のベース電流の増加を引き起す。この結果
、トランジスタＱ＋のコレクタ電流であるｌｂが増加し
てトランジスタＱ２のベース電流が増ＩＪｎ　ｖ−ると
いう正帰還ループができでラッチアップ現象が発生する
。ラッチアップ現象が発生すると、サイリスタ動作が生
じるので電源を一旦切らない限り元の状態に復帰しない
。

したがってラッチアップ現象の発生を防止するためには
、ｐベースｆｒ４域２４部分の抵抗Ｒｂおよびこれに流
れる電流１ｂをできる限り小さくすることが重要となる
。

このため、従来の電導度変調形ＭＯ８ＦＥＴにあっては
、ｐ＋アノード領域２１に接するようにｎ＋バッファ層
２２を設けてホールの注入効率を落したり、ＡＵ拡散や
電子線照射を行なうことによりｎベース領１ｉｉｔ２３
中にライフタイムキラーを導入して寄生トランジスタＱ
＋、、Ｑ２の電流増幅率を落すことが行なわれていた。

（発明が解決しようとげる問題点） しかしながら、Ｄ”アノード領ｔｉｉ！２１に接するよ
うにｒ）＋バラフッ層２２を設けて主導度変調領域であ
るｎベース領Ｉｔｉ、２３へのホールの注入効率を落ず
と、動作時のオン抵抗を十分低くすることができない。

またへり拡散や電子線照射を行なうことによりｎベース
領域２３中にライフタイムキラーを導入すると、ライフ
タイムキラーは基板全体に分布するので、これがＭＯ８
ＦＥＴ本来の動作に影響してゲート閾値電圧にばらつき
が生じ易く、製造の歩留りを低下させるという問題点が
あった。

この発明は、このような従来の問題点に着目してなされ
たもので、ラッチアップ耐量が高く且つ動作時のオン抵
抗を十分に低くすることができ、さらに製造の歩留りを
向上させることのできる電導型変調形ＭＯ８ＦＥＴを提
供することを目的とする。

［発明の構成］ （問題点を解決するため゛の手段） この発明は上記目的を達成するために、第１導電形の高
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により雷導度が変調される第２
導電形の第１ベース領域と、この少数キャリヤを再結合
させる前記第１ベース領域の禁制帯幅より禁制帯幅の狭
い材質からなる再結合領域と、該再結合領域上に形成さ
れ実質的にドレインとして作用する第２導電形の第２ベ
ース領域と、該第２導電形の第２ベース領域の表面側に
形成された第１導電形のベース領域と、該第１導電形の
ベース領域の表面側に形成された第２導電形のソース領
域と、該ソース領域と前記第２導電形のベース領域との
間の前記第１導電形のベース領域上にゲート絶縁膜を介
して設けられ当該第１導電形のベース領域にチャネルを
誘起させるゲート電極とを有することを要旨とする。

（作用） 第２導電形の第１ベース領域に第１導電形の高濃度領域
から少数キャリヤが注入され十分に電導型変調が生じて
電導型変調形ＭＯ８ＦＥＴのオン抵抗が低下される。ま
た第２導電形の第１ベース領域に電導型変調を生じさせ
た少数キャリヤは、禁制帯幅の狭い材質からなる再結合
＃４域で再結合して消滅し、第１導電形のベース領域へ
の少数キャリヤの流入が阻止されてラッチアップ現象の
発生が防止される。

（実施例） 以下、この発明の実施例を第１図および第２図に基づい
て説明する。

まず構成を説明すると、第１図中、１はホール注入源と
なる高濃度領域としてのｐ“アノード領域であり、ｐ＋
アノード領域１上には、当該ｐ＋７ノード領域１からの
ホール（少数キャリヤ）注入により電導型変調が起きる
とともに、この電導型変調を生じさせたホールを再結合
によりほぼ消滅させるｎ形の電導度変調領域２が形成さ
れている。電導重度Ｘ１ｉｌ領域２は、ｐ＋アノード領
域１から注入される小−ルによりＮ導度が変調される第
１ｎベース領［３と、この第１ｎベース領域３上に形成
され当該第１ｎベース領域３に電導型変調を生じさせた
ホールを再結合によりほぼ消滅させる再結合領域４とで
構成されている。

再結合領域４としては、第２図に示すように第１ｎベー
ス領域３の材質よりも禁制帯幅の狭い材７τが用いられ
、具体的には第１ｎベース領域３の材質として３ｉまた
はＧａＡＳが用いられる場合、再結合領域４の材質とし
ては、例えば３　ｉ　ｘＱｅｌ　−Ｘまたは１ｎＸＧａ
＋　−ｘＡｓｙＰ＋　　’Ｉの化合物半導体がそれぞれ
用いられる。これらの材質からなる再結台頭［４は、第
１ｎベース領域３上にエピタキシャル成長法により形成
される。そしてこの再結合領域４を形成している材質は
、第１ｎベース領域３等を形成している材質と伝導帯が
ほぼ平坦になるようにｎ形の不純物がドープされている
。再結合領域４の厚さは、オン抵抗を低くする観点から
薄くすることが望まれるが、ホール再結合を効果的に行
なわせるため、敗１０オングストローム程度以上にする
ことが必要とされる。

５は実質的にドレインとして作用する第２ｎベース領域
であり、この第２ｎベース領域５の不純物濃度は、オン
抵抗を小さくするため第１ｎベース領１４３の不純物濃
度よりも高く設定され、またその厚さも可能な範囲で薄
く設定される。

そして、第２ｎベース’ＲＩｉｉ！　５の表面側に、奇
生トランジスタのベース抵抗Ｒｂを下げるためのｐ１ウ
ェル領ｌｌｉ！６が形成され、さらにｐベース領域７お
よびｎ＋ソース領［８が形成されている。ｎ“ソース領
域８と第２ｎベース領域５との間におけるｐベース領域
７上には、そのｐベース領域７にチャネル９を誘起させ
るだめのゲート電極１１がゲート酸化膜（絶縁膜）１０
を介して設けられている。

１２はＰ＋ガードリング、１３はフィールド酸化膜、１
４はＰＳＧの堆積により形成された居間絶縁膜、１５は
ソース電極であり、ソース電極１５は、ｎ＋ソース領域
８およびｐ＋ウェル領域６を介してｐベース領域７に接
続されている。１６はアノード電極である。

次に作用を説明する。

７ノード電極１６に所要値の正電圧が加えられ、ゲート
電極１１に閾値電圧以上のゲート電圧が加えられると、
ゲート電極１１直下のｐベース領域７の表面層が反転し
てチャネル９が誘起され、ｎ１ソース領ＶＬ８とドレイ
ンとして作用する第２ｎベース領域５とが導通する。

一方、ρ１アノード領域１から電導度変調領域２内の第
１ｎベース領１ｉｉＩ３に条令のホール（少数キャリヤ
）が注入され、第１ｎベース領域３に主導度変調が起き
、この第１ｎベース領域３の部分の抵抗が十分に低（な
る。そしてホールは第１ｎベース領域３を拡散して再結
合領域４に達する。

再結合領域４は、禁制帯幅の狭い材質で形成されており
、一般に半導体内においては、禁制帯幅が狭くなるほど
電子とホールとの再結合確率は高くなる。そして、ざら
にこの実施例では、第２図に示すように、再結合領域４
の両側に形成されている第１ｎベース領域３および第２
ｎベース領域５の各禁制帯幅に比べてその再結合領域４
の部分の禁制帯幅が狭く形成されている。このため再結
合領域４に蓄積されるホールの濃度が高くなり、電子と
ホールとの再結合が一層生じ易くなる。したがって再結
合領域４に到達したホールの殆んどは、この領域４で電
子と再結合して消滅し、第２ｎベース領１ｉｌｔ５への
ホールの抜は出しが抑制されて、ｐベース領域７へのホ
ールの流入が避けられる。

これを前記第５図の等価回路で説明すると、ｐｎｐトラ
ンジスタＱ＋のコレクタとｎｐｎトランジスタＱ２のベ
ースとの間が切離されたことに相当する。このため寄生
サイリスタが構成されなくなり、ｐ＋ウェル領域６の形
成によりベース抵抗Ｒｂの低下が図られていることとも
相まって電導重度調形Ｍ　ＯＳ　Ｆ　Ｅ　Ｔはラッチア
ップフリーとなる。

また動作時における雷導重度調形ＭＯ８ＦＥＴ全体のオ
ン抵抗に関しては、電導度変調領域２、第２ｎベース領
域５Ｃよびチャネル９等の各部分の抵抗が、これに関与
するが、前述のように電導度変調領域２の部分は、主導
度変調により抵抗が十分に低くされるので、オン抵抗は
、第２ｎベース領域５およびチャネル９の部分の抵抗に
より左右される。このため第２ｎベース領ＩＪ！５は、
可能な範囲で薄く形成され、またその不純物ｍ度は第１
ｎベース領域３部分のそれよりも高く設定されている。

耐圧に関しては、電導度変調領域２中の第１ｎベース領
域３Ｊ−３よび再結合領域４、ならびに第２ｎベース領
域５の不純物濃度プロファイルを適宜に選択することに
より規定することができる。第１ｎベース領域３の不純
物濃度を低くして第２ｎベース領域５の不純物濃度を高
く設定すると、前述のように低オン抵抗とすることがで
きるとともに、高耐圧化される。

次いで第３図には、電導重度銅酸１８！２における再結
合領域４の変形例を示す。

この変形例は、再結合領域４のバンド構造を、前記第２
図のバンド構造と比べて、その両側に＆３いて徐々に変
化させて中心領域で所要の狭い禁制帯幅となるようにし
たものである。

このようなバンド構造とすることにより、第１ｎベース
領域３および第２ｎベース領Ｍ５を形成している材質と
の格子定数の不整合による効果が低減して結晶性が改善
され、リーク電流等に対する特性向上が図られる。

なお、上述の実施例ではｎチャネルの電導重度調形ＭＯ
８Ｆ　Ｅ　Ｔについて述べてきたが、ｐチＶネルの電導
重度調形ＭＯ８ＦＥＴにも同様に適用できる。このとき
高濃度領域はカンードとなる。

［発明の効果］ 以上説明したように、この発明によれば第１導電形の高
濃度領域上に、この高濃度領域からの少数キャリヤ注入
によって電導度が変調される第２導電形の第１ベース領
域を形成し、この少数キャリＶを再結合させる前記第１
ベース領域の禁制帯幅より禁制帯幅の狭い材質からなる
再結合領域を形成し、この再結合ｆ！４域上に実質的に
ドレインとして作用する第２導電形の第２ベース領域を
形成し、この第２導電形の第２ベース領域の表面側に第
１導電形のベース領域を形成し、さらにこの第１導電形
のベース領域の表面側に第２導電形のソース領域を形成
したので、第２導電形の第１ベース領域は、高濃度領域
からの少数キャリヤ注入により十分に電導度変調が生じ
て動作時のオン抵抗が低くなり、またこの第２導電形の
第１ベース領域に電導度変調を生じさせた少数キャリヤ
は、禁制帯幅の狭い材質からなる再結合領域で再結合し
て消滅し、第１導電形のベース領域への少数キャリヤの
流入が阻止されてラッチアップ現象の発生が防止される
。さらに基板中にライフタイムキラーを導入することな
くラッチアップ耐量が改善されるので製造上のばらつき
が少なくなって歩留りが向上するという利点がある。

【図面の簡単な説明】

第１図ないし第３図はこの発明に係る電導重度調形ＭＯ
８ＦＥＴの実施例を示すもので、第１図は縦断面図、第
２図はエネルギーバンド構造を示す図、第３図は再結合
領域のバンド構造を変形させたエネルギーバンド構造を
示す図、第４図は従来の電導重度調形ＭＯ３ＦＥＴを示
す縦断面図、第５図は同上従来例における奇生トランジ
スタを含む等価回路を示す回路図である。 １：ｐ”アノード領域（高濃度領域）、３：第１ｎベー
ス領域、 ４：再結合領域、 ５：第２ｎベース領域、 ７：ｐベース領域、 ８：ｎ＋ソース領域、 ９：チャネル、 １０：ゲート酸化ｇ！（絶縁膜）、 １１：ゲート電極、 １５：ソース電極、 １６：アノード電極。 代理人　　弁理士　　三　好　　保　男第２図 第３ｆｆｉ Ｕ 第４図 ♂ 第５図

Claims (1)

1. 【特許請求の範囲】 　第１導電形の高濃度領域と、 該高濃度領域上に形成され当該高濃度領域からの少数キ
   ャリヤ注入により電導度が変調される第２導電形の第１
   ベース領域と、 この少数キャリヤを再結合させる前記第１ベース領域の
   禁制帯幅より禁制帯幅の狭い材質からなる再結合領域と
   、 該再結合領域上に形成され実質的にドレインとして作用
   する第２導電形の第２ベース領域と、該第２導電形の第
   ２ベース領域の表面側に形成された第１導電形のベース
   領域と、 該第１導電形のベース領域の表面側に形成された第２導
   電形のソース領域と、 該ソース領域と前記第２導電形のベース領域との間の前
   記第１導電形のベース領域上にゲート絶縁膜を介して設
   けられ当該第１導電形のベース領域にチャネルを誘起さ
   せるゲート電極と を有することを特徴とする電導度変調形ＭＯＳＦＥＴ。