JPS63141162A - Bus arbitration circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、記憶装置等の装置が複数個単一共有バスに接
続された単一共有バ′スジステムに関し、更に詳細には
、各装置から送出される複数のバス使用要求の競合を調
停するバス調停回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a single shared bus system in which a plurality of devices such as storage devices are connected to a single shared bus. The present invention relates to a bus arbitration circuit that arbitrates conflicts between a plurality of sent bus use requests.
（従来の技術）
従来のバス調停には、第３図に示すように゛、１個のバ
ス調停装置が複数のバス使用装置からそれぞれ送出され
たバス使用要求を一括して調停し、バス使用許可信号を
送出する方式と、第４図に示すように、各々のバス使用
装置内にバス調停装置を具備し、各バス使用装置が自装
置内で調停する方式がある。以下、前者を一括調停方式
、後者を分散調停方式と呼ぶことにする。(Prior Art) In conventional bus arbitration, as shown in Figure 3, one bus arbitration device collectively arbitrates bus usage requests sent from multiple bus usage devices, and There is a method in which a permission signal is sent out, and a method in which each bus-using device is provided with a bus arbitration device as shown in FIG. 4, and each bus-using device arbitrates within itself. Hereinafter, the former will be referred to as the batch arbitration method, and the latter will be referred to as the distributed arbitration method.
一括調停方式のバス調停装置の回路例を第５図に、その
動作タイミング図を第６図に示す（特開昭５７−１６８
３２４号公報参照）。これらの図において、時刻ｔ６で
バス使用要求信号Ｒ８＋Ｒ１が同時に入来した場合、バ
ス使用要求提示回路３の出力Ｇ１が１になシ、ラッチ回
路１の入力Ｇｏが０となって信号Ｒ６＋Ｒ１がラッチさ
れる。優先順位回路２は入来信号の上位側の信号を優先
順にと９出すため、出力信号ＩＫのみ取出され、バス使
用許可信号送出回路４からは許可信号ｖ０のみ取出され
る。時刻１フで信号Ｒ９がＯになると、信号Ｖ。が０に
される。An example of the circuit of a bus arbitration device using the batch arbitration method is shown in Fig. 5, and its operation timing diagram is shown in Fig.
(See Publication No. 324). In these figures, when the bus use request signals R8+R1 are simultaneously input at time t6, the output G1 of the bus use request presentation circuit 3 becomes 1, the input Go of the latch circuit 1 becomes 0, and the signals R6+R1 are latched. be done. Since the priority circuit 2 outputs the upper signals of the incoming signals in order of priority, only the output signal IK is taken out, and the bus use permission signal sending circuit 4 takes out only the permission signal v0. When the signal R9 becomes O at time 1f, the signal becomes V. is set to 0.
この時、時刻ｔ、で信号Ｒ１が１であれば、許可信号Ｖ
、が取出される。At this time, if the signal R1 is 1 at time t, the permission signal V
, is retrieved.
次に、分散調停方式の回路例を第７図に示す（「日経エ
レクトロニクスＪ 、１９８４年９月２４日。Next, an example of a distributed arbitration system circuit is shown in Figure 7 (Nikkei Electronics J, September 24, 1984).
ｐｐ２２３−２４０参照）。分散調停方式では、バス使
用装置がそれぞれブロックＣで示す調停回路を具備して
いる。Ａ６〜ＡＯは、バス使用装置に固有の番号であり
、バス使用装置はこの番号を調停線ＡＮ６〜ＡＮＯにワ
イヤード・オア信号で出力する（従って、ゲートＣＩは
オープンコレクタ出力（＊で示す）である）。番号を出
力したバス使用装置は、調停線上の番号と自分の番号を
上位ビットから順々に比較していき、不一致を検出した
らただちに以下のビットの駆動を停止する。最下位ビッ
トまで比較終了し、固有番号と調停線上の番号が一致し
たバス使用装置がバス使用許可を得る。(See pp. 223-240). In the distributed arbitration system, each bus-using device is equipped with an arbitration circuit indicated by block C. A6 to AO are numbers unique to the bus-using devices, and the bus-using devices output these numbers to arbitration lines AN6 to ANO as wired OR signals (therefore, gate CI is an open collector output (indicated by *). be). The bus-using device that outputs the number compares the number on the arbitration line with its own number in order starting from the most significant bits, and immediately stops driving the following bits if a mismatch is detected. The comparison is completed down to the least significant bit, and the device using the bus whose unique number matches the number on the arbitration line is granted permission to use the bus.
このように、分散調停方式では、１出力と０出力が衝突
すると１が出力されるというワイヤード・オアの性質を
生かして、固有番号の大きな使用者に高い優先度を与え
ている。In this way, in the distributed arbitration system, a high priority is given to a user with a large unique number by taking advantage of the wired-OR property in which a 1 is output when a 1 output and a 0 output collide.
（発明が解決しようとする問題点）
しかしながら、上述の一括調停方式、分散調停方式のい
ずれの場合もバス使用要求を出してからバス使用許可を
得るまでに信号が通過する論理ゲートの段数が多く、そ
の伝搬遅延時間ががなり大きくなるため、バス調停に時
間がかかるという問題点があった。(Problem to be Solved by the Invention) However, in both the batch arbitration method and the distributed arbitration method described above, the number of stages of logic gates through which a signal passes from issuing a bus use request to obtaining permission to use the bus is large. , the propagation delay time increases, so there is a problem that bus arbitration takes time.
本発明は、上述した問題点を解決するために、バス使用
要求信号とバス使用許可信号の間の論理ゲート段数を極
力少なくシ、バス調停時間を短くすることを目的とする
。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, it is an object of the present invention to minimize the number of logic gate stages between a bus use request signal and a bus use permission signal, thereby shortening bus arbitration time.
（問題点を解決するための手段）
本発明は複数の装置が接続される単一共有バスのバス使
用要求及びバス使用許可を制御するバス調停回路に係る
。(Means for Solving the Problems) The present invention relates to a bus arbitration circuit that controls bus use requests and bus use permissions of a single shared bus to which a plurality of devices are connected.
本発明は上記バス調停回路において第１に、複数の装置
にそれぞれバス使用要求とバス使用許可を兼ねる１つの
バス調停線を割当てる。First, in the bus arbitration circuit of the present invention, one bus arbitration line is assigned to each of a plurality of devices, which serves both as a bus use request and a bus use permission.
そして、各装置を、自己のバス使用要求を自装置に割当
てられたバス調停線に送出するとともに、自装置より優
先度の低い装置に割当てられたバス調停線上のバス使用
要求を抑えバス使用許可を与えない第１の回路と、自装
置に割当てられたバス調停線からバス使用許可を取シ出
す第２の回路と、単一共有バスの使用を継続する際、自
装置以外の装置に割当てられたバス調停線上にビジー信
号を送出してバス使用要求を抑える第３の回路とで構成
した。Then, each device sends its own bus use request to the bus arbitration line assigned to the device, suppresses bus use requests on the bus arbitration line assigned to devices with lower priority than the device, and permits bus use. A first circuit that does not grant permission to use the bus from the bus arbitration line assigned to the self-device, and a second circuit that takes permission to use the bus from the bus arbitration line assigned to the self-device. A third circuit transmits a busy signal onto the bus arbitration line for suppressing requests for use of the bus.
（作用）
いま、優先順位が高い順に装置Ａ、Ｂ及びＣが設けられ
、これらに割当てられたバス調停線をそれぞれＡｔ、Ｂ
ｌ及びＣＩとする。ここで、装置ＡとＢのバス使用要求
が競合した場合を考える。(Operation) Now, devices A, B, and C are provided in order of priority, and the bus arbitration lines assigned to them are At and B, respectively.
Let be l and CI. Now, let us consider a case where the bus usage requests of devices A and B conflict.
装置Ａの第１の回路はバス調停線Ａ１にバス使用要求を
送出するとともに、バス調停線Ｂ１及びＣ１上のバス使
用要求を抑える。一方、装置Ｂの第１の回路はバス調停
線Ｂ１にバス使用許可を送出するとともに、バス調停線
Ｃ１上のバス使用要求を抑える。この結果、バス調停線
Ｂｌ上の装置Ｂのバス使用要求は装置Ａにより抑えられ
、バス調停線Ａｌ上の装置Ａのバス使用要求のみ存在す
る。A first circuit of device A sends a bus use request to bus arbitration line A1 and suppresses bus use requests on bus arbitration lines B1 and C1. On the other hand, the first circuit of device B sends a bus use permission to bus arbitration line B1 and suppresses a bus use request on bus arbitration line C1. As a result, the bus use request of device B on bus arbitration line Bl is suppressed by device A, and only the bus use request of device A on bus arbitration line Al exists.
このバス調停線Ａ１上の装置Ａのバス使用要求は、装置
Ａの第２の回路によって検知される。装置Ａはこれをバ
ス使用許可を受けたものと判断し、バスの使用権を獲得
する。そして、装置Ａはバスの使用をする際、バス調停
線Ｂ１及びＣ１上にビジー信号を送出して、装置Ｂ及び
Ｃがバス使用権を獲得するのを禁止する。Device A's bus use request on bus arbitration line A1 is detected by device A's second circuit. Device A determines that it has received permission to use the bus, and acquires the right to use the bus. When device A uses the bus, it sends a busy signal on bus arbitration lines B1 and C1 to prohibit devices B and C from acquiring the right to use the bus.
以上のように、バス使用要求が発せられてからバス使用
許可が得られるまでに信号が通過するのは第１及び第２
の回路（それぞれ、単一の論理ゲートで構成できる）の
みなので、従来の問題点を解決できる。As mentioned above, the signals that pass from the time a bus use request is issued until the bus use permission is obtained are the first and second signals.
circuits (each of which can be constructed from a single logic gate), it can solve the problems of conventional methods.
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の一実施例の回路図である。本実施例は
各バス使用装置がバス調停回路を持つ分散調停方式の一
種であるが、従来のようにバス使用装置固有の番号は持
たない。また、本実施例はバス使用装置を４台有する場
合の構成例である。FIG. 1 is a circuit diagram of an embodiment of the present invention. This embodiment is a type of distributed arbitration system in which each bus-using device has a bus arbitration circuit, but unlike the conventional bus-using device, it does not have a unique number. Furthermore, this embodiment is a configuration example in which there are four bus-using devices.
本実施例は、以下のとおり構成される。This embodiment is configured as follows.
（イ）バス使用装置ごとに１本のバス調停線を割当てる
。本実施例ではバス使用装置１，２．３及び４に対しバ
ス調停線ＡＩ、Ａ２．Ａ３及びＡ４が割当てられている
。(a) Allocate one bus arbitration line to each device using the bus. In this embodiment, bus arbitration lines AI, A2. A3 and A4 are assigned.
（ロ）各バス使用装置は自己のバス使用要求信号ＲＥＱ
ｉ（ｉ＝１．２，３．４）の否定信号を、自装置に割当
てられたバス調停線Ａｉにワイヤード・オアで送出する
。具体的には、バス使用装置１のバス使用要求信号ＲＥ
Ｑ１はオープンコレクタの反転ゲート１１で否定信号に
変換された後、バス調停線Ａ１に送出される。同様に、
バス使用装置２゜３及び４のバス使用要求信号ＲＥＱ２
．３及び４はそれぞれオープンコレクタの反転ゲート１
９，２６及び３２で否定信号に変換された後、バス調停
線Ａ２゜Ａ３及びＡ４にそれぞれ送出される。(b) Each device using the bus receives its own bus use request signal REQ.
A negative signal of i (i=1.2, 3.4) is sent to the bus arbitration line Ai assigned to the device itself by wired OR. Specifically, the bus use request signal RE of the bus use device 1
After Q1 is converted into a negative signal by the open collector inverting gate 11, it is sent to the bus arbitration line A1. Similarly,
Bus use request signal REQ2 for bus use devices 2゜3 and 4
．． 3 and 4 are open collector inversion gates 1, respectively.
After being converted into negative signals at steps 9, 26 and 32, they are sent to bus arbitration lines A2, A3 and A4, respectively.
ｅ） 各バス使用装置は自装置より優先度の低いバス使
用装置のバス調停線Ａｌ＋ｔ ｌ ＡＩ＋２ ＋ Ａ１
＋３＋・・・のすべてに自己のＲＥＱｉ信号をワイヤー
ド・オアで送出する。本実施例における優先度は高い順
にバス使用装置１，２，３．４と設定されている。e) Each bus-using device uses the bus arbitration line Al+t l AI+2 + A1 of the bus-using device that has a lower priority than its own device.
It sends its own REQi signal to all of +3+... by wired OR. In this embodiment, the priorities are set as bus using devices 1, 2, 3, and 4 in descending order.
従って、バス使用装置１のバス使用要求信号ＲＥＱ１は
オープンコレクタのゲート１２ 、１３及び１４を介し
てそれぞれバス調停線Ａ２ 、Ａ３及びＡ４に送出され
る。また、バス使用装置２のバス使用要求［号ＲＥＱ２
はオープンコレクタのゲート２０及び２１を介して、そ
れぞれバス調停線Ａ３及びＡ４に送出される。更に、バ
ス使用装置３のバス使用要求信号ＲＥＱ３はオープンコ
レクタのゲートｎを介して、バス調停線Ａ４に送出され
る。尚、バス使用装置４は最も優先度が低いため、上記
のようなオープンコレクタのゲートを具備しない。Therefore, the bus use request signal REQ1 of the bus use device 1 is sent to the bus arbitration lines A2, A3 and A4 via the open collector gates 12, 13 and 14, respectively. In addition, the bus usage request of the bus usage device 2 [No. REQ2]
are sent to bus arbitration lines A3 and A4 via open collector gates 20 and 21, respectively. Further, the bus use request signal REQ3 of the bus use device 3 is sent to the bus arbitration line A4 via the open collector gate n. Note that since the bus using device 4 has the lowest priority, it does not have an open collector gate as described above.
に）各バス使用装置は自装置に割当てられたバス調停線
Ａｌ上の信号の否定信号を、自装置に対するバス使用許
可信号ＧＮＴｉとして取出す。具体的には、バス使用装
置１はバス調停線Ａｌ上の信号を、反転ゲート１５を介
して反転した否定信号を、バス使用許可信号ＧＮＴ１と
して取出す。同様に、バス使用装置２，３及び４はそれ
ぞれ、バス調停線Ａ２．Ａ３及びＡ４上の信号を、反転
ゲートｎ。(b) Each device using the bus takes out the negative signal of the signal on the bus arbitration line Al assigned to it as the bus use permission signal GNTi for the device itself. Specifically, the bus use device 1 takes out a negative signal obtained by inverting the signal on the bus arbitration line Al via the inversion gate 15 as the bus use permission signal GNT1. Similarly, bus-using devices 2, 3 and 4 each have bus arbitration line A2. The signals on A3 and A4 are passed through an inverting gate n.
あ及び３３を介して反転した否定信号を、バス使用許可
信号ＧＮＴ２ 、ＧＮＴ３及びＧＮＴ４として取出す。The inverted negative signals are taken out through A and 33 as bus use permission signals GNT2, GNT3 and GNT4.
（ホ）各バス使用装置は、バス使用中に他のバス使用装
置のバス使用要求に対しバス使用許可が与えられるのを
禁止するために、バス使用中信号ＢＵＳＹｉを他のすべ
てのバス使用装置のバス調停線にワイヤード・オアで送
出する。具体的には、バス使用装置１はバス使用中信号
ＢＵＳＹＩを、オープンコレクタのゲート１６ 、１７
及び１８を介してそれぞれバス調停線Ａ２ 、Ａ３及び
Ａ４に送出する。(E) Each bus using device transmits the bus busy signal BUSYi to all other bus using devices in order to prohibit bus use permission from being granted in response to a bus use request from another bus using device while the bus is in use. Send by wired OR to the bus arbitration line. Specifically, the bus using device 1 sends the bus busy signal BUSYI to the open collector gates 16 and 17.
and 18 to bus arbitration lines A2, A3 and A4, respectively.
バス使用装置２はバス使用中信号ＢＵＳＹ２を、オープ
ンコレクタのゲート田、２４及び５を介してそれぞれバ
ス調停線ＡＩ、Ａ３及びＡ４に送出する。The bus using device 2 sends the bus busy signal BUSY2 to the bus arbitration lines AI, A3 and A4 via open collector gates 24 and 5, respectively.
バス使用装置３はバス使用中信号ＢＵＳＹ３を、オープ
ンコレクタのゲー）２９．３０及び３１を介してそれぞ
れバス調停線ＡＩ、Ａ２及びＡ４に送出する。The bus using device 3 sends the bus busy signal BUSY3 to the bus arbitration lines AI, A2 and A4 via open collector gates 29, 30 and 31, respectively.
バス使用装置４はバス使用中信号ＢＵＳＹ４を、オープ
ンコレクタのゲート３４，３５及びあを介してそれぞれ
バス調停線ＡＩ、Ａ２及びＡ３に送出する。The bus using device 4 sends a bus busy signal BUSY4 to the bus arbitration lines AI, A2 and A3 via open collector gates 34, 35 and A, respectively.
次に、本実施例の動作について、−第２図の動作タイミ
ング図を参照して説明する。以下の説明では、バス使用
装置２と３が時刻ｔ、に同時にバス使用要求を発した場
合を例にとシ説明する。バス使用装置２は時刻ｔ、でシ
ステムの同期クロックの立上りに同期して、バス使用要
求信号ＲＥＱ２を出力する。この信号ＲＥＱ２は反転ゲ
ート１９を介してバス調停線Ａ２上に送出される。これ
と同時に、バス使用装置２はバス使用要求信号ＲＥＱ２
をゲート加及び２１を介して、バス調停線Ａ３及びＡ４
にそれぞれ出力する。一方、バス使用装置３も時刻ｔ、
で同期クロックの立上シに同期して、バス使用要求信号
ＲＥＱ３を出力する。この信号ＲＥＱ３は反転ゲート２
６で反転されて、バス調停線Ａ３上に送出される。これ
と同時に、バス使用装置３はバス使用要求信号ＲＥＱ３
をゲート２７を介して、バス調停線Ａ４に出力する。こ
の状態においては、バス調停線Ａ３上ではゲー）２０と
反転ゲートあとの信号の衝突が起きる（図の斜線部分）
。しか□しながら、この場合、ワイヤード・オアの性質
によシ”１″を出力しているゲー）２０の方が勝ち、信
号レベルが安定する時刻ｔ２には、バス調停線Ａ３は“
１”に確定する。また、時刻ｔ２では、バス調停線Ａ２
はＯ”に確定する。この結果、反転ゲートｎの出力は′
１”に確定し、反転ゲート２８の出力は０″に確定する
。従って、バス使用装置２にバス使用許可信号ＧＮＴ２
が出力される。ここで、システムの同期クロックの周期
τが（ｔｓ−ｔｔ）＜τであれば、１τ以内にバス調停
が終了し、次のクロックでバスの使用を開始することが
できる。このようにしてバス使用許可信号ＧＮＴ２を受
信したバス使用装置２は、バスの使用の間、バス使用中
信号ＢＵＳＹ２を”１”にすることにより、他のすべて
のバス使用装置１，３及び４に係るバス調停線ＡＩ、Ａ
３及びＡ４を＠１”に保つ。この結果、他のバス使用装
置１，３及び４のバス使用要求信号を抑え、バス使用許
可信号の送出を禁示することができる。Next, the operation of this embodiment will be explained with reference to the operation timing diagram of FIG. In the following explanation, an example will be explained in which the bus using devices 2 and 3 issue bus use requests at the same time at time t. The bus use device 2 outputs the bus use request signal REQ2 in synchronization with the rising edge of the system synchronous clock at time t. This signal REQ2 is sent onto bus arbitration line A2 via inverting gate 19. At the same time, the bus use device 2 sends a bus use request signal REQ2.
through gated gates and 21, bus arbitration lines A3 and A4
Output each. On the other hand, the bus using device 3 also has time t,
The bus use request signal REQ3 is output in synchronization with the rising edge of the synchronous clock. This signal REQ3 is the inverting gate 2
6 and sent onto the bus arbitration line A3. At the same time, the bus use device 3 sends a bus use request signal REQ3.
is output to the bus arbitration line A4 via the gate 27. In this state, on the bus arbitration line A3, a collision occurs between the signal after the gate) and the signal after the inversion gate (shaded area in the figure).
. However, in this case, due to the nature of wired OR, the game (20) that outputs "1" wins, and at time t2 when the signal level becomes stable, the bus arbitration line A3 becomes "
1". Also, at time t2, the bus arbitration line A2
is determined to be O''. As a result, the output of the inverting gate n is '
The output of the inverting gate 28 is determined to be 0''. Therefore, the bus use permission signal GNT2 is sent to the bus use device 2.
is output. Here, if the period τ of the system synchronization clock is (ts-tt)<τ, bus arbitration will be completed within 1τ, and use of the bus can be started at the next clock. The bus using device 2 that has received the bus use permission signal GNT2 in this way sets the bus busy signal BUSY2 to "1" while using the bus, thereby all other bus using devices 1, 3, and 4 Bus arbitration lines AI and A related to
3 and A4 are kept at @1". As a result, the bus use request signals of the other bus use devices 1, 3, and 4 can be suppressed, and the sending of bus use permission signals can be prohibited.
以上、本発明の一実施例を説明した。本実施例によれば
、前述した従来例にくらべ、バス使用要求信号とバス使
用許可信号の間にある論理ゲートは２段のみと少ない。One embodiment of the present invention has been described above. According to this embodiment, compared to the conventional example described above, the number of logic gates between the bus use request signal and the bus use permission signal is reduced to only two stages.
尚、上記実施例は４つのバス使用装置を用いた場合の例
であったが、これ以外の場合にも、本発明は同様に実施
できる。Although the above embodiment is an example in which four bus-using devices are used, the present invention can be similarly implemented in other cases as well.
（発明の効果）
以上説明したように、本発明によれば、複数の装置にそ
れぞれ１つのバス調停線を側渦ててバス使用要求線とバ
ス使用許可線とを１本化するとともに、バス調停線と各
装置の接続方法の工夫により、優先順位付けを実現、シ
、特別な優先度回路を不要としたため、バス使用要求信
号を送出してからバス使用許可信号が得られるまでに信
号が通過する論理回路の段数を少なくすることができる
。(Effects of the Invention) As described above, according to the present invention, one bus arbitration line is provided to each of a plurality of devices to unify the bus use request line and the bus use permission line, and By devising the connection method between the arbitration line and each device, we achieved prioritization and eliminated the need for a special priority circuit, which reduces the time required for the signal to be received after the bus use request signal is sent and when the bus use permission signal is obtained. The number of stages of logic circuits to be passed through can be reduced.
従って、この信号の伝搬遅延時間を少なく抑えることが
でき、バス調停を高速に行えるという効果が得られる。Therefore, it is possible to suppress the propagation delay time of this signal to a small value, and it is possible to achieve the effect that bus arbitration can be performed at high speed.
第１図は本発明の一実施例の回路図、第２図は第１図に
示す回路の動作タイミング図、第３図は従来の一括調停
方式による構成例、第４図は従来の分散調停方式による
構成例、第５図は従来の一括調停方式によるバス調停回
路の回路図、第６図は第５図の回路の動作タイミング図
、及び第７図は従来の分散調停方式によるバス調停回路
の回路図である。
１・・・ラッチ回路、２・・・優先順位回路、３・・・
バス使用要求提示回路、４・・・バス使用許可信号送出
回路、５・・・遅延回路、１１ 、１５ 、１９ 、２
２ 、２６ 、２８ 、３２゜３３・・・反転ゲート、
１２〜１４ 、１６〜１８ 、２０ 、２１ 、２３〜
２５．２７．２９〜３１ 、３４〜３６・・・ゲート。
茎１面
本実苅１旬りの＋ｎ ３’ｆ−クイミンデ圓摩ア２ 回
埼兼Φ−稀１６１４べ昏でようベス報旧午目おす回島凹
４５！ｉ２１Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is an operation timing diagram of the circuit shown in Fig. 1, Fig. 3 is an example of a configuration using a conventional batch arbitration method, and Fig. 4 is a conventional distributed arbitration method. 5 is a circuit diagram of a bus arbitration circuit using the conventional batch arbitration method, FIG. 6 is an operation timing diagram of the circuit in FIG. 5, and FIG. 7 is a bus arbitration circuit using the conventional distributed arbitration method. FIG. 1...Latch circuit, 2...Priority circuit, 3...
Bus use request presentation circuit, 4...Bus use permission signal sending circuit, 5...Delay circuit, 11, 15, 19, 2
2, 26, 28, 32゜33...inversion gate,
12-14, 16-18, 20, 21, 23-
25.27.29-31, 34-36...Gate. Stem 1 side Honjiri 1 seasonal +n 3'f-Kuiminde Enmaa 2 times Saki kan Φ- Rare 1614 Bess news old afternoon o's Kaido concave 45! i21
Claims (1)
びバス使用許可を制御するバス調停回路において、 複数の装置にそれぞれバス使用要求とバス使用許可を兼
ねる１つのバス調停線を割当てるとともに、各装置は、 自己のバス使用要求を自装置に割当てられたバス調停線
に送出するとともに、自装置より優先度の低い装置に割
当てられたバス調停線上のバス使用要求を抑えバス使用
を許可させない第１の回路と、 自装置に割当てられたバス調停線からバス使用許可を取
り出す第２の回路と、 単一共有バスの使用を継続する際、自装置以外の装置に
割当てられたバス調停線上にビジー信号を送出してバス
使用要求を抑える第３の回路と、を具備することを特徴
とするバス調停回路。[Claims] In a bus arbitration circuit that controls bus use requests and bus use permissions for a single shared bus to which a plurality of devices are connected, one bus that serves as a bus use request and a bus use permission for each of the plurality of devices is provided. In addition to allocating an arbitration line, each device sends its own bus use request to the bus arbitration line assigned to it, and also sends a bus use request on the bus arbitration line assigned to a device with a lower priority than the own device. A first circuit that disallows use of the shared bus; a second circuit that extracts permission to use the bus from the bus arbitration line assigned to the own device; A bus arbitration circuit comprising: a third circuit that sends a busy signal onto an assigned bus arbitration line to suppress a bus usage request.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28670486A JPS63141162A (en) | 1986-12-03 | 1986-12-03 | Bus arbitration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28670486A JPS63141162A (en) | 1986-12-03 | 1986-12-03 | Bus arbitration circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141162A true JPS63141162A (en) | 1988-06-13 |
Family
ID=17707910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28670486A Pending JPS63141162A (en) | 1986-12-03 | 1986-12-03 | Bus arbitration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63141162A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362760A (en) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Bus arbitration system |
-
1986
- 1986-12-03 JP JP28670486A patent/JPS63141162A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04362760A (en) * | 1991-06-10 | 1992-12-15 | Agency Of Ind Science & Technol | Bus arbitration system |
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