JPS63140661A - プリチヤ−ジ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源入力回路における入力フィルタコンデンサ
のプリチャージ回路に関する。

〔従来の技術〕

従来、電源入力フィルタコンデンブのプリチャージ回路
としては充電時間をタイマーで設定する構成のものと、
充電電流を検出して充電電流がある一定値以下になった
時プリチャージを完了する構成のものとがある。

第６図記載のプリチャージ回路は入力電源端子ｖ工Ｎ＋
及びＶＩＮ−間に入力電源電圧を印加する。今。

入力電源電圧が印加された状態でスイッチ１１をオンす
ると、入力フィルタコンデン＋ｊ４はプリチャージ抵抗
５を通して充電を開始される。一方、入力電源電圧はタ
イマー抵抗１３を通し１タイマーコンデンサ１５を充電
し、充電電圧がツェナーダイオード１４のクランプ電圧
及びトランジスタ１７のベースエミッタ電圧を越えた時
、トランジスタ１７をオンとし、電磁リレー１８を駆動
してプリチャージ抵抗５を接点１８ａで短絡してプリチ
ャージを完了する。スイッチ１１をオフする場合はタイ
マーコンデン＋ｊ１５の電荷は放電抵抗１２を通して急
速に放電され、トランジスタ１７をオフすると共に初期
状態に戻る。この回路でのプリチャージ時間は抵抗１３
とコンデン＋ｊ１５との時定数及びツェナーダイオード
１４のクランプ電圧で決まるが、トランジスタ１７をド
ライブする為に抵抗１３の値は大きくとれず、長いプリ
チャージ時間をとるためにはコンテン２１５０大容量化
が必要である。同図中、６は負荷となる電源回路である
。

また、第７図記載のプリチャージ回路は、入力電源端子
ｖＸＮ＋及びＶＩＮ−間に入力電源電圧が印加されると
、入力フィルターコンデンｖ４がプリチャージ抵抗５ａ
、５ｂを通して充電を開始される。

抵抗５ａ、５ｂの電圧降下は入力電源電圧から指数関数
市に低下するが、この電圧がトランジスタ３１のペース
エミッタ電圧よ）高い間はバイアス抵抗３２を通してト
ランジスタ３１をオンに保つバイアス電流を供給し、ト
ランジスタ２３．２６は共にオフとなっている。今、抵
抗５ａ、５ｂの電圧降下がトランジスタ３１をオンに保
てないレベルまで低下するとトランジスタ３１はオフと
なシ、抵抗３４、コンデンサ３０及び抵抗２９を通して
トランジスタ２６を、かつ抵抗３４．２２を通してトラ
ンジスタ２３をオンさせ、リレー１８を駆動して接点１
８ａにより抵抗５ａ　、　５ｂを短絡してプリチャージ
を行う。ここで、トランジスタ２６の駆動はコンデンｔ
３０を通して行りため、抵抗３４゜コンデン＋ｊ３０及
び抵抗２９の時定数で決定するオン時間の彼にオフし、
その後はトランジスタ２３が抵抗２０．２１を通してリ
レー１８を駆動する。

抵抗２０．２１の値はリレー１８の保持電流を満足する
よりに選定することで常時消費する電力を小さくしてい
る。同図中、６は電源回路である。

〔発明が解決しようとする問題点〕

上述した従来のプリチャージ回路はいずれも多数の構成
部品を必要とするため、大形化及び高価化を招くと共に
、消費電力が犬きく小容量の電源では変換効率を低下さ
せる大きな要因となっている。また、電源が大容量の場
合は入カフィルタコンテンサも大容量となるため、突入
電流をある一定値以下に抑制することに長いプリチャー
ジ時間を要す。特に、タイマー形のプリチャージ回路で
はタイマー用に大容量の大形コンデンサが必要となる。

〔問題点を解決するための手段〕

本発明のプリチャージ回路は第１及び第２の入力電源端
子に接続された電源回路の入力側に配置され；前記第１
及び第２の入力電源端子間に直列接続された入力フィル
タコンデンプ及び突入電流制限抵抗と；前記第１及びＷ
Ｊ２の入力電源端子間に直列接続された圧電リレー及び
この圧電リレーを充電するための抵抗と；この抵抗に並
列接続され前記圧電リレーの蓄積電荷を放電するための
ダイオードと；前記突入電流制限抵抗に並列接続された
前記圧電リレーの接点とを備える。

また、本発明のプリチャージ回路は第１及び第２の入力
電源端子に接続された電源回路の入力側に配置され４前
記第１及び第２の入力電源端子間に直列接続された入力
フィルタコンデンブ及び突入電流制限抵抗と；前記第１
及び第２の入力電源端子のいずれかに接続された圧電リ
レーと；この圧電リレーを充電するための抵抗と；前記
圧電リレーの蓄積電荷を放電するための抵抗と；前記圧
電リレーの充電及び放電を制御するためのスイッチと；
前記突入電流制限抵抗に並列接続された前記圧電リレー
の接点とを備える。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

本発明の第１の実り例を示す第１図を参照すると、バイ
アス抵抗１とダイオード２と圧電リレー３とはプリチャ
ージ制御部を構成し、入力フィルタコンデンｆ４と突入
電流制限抵抗５と圧電リレー３の接点３ａとはプリチャ
ージ部を構成する。

６は負荷となる電源回路である。ここで、圧電リレー３
は圧電素子の電気歪を利用するリレーであシ、たとえば
ｑ＃開昭６１−１０１９３４号公報に示すような構成を
有している。圧電リレーにおいては、電動電圧が積層圧
電アクチュエーターに印加され、圧電アクチェエータ−
の歪を変位拡大機構で増幅して接点を動かす。圧電アク
チュエーターは本質的に絶縁物である為、電圧印加状態
では電流が流れないが、容量特性を有し初期電圧印加時
に充電電流が流れる（１９８５年４月２３日に三橋氏ら
によｊ）　ｒＴｈｅ　３３ｒｄ　Ａｎｎｕａｌ　Ｎａｔ
ｉｏｎａｌ　Ｒｅ１ａｙＣｏｎｆｅｒｅｎｃｅｊ　にお
いて発表された論文”ＴｈｅＤｅ−ｖｅｌｏｐｍｅｎｔ
　ｏｆ　ａ　Ｐｉｅｚｏｅｌｅｃｔｒｉｃ　Ｒｅ１ａｙ
　ｗｉｔｈ　ａＭｕｌｔｉｌａＶｅｒ　Ｐｉｅｚｏｅｌ
ｅｃｔｒｉｃ　Ｃｅｒａｍｉｃ　Ａｃｔｕａｔｏｒ”参
照）。この発明はこのような圧電リレーの圧電アクチュ
エーターの充電特性を利用するものであシ、第５図（ａ
ｌ及び第５図（ｂｌに示すように、入力電源投入時リレ
ー駆動端子への印加電圧は圧電リレー３の容量Ｃと抵抗
１の抵抗値Ｒ１との時定数で立上がシ、感動電圧に達し
た時点ｔｏで圧電リレー３が動作する。従って、圧電リ
レー３が動作する迄のプリチャージ時間はτ１　：Ｃ−
Ｒ１に比例するが、圧電リレー３は本質的に定常駆動電
流を必要としない為、抵抗値Ｒ１を極めて大きくとれる
。

この結果、抵抗１のみで赦１０秒程度の時間設定が可能
である。電源を切断する際は圧電リレー３の蓄積電荷を
急速に放電することが必要であシ、放電用ダイオード２
を通して電源側に放電することによシ、入力電源電圧（
ＶＩＮ）の低下に伴って急速に放電し圧電リレー３をオ
フさせる（第５図（ａ）参照）。

第２図は本発明の第２の実施例を示し、第１図中のダイ
オード２０代シにスイッチ８と放電抵抗７（抵抗値Ｒ７
）を設け、スイッチ８０オンオフによシ圧電リレー３の
制御を行うものである。今、スイッチ８の接点が抵抗７
に接続された状態からスイッチ８をオンして接点を抵抗
１側に切替えると、抵抗１を通して圧電リレー３が充電
され、第１の実施例と同じ手順で圧電リレー３が動作す
る。

切断の際はスイッチ８をオフすることによシ、圧電リレ
ー３の蓄積電荷を抵抗７を通して放電する。

放電時定数はτ２＝Ｃ−Ｒ７に比例し、圧電リレー３の
印加電圧が開放電圧に達した時点ｔ２で圧電リレー３が
オフし初期状態となる（第５図（ｂ）参照）。

第３図は本発明の第３の実施例を示し、第１図記載の第
１の実施例に起動スイッチ８と、起動スイッチ８′のオ
ン側に接続した補助電源回路９と、補助電源回路９で起
動される電源回路１０とを付加し、補助電源回路９と直
列に圧電リレー３の第２の接点３ｂを配し、スイッチ８
′のオフ側に放電抵抗７を設置したものである。との実
り例の入力電源電圧αＩＮ）投入時の動作は第１の実施
例と同じであるが、接点３ｂが閉じるまでスイッチ８′
をオンさせても補助電源回路９及び電源回路１０が起動
しない点が異なる。入力電源電圧投入後、スイッチ８′
及び圧電リレー３の接点３ｂの双方がオンすると補助電
源回路９が起動し、この回路出力によシミ源回路１０が
動作する。なお、補助電源回路９は電源回路１０内の制
御回路を動作させる為の回路であシ、スイッチング電源
回路では一般的に使用されている。この実施例の回路の
切断手順において、入力電源電圧が低下する時は第１の
実施例と同じ手順で圧電リレー３がオフし、補助電源回
路９を切断して電源回路１０をオフさせる。入力電源電
圧が印加された状態でスイッチ８′をオフすると補助電
源回路９が停止すると共に、入力電源端子ＶＩＮ＋及び
ｖｘＮ−間に放電抵抗７が接続される。入力電源電圧が
低下した場合、圧電リレー３は第１の実施例と同じ手順
でオフするが、使用条件によっては入力電源ラインが切
断される場合がある。この場合は抵抗７により圧電リレ
ー３の放電を行り。放電時の動作特性は第５図ｔｂ）に
示す。

第４図は本発明の第４の実施例を示し、第３の実施例に
比べ圧電リレー３を駆動するための構成を変更したもの
である。圧電リレー３と充電用のバイアス抵抗１とを直
列接続し、これらの接続点からスイッチ８′のオフ側接
点に放電抵抗７を接続する。抵抗１と抵抗７との比は式
（１）となるように選定する。

開放電圧〉〉ｉ（，１＋Ｒ，７・ｖｒＮ　　・・・・・
・・・・　（１）今、入力電源電圧を投入した状態でス
イッチ８′がオフであると、式（１）の電圧が圧電リレ
ー３に印加されてオフの状態となっている。スイッチ８
′をオンすると圧電リレー３は抵抗１を通して充電され
、第５図（ｂ）に示す時定数で１で感動電圧に達した時
点ｔｏで圧電リレー３がオンし、接点３ａで抵抗５を短
絡すると共に、接点３ｂで補助電源回路９を起動して電
源回路１０をオンさせる。電源回路１０のオフはスイッ
チ８′にて行う。スイッチ８′をオフ側に倒すと補助電
源回路９が切断されて停止し電源回路１０をオフさせる
と共に、圧電リレー３の蓄積電荷が抵抗７を通して放電
される。式（１）に示すように、Ｒ７＜＜Ｒ１である為
圧電リレー３の放電時定数はτ２＃Ｃ−Ｒ７とな）第５
図（ｂｌの特性に従ってオフとなる。

なお、第３及び第４の実施例においては、圧電リレー３
を２接点構成にする必要があるが、これは％開昭６１−
１０１９３４号公報記載の圧電リレーを変更すれば容易
に構成できる。

〔発明の効果〕

以上説明したように本発明によれば、入力フィルタコン
デンブをプリチャージするために圧電リレーを用いるこ
とにより、構成部品を従来回路の数分の１〜士数分の１
に削減することができる。

この結果、消費電力が極めて小さく、小形かつ安価なプ
リチャージ回路を実現できる。

【図面の簡単な説明】

第１図、第２図、第３図及び第４図は本発明の第１．第
２．第３及び第４の実施例を示す構成図、第５図＜ａ＞
及び第５図（ｂ）は本発明の各実施例の動作を説明する
図、第６図及び第７図は従来のプリチャージ回路を示す
図である。 Ｌ、５．７・・・抵抗、２・・・ダイオード、３・・・
圧電リレー、３ａ、３ｂ・・・接点、４・・・入力フィ
ルタコンデンサ、６．１０・・・電源回路、８．８’・
・・スイッチ、９・・・補助電源回路。 眉２図 第３図 第４図 （ａ）　　　　　　　　　　　　　（ｂ）箭２圀

Claims (2)

【特許請求の範囲】
1. （１）第１及び第２の入力電源端子に接続された電源回
   路の入力側に配置され；前記第１及び第２の入力電源端
   子間に直列接続された入力フィルタコンデンサ及び突入
   電流制限抵抗と；前記第１及び第２の入力電源端子間に
   直列接続された圧電リレー及びこの圧電リレーを充電す
   るための抵抗と；この抵抗に並列接続され前記圧電リレ
   ーの蓄積電荷を放電するためのダイオードと；前記突入
   電流制限抵抗に並列接続された前記圧電リレーの接点と
   を備えることを特徴とするプリチャージ回路。
2. （２）第１及び第２の入力電源端子に接続された電源回
   路の入力側に配置され；前記第１及び第２の入力電源端
   子間に直列接続された入力フィルタコンデンサ及び突入
   電流制限抵抗と；前記第１及び第２の入力電源端子のい
   ずれかに接続された圧電リレーと；この圧電リレーを充
   電するための抵抗と；前記圧電リレーの蓄積電荷を放電
   するための抵抗と；前記圧電リレーの充電及び放電を制
   御するためのスイッチと；前記突入電流制限抵抗に並列
   接続された前記圧電リレーの接点とを備えることを特徴
   とするプリチャージ回路。