JPS63132593A

JPS63132593A - 信号処理回路

Info

Publication number: JPS63132593A
Application number: JP27859486A
Authority: JP
Inventors: Toshiyuki Sakamoto; 敏幸坂本; Himio Nakagawa; 一三夫中川; Masahiko Achiha; 征彦阿知葉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-25
Filing date: 1986-11-25
Publication date: 1988-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタルテレビジョン受信機に係９、特に
ＶＴＲ等から得られる非標準信号を倍速変換するのに好
適な信号処理回路に関する。

〔従来の技術〕

現在実用化されているＮＴＳＣ方式等の色信号（Ｃ）を
輝度信号（Ｙ）に周波数多重する複合カラーテレビジョ
ン信号では、２：１のインターレース走査に起因し、ラ
インフリッカ、垂直解像度の低化という問題がある。

この問題点を解消する手段としては、ディジタル信号処
理技術を用いて走査線数を２倍化し、ノンインターレー
ス走査に変換する倍速変換が知られている。これは、前
の走査線の信号、前後の走査線の信号の平均値、もしく
は前のフィールドの信号等を用いて補間信号を作成し、
この補間信号と現フィールドの走査線の信号（以下、現
信号と呼ぶ）とをＩＨ（Ｈは水平走査周期を示す）単位
でラインメモリに記憶し、２倍の速度で読み出すことに
よυ時間軸を１／２に圧縮し、時間軸圧縮した現信号と
補間信号を１／２Ｈ毎に交互に時分割多重して、走査線
の２倍化およびノンインターレース変換を行なっている
。この種の信号処理回路に関連するものには、例えば特
開昭５８−１６１４７２号公報、特開昭５８−１０１５
８５号公報等が挙げられる。

また、前記複合カラーテレビジョン信号では、色信号と
輝度信号が周波数多重されていることに起因するクロス
カラーやドツト妨害などの問題もあり、走査線の倍密化
に加え、これらの問題に対しても、フレームくし形フィ
ルタ等を用いたディジタル信号処理を導入し、さらに高
画質化を達成しようとする研究も進められている。この
穐の一例としては、１９８５年テレビジョン学会全国大
会予稿集、第４２５頁から第４２６頁で述べられている
ものなどが知られている。これＫよると、ω変換、　Ｙ
／Ｃ分離分離缶倍密走査変換速変換）、Ｄ／Ａ変換に至
るディジタル信号処理部分を駆動するシステムクロック
としては、Ｙ／Ｃ分離１色復調の都合から、入力する複
合カラーテレビジョン信号中に含まれるカラーバースト
信号に位相同期した４ｆｓ、　、　１３ｆ、ｃ等（ｆＢ
Ｇは色副搬送波周波数）が用いられている。

〔発明が解決しようとする問題点〕

上記したように、システムクロックとしてカラーバース
ト信号に位相同期したクロックを用いている場合、従来
の倍速変換処理は、色副搬送波周波数ｆ８Ｇと水平走査
周波数ｆＨとが成る定められた周波数関係に正確に管理
されている様なテレビジョン信号（以下、標準信号と呼
ぶ。）に対しては、正確な動作を期待できるが、家庭用
のＶＴＲやパーソナルコンピュータ等において得られる
信号のように、ｆＢＧとｆ、とが成る定められた周波数
関係にない様なテレビジョン信号（以下、非標準信号と
呼ぶ。）に対しては、正確な動作が期待できないという
問題があった。

倍速変換回路は、前述した様に、現信号と補間信号を各
々時間軸圧縮し、時分割に多重し、ノンインターレース
信号として出力するものであシ、その時間軸圧縮、多重
のタイミングは、水平同期信号に完全に位相同期させる
必要がある。時間軸圧縮、多重のタイミングが水平同期
信号と完全に位相同期していれば、例えば、前述した如
く、現信号と補間信号とを１／２Ｈ毎に交互に時分割多
重する際などは、現信号と補間信号との切り換わシがす
べて帰線期間内において行われるが、水平同期信号と位
相同期していない場合には、画面の例えば中央など（即
ち、映像表示期間内）において、現信号と補間信号との
切シ換わシが行われることになる。現信号と補間信号と
では画像の位相が垂直方向に１Ｈずれているために、そ
の様な場合には、その切シ換わりの位置を境界にして、
画面の左と右で画像自体に１Ｈの時間的な段差が生じて
しまって、画面上に妨害を招くことになる。したがって
、入力信号の水平同期信号からタイミング信号を生成し
てそれによシ、倍速変換回路における時間軸圧縮、多重
のタイミングの制御を行う必要がある。

しかし、前述の如く、システムクロックをカラーバース
ト信号から再生する場合、例えばＮＴＳＣ方式の場合、の関係を利用して、前記タイミング信号を発生させるこ
とになるが、家庭用ＶＴＲやパーソナルコンピュータ等
のような非標準信号については、（１）式の関係が成立
しないために、前記タイミング信号は、入力する水平同
期信号とは非同期となってしまい、従って、前述した様
な問題が生じることになυ、画面上に妨害を招いていた
。

本発明の目的は、上記した従来技術の問題点を解決し、
カラーバースト信号からシステムクロッりを再生するデ
ィジタルテレビジョン装置における倍速変換処理を、非
標準信号に対しても画面上に妨害を招くことなく、実現
する信号処理回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、入力するテレビジョン信号の水平走査周期
および位相を、カラーバースト信号から再生したｍ　ｆ
　ｓｃのクロックを時間軸基ｆｓ（以下、このクロック
を基準クロックと呼ぶ。）として検出し、その検出結果
に基づいて、倍速変換回路のタイミング信号（以下、倍
速タイミング信号と略記する。）を生成する水平周期検
出回路と、該倍速タイミング信号の周期変動分を前記ク
ロックを時間軸基準として検出する変動量検出回路と、
前記倍速変換回路からの出力を遅延するｍ段の可変遅延
線と、を設け、前記倍速変換回路を前記水平周期検出回
路で生成したタイミング信号で制御すると共に、前記可
変遅延線の遅延量を、前記変動検出回路の検出結果に応
じて制御することによシ、達成される。

〔作用〕

前記水平周期検出回路は、入力するテレビジョン信号の
水平同期信号の周期を検出し、入力信号の周期変動に対
応して、前記倍速変換回路における現信号と補間信号と
を時間軸圧縮、多重するタイミングを決める倍速タイミ
ング信号を、基準クロックの単位で変化させ、常に倍速
タイミング信号のパルスが水平帰線期間にくるように制
御する。

この際、前記倍速変換回路において倍速変換され九倍速
信号は、前記倍速タイミング信号の周期変動によって、
クロックＭｉ位の時間軸変動を伴って出力される。前記
可変遅延線は前記変動量検出回路によって検出した前記
倍速タイミング信号の周期変動量に応じて、遅延量が変
化しこの時間軸変動分を補償する。これによって、倍速
変換の時間軸圧縮、多重のタイミングを常に水平帰線期
間内に保つことができ、画面上に妨害を与えることがな
い。

〔実施例〕

以下、本発明の一実施例を第１図を用いて説明する。第
１図において、３は倍速変換回路、５は可変遅延線、９
は水平周期検出回路、１３は変動量検出回路である。

倍速変換回路３は、現信号１、補間信号２を入力とし、
水平周期検出回路９よシ供給される第１゜第２の倍速タ
イミング信号１２．１３を基準として時間軸圧縮、多重
の処理を行ない倍密度ノンインターレース信号（倍速信
号）を出力するものである。

との倍速変換回路３の一例を第２図に示す。第２図にお
いて１５．１６は時間軸圧縮回路、１７はマルチプレク
サ、１８は分局器である。また、その動作説明を示すタ
イミングチャートを第７図に示す。第７図において、　
　（７ａ）は第１の倍速タイミング信号１２、（７ｂ）
は現信号１、（７ｃ）は補間信号２％　（７ｄ）は第２
０倍速タイミング信号１３、（７ｅ）は第１の時間軸圧
縮回路１５の出力、（７ｆ）は第２の時間軸圧縮回路１
６の出力、（７ｇ）は分局器１Ｂの出力、（７ｈ）は第
１のマルチプレクサ１７の出力を示す。

なお、以下全ての説明では、信号処理に必要なりロック
は入力信号中のカラーバースト信号から再生されている
ものとして説明すると共に、現信号１、補間信号２のそ
れぞれの標本化周波数はｎｆ’ｓｃ（４ｇ（Ｈは色副搬
送波周波数、ｎは自然数）とし、また、ＩＨ期間の画素
数は標皐信号の場合で５個として説明する。

第２図に示す時間軸圧縮回路１５．１６は、各々１Ｈ容
量のメモリ２つから構成され、第７図（７ａ）に示す第
１の倍速タイミング信号１２にで入力データの書き込み
アドレスを、また、第７図（７ｄ）に示す第２の倍速タ
イミング信号１３にてメモリの読み出しアドレスを、そ
れぞれ初期化し、ＩＨ毎に交互に２つのメモリへ、現信
号１、補間信号２を、標本化周波数ｎ　ｆｓｃのサイク
ルで書き込み、そして、書き込みの行なわれていない方
のメモリから標本化周波数の２倍の２ｎｆ８Ｃのサイク
ルで読み出し、時間軸を１／２に圧縮する。よって、第
７図（７ｂ）、（７ｃ）に示す現信号１と補間信号２は
、第７図（７ｅ）、（７ｆ）に示すように１Ｈ後の期間
がら２度すつくシかえし読み出すことができる。

この時間軸圧縮回路１５．１６の出力は第１のマルチプ
レクサ１７０入力に与えられる。このマルチプレクサ１
７は、第２の倍速タイミング信号１３を分周器１８で分
周して得られる第７図（７ｇ）に示すような信号によっ
て制御され、第７図（７ｈ）に示すように時間軸圧縮し
た現信号と補間信号が１／２Ｈ毎に交互に出力され、２
倍速化した画像信号が得られる。

次に、水平周期検出回路９は、入力するテレビジョン信
号に同期した水平同期信号７と、入力するテレビジョン
信号のカラーバースト信号から再生された基準クロック
（周波数をｎｆｓｃもしくは２　ｎ　ｔｇｃＫ選定する
）８を入力とし、この水平同期信号７の周期を基準クロ
ック８で計数し、このクロック単位の精度のディジタル
値として検出するとともに、このディジタル値をもとに
第１．第２の倍速タイミング信号１２．１！Ｓを発生す
るものである。

この水平周期検出回路９は、例えば第３図に示す構成で
実現できる。第３図において、１９．２４はカウンタ、
２０，２３．２６はレジスタ、２１は減算器、２２は加
算器、２５は分周器である。

第１のカウンタ１９は、前記水平同期信号７によって初
期化（リセット）され、基準クロック８によって計数を
行ない、その計数値は第１のレジスタ２０Ｋ、分周器２
５よシ出力されるパルス２８の周期で格納され、第１の
減算器２１に与えられる。第１の減算器２１では、第１
のレジスタ２０と第２のレジスタ２３の値の差が求めら
れ、その差分が加算器２２において、第２のレジスタ２
３の値に加えられ、その加算器２２の出力によシ、第２
のレジスタ２３の内容が前記分周器２５の出力パルス２
８の周期で更新される。従って、第２のレジスタ２３に
は、水平同期信号７の周期を基準クロック８で計数した
値が常に保持される。

次に第２のカウンタ２４は、自ら出力するキャリー信号
２７のタイミングで前記第２のレジスタ２３に格納した
値を初期値として取シ込み、その初期ｆ［ｔ−基準クロ
ック８の２倍の周波数のクロック（図示せず）で顆次減
数して行き、０となったところでキャリー信号２７を発
生する。

キャリー信号２７は、分周器２５で１／２分周した後、
前記第１．第２のレジスタ２０．２３へ供給する。これ
によって、第１．第２のレジスタの値が等しくなるよう
に分局器２５の出力パルス２８の周期が制御される。そ
の結果、この出力パルス２８は、水平同期信号７に周期
１位相が一致するように制御され、前記出力パルス２８
から第１の倍速タイミング信号１２が、第２のカウンタ
２４のキャリー信号２７から第２の倍速タイミング信号
１３がそれぞれ得られる。また、第２のカウンタ２４の
出力するキャリー信号２７の周期は、−周期前のキャリ
ー信号２７によって第２のレジスタ２３から第２のカウ
ンタ２４へ取シ込まれる初期値で決まるので、キャリー
信号２７のタイミングで第２のレジスタの値を第３のレ
ジスタ２６に格納することで、その周期を示すディジタ
ル値、即ち、周期データ１０が得られる。

これによって、第１．第２の倍速タイミング信号１２．
１３は、非標準信号の水平走査周波数の変化に追従し、
その周期を任意に可変でき、そのタイミングを常に帰線
期間内にとることが可能になる。しかし、パーソナルコ
ンピュータのような定゛常的な周波数偏差でなく、ＶＴ
Ｒのようにジッタをもつものについて追従する場合、こ
の第１．第２の倍速タイミング信号１２．１３の周期が
常に変動することになシ、倍速変換回路３の出力にクロ
ックジッタを伴う。

例えば、第８図（８ａ　）　、　（８ｄ　）に示すよう
に第１゜第２の倍速タイミング信号１２．１５の周期が
変化した場合、１周期内の画素数が異るために、先に示
し九倍速変換回路３の例によると、第８図（１）のよう
に、１Ｈを５画素で構成している期間が６画素に１．６
画素で構成している期間が５画素というように、不定デ
ータの挿入４０、画素データの欠落４１という現象が倍
速変換出力４に生じる。この不定データの挿入、画素デ
ータの欠落が、クロック単位で時間軸を変化させるクロ
ックジッタとなる。

そこで、本実施例では第１図に示す倍速変換回路３の後
段に可変遅延線５を設け、水平周期検出回路９で検出し
た倍速タイミング信号の周期データ１０をもとに変動量
検出回路１１において周期変動分を検出し、その変動量
に応じて前記可変遅延＠Ｓを制御して、データを早めた
シ、遅めたシしながら、第８図（ｆ）のように不定デー
タの削除。

欠落データの補間を行ない、倍速変換前の状態を保つよ
うにし、クロックジブタの発生を防止している。

この変動量検出回路１１は、例えば第４図に示す構成で
実現できる。第４図において２９．３２は遅延線、ｉ、
３１は減算器、３３は６段のシフトレジスタ、３４はマ
ルチプレクサである。

周期データ１０は、例えば第８図（８ｇ）のように水平
周期検出回路９よシ供給され、１ｇ期間遅延する第１の
遅延線２９と、第２の減算器３０の一方の入力となる。

第１の遅延線２９の出力には、第８図（８ｈ）に示す周
期データ列が得られ第２の減算器３０の他方の入力とな
る。よって、この第２の減算器３０の出力には、第８図
（８１）に示す結果が得られ、第３の減算器３１の一方
の入力に与えられる。また、他方の入力には、この第３
の減算器３１の出力を第２の遅延線Ｓ２によりｉＨ遅延
したものが与えられ、この第２の遅延線３２の出力から
は、第８図（８ｊ）のように補正値が第８図（８Ｌ）に
示す倍速変換した画像データ列の補正すべき期間に対応
して得られる。

しかし、この補正値が、データの位相を進める値（第８
図（８ｊ）では、負の値としている。）を示す場合、第
８図（８ｈ）との関係から明らかなように第８図（８ｊ
）に示す補正値では、タイミングが合わない。そこで、
この補正値に対して、第１のシフトレジスタ３３、第２
のマルチプレクサ３４によシ、補正値列のタイミング補
正を行なう。

第１のシフトレジスタ３３は、第８図（８ｊ）に示した
、入力する補正値を、倍速変換後の画素データの画素単
位で遅延し、その１〜を段までの各段の遅延出力を、各
々、第２のマルチプレクサ３４の１〜を個の各入力端子
に供給する。この第２のマルチプレクサ５４は、前記第
１のシフトレジス３３の最も遅延量の小さい１段目から
出力される補正値を入力選択信号Ｓとして動作し、その
値に応じて２個の入力から１つを選択して出力する。

この第１のシフトレジスタの段数ｔ１および第２のマル
チプレクサの入力数りは、前記補正値のビット数で決ま
る。例えばビット数を５．ビットとすると、ｔ＝２５−
３２と決めることができる。

この第２のマルチプレクサ３４の出力が、可変遅延線５
を制御する遅延量制御信号１４として供給され可変遅延
線５では、この制御信号に応じて遅延量を変化させ、先
に述べたように不定データの削除、欠落データの補間を
行なう。

この可変遅延線５の一例を第５図に示す。第５図におい
て３５は６段のシフトレジスタ、３６はマルチプレクサ
である。

倍速変換回路３よす出力される倍速信号４は、第２のシ
フトレジスタＳ５の入力に与えられ、画素単位で遅延し
、１〜Ｌ段までの各段の遅延出力が、を個の入力をもつ
第３のマルチプレクサ５６の各入力端子に与えられる。

この第３のマルチプレクサ３６の入力選択端子Ｓに、前
記遅延量制御信号１４を与えこの信号の値に応じて４個
の入力の一つを選択、出力する。これによって、倍速変
換信号４の遅延量を前記遅延量制御信号１４によって可
変することができる。なお、第２のシフトレジスタ３５
０段数および第３のマルチプレクサ３６の入力数は、前
記遅延量制御信号１４のビット数で決定でき、先の第１
のシフトレジスタ３３、第２のマルチプレクサ３４と等
しく設定する。

以上の処理を第８図に示した動作例に適用した例を第９
図に示す。

第９図において、（９ａ）、（９ｂ）、（９ｇ）は各々
第８図（８ｄ）、（８ｊ）、（８ｔ）　　Ｋそれぞれ示
した、第２０倍速タイミング信号１３、補正値列（第２
の遅延線３２の出力）、倍速変換後の画素データ列４で
あシ、（９ｃ）、（９ｄ）、（９ｔ）は前記第１のシフ
トレジスタ３５の１段目から３段目の出力を、（９ｆ）
は前記第２のマルチプレクサ３４の出力を、（９ｈ）。

（９１）、（９ｊ　）は前記第２のシフトレジスタ３５
０１段目から３段目の出力を、（９ｋ）は前記第３のマ
ルチプレクサ３６の出力を示す。第８図の動作例に対応
する場合には、補正値としては最小２ビットあれば説明
できるので、ここではｔ＝４として説明する。

第９図（９ｚ）、（ｊ）に示す前記第１．第２のシフト
レジスタ３３，３５の各々３段目の出力を補正値０の位
相とすると、第９図（９ｃ）、（９ｈ）が補正値−２、
第９図（９ｄ）、（９１）が補正値−１の位相に相当す
る出力が得られる。第２のマルチプレクサ３４は、第９
図（９ｃ）に示す前記第１のシフトレジスタ３３の１段
目の出力が入力選択端子Ｓに与えられるので、補正値が
−２であれば補正値０に対応するシフトレジスタの出力
に対して２画素分位相の進んだ第９図（９ｏ）に示す補
正値列を、−１であれば１画素分位相の進んだ第９図（
９ｄ）に示す補正値列を、それぞれ選択し、その出力は
第９図（９ｆ）のようになシ、補正値列のタイミングを
補正する。

この第９図（９ｆ）に示す補正値列は、前記遅延量制御
信号１４となシ、前記第３のマルチプレクサ３６の入力
選択端子Ｓに与えられ、その値に応じて第９図（９ｈ）
から（９ｊ）に示す第２のシフトレジスタ５３の出力を
選択する。即ち、遅延量制御信号１４が−２であれば、
第９図（９ｈ）に示す出力が選択され、−１であれば第
９図（９１）に示す出力が、０であれば第９図（９ｊ）
Ｋ示す出力が　。

それぞれ選択される。その結果、第９図（９ｋ）に示す
ように不定データが削除でき、また、欠落データは１画
素後の値で補間でき、倍速変換前の周期を保存するよう
に補正ができる。

よって、本実施例によれば、パーソナルコンピュータや
ＶＴＲ等の全ての非標準信号に対して画質劣化を招くこ
となく倍速変換処理を実現できる。

ところで、第２図に示した倍速変換回路３の具体例では
、現信号と補間信号を各々時間軸圧縮。

多重処理を行なって倍速信号を作るものであるが、補間
する走査線を前の走査線で行なう場合には、第２の時間
軸圧縮回路１６、第１のマルチプレクサ１７、分周器１
８は不要であシ、第１の時間軸圧縮回路１５のメモリに
書き込まれたデータを２度繰り返して読み出すことによ
って実現できることは、第７図の動作例から明らかであ
シ、この場合に本発明の信号処理回路が問題なく適用で
きることは明らかであろう。

次に、本発明の他の実施例について説明する。

さて、第２図に示し九倍速変換回路５０時間軸圧縮回路
１５．１６を構成するメモリとして、書き込みアドレス
と読み出しアドレスを独立して与えることのできるメモ
リを用いるようにした場合、前述した実施例において１
つの時間圧縮回路に２Ｈ分の容量を要していたものが、
１Ｈ分で済むようにできる。この場合、倍速変換された
信号は、先に述べた実施例では１Ｈ遅延するのに対し、
ヲＨ遅延となる。

そこで、本実施例では、倍速変換され良信号が、この様
ＩＣ−ｚＨ遅延となる場合における信号処理回路を実現
するものである。

この様な場合においては、第１０図（１０ａ）。

（１０ｄ）のように第１．第２０倍速タイミング信号１
２．１３が入力信号の周期に応じて変動した場合。

第１０図（１ｏｂ）、（１ｏｏ）に示す現信号１、補間
信号２は第１０図（１０ｅ）のように倍速変換され、周
期変動に伴って生じる交電データの挿入４０、画素デー
タの欠落４１は現信号１もしくは補間信号２の一方に生
じることになシ（この例では、補間信号）、メモリの構
成方法によシ周期変動の起り方、変動量が異なる。

この場合には、変動量検出回路１１を、例えば第６図の
構成にすることに°よシそｐ補償を実現できる。第ｄｒ
ｇＪにおいて３７は遅延線、３８は減算器、３９は基準
値である。なお、本実施例では水平周期検出回路９、可
変遅延線５には、第４図。

第５図の具体例をそのまま適用でき、この場合、水平周
期検出回路９よシ得られる周期データ１０は、第１０図
（１０ｇ）のように得られる。

この周期データ１０は、第６図に示す第３の遅延線３７
の入力に与えられ、そこで−、Ｈ遅延したものが第４の
減算器３８の一方の入力に与えられる。また、この減算
器３Ｂの他方の入力には基準値Ａが与えられる。この基
準値Ａは、標準信号の１ＨＫ相当する周期データである
（第１０図の説明では、基準値Ａは５である）。

よって、第４の減算器３８の出力には、基準値Ａに対す
る変動分が、補正値として第１０図（１０ｈ）のように
、第１０図（１０ｅ）に示す倍速変換した画像データ列
の補正すべき期間に対応して得られる。そこで、この第
４の減算器３８の出力は、第１のシフトレジスタ３１、
第２のマルチプレクサ３２によって、第４図に示し九先
の変動量検出回路１１の具体例と同様にタイミング補正
が行なわれた後、第２のマルチプレクサ３２の出力から
遅延量制御信号１４が得られる。この遅延量制御信号１
４によって、前記可変遅延線５の遅延量を制御し、第１
０図（１０ｆ）に示す様に、不定データの削除、欠落デ
ータの補間が行なえ、倍速変換前の周期の保存ができる
。

よって、本実施例によれば、変動量検出回路１１に第６
図に示すようなアルゴリズムをもつものを適用すること
によって、倍速変換出力が入力に対してＴＨ遅延するよ
うなものについても、非標準信号の倍速変換処理を実現
できる。

〔発明の効果〕

本発明によれば、入力信号中のカラーバースト信号から
システムクロックを再生するディジタルテレビジョン装
置における倍速変換処理を、非標準信号についても画面
上に妨害を招くことなく。

実現できる。その結果、Ｙ／Ｃ分離、色復調処理のディ
ジタル化が可能となり、システム全体のディジタル化が
図れる。

【図面の簡単な説明】

第１図は本発明の一実施例としての信号処理回路を示す
ブロック図、第２図は第１図の倍速変換回路の一具体例
を示すブロック図、第３図は第１図の水平周期検出回路
の一具体例を示すブロック図、第４図は第１図の変動量
検出回路の一具体例を示すブロック図、第５図は第１図
の可変遅延線の一具体例を示すブロック図、第６図は本
発明の他の実施例における変動量検出回路の一具体例を
示すブロック図、第７図は第２図の倍速変換回路の動作
を説明するためのタイミングチャート、第８図、第９図
、第１０図はそれぞれ、本発明による信号処理回路の動
作を説明するだめのタイミングチャート、である。３・・・倍速変換回路５・・・可変遅延線９・・・水平周期検出回路１１・・・変動量検出回路。

Claims

【特許請求の範囲】１、入力されるテレビ信号中に含まれるカラーバースト
信号に位相同期した色副搬送波周波数のｌ（ｌは自然数
）倍の周波数を有するクロックに基づいて、前記テレビ
信号のディジタル信号処理が行われるディジタルテレビ
ジョン受信機において、前記テレビ信号から得られた複数のディジタル信号をそ
れぞれ時間軸圧縮し、その後、その両者を時分割多重し
て出力する倍速変換回路と、前記テレビ信号における水
平走査周期を、前記クロックのｍ周期をその時間単位と
して表されるディジタル値として検出し、該ディジタル
値に基づいて前記倍速変換回路を制御するための制御信
号を生成する水平周期検出回路と、前記制御信号の周期
変動分を、前記クロックのｎ周期をその時間単位として
表されるディジタル値として検出する変動量検出回路と
、前記倍速変換回路からの出力を遅延して出力する可変
遅延線と、を具備し、前記変動量検出回路で得られたデ
ィジタル値に応じて、前記可変遅延線における遅延量を
、前記クロックのｎ周期をその時間単位として変化させ
るようにしたことを特徴とする信号処理回路。