JPS63131581A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPS63131581A JPS63131581A JP61276545A JP27654586A JPS63131581A JP S63131581 A JPS63131581 A JP S63131581A JP 61276545 A JP61276545 A JP 61276545A JP 27654586 A JP27654586 A JP 27654586A JP S63131581 A JPS63131581 A JP S63131581A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体、とくにＧ ａ Ａ Ｓ集積回路
に係り、集積回路の高性能化、高集積化の手段を提供す
るものである。
に係り、集積回路の高性能化、高集積化の手段を提供す
るものである。
ＦＥＴの高性能化をはかるには、ゲート長の短縮が有効
な手段となるが、このゲート長の短縮に伴って発生する
短チヤネル効果の防止および高濃度不純物層がゲート電
極と接触することによって発生するゲート耐圧の低下等
を防止する手段としてＬＤＤ構造（、ｌｉｇｈｔｌｙ
１）ｏｐｅｄ Ｄｒａｉｎ ）が有力であることが知ら
れている。このことは例えば「エクステンデッド・アブ
ストラクト・オン・ザＩＢｔｈコンファレンス・オン・
ソリッド・ステート・デバイス・アンド・マテリアルス
第３８３頁から第３８６頁（Ｅｘｔｅｎｄｅｄ Ａｂｓ
ｔｒａｃｔｓ ｏｆｔｈｅｌ ８ ｔｈｃｏｒｌｆｅｒ
ｅＨｃｅ ｏｎ！９ｏ目ｄ ３ｔａｔｅ１）ｅｖｉｃｅ
ｓ ａｄｄ Ｍａｔｅｒｉａｌｓ１ｐｐ３８３−３８６
） ｊで論じられている。
な手段となるが、このゲート長の短縮に伴って発生する
短チヤネル効果の防止および高濃度不純物層がゲート電
極と接触することによって発生するゲート耐圧の低下等
を防止する手段としてＬＤＤ構造（、ｌｉｇｈｔｌｙ
１）ｏｐｅｄ Ｄｒａｉｎ ）が有力であることが知ら
れている。このことは例えば「エクステンデッド・アブ
ストラクト・オン・ザＩＢｔｈコンファレンス・オン・
ソリッド・ステート・デバイス・アンド・マテリアルス
第３８３頁から第３８６頁（Ｅｘｔｅｎｄｅｄ Ａｂｓ
ｔｒａｃｔｓ ｏｆｔｈｅｌ ８ ｔｈｃｏｒｌｆｅｒ
ｅＨｃｅ ｏｎ！９ｏ目ｄ ３ｔａｔｅ１）ｅｖｉｃｅ
ｓ ａｄｄ Ｍａｔｅｒｉａｌｓ１ｐｐ３８３−３８６
） ｊで論じられている。
上゛記ＬＤＤ構造のＦＥＴでは高濃度不純物層とゲート
電極が０．３μｍ程度分離して形成されるため、短チヤ
ネル効果の防止、ゲート耐圧の向上には効果があるもの
の、高濃度不純物層がゲート電極に近接して形成される
従来構造のＦＥＴ（自己整合型ＦＥＴ）に比し、ソース
・ゲート間およびドレイン・ソース間の寄生抵抗が増大
する問題があった。本発明は同一チップ上にＬＤＤ構造
のＦＥＴと従来構造のＦ’ＥＴを形成することにより両
者のＦＥＴの短所を互いに補償させ高性能の集積回路を
得ることを目的とする。
電極が０．３μｍ程度分離して形成されるため、短チヤ
ネル効果の防止、ゲート耐圧の向上には効果があるもの
の、高濃度不純物層がゲート電極に近接して形成される
従来構造のＦＥＴ（自己整合型ＦＥＴ）に比し、ソース
・ゲート間およびドレイン・ソース間の寄生抵抗が増大
する問題があった。本発明は同一チップ上にＬＤＤ構造
のＦＥＴと従来構造のＦ’ＥＴを形成することにより両
者のＦＥＴの短所を互いに補償させ高性能の集積回路を
得ることを目的とする。
上記目的は、集積回路に使用される多数のＦＥＴのうち
、大きなゲート耐圧を必要とするＦＥＴはＬＤＤｍ造と
し、小さな寄生抵抗を必要とするＦＥＴは従来構造とす
ることにより達成される。
、大きなゲート耐圧を必要とするＦＥＴはＬＤＤｍ造と
し、小さな寄生抵抗を必要とするＦＥＴは従来構造とす
ることにより達成される。
化合物半導体、特にＱ ａ Ａ Ｓ集積回路では、Ｄ型
（１）ｅｐｌｅｔｉｏｎ ）ｔＹｐｅ） Ｆ ＥＴとＥ
型（Ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ） Ｆ Ｅ Ｔ
から成るＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ｌ
；’ｇ’Ｊ’ 、［、ｏｇｉｃ ）回路が多用される。
（１）ｅｐｌｅｔｉｏｎ ）ｔＹｐｅ） Ｆ ＥＴとＥ
型（Ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ） Ｆ Ｅ Ｔ
から成るＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ｌ
；’ｇ’Ｊ’ 、［、ｏｇｉｃ ）回路が多用される。
ＤＦＥＴは約７ｖ以上のゲート耐圧を必要とし、また導
電層の抵抗率が約ＩＫΩ／口と小さいため高濃度不純物
層とゲート電極が分離しても寄生抵抗の増大はそれ程顕
著ではない。このためＬＤＤ構造はＤＦＥＴに適してい
るといえる。−万ＥＦ’ＥＴのゲート耐圧は５Ｖ程度で
よく、また導電層の抵抗率は約４に９７口以上と大きい
ため高濃度不純物層とゲート電極を分離することは寄生
抵抗の増大を招く。ＥＦＥＴには従来構造の方が適して
いるといえる。このようにＤＦＥＴにはＬＤＤ構造、Ｅ
ＦＥＴには従来構造（自己整合型ＦｇＴ）を用いること
により、高性能のＤＣＦ’Ｌ回路を構成することができ
る。
電層の抵抗率が約ＩＫΩ／口と小さいため高濃度不純物
層とゲート電極が分離しても寄生抵抗の増大はそれ程顕
著ではない。このためＬＤＤ構造はＤＦＥＴに適してい
るといえる。−万ＥＦ’ＥＴのゲート耐圧は５Ｖ程度で
よく、また導電層の抵抗率は約４に９７口以上と大きい
ため高濃度不純物層とゲート電極を分離することは寄生
抵抗の増大を招く。ＥＦＥＴには従来構造の方が適して
いるといえる。このようにＤＦＥＴにはＬＤＤ構造、Ｅ
ＦＥＴには従来構造（自己整合型ＦｇＴ）を用いること
により、高性能のＤＣＦ’Ｌ回路を構成することができ
る。
以下本発明の一実施例を説明する。まず半絶縁性のＱ
ａ Ａ Ｓ基板にイオン注入法で８１イオンを注入し、
ＤＦＥＴ用およびＦ、ＦＥＴ用の導電層を形成した。こ
の注入条件はそれぞれ４０ＫＶ、４Ｘ１０”ｃｒｎ−２
および４０ＫＶ、 ２Ｘ１０” ”ｃｍ−”とした。こ
の導電層をＳ ｉＯ２保護膜下で８００Ｃ２０分の熱処
理によって活性化した後ＷＳｉ（タングステン・シリサ
イド）のゲート電極を形成した。ここでＤＦＥＴの寄生
抵抗をさらに減らすため、ゲート電極をマスクとして中
濃度の不純物（４０ＫＶ、 ６ ｘ １０１２ｃｒＲ−
” ）のイオン注入を行なった。次いでプラズマ−ＣＶ
Ｄ法によってＳｉＯ膜を堆積し、異方性エツチングを行
なうことにより・ゲート成極の横に側壁を形成した。次
いでホトレジストによってＤＦＥＴの部分を被覆し、弗
酸と弗化アンモニウムの混合液で処理することにより、
ＥＦＥＴの部分の側壁を溶解、除去した。
ａ Ａ Ｓ基板にイオン注入法で８１イオンを注入し、
ＤＦＥＴ用およびＦ、ＦＥＴ用の導電層を形成した。こ
の注入条件はそれぞれ４０ＫＶ、４Ｘ１０”ｃｒｎ−２
および４０ＫＶ、 ２Ｘ１０” ”ｃｍ−”とした。こ
の導電層をＳ ｉＯ２保護膜下で８００Ｃ２０分の熱処
理によって活性化した後ＷＳｉ（タングステン・シリサ
イド）のゲート電極を形成した。ここでＤＦＥＴの寄生
抵抗をさらに減らすため、ゲート電極をマスクとして中
濃度の不純物（４０ＫＶ、 ６ ｘ １０１２ｃｒＲ−
” ）のイオン注入を行なった。次いでプラズマ−ＣＶ
Ｄ法によってＳｉＯ膜を堆積し、異方性エツチングを行
なうことにより・ゲート成極の横に側壁を形成した。次
いでホトレジストによってＤＦＥＴの部分を被覆し、弗
酸と弗化アンモニウムの混合液で処理することにより、
ＥＦＥＴの部分の側壁を溶解、除去した。
このゲート電極（ＤＦＥＴは側壁付ゲート電極）をマス
クとして高濃度不純物をイオン注入しく１７５ＫＶ、２
Ｘ１０１ ’ｃｍ−” ）、高濃度不純物層を形成した
。
クとして高濃度不純物をイオン注入しく１７５ＫＶ、２
Ｘ１０１ ’ｃｍ−” ）、高濃度不純物層を形成した
。
再熱処理によって不純物を活性化した後高濃度不純物層
にオーミック接触するソースおよびドレイン電極を形成
することにより、側壁分離型ＩＪ）Ｄ構造のＤＦＥＴと
従来構造（自己整合型）ＥＦＥＴを同一基板上に形成す
ることができた。
にオーミック接触するソースおよびドレイン電極を形成
することにより、側壁分離型ＩＪ）Ｄ構造のＤＦＥＴと
従来構造（自己整合型）ＥＦＥＴを同一基板上に形成す
ることができた。
従来構造あるいはＬＤＤ構造のみでＤＦＥＴ。
ＥＦＥＴを作製した場合と本発明によってＤＦＥＴおよ
びＥＦｇＴの構造を変えた場合の、各ＦＥ’ｌ’のゲー
ト耐圧およびＦＢＴ特性（ここでは負荷駆動能力を示す
に値を示した）を表１に示す。ゲート長は１．０μｍ、
ゲート幅は１０μｍである。
びＥＦｇＴの構造を変えた場合の、各ＦＥ’ｌ’のゲー
ト耐圧およびＦＢＴ特性（ここでは負荷駆動能力を示す
に値を示した）を表１に示す。ゲート長は１．０μｍ、
ゲート幅は１０μｍである。
表Ｉ ＦＥＴの性能比較
表に示すように、本発明によってゲート耐圧の要求（Ｄ
Ｆ’ＥＴは７Ｖ、ＢＦＥＴＩｔｉ５Ｖ）−’ｆ：満シツ
つ、最良のに値の組合せを得ることが出来た。
Ｆ’ＥＴは７Ｖ、ＢＦＥＴＩｔｉ５Ｖ）−’ｆ：満シツ
つ、最良のに値の組合せを得ることが出来た。
なお本実施例によればゲート側壁の形成前に中濃度不純
物をイオン注入したが、ＤＦＥＴの導電層抵抗が小さい
場合は、このイオン注入は省略してもよい。
物をイオン注入したが、ＤＦＥＴの導電層抵抗が小さい
場合は、このイオン注入は省略してもよい。
本発明のように適当な構造のＦＥＴを組合せることによ
り、化合物半導体集積回路の性能を向上をはかることが
できる。
り、化合物半導体集積回路の性能を向上をはかることが
できる。
Claims (1)
- １、半絶縁性の化合物半導体基板上にイオン注入法によ
つて形成された導電層と、これにショットキー接触する
ゲート電極、およびゲート電極近傍に形成されたソース
、ドレイン電極と高濃度不純物層からなるＦＥＴを、多
数集積した化合物半導体集積回路において、ゲート電極
に自己整合して形成された高濃度不純物層をもつ自己整
合型ＦＥＴと、ゲート電極と分離して形成された高濃度
不純物層をもつＦＥＴとを同一チップ上に集積したこと
を特徴とする化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276545A JPS63131581A (ja) | 1986-11-21 | 1986-11-21 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276545A JPS63131581A (ja) | 1986-11-21 | 1986-11-21 | 化合物半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131581A true JPS63131581A (ja) | 1988-06-03 |
Family
ID=17570972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276545A Pending JPS63131581A (ja) | 1986-11-21 | 1986-11-21 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131581A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103879A (ja) * | 1987-07-08 | 1989-04-20 | Nec Corp | 集積回路 |
| US5256915A (en) * | 1991-01-08 | 1993-10-26 | Fujitsu Limited | Compound semiconductor integrated circuit |
-
1986
- 1986-11-21 JP JP61276545A patent/JPS63131581A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103879A (ja) * | 1987-07-08 | 1989-04-20 | Nec Corp | 集積回路 |
| US5256915A (en) * | 1991-01-08 | 1993-10-26 | Fujitsu Limited | Compound semiconductor integrated circuit |
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