JPS63127357A - マイクロコンピユ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＴＶ、　ラジオ等のチューニングに用いら
れるＰＬＬ回路及びＬＣＤを直接駆動するＬＣＤドライ
バの双方を同一チップ上に有するマイクロコンピュータ
装置に関するものである。

〔従来の技術〕

第４図はＬＣＤドライバの構成を示す簡単な図であり、
同図（ａｌにおいて、１はＬＣＤドライバに必要なタイ
ミング信号を発生させるタイミング信号発生回路であり
、ここでは例として５　ｍ　ｓの信号、１０ｍ５の信号
を入力として信号ａ、倍信号。

信号Ｃ１信号ｄ、信号ｅを出力するものを示している。

同図（ｂ）において、２．３はセグメントＡ４、セグメ
ントＢ５を制御するデータの書き込まれたＲＡＭ（以下
ＲＡ２．ＲＢ３と称す）であり、それぞれ１ビツトの容
量を持つものである。６，７はそれぞれＲＡ２．ＲＢ３
が入力端子に接続されゲート信号としてそれぞれ信号Ｃ
１信号ｄを有するクロックドインバータであり、８は上
記クロックドインバータ６及びクロックドインバータフ
の出力端子が同一の入力端子に接続され、もう一方の入
力端子が信号ｅに接続された排他的ノアゲート（以下Ｅ
ＸＮＯＲゲートと称す）である。また４゜５はそれぞれ
信号ａ、倍信号とＥＸＮＯＲゲート８の出力であるセグ
メント出力９とが接続され、それぞれ前記信号ａ、倍信
号とセグメント出力Ｅとの電位差が電源電圧に等しい電
圧になると点灯するセグメントである。上記の構成は２
つのセグ第５図は第４図のタイミング信号のタイミング
チャートである。

第６図はＰＬＬ回路のデータ設定に関するブロック図で
あり、同図において、１５はＣＰＵ、１６はＰＬＬにデ
ータを設定するための複数のレジスタ、１７はＰＬＬラ
ッチである。

次に動作について説明する。第４図においてタイミング
信号発生回路１により、５　ｍ　ｓの信号、及び１０ｍ
ｓの信号からａ、ｂ、ｃ、ｄ、ｅの各信号が発生され、
信号すが“Ｌ”、信号ｄが“Ｈ”、信号ｅが“Ｌ”　（
第５図参照）のときには、ＲＢ３の内容がクロックドイ
ンバータ７及びＥＸＮＯＲゲート８を通じてセグメント
出力９に出力される。このときＲＢ３にＨ″が書きこま
れていたならば、セグメント５と信号ｄとの間には電源
電圧に等しい電位差が生じ、これによりセグメン！・５
が点灯する。逆にＲＢ３に“Ｌ“が書き込まれていたな
らばセグメント５は消灯する。この時セグメント４はＲ
Ｂ３の内容に関係なく消灯している。つまりこの期間Ｒ
Ａ２はＬＣＤドライバの制御に使用されていない。

しかる後、信号Ｃが“Ｈ”、信号ａが“Ｈ”となるとく
第５図参照）、上記と同様にしてＲＡ２に書き込まれた
値によりセグメントＡ４は点灯あるいは消灯し、この期
間ＲＢ３はＬＣＤドライバの制御に使用されていない。

この様に１本のセグメント出力ｇで２つのセグメント４
．５がドライブされ、点灯されるセグメントはこの場合
５ｍｓ間隔でＯＮ、ＯＦＦを操り返す。これを１／２バ
イアス、１／２デユーテイ駆動という。

次にＰＬＬ回路にデータを設定する動作について述べる
。第６図において、ＰＬＬラッチ１７に設定するデータ
は一度に全ビットを設定しなければならず、しかも前記
データはビット長が長いのでＣＰＵ１５により複数のレ
ジスタ１６に数回の命令でデータを設定した後、−回の
命令でＰＬＬラッチ１７にラッチされるようにする。

〔発明が解決しようとする問題点〕

ＰＬＬ回路及びＬＣＤドライバを有する従来のマイクロ
コンピュータ装置は以上のように構成されており、ＰＬ
Ｌ回路にデータを設定するにはレジスタを介してセット
しなければならないのでそのための専用のレジスタが複
数必要であり、そのため回路規模が大きくなるという問
題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、ＬＣＤドライバ及びＰＬＬ回路にデータを
設定する回路構成を全体として小さくすることのできる
マイクロコンピュータ装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るマイクロコンピュータ装置は、ＬＣＤド
ライバにより使用されるように確保されたＲＡＭ５Ｊ域
のうちＰＬＬ回路にデータを設定する時点でＬＣＤドラ
イバにより使用されていないＲＡ　Ｍ　６ｕ域、例えば
１つのセグメントが駆動されている時に駆動されていな
い方のもう一つのセグメントを制御するデータの書き込
まれたＲＡＭ５Ｉ域を検出する未使用領域検出手段と、
該領域からデータを退避させ空き領域としたうえで当該
領域にＰＬＬデータを書き込む第１の書込み手段と、Ｐ
ＬＬ回路に上記のデータが設定されるまで、ＰＬＬデー
タが書き込まれたＲＡＭによりＬＣＤドライバが制御さ
れない様にタイミング信号を保持する信号保持回路、及
びＰＬＬ回路にデータ設定後、上記のＬＣＤドライバを
制御するデータを復帰させる第２の書き込み手段とを具
備するようにしたものである。

〔作用〕

この発明においては、ＰＬＬ回路にデータを設定する回
路は上記保持回路及びＲＡＭ領域検出手段、第１．第２
の書込み手段により、ＰＬＬ回路に対するデータ設定を
専用のレジスタを用いることなくＲＡＭで行うことがで
きるから、周辺回路にデータを書込む回路構成を小さく
することができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図（ａ）は本発明の一実施例によるマイクロコンピ
ュータ装置の全体構成を示し、図において、２０はＬＣ
Ｄドライバ、３０はＰＬＬ回路、４０はＲＡＭ領域、５
０は保持回路、６０はＲＡ　Ｍ領域４０の未使用領域を
検出する未使用領域検出手段、７０は第１の書込み手段
、８０は第２の書込み手段である。

本実施例装置は、ＬＣＤドライバ２０により使用される
ように確保されたＲＡＭ領域４０のうちＰＬＬ回路３０
にデータを設定する時点でＬＣＤドライバにより使用さ
れていない領域を、未使用領域検出手段６０により検出
し、第１の書込み手段７０により当該未使用領域の内容
を退避させ、空き領域となった当該ＲＡ　Ｍ領域（以下
空きＲＡＭ領域と称す）にＰＬＬ用データを書込み、保
持回路５０により、前記ＰＬＬ用データを前記ＰＬＬ回
路３０に設定する間前記ＬＣＤドライバ２０のタイミン
グ信号を保持し、ＰＬＬ回路３０にＰＬＬ用データが設
定された後、第２の書込み手段８０により前記空きＲＡ
　Ｍ　ｖＭ域に前記退避されていたデータを書込むよう
にしたものである。

また第１図（ｂ）は第１図（ａ）のマイク、ロコンピュ
ータ装置のＬＣＤドライバのタイミング信号発生回路の
ブロック図であって、第１図（Ｃ）はそのＬＣＤドライ
バの回路図である。この第１図は従来回路を示す第４図
に対応し、第４図と同一符号は同−又は相当部分あるい
は同一の信号を示す。同図において、１０．１１は保持
信号ｆがセットされたことにより、解除信号ｇがセット
されるまで入力信号の状態を保持する信号保持回路、１
２．１３はそれぞれＲＡ２．ＲＢ３がその入力端子に接
続され、ゲート信号として信号ｄ、倍信号を有するクロ
ックドインバータであり、前記クロックドインバータ１
２．１３の出力端子はＰＬＬラッチ回路１４の同一のビ
ットに接続されている。

第２図はこの実施例におけるタイミング信号のタイミン
グチャートである。

第３図はこの実施例におけるプログラムのフローチャー
トである。

次に、第２図のタイミングチャート及び第３図のフロー
チャートを参照して、第１図においてＰＬＬ回路にデー
タを設定する動作について説明する。まず、保持信号ｆ
を発生させ（ステップＳＬ）、信号保持回路１０．１１
により５　ｍ　ｓの信号、ＩＱ　ｍ　ｓの信号のその時
点の状態を保持した信号り。

及び信号ｉを発生させ、これにより信号ａ、倍信号、信
号Ｃ９信号ｄ、信号ｅもその時の状態が保持される。そ
の後、信号Ｃを判断しくステップＳ２）、もし“Ｌ′″
状態ならばＲＡ２の内容はＬＣＤドライバに使用されて
いないのでＲＡ２の内容を他のＲＡ　Ｍ　９Ｍ域に退避
させ（ステップＳ３）、ＲＡ２にＰＬＬ用データを書き
込み（ステップＳ４）　、ＰＬＬラッチの命令によりＲ
Ａ２の内容はクロックドインバータ１２を通じてＰＬＬ
ラッチにラッチされる（ステップ３５．３６）。この時
、５　ｍ　ｓの信号及びｌＱｍｓの信号の状態が変化し
ても、信号保持回路１０及び１１により信号ａ。

信号す、信号Ｃ９信号ｄ、信号ｅは状態が変化しない。

つまりＬＣＤドライバはＲＢ３の内容が使用され、ＰＬ
ＬラッチにはＲＡ２の内容が使用されることになる。

以上の動作は信号Ｃを判断して、もし“Ｈ”状態ならば
ＲＡ２とＲＢ４が入れ替わるだけで同様の動作でデータ
の設定が行われる（ステップ３７〜５１０）。

その後ＰＬＬ用データを書き込んだＲＡ　Ｍ　９１１域
にＬＣＤドライバ用データを復帰させ、解除信号ｇを発
生させて（ステップＳｌ）５ｍｓの信号。

及び１０ｍ　ｓの信号の保持を終了し、本来のタイミン
グに戻る。

このように上記実施例の構成とすることにより、Ｐ　Ｌ
　Ｌ回路にデータを設定する専用のレジスタがなくても
、２つのＬＣＤセグメントにより交互に使用されるＲＡ
ＭのうちＰＬＬ回路にデータを設定する時点でＬＣＤド
ライバにより使用されていない側のＲＡＭをＰＬＬ用デ
ータを書込むように共用するようにしたので、ＲＡＭに
データを書き込んだ後は一回の命令でＰＬＬランチにデ
ータを設定する事ができる。

なお、上記実施例では、入力信号の一例として５ｍｓ、
１０ｍ５の信号を示したが、２つの入力信号の一方が他
方の２倍の周期を有するものであれば他の組合わせであ
っても勿論よい。

また、上記実施例ではＬＣＤセグメントが２個、ＲＡ　
Ｍ　領域として１ビツト、ＲＡＭ２個からなるものを示
したが、ＲＡＭがこれ以上の容量を有するものにも勿論
適用でき、上記実施例と同様の効果を奏する。

また、上記実施例では、ＰＬＬ回路のデータ設定につい
て示したが、Ｄ／Ａコンバータ等、設定データ長の大き
い他の回路にも適用できる。

更に、上記実施例では、説明の便宜上ＬＣＤドライバ回
路の構成をクロックドインバータ６，７゜１２．１３、
ＥＸＮＯＲゲート８で構成した場合について示したが、
その他の回路で構成してもよく、上記実施例と同様の効
果を奏する。

〔発明の効果〕

以上のように、この発明に係るマイクロコンピュータ装
置によれば、ＬＣＤドライバ及びＰＬＬ回路のデータ設
定に際して、共通のＲＡＭを使用するように構成したの
で、回路構成が小さく、回路面積を小さくすることがで
きるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるマイクロコンピュー
タ装置を示す図で、第１図（ａｌはその全体構成図、第
１図（ｂ）は第１図（ａ）のＬＣＤドライバのタイミン
グ信号発生回路のブロック図、第１図（Ｃ１はそのＬＣ
Ｄドライバ回路を示す図、第２図は上記実施例の動作を
説明するためのタイミングチャート図、第３図は上記実
施例を制御するプログラムのフローチャート図、第４図
は従来のＬＣＤドライバを示す図で、第４図（８）はそ
のタイミング信号発生回路のブロック図、第４図（ｂ）
はそのＬＣＤドライバ回路の回路構成を示す図、第５図
は上記従来のＬＣＤドライバの構成図を説明するための
タイミングチャート図、第６図は従来のＰＬＬ回路のデ
ータ設定に関するブロック図である。 図において、１０．１１は信号保持回路、４゜５はセグ
メント、２　、　３　ハＲＡ　Ｍ　？ｆｋ域、２（１：
ＬＣＤドライバ、１４はＰＬＬラッチである。

Claims (1)

【特許請求の範囲】
1. （１）ＲＡＭに書きこまれた内容によりデータの設定が
   行われるＬＣＤドライバ及びＰＬＬ回路を周辺回路とし
   て同一チップ上に搭載したマイクロコンピュータ装置に
   おいて、 前記ＬＣＤドライバにより使用されるように確保された
   ＲＡＭ領域のうち前記ＰＬＬ回路にデータを設定する時
   点で前記ＬＣＤドライバにより使用されていないＲＡＭ
   領域を検出する未使用領域検出手段と、 該手段により検出されたＲＡＭ領域の内容を退避させ空
   き領域となった当該ＲＡＭ領域（以下空きＲＡＭ領域と
   称す）にＰＬＬ用データを書き込む第１の書込み手段と
   、 前記ＰＬＬ用データを前記ＰＬＬ回路に設定する間前記
   ＬＣＤドライバのタイミング信号を保持する保持回路と
   、 前記ＰＬＬ回路に前記ＰＬＬ用データが設定された後前
   記空きＲＡＭ領域に前記退避されていたデータを書き込
   む第２の書込み手段とを備えたことを特徴とするマイク
   ロコンピュータ装置。