JPS63119311A - コンテイニアス・フイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンティニアスフィルタ回路に係り。

特に素子のバラツキ補償及びＬＳＩ化に好適な回路構成
に関するものである。

〔従来の技術〕

抵抗値とキャパシタ値の積で周波数特性が決定されるコ
ンテイニアス・フィルタ回路の実現手法として、ＩＥＥ
Ｅ、インターナショナル・ソリッドステート・サーキッ
ト・カンフアレシス１９８５年ｐ　２８６〜２８７　（
Ｉ　ＥＥＥ、　ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｌｄ
−３ｔａｔｓ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃ
ｅ、　１９８５．　ｐ２８６〜２８７）がある、第６図
を用いて従来例を説明する。第６図において、１，２は
コンテイニアス・フィルタ回路４（以下フィルタ）の入
出力端子、５１１はフェーズ・ロックド・ループ（以下
ＰＬＬ）５の外部入力基準信号入力端子（以下φｒｅｚ
）、５１は位相−周波数比較器（以下ＰＦＣ）、５２は
ループフィルタ（以下ＬＰＦ）、５３は電圧制御発振器
（以下ｖＣ○）、６はＬＰＦの出力信号（以下ＶＩＮ）
である、従来技術の特徴は、フィルタの抵抗素子を非飽
和領域で動作するＭＯＳトランジスタで実現し、ＰＬＬ
との併用により、ＭＯＳトランジスタ、キャパシタのバ
ラツキを補償し、高精度なフィルタを実現することにあ
る。

ここで、ｖＣＯはフィルタと同様、その発振周波数がＭ
ＯＳトランジスタで実現された抵抗とキャパシタの積で
決定され、発振周波数の制御はＬＰＦ出力ＶＩＮを前記
ＭＯＳトランジスタのゲート電極に印加することにより
行なう、その結果、定常状態ではｖＣＯの発振周波数は
外部信号φｒｅｎと一致し、この時のＶＩＮはＭＯＳト
ランジスタ、キャパシタのバラツキを補償すべき値とな
る。しかし、従来例では、ＬＰＦはディスクリートな抵
抗素子及びキャパシタで実現されているため、前記素子
をＬＳＩ内で実現すると、チップ面積の増大となる。一
方、外付部品とした場合は、実装面積の増大、コスト増
大となる。

〔発明が解決しようとする問題点〕

上記従来技術は、ディスクリートな抵抗、キャパシタを
用いるので、実用化に際し、コスト増大という問題があ
った。

本発明の目的は、ディスクリートな抵抗を用いずに従来
と同等な機能を有し、ＬＳＩ化に適したコンテイニアス
・フィルタ回路を提供することにある。

〔問題点を解決するための手段〕

上記目的は、ＰＬＬ内のｖＣＯの発振特性を複数個用意
し、ＰＦＣの出力信号状態に応じて、前記特性のうちの
一つを選択する構成とし、更に、フィルタにおいて、常
時オン状態にあるスイッチのオン抵抗と制御信号ＶｒＮ
で制御されるＭＯＳトランジスタのオン抵抗の和でフィ
ルタの抵抗値が決定される構成とすることより達成され
る。

〔作用〕

ｖＣＯの出力信号が外部入力基準信号φ０に対し位相遅
れがある場合は、ｖＣＯの発振周波数が大きくなるＭＯ
Ｓトランジスタを選択し、位相進み１の場合は、逆に発
振周波数が小さくなるＭＯＳトランジスタを選択するこ
とにより、ＬＰＦの抵抗素子による電圧変化分に対する
発振周波数変化分を生成する。更にｌＭＯＳトランジス
タ切替えスイッチのオン抵抗の影響を補正するため、フ
ィルタのＭＯＳトランジスタに常時オン状態となるスイ
ッチを付加する。それによって、ＬＰＦにディスクリー
ト抵抗素子を用いることなく、フィルタの周波数特性の
バラツキを補償することができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は第６図のＬＰＦとｖＣＯに対応する。

第１図において、信号５１３，５１４　（以下Ｕ。

Ｄ）は第　図におけるＰＦＣの出力信号である。

ＰＦＣの動作は第２図（ａ）は構成、（ｂ）は動作タイ
ミングを示す）に示すように、２つの入力信号５１１，
５１２の立上り時刻の差を検出し、信号５１１が先に立
上った場合には、その時刻差に相当するパルス幅を持つ
信号５１３（Ｕ）を、逆の場合は信号５１４（Ｄ）を出
力する。

第１図において、１２１．Ｇは各々正、負の電源端子、
５１３〜５１４はＰＦＣ（７）出力信号、５１２はＬＰ
Ｆの出力信号（以下ＶＺＮ）　、　５３１はｖＣｏの出
力信号、６ａ〜６ｅはキャパシタ、７　ａ　〜７　ｅは
ＭＯ８抵抗、８ａ〜８ｍは制御信号がハイレベル（以下
“Ｈ”）でオンするスイッチ、７１〜７２は演算増幅器
、８１は比較器、９１〜９２は定電流源（電流値■）で
ある 又、第３図は第１図の動作を示すタイミング図である６
以下、第１図の動作を説明する。

いま、Ｕ＝“Ｈ”、Ｄ＝“Ｌ　Ｉ＋のとき、スイッチ８
ａ、８ｄ、８ｇ、８ｊ、８ｍがオンし、キャパシタ６ａ
（容量値Ｃ）には、実線のごとく電流が流れ、ＶＩＮは （１）式に従って上昇する。ここで、Ｖｏは時刻ｔ＝Ｏ
におけるキャパシタ６ａの電極間電位である。

一方、この時のｖＣ○の発振周波数ｆは、キャパシタ６
ｂ〜６ｅの値を０１　、スイッチ８　ａ　ｙ　８　ｄ　
ｅ８ｇｐ８Ｊのオン抵抗をＲ８ｕ、ＭＯＳトランジスタ
７ａ、７ｄ＊　７ｇ＊　７Ｊのオン抵抗をＲＭｕとする
と、 ２μＣｏｘ　（−）　ｕ　（Ｖａｓ−ＶＴ）となる、こ
こでｌＭＯＳトランジスタは全て非飽和領域で動作し、
μはＭＯＳトランジスタの移動度Ｃｏｘはゲート酸化膜
容量、ＶＴはしきい値電圧、Ｗ／Ｌは（チャネル幅／チ
ャネル長）、Ｖｏｓはゲート・ソース間電圧である。第
１図の例ではゲート電圧はＶｗｓで決定される。

次に、Ｕ＝Ｄ＝“Ｌ”のとき、スイッチ８ｂ　　。

８ｅ、８ｈ、８にのみオンとなる。従って、スイッチ８
ｂ、８ｅ、８ｈ、８にのオン抵抗をＲｓ　ｏ　ｔＭＯＳ
トランジスタ７ｂ、７ｅ、７ｈ、７にのオン抵抗をＲＭ
）ｌとすると、 ＶＩＮ　（ｔ）　＝Ｖ。

ｆｕ＝□ ２πＣ１（Ｒ５）ｌ＋ＲＭＨ）　　　　　　　　（３）
ｆＨｕ＝□ ２μＣｏｘ　（−）　ＦＩ　（Ｖａｓ−Ｖｔ）Ｕ＝“Ｌ
”、Ｄ＝“Ｈ”のときは、スイッチ８ｃ、８ｆ、８ｉ、
８ｅ、８ｎがオンする。このとき、キャパシタ６ａには
破線のごとく電流が流れ、Ｖｚｓの電位は低下する。ス
イッチ８ｃ、８ｆ。

８ｉ、８ｅのオン抵抗値をＲ２Ｏ，ＭＯＳトランジスタ
７ｃ、７ｆ、７ｉ、７ａの抵抗値をＲＩ４Ｄとすると、 ２πＣ１（ＲＤ＋ＲＭＤ） ｆＨｏ＝□ となる。

一方、第７図の従来技術では、第３図に示すととき Ｕ＝“Ｈ”、Ｄ＝“Ｌ　ｐｐのとき、 Ｕ＝Ｄ＝”Ｌ”のとき ＶｒＮ’　　（ｔ）　＝Ｖｏ　　　　　　　　　　　　
（５）Ｕ＝　”Ｌ”　、Ｄ＝　”Ｈ”のとき となり、ｖＣ○の発振周波数は、いずれも２１１　Ｃｏ
ｘ　（）　　（Ｖａｓ　−Ｖｔ）ｆ′＝□ ２πＣ１ ２μｃｏｘ　（）　　（ＶＩＮ−Ｖｓ−Ｖｔ）２πＣ１
（６） となる。ここで、第７図における抵抗素ＲはＵ＝Ｄ＝“
Ｌ”の状態から（Ｕ＝“Ｈ”、Ｄ＝“Ｌ”）又は（Ｕ＝
“Ｌ”、Ｄ＝“Ｈ”）の状態に遷移した時の周波数ジャ
ンプ量を決定する。従来例における周波数ジャンプ量を
各々Δｆｕ’ＨΔｆｏ’　とすると、 ２πＣｘ　　　　　　　　　　　Ｖ　。

となる。これに対し、本実施例では、 Δｆｕ＝　ｆｕ　ｌ　ｔ＝ｏ　−ｆＨ ２ｔｃ　Ｃｚ（Ｒｓｕ＋　ＲＭｕ）　　２　πＣ１（Ｒ
ＳＨ＋　ＲＭＨ）Ｗ ただし、ＲＭｏ　＞　ＲＭｌ　＞　ＲＭＵすなわち、（
−）Ｍ＜ＲＭυｌ　ＲＭｔｌが成立すると仮定する。従
って、（７）。

（８）より を選択することにより、第７図のＲを用いずに、従来と
同等な特性を実現できる。定常状態（Ｕ＝Ｄ＝“Ｌ”）
では、第６図のφｒａｔの周波数をｆ　ｒｌｌｌとする
と、第１図の出力５３１の周波数は、ｆ　Ｈ＝　ｆ　ｒ
ｅｉ となる。ここでＶｓは７ｂ、７ｅ、７ｈ、７にのソース
電位である。第１図において、ＭＯＳトランジスタ、ス
イッチのオン抵抗値及びキャパシタ値にバラツキが生じ
た場合は、（６）式を満足するように、ＶＩＮが変化す
る。次に。

第４図にフィルタ回路の一構成を示す。第４図において
、１及び２はフィルタの入出力端子、７３〜３４は演算
増幅器、６ｆ〜６ｇはキャパシタ（容量値Ｃｔ　）　、
７　ｍ〜７　ｇはＭＯＳトランジスタ、８ｐ〜８ｓは常
時オン状態のスイッチである。いま、７ｍ〜７ｎ、７ｐ
〜７ｑ、８Ｐ〜８ｑ。

９ｒ〜９ｇのオン抵抗値を各々、ＲＭｌ、　ＲＭｚ＊Ｒ
ｓ１．　Ｒｓｚとすると、演算増幅器７３と７４の出力
信号いハ、　ＶＯ）の間には、次の関係が成立する。

Ｒ５１＋ＲＭ１　１＋５Ｃｚ（Ｒｓｚ＋Ｒｓｚ）ここで
、Ｓ＝ｊω（ωは角周波数）で、その周波数特性を第５
図に示す。

さて、ＭＯＳトランジスタ、キャパシタにバラツキが生
じた場合のＤＣ利得（Ｇｂｃ）及びカットオフ周波数Ｃ
ｆｃ）の変動を考える。　Ｒｓｚ／ＲＩ４ｘｐＲｓｘ／
ＲＭｚ（１とすると Ｒｓ工／ＲＭＩ ２μＣｏｘ（）１（ＶＩＮ　　Ｖｓ−Ｖｔ）−（１＋Ｒ
ｓｚ／ＲＭｗ）２μＣ０Ｘ（）！（ＶＩＮ　　Ｖｓ−Ｖ
ｔ）・（１＋Ｒ８ｔ／Ｒｏｔ）（−）工 となり、Ｇｏｃの変動はＭＯＳサイズの相対精度で決定
される。一方、ｆｃについては、ｆ　ｒｅｉと比較する
と、 ｆｃ　　　　２ｙｃＣＩ　　（Ｒｓｚ＋ＲＭｚ）ｆ　ｒ
ｏｔ　　　　　　　　　　　１ ２πＣｆ　　（Ｒ８Ｈ＋ＲＭ）ｌ） ＣＩ　（Ｒ８Ｈ＋ＲＭＨ） Ｃｆ　　（Ｒｓｘ＋　ＲＭｔ） ＣＩ　　　　　　Ｌ となり、ＧＤＣ同様、ＭＯＳサイズ、キャパシタの相対
精度で決定され、ＰＬＬ及びフィルタ回路を同一チップ
内で実現した場合は、高精度なフィルタ回路を実現でき
る。

尚、本実施例では、説明の都合上、スイッチは全て“Ｈ
”でオンとし、ｖｃｏのＭＯＳトランジスタの抵抗値、
キャパシタ値を同一としたが、これに限定するものでは
ない。

〔発明の効果〕

本発明によれば、ＰＦＣの出力状態に応じて、生ずる周
波数ジャンプをｖｃｏ内で生成できるので、従来のディ
スクリート抵抗素子を不要とすることができ、コスト低
減の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すコンティニアスフイル
、り回路における位相−周波数変換部の構成図、第２図
はＰＦＣの構成図、第３図は第１図を説明するためのタ
イミングチャート、第４図は主フイルタ部の構成図、第
５図は第４図の周波数特性、第６図は従来のコンテイニ
アス回路の構成図、第７図は従来の位相−周波数変換部
の構成図である。 １・・・コンテイニアス回路の入力、２・・・コンテイ
ニアス回路の出力、４・・・主フイルタ回路、５・・・
ＰＬＬ回路、５１　・Ｐ　Ｆ　Ｃ１５２・Ｌ　Ｐ　Ｆ、
５３　・ＶＣＯ６ａ〜６ｅ・・・キャパシタ、７ａ〜７
ｕ・・・ＭＯＳトランジスタ、８ａ〜７ｕ・・・スイッ
チ、５１１・・・外系２図 （α）（ｂ） ′Ｊ４４図 ’Ｖｚｖ ）！−３図 Ｄ ｖ５図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １、抵抗素子とキャパシタを有する第１のフィルタ回路
   と前記抵抗及びキャパシタのバラツキを補正することを
   目的としたＰＬＬ回路からなるコンティニアスフィルタ
   回路において、前記ＰＬＬ回路内電圧制御発振器は異な
   る値をもつ複数個の抵抗素子と、位相・周波数比較器の
   出力信号によつてオンオフするスイッチを有することを
   特徴としたコンティニアスフィルタ回路。 ２、第１項記載のコンティニアスフィルタ回路において
   、前記ＰＬＬ回路内電圧制御発振器の抵抗素子はＭＯＳ
   トランジスタで実現することを特徴とするコンティニア
   スフィルタ回路。 ３、第２項記載のコンティニアスフィルタ回路において
   、第１項記載の第１のフィルタ回路の抵抗素子は、常時
   オン状態にあるスイッチとＭＯＳトランジスタで構成さ
   れ、前記ＭＯＳトランジスタのゲート電圧はＰＬＬ回路
   のループフィルタ回路の出力と接続されることを特徴と
   するコンティニアスフィルタ回路。