JPH0310142B2 - - Google Patents
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- JPH0310142B2 JPH0310142B2 JP58055005A JP5500583A JPH0310142B2 JP H0310142 B2 JPH0310142 B2 JP H0310142B2 JP 58055005 A JP58055005 A JP 58055005A JP 5500583 A JP5500583 A JP 5500583A JP H0310142 B2 JPH0310142 B2 JP H0310142B2
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- Japan
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- switch
- integrating
- circuit
- output terminal
- integrating amplifier
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Links
- 239000003990 capacitor Substances 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000013480 data collection Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はCT装置の放射線検出器からコンピユ
ータに至るデータ収集系のＡ／Ｄ変換器中の積分
回路部に好適する積分回路に関するものである。
ータに至るデータ収集系のＡ／Ｄ変換器中の積分
回路部に好適する積分回路に関するものである。
従来の積分回路は、第１図に示すように、非反
転入力端＋が接地されると共に反転入力端−が入
力抵抗１を介して入力端子INに接続され、かつ
出力端が出力端子OUTに接続された積分アンプ
２と、この積分アンプ２の反転入力端−および出
力端相互間に並列接続された積分コンデンサ３お
よびスイツチ４とからなるが、次のような欠点が
あつた。
転入力端＋が接地されると共に反転入力端−が入
力抵抗１を介して入力端子INに接続され、かつ
出力端が出力端子OUTに接続された積分アンプ
２と、この積分アンプ２の反転入力端−および出
力端相互間に並列接続された積分コンデンサ３お
よびスイツチ４とからなるが、次のような欠点が
あつた。
すなわち、この種のミラー積分回路のリセツト
はスイツチ４をONして積分コンデンサ３を短絡
することにより行われるが、この際、積分アンプ
２のオフセツト電圧epffに相当する電圧（以下、
単にepff相当電圧という）が積分コンデンサ３に
保持されてしまい、零レベルとはならない。この
ため、積分動作開始時に、本来の入力信号の他に
epffが加わつてしまい、動作速度および精度を低
下させる。また、前段からの入力オフセツト電流
ipffについても何ら対処されておらず、本来の入
力信号の全積分動作期間に亘つてipffをも積分し
てしまい、この点からも精度を低下させ、特にこ
のような従来回路をCT装置のデータ収集系に用
いたとき、大きな欠陥となつた。
はスイツチ４をONして積分コンデンサ３を短絡
することにより行われるが、この際、積分アンプ
２のオフセツト電圧epffに相当する電圧（以下、
単にepff相当電圧という）が積分コンデンサ３に
保持されてしまい、零レベルとはならない。この
ため、積分動作開始時に、本来の入力信号の他に
epffが加わつてしまい、動作速度および精度を低
下させる。また、前段からの入力オフセツト電流
ipffについても何ら対処されておらず、本来の入
力信号の全積分動作期間に亘つてipffをも積分し
てしまい、この点からも精度を低下させ、特にこ
のような従来回路をCT装置のデータ収集系に用
いたとき、大きな欠陥となつた。
本発明は上記のような欠点を除去するためにな
されたもので、epffおよびipffについて補正を行い、
本来の入力信号についてのみ積分動作するように
して動作を高速、高精度化した積分回路を提供す
ることを目的とする。
されたもので、epffおよびipffについて補正を行い、
本来の入力信号についてのみ積分動作するように
して動作を高速、高精度化した積分回路を提供す
ることを目的とする。
以下第２図ないし第８図を参照して本発明の実
施例を説明する。第２図は本発明による積分回路
の一実施例を示す図で、図中１，２，４および
INは各々第１図と同様である。なお、４は、こ
こでは第１スイツチという。３およびOUTも第
１図と同様に積分コンデンサおよび出力端子を指
すが、ここでは、出力端子OUTは第２スイツチ
５を介して積分アンプ２の出力端に接続され、そ
の出力端子OUTおよび積分アンプ２の反転入力
端−相互間に積分コンデンサ３が接続されてい
る。
施例を説明する。第２図は本発明による積分回路
の一実施例を示す図で、図中１，２，４および
INは各々第１図と同様である。なお、４は、こ
こでは第１スイツチという。３およびOUTも第
１図と同様に積分コンデンサおよび出力端子を指
すが、ここでは、出力端子OUTは第２スイツチ
５を介して積分アンプ２の出力端に接続され、そ
の出力端子OUTおよび積分アンプ２の反転入力
端−相互間に積分コンデンサ３が接続されてい
る。
６，７，８，９および１０は積分アンプ２の出
力端および反転入力端−相互間にあつて入力オフ
セツト電流補正回路を構成する第３スイツチ、抵
抗、コンデンサ、バツフアアンプおよび抵抗であ
る。この場合、抵抗７およびコンデンサ８は第３
スイツチ６をONしたとき、抵抗１０にipffに相当
する電流（以下、ipff相当電流という）を通電さ
せるような電圧eHを発生させ、第３スイツチ６を
OFFした後はその電圧eHを保持する電圧ホールド
回路を構成している。１１は前記出力端子OUT
および接地間に接続されたepff補正用の限流抵抗
である。
力端および反転入力端−相互間にあつて入力オフ
セツト電流補正回路を構成する第３スイツチ、抵
抗、コンデンサ、バツフアアンプおよび抵抗であ
る。この場合、抵抗７およびコンデンサ８は第３
スイツチ６をONしたとき、抵抗１０にipffに相当
する電流（以下、ipff相当電流という）を通電さ
せるような電圧eHを発生させ、第３スイツチ６を
OFFした後はその電圧eHを保持する電圧ホールド
回路を構成している。１１は前記出力端子OUT
および接地間に接続されたepff補正用の限流抵抗
である。
なお、第１〜第３スイツチ４〜６は各々トラン
ジスタ等の半導体スイツチからなり、第３図ａ〜
ｃに示すようなタイミングでON、OFFする。こ
こで、第３図ｄは入力信号ei、同ｅは出力信号ep、
イは補正モード期間、ロは積分動作モード期間を
示す。
ジスタ等の半導体スイツチからなり、第３図ａ〜
ｃに示すようなタイミングでON、OFFする。こ
こで、第３図ｄは入力信号ei、同ｅは出力信号ep、
イは補正モード期間、ロは積分動作モード期間を
示す。
次に上述本発明回路の動作について説明する。
補正モード期間イにおいて、まず、第１スイツチ
４のみONさせると、積分コンデンサ３が放電し
た後、その両端間にepff相当電圧が保持される。
次に、第１スイツチ４をOFFすると同時に第３
スイツチ６をONさせると、コンデンサ８には抵
抗１０にipffを通電させるような電圧eHが発生す
る。この電圧eHは、補正モード期間イの終了時、
第３スイツチ６をOFFすることによりコンデン
サ８に保持される。
補正モード期間イにおいて、まず、第１スイツチ
４のみONさせると、積分コンデンサ３が放電し
た後、その両端間にepff相当電圧が保持される。
次に、第１スイツチ４をOFFすると同時に第３
スイツチ６をONさせると、コンデンサ８には抵
抗１０にipffを通電させるような電圧eHが発生す
る。この電圧eHは、補正モード期間イの終了時、
第３スイツチ６をOFFすることによりコンデン
サ８に保持される。
第２スイツチ５がONすると同時に第３スイツ
チ６がOFFすることにより補正モード期間イか
ら積分動作モード期間ロへ移行するが、ここで、
先にepff相当電圧が積分コンデンサ３に保持され
ているのでepffは第２スイツチ５のONと同時に補
正される。また、第３スイツチ６がOFFすると、
コンデンサ８に保持された電圧eHにより抵抗１０
にはipff相当電流が通電され、ipffは全積分動作モ
ード期間ロに亘つて補正されるもので、以上によ
り、出力端子OUTには、本来の入力信号eiにつ
いてのみ積分した出力信号epが得られることにな
る。
チ６がOFFすることにより補正モード期間イか
ら積分動作モード期間ロへ移行するが、ここで、
先にepff相当電圧が積分コンデンサ３に保持され
ているのでepffは第２スイツチ５のONと同時に補
正される。また、第３スイツチ６がOFFすると、
コンデンサ８に保持された電圧eHにより抵抗１０
にはipff相当電流が通電され、ipffは全積分動作モ
ード期間ロに亘つて補正されるもので、以上によ
り、出力端子OUTには、本来の入力信号eiにつ
いてのみ積分した出力信号epが得られることにな
る。
第４図は、本発明回路の他の実施例を示す図
で、ここでは限流抵抗１１を直接接地せず、第２
スイツチ５とは逆に動作（補正モード期間イのみ
ON）する第４スイツチ２１を介して接地したも
のである。これによれば、積分動作モード期間ロ
には、限流抵抗１１が接地されず、積分アンプ２
の負荷とならないので、その抵抗値を小さく設定
でき、従つて、epff補正に要する時間が短縮され
る。
で、ここでは限流抵抗１１を直接接地せず、第２
スイツチ５とは逆に動作（補正モード期間イのみ
ON）する第４スイツチ２１を介して接地したも
のである。これによれば、積分動作モード期間ロ
には、限流抵抗１１が接地されず、積分アンプ２
の負荷とならないので、その抵抗値を小さく設定
でき、従つて、epff補正に要する時間が短縮され
る。
第５図は本発明回路が適用されたCT装置のデ
ータ収集系におけるＡ／Ｄ変換器中の積分回路部
の一例を示す図で、図中３１〜3nは第２図に示
したと同様の積分回路、IN１〜INnはそれらの
入力端子、OUT１〜OUTnは同じく出力端子、
４１はそれら出力端子OUT１〜OUTnに応じて
スイツチ部４１１，４１２〜４１ｎが設けられた
アナログマルチプレクサ、MUXOUTはその出
力端子である。その他、第５図において第２図お
よび第４図と同一符号は同一または相当部分を示
す。ここで、各積分回路３１〜３ｎの第２スイツ
チ５が各々補正モード期間イにOFFし、積分動
作モード期間ロにONし、また、第４スイツチ２
１が第２スイツチ５と逆動作することは上述実施
例と同様である（第６図ａおよびｂ参照）。アナ
ログマルチプレクサ４１の各スイツチ部４１１〜
４１ｎは、補正モードイおよびＸ線曝射期間ハで
は全てがONしており、データサンプリングモー
ド期間ニではスイツチ部４１１から４１ｎまで順
次１つのスイツチ部のみONして行く（スイツチ
部４１１および４１６のON、OFF動作タイミン
グを示す第６図ｃおよびｄ参照）。この例では、
各積分コンデンサ３とアナログマルチプレクサ出
力端子MUXOUTの間にアナログマルチプレク
サ４１のスイツチ部４１１〜４１ｎのオン抵抗
（数百Ω〜千Ω）をもち、これがepff補正時、上述
実施例での限流抵抗１１と同等に機能するので、
同抵抗１１は特に設ける必要はない。
ータ収集系におけるＡ／Ｄ変換器中の積分回路部
の一例を示す図で、図中３１〜3nは第２図に示
したと同様の積分回路、IN１〜INnはそれらの
入力端子、OUT１〜OUTnは同じく出力端子、
４１はそれら出力端子OUT１〜OUTnに応じて
スイツチ部４１１，４１２〜４１ｎが設けられた
アナログマルチプレクサ、MUXOUTはその出
力端子である。その他、第５図において第２図お
よび第４図と同一符号は同一または相当部分を示
す。ここで、各積分回路３１〜３ｎの第２スイツ
チ５が各々補正モード期間イにOFFし、積分動
作モード期間ロにONし、また、第４スイツチ２
１が第２スイツチ５と逆動作することは上述実施
例と同様である（第６図ａおよびｂ参照）。アナ
ログマルチプレクサ４１の各スイツチ部４１１〜
４１ｎは、補正モードイおよびＸ線曝射期間ハで
は全てがONしており、データサンプリングモー
ド期間ニではスイツチ部４１１から４１ｎまで順
次１つのスイツチ部のみONして行く（スイツチ
部４１１および４１６のON、OFF動作タイミン
グを示す第６図ｃおよびｄ参照）。この例では、
各積分コンデンサ３とアナログマルチプレクサ出
力端子MUXOUTの間にアナログマルチプレク
サ４１のスイツチ部４１１〜４１ｎのオン抵抗
（数百Ω〜千Ω）をもち、これがepff補正時、上述
実施例での限流抵抗１１と同等に機能するので、
同抵抗１１は特に設ける必要はない。
なお、上述本発明回路において、スイツチ６が
ipff補正ループ内に、スイツチ４がepff補正ループ
内に、また、スイツチ５は積分ループ内にそれぞ
れあるため、スイツチ４〜６のオン抵抗rpoや飽
和電圧Esat（これらはスイツチ４〜６にバイポー
ラトランジスタを使用した時問題となる）等の影
響を受けないが、第７図のような出力点をとつた
回路構成（いわゆるアナロジツク回路の構成）で
あると、出力誤差電圧が −Esat＋rpo／Ri・Ｅ となり、これが実用範囲では、１〜２％の誤差と
なつて、10-4〜10-5の誤差が問題であるCT装置
では無視できない。ここで、第７図中、Riは入力
抵抗１の抵抗値、rpoはスイツチ５のオン抵抗、
Rsatはスイツチ５の飽和電圧を示し、その他は第
２図と同様である。また、第８図ａおよびｂは第
７図に示す回路におけるeiおよび−Esatを示す図
である。
ipff補正ループ内に、スイツチ４がepff補正ループ
内に、また、スイツチ５は積分ループ内にそれぞ
れあるため、スイツチ４〜６のオン抵抗rpoや飽
和電圧Esat（これらはスイツチ４〜６にバイポー
ラトランジスタを使用した時問題となる）等の影
響を受けないが、第７図のような出力点をとつた
回路構成（いわゆるアナロジツク回路の構成）で
あると、出力誤差電圧が −Esat＋rpo／Ri・Ｅ となり、これが実用範囲では、１〜２％の誤差と
なつて、10-4〜10-5の誤差が問題であるCT装置
では無視できない。ここで、第７図中、Riは入力
抵抗１の抵抗値、rpoはスイツチ５のオン抵抗、
Rsatはスイツチ５の飽和電圧を示し、その他は第
２図と同様である。また、第８図ａおよびｂは第
７図に示す回路におけるeiおよび−Esatを示す図
である。
以上述べたように本発明は、積分アンプのオフ
セツト電圧epffおよび前段からの入力オフセツト
電流ipffを各々補正し、本来の入力信号について
のみ積分動作するようにしたので、その動作が高
速化されると共に精度の高い積分出力信号が得ら
れ、特に、CT装置のデータ収集系におけるＡ／
Ｄ変換器中の積分回路部に適用して多大な効果が
ある。また、いわゆるアナロジツク回路の構成に
比べて出力誤差が少ないという効果もある。
セツト電圧epffおよび前段からの入力オフセツト
電流ipffを各々補正し、本来の入力信号について
のみ積分動作するようにしたので、その動作が高
速化されると共に精度の高い積分出力信号が得ら
れ、特に、CT装置のデータ収集系におけるＡ／
Ｄ変換器中の積分回路部に適用して多大な効果が
ある。また、いわゆるアナロジツク回路の構成に
比べて出力誤差が少ないという効果もある。
第１図は従来回路を示す図、第２図は本発明に
よる積分回路の一実施例を示す図、第３図は同上
回路の動作を説明するためのタイミングチヤー
ト、第４図は本発明回路の他の実施例を示す図、
第５図は本発明回路が適用されたCT装置のデー
タ収集系におけるＡ／Ｄ変換器中の積分回路部の
一例を示す図、第６図は同上回路部の動作を説明
するためのタイミングチヤート、第７図および第
８図は本発明回路の出力誤差を説明するための回
路図および信号波形図である。 １……入力抵抗、２……積分アンプ、３……積
分コンデンサ、４〜６……第１〜第３スイツチ、
７，１０……抵抗、８……コンデンサ、９……バ
ツフアアンプ、１１……限流抵抗、IN……入力
端子、OUT……出力端子。
よる積分回路の一実施例を示す図、第３図は同上
回路の動作を説明するためのタイミングチヤー
ト、第４図は本発明回路の他の実施例を示す図、
第５図は本発明回路が適用されたCT装置のデー
タ収集系におけるＡ／Ｄ変換器中の積分回路部の
一例を示す図、第６図は同上回路部の動作を説明
するためのタイミングチヤート、第７図および第
８図は本発明回路の出力誤差を説明するための回
路図および信号波形図である。 １……入力抵抗、２……積分アンプ、３……積
分コンデンサ、４〜６……第１〜第３スイツチ、
７，１０……抵抗、８……コンデンサ、９……バ
ツフアアンプ、１１……限流抵抗、IN……入力
端子、OUT……出力端子。
Claims (1)
- １ 一方の入力端が接地され、他方の入力端が入
力抵抗を介して入力端子に接続された積分アンプ
と、この積分アンプの他方の入力端および出力端
子相互間に接続された積分コンデンサと、前記積
分アンプの他方の入力端および積分アンプの出力
端相互間に接続された第１スイツチと、前記積分
アンプの出力端および前記出力端子相互間に接続
された第２スイツチと、前記出力端子および接地
間に接続された限流抵抗と、前記積分アンプの出
力端および他方の入力端相互間に少なくとも第３
スイツチおよび電圧ホールド回路を備えて構成さ
れた入力オフセツト電流補正回路と、前記第１お
よび第３スイツチを順に所定時間ONさせた後、
前記第２スイツチをONさせて前記出力端子より
積分出力を得る手段とを具備し、前記積分コンデ
ンサと限流抵抗の接続点にて積分器出力をとるこ
とにより、積分アンプのオフセツト補償回路をも
つことを特徴とする積分回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5500583A JPS59183470A (ja) | 1983-04-01 | 1983-04-01 | 積分回路 |
| DE19843404433 DE3404433A1 (de) | 1983-02-10 | 1984-02-08 | Integrierende kleinsignal-eingangsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5500583A JPS59183470A (ja) | 1983-04-01 | 1983-04-01 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183470A JPS59183470A (ja) | 1984-10-18 |
| JPH0310142B2 true JPH0310142B2 (ja) | 1991-02-13 |
Family
ID=12986536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5500583A Granted JPS59183470A (ja) | 1983-02-10 | 1983-04-01 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183470A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262981A (ja) * | 1985-05-17 | 1986-11-20 | Toshiba Corp | オ−トゼロ積分装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318251U (ja) * | 1976-07-23 | 1978-02-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885250U (ja) * | 1981-12-04 | 1983-06-09 | 横河電機株式会社 | 積分器 |
-
1983
- 1983-04-01 JP JP5500583A patent/JPS59183470A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318251U (ja) * | 1976-07-23 | 1978-02-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59183470A (ja) | 1984-10-18 |
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