JPS59183470A - 積分回路 - Google Patents
積分回路Info
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- JPS59183470A JPS59183470A JP5500583A JP5500583A JPS59183470A JP S59183470 A JPS59183470 A JP S59183470A JP 5500583 A JP5500583 A JP 5500583A JP 5500583 A JP5500583 A JP 5500583A JP S59183470 A JPS59183470 A JP S59183470A
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- Japan
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- amplifier
- output terminal
- input
- terminal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
４発明ｄＣＴ装置の放射線検出器からコンピュータに至
るデータ収集系のＡ／Ｄ変換器中の積分膣ｊ路部に好適
する積分回路に関するものである。
るデータ収集系のＡ／Ｄ変換器中の積分膣ｊ路部に好適
する積分回路に関するものである。
１・γ−來の積分回路は、第１図に示すように、非反転
メ、万端−イが接地されると共に反転久方端−が入力、
ｌｊｔ、 ｌｙｔ： Ｉを介［２て入力端子ＩＮに接続
され、かっ出））端が出力端子ＯＵＴに接続された積分
アンプ２と、この積分アンプ２の反転入力端一および出
力端相互間に並列接続された積分コンデンサ３およびス
ーｆツチ４とからなるが、次のような欠点があった。
メ、万端−イが接地されると共に反転久方端−が入力、
ｌｊｔ、 ｌｙｔ： Ｉを介［２て入力端子ＩＮに接続
され、かっ出））端が出力端子ＯＵＴに接続された積分
アンプ２と、この積分アンプ２の反転入力端一および出
力端相互間に並列接続された積分コンデンサ３およびス
ーｆツチ４とからなるが、次のような欠点があった。
ずなわら、この種のミラー積分回路のリセットはス・ｆ
ツナ４をＯＮして積分コンデンサ３を短絡することによ
シ行われるが、この際、積分アンプ２０オフセツト電圧
ｅ。ｆｆに相当する電圧（以下、序にｅ。ｆｆ相当電圧
という）が積分コンデン？３に保持されてしまい、零レ
ベルとはならない。このため、積分動作開始時に、本来
の入力信号の他にｅｏｆｆが加わってしまい、動作速度
および精度を低下させる。ま念、前段からの入力オフセ
ット電流’ｏｆｆについても何ら対処されておらず、本
来の入力信号の全積分動作期間に亘ってｉ。ｆｆをも積
分してしまい、この点からも精度を低下させ、特にこの
ような従来回路をＣＴ装置のデータ収集系に用いたとき
、大きな欠陥となった。
ツナ４をＯＮして積分コンデンサ３を短絡することによ
シ行われるが、この際、積分アンプ２０オフセツト電圧
ｅ。ｆｆに相当する電圧（以下、序にｅ。ｆｆ相当電圧
という）が積分コンデン？３に保持されてしまい、零レ
ベルとはならない。このため、積分動作開始時に、本来
の入力信号の他にｅｏｆｆが加わってしまい、動作速度
および精度を低下させる。ま念、前段からの入力オフセ
ット電流’ｏｆｆについても何ら対処されておらず、本
来の入力信号の全積分動作期間に亘ってｉ。ｆｆをも積
分してしまい、この点からも精度を低下させ、特にこの
ような従来回路をＣＴ装置のデータ収集系に用いたとき
、大きな欠陥となった。
本発明は上記のような欠点を除去するためになされたも
ので、ｅｏｆｆおよびｉ。ｆｆについて補正を行い、本
来の入力信号についてのみ積分動作するようにして動作
を高速、高精度化した積分回路を提供することを目的と
する。
ので、ｅｏｆｆおよびｉ。ｆｆについて補正を行い、本
来の入力信号についてのみ積分動作するようにして動作
を高速、高精度化した積分回路を提供することを目的と
する。
以下第２図ないし第８図を参照して本発明の詳細な説明
する。第２図は本発明による積分回路の一実施例を示す
図で、図中１．２．４およびＩＮは各々第１図と同様で
ある。なお、４は、ここでは第１スイツチという。３お
よびＯＵＴ’も第１図と同様に積分コンデンサおよび出
力端子を指すが、ここでは、出力端子ＯＵ、Ｔは第２ス
イツチ５を介して積分アンプ２の出力端に接続され、そ
の出力端−Ｊ’ＯＵＴおよび積分アンプ２の反転入力端
−相互間に積分コンダン？３が接続されている。
する。第２図は本発明による積分回路の一実施例を示す
図で、図中１．２．４およびＩＮは各々第１図と同様で
ある。なお、４は、ここでは第１スイツチという。３お
よびＯＵＴ’も第１図と同様に積分コンデンサおよび出
力端子を指すが、ここでは、出力端子ＯＵ、Ｔは第２ス
イツチ５を介して積分アンプ２の出力端に接続され、そ
の出力端−Ｊ’ＯＵＴおよび積分アンプ２の反転入力端
−相互間に積分コンダン？３が接続されている。
（ｉ、 ７．８．９および１ｏは積分アンプ２の出力端
ふ・よび反転入力端−相互間にあって入力オフセット電
流補正回路を構成する第３スイツチ、抵抗。
ふ・よび反転入力端−相互間にあって入力オフセット電
流補正回路を構成する第３スイツチ、抵抗。
コンデンサ、バッファアンプおよび抵抗である。
この場合、抵抗７およびコンデンサ８は第３スイツチ６
をＯＮしたとき、抵抗１ｏに１゜ｆｆに相当するπイ、
流（以下、’ｏｆｆ相当電流という）を通電させるよう
な電圧ｅＨを発生させ、第３スイツチ６をＯＦＦした後
はその電圧ｅＨを保持する電圧ホールド回路を構成して
いる。１１は前記出力端子ＯＵＴおよび接地間に接続さ
れたｅ。ｆｆ補正用の限流抵抗である。
をＯＮしたとき、抵抗１ｏに１゜ｆｆに相当するπイ、
流（以下、’ｏｆｆ相当電流という）を通電させるよう
な電圧ｅＨを発生させ、第３スイツチ６をＯＦＦした後
はその電圧ｅＨを保持する電圧ホールド回路を構成して
いる。１１は前記出力端子ＯＵＴおよび接地間に接続さ
れたｅ。ｆｆ補正用の限流抵抗である。
ｆｒ３ハ第１〜第３スイッチ４〜６は各々トラン・−：
：＜、４笠の半導体スイッチからなジ、第３図ｆａｔ〜
ｆｆ１）／示すようなタイミングでＯＮ、０ＦＦ−ｊる
。こと゛ぐ、第３図（ｄｉは入力信号ｅＩ、同（ｅｌは
出力信号ｅ。、・ｆけ補止モード期間、口は積分動作モ
ード期間を７ドす。
：＜、４笠の半導体スイッチからなジ、第３図ｆａｔ〜
ｆｆ１）／示すようなタイミングでＯＮ、０ＦＦ−ｊる
。こと゛ぐ、第３図（ｄｉは入力信号ｅＩ、同（ｅｌは
出力信号ｅ。、・ｆけ補止モード期間、口は積分動作モ
ード期間を７ドす。
次に上述本発明回路の動作について説明する。
補正モード期間イにおいて、まず、第１スイツチ４のみ
ＯＮさせると、積分コンデンサ３が放電し、かつ、限流
抵抗１１を通じて接地されている。次に、第１スイツチ
４をＯＦＦすると同時に第３スイツチ６をＯＮさせると
、コンデンサ８には抵抗１ｏに’ｏｆｆを通電させるよ
うな電圧ｅＨが発生する。この電圧ｅＨは、補正モード
期間イの終了時、第３スイツチ６をＯＦＦすることにょ
クコンデンサ８に保持される。
ＯＮさせると、積分コンデンサ３が放電し、かつ、限流
抵抗１１を通じて接地されている。次に、第１スイツチ
４をＯＦＦすると同時に第３スイツチ６をＯＮさせると
、コンデンサ８には抵抗１ｏに’ｏｆｆを通電させるよ
うな電圧ｅＨが発生する。この電圧ｅＨは、補正モード
期間イの終了時、第３スイツチ６をＯＦＦすることにょ
クコンデンサ８に保持される。
第２スイツチ５がＯＮすると同時に第３スイツチ６がＯ
ＦＦする仁とにより補正モード期間イがら積分動作モー
ド期間口へ移行するが、仁こで、積分コンデンサ３は零
レベルに保持されているのでｅｏＨＩｄ、第２スイツチ
５のＯＮと同時に補正される。
ＦＦする仁とにより補正モード期間イがら積分動作モー
ド期間口へ移行するが、仁こで、積分コンデンサ３は零
レベルに保持されているのでｅｏＨＩｄ、第２スイツチ
５のＯＮと同時に補正される。
また、第３スイツチ６がＯＦＦすると、コンデンサ８に
保持された電圧ｅＨにょシ抵抗１ｏには１゜ｆｆ相尚電
流が通電され” ｏｆｆは全積分動作モード期間口に亘
って補正されるもので、以上により、出力端子ＯＵＴに
は１本来の入力信号ｅｉについてのみ積分した出力信号
ｅ。が得られることになる。
保持された電圧ｅＨにょシ抵抗１ｏには１゜ｆｆ相尚電
流が通電され” ｏｆｆは全積分動作モード期間口に亘
って補正されるもので、以上により、出力端子ＯＵＴに
は１本来の入力信号ｅｉについてのみ積分した出力信号
ｅ。が得られることになる。
第４図は、本発明回路の他の実施例を示す図で、Ｃ９ζ
では限流抵抗１１を直接接地せず、第２スイツブ５とは
逆に動作（補正モード期間イのみＯＮ）ずも第４スイツ
チ２１を介して接地したものである。
では限流抵抗１１を直接接地せず、第２スイツブ５とは
逆に動作（補正モード期間イのみＯＮ）ずも第４スイツ
チ２１を介して接地したものである。
こｔｌによれば、積分動作モード期間口には、限流（１
（抗Ｕが接地されず、積分アンプ２の負荷とならないの
で、その抵抗値を小さく設定でき、従って、〈・１、Ｈ
補７Ｅ Ｋ要する時間が短縮される。
（抗Ｕが接地されず、積分アンプ２の負荷とならないの
で、その抵抗値を小さく設定でき、従って、〈・１、Ｈ
補７Ｅ Ｋ要する時間が短縮される。
第５図は本発明回路が適用されたＣＴ装置のデータ収集
系におけるＡ／Ｄ変換器中の積分回路部Ｑ”ｒ・例を示
す図で、図中３１〜３ｎは第２図に示した〕同様の積分
回路、ＩＮＩ〜ＩＮｎはそれらの入力端−ｆ、ＯＵｉ、
’ ｉ −（１）Ｉ−ＩＴｎは同じく出力端子、４１は
それらＨｌ ｈ ｌｋ子０げ［１〜０ＵＴｎに応じてス
イッチ部４１１゜４１２−４Ｉｎが設けられたアナログ
マルチプレクサ、Ｍ ｌ’、ＩＸ、Ｕ Ｕｉ’はその出
力端子である。その他、第５図１／′Ｔ紐いて第２図お
よび第４図と同一符号は同一または相当部分を示す。こ
ζで、各積分回路３１〜３ｎの第２スイツチ５が各々補
正モード期間イに０ＦＦ１−１積分動作モード期間口に
ＯＮＬ、また、第４スイッチ２１が第２スイツチ５と逆
動作することは上述実施例と同様である（第６図（ａｌ
および（ｂｌ参照）。
系におけるＡ／Ｄ変換器中の積分回路部Ｑ”ｒ・例を示
す図で、図中３１〜３ｎは第２図に示した〕同様の積分
回路、ＩＮＩ〜ＩＮｎはそれらの入力端−ｆ、ＯＵｉ、
’ ｉ −（１）Ｉ−ＩＴｎは同じく出力端子、４１は
それらＨｌ ｈ ｌｋ子０げ［１〜０ＵＴｎに応じてス
イッチ部４１１゜４１２−４Ｉｎが設けられたアナログ
マルチプレクサ、Ｍ ｌ’、ＩＸ、Ｕ Ｕｉ’はその出
力端子である。その他、第５図１／′Ｔ紐いて第２図お
よび第４図と同一符号は同一または相当部分を示す。こ
ζで、各積分回路３１〜３ｎの第２スイツチ５が各々補
正モード期間イに０ＦＦ１−１積分動作モード期間口に
ＯＮＬ、また、第４スイッチ２１が第２スイツチ５と逆
動作することは上述実施例と同様である（第６図（ａｌ
および（ｂｌ参照）。
アナログマルチプレクサ４１の各スイッチ部４１１〜４
１ｎは、補正モード期間イおよびＸ線曝射期間ハでは全
てがＯＮｔ、ておシ、データサンプリングモード期間二
ではスイッチ部４１１から４１ｎまで順次１つのスイッ
チ部のみＯＮして行く（スイッチ部４１１および４１６
のＯＮ、ＯＦＦ動作タイミングを示す第６図（Ｃ１およ
び（ｄｉ参照）。この例では、各積分コンデンサ３とア
ナログマルチプレクサ出力端子ＭＵＸＯＵＴの間にアナ
ログマルチプレクサ４１のスイッチ部４１１〜４１ｎの
オン抵抗（数百Ω〜千Ω）をもち、これがｅ。ｆｆ補正
時、上述実施例での限流抵抗１１と同等に機能するので
、同抵抗１１は特に設ける必要はない。
１ｎは、補正モード期間イおよびＸ線曝射期間ハでは全
てがＯＮｔ、ておシ、データサンプリングモード期間二
ではスイッチ部４１１から４１ｎまで順次１つのスイッ
チ部のみＯＮして行く（スイッチ部４１１および４１６
のＯＮ、ＯＦＦ動作タイミングを示す第６図（Ｃ１およ
び（ｄｉ参照）。この例では、各積分コンデンサ３とア
ナログマルチプレクサ出力端子ＭＵＸＯＵＴの間にアナ
ログマルチプレクサ４１のスイッチ部４１１〜４１ｎの
オン抵抗（数百Ω〜千Ω）をもち、これがｅ。ｆｆ補正
時、上述実施例での限流抵抗１１と同等に機能するので
、同抵抗１１は特に設ける必要はない。
なお、上述本発明回路において、スイッチ６が’ｏｆｆ
補正ル補正ループスイッチ４がｅ。ｆｆ補正ループ内に
、また、スイッチ５は積分ループ内にそれぞれあるため
、スイッチ４〜６のオン抵抗ｒ。ｎや飽和電圧Ｅｓａｔ
（これらはスイッチ４〜６にパイボー′ラトランジスタ
を使用した時間題となる）等の影響を受＆Ｊないが、第
７図のような出力点をとつ六、回路構成であると、出力
誤差電圧がとなり、これが実用範囲では、１〜２％の誤
差と〕ケって、１０−’〜１０−５の誤差が問題である
ＣＴ装置で（・よ無視できない。ここで、第７図中、Ｒ
１は入力抵抗１の抵抗値、ｒｏｎはスイッチ５のオン抵
抗、Ｉつｓａｔはスイッチ５の飽和電圧を示し、その他
は第２図と同様である。また、第８図（ａ）および（ｂ
ｌは第７図に示す回路におけるｅｉおよび−ＥＳａｔを
示す図である。
補正ル補正ループスイッチ４がｅ。ｆｆ補正ループ内に
、また、スイッチ５は積分ループ内にそれぞれあるため
、スイッチ４〜６のオン抵抗ｒ。ｎや飽和電圧Ｅｓａｔ
（これらはスイッチ４〜６にパイボー′ラトランジスタ
を使用した時間題となる）等の影響を受＆Ｊないが、第
７図のような出力点をとつ六、回路構成であると、出力
誤差電圧がとなり、これが実用範囲では、１〜２％の誤
差と〕ケって、１０−’〜１０−５の誤差が問題である
ＣＴ装置で（・よ無視できない。ここで、第７図中、Ｒ
１は入力抵抗１の抵抗値、ｒｏｎはスイッチ５のオン抵
抗、Ｉつｓａｔはスイッチ５の飽和電圧を示し、その他
は第２図と同様である。また、第８図（ａ）および（ｂ
ｌは第７図に示す回路におけるｅｉおよび−ＥＳａｔを
示す図である。
以上述べたように本発明は、積分アンプのオフセット電
圧ｅ。ｆｆおよび前段からの入力オフセット市、流ｉ。
圧ｅ。ｆｆおよび前段からの入力オフセット市、流ｉ。
ｆｆを各々補正し、本来の入力信号についてのみ積分動
作するようにしたので、その動作が高速化されると共に
精度の高い積分出力信号が得らＪｌ、特に％ＣＴ装置の
データ収集系におけるＡ／Ｄ７Ａ” １Ｇ！’、 米中
の積分回路部に適用して多大な効果があイ’１１ １ソ・′１而の簡）ｉｓ７５−説明 第１図けるｒ来回路を示す図、第２図は本発明にｌる積
分回路の一実施例を示す図、第３図（ａ）ない１、 ｔ
ｅｌ ｔ：］凹」二回路の動作を説明するためのタイミ
ングチャ−ト、第４図は本発明回路の他の実施例をフｌ
ｆ図、第５図は本発明回路が適用されたＣＴ装置１会（
ハダ・−タ収集系におけるＡ／Ｄ変換器中の積分回路部
の一例を示す図、第６図（ａｌないしくｄｉは同上回路
！＋（’のホ１１作４説明するためのタイミングチャー
ト、ｔ’ｓ１図Ｊ・・よび第８図は本発明回路の出力誤
差を説ｌｊｌ Ｊるための回路図および信号波形図であ
る。
作するようにしたので、その動作が高速化されると共に
精度の高い積分出力信号が得らＪｌ、特に％ＣＴ装置の
データ収集系におけるＡ／Ｄ７Ａ” １Ｇ！’、 米中
の積分回路部に適用して多大な効果があイ’１１ １ソ・′１而の簡）ｉｓ７５−説明 第１図けるｒ来回路を示す図、第２図は本発明にｌる積
分回路の一実施例を示す図、第３図（ａ）ない１、 ｔ
ｅｌ ｔ：］凹」二回路の動作を説明するためのタイミ
ングチャ−ト、第４図は本発明回路の他の実施例をフｌ
ｆ図、第５図は本発明回路が適用されたＣＴ装置１会（
ハダ・−タ収集系におけるＡ／Ｄ変換器中の積分回路部
の一例を示す図、第６図（ａｌないしくｄｉは同上回路
！＋（’のホ１１作４説明するためのタイミングチャー
ト、ｔ’ｓ１図Ｊ・・よび第８図は本発明回路の出力誤
差を説ｌｊｌ Ｊるための回路図および信号波形図であ
る。
１・・・入力抵抗、２・・積分アンプ、吐・・積分コン
ぞ゛・す、４〜６・・・第１〜第３スイツチ、７．１０
・・・組粒、８・・・コンデンサ、９・・・］くツファ
アング、１１・−１’！（流ＪＡ抗、ＪＮ・・・入力端
子、ＯＵＴ・・・出力端子。
ぞ゛・す、４〜６・・・第１〜第３スイツチ、７．１０
・・・組粒、８・・・コンデンサ、９・・・］くツファ
アング、１１・−１’！（流ＪＡ抗、ＪＮ・・・入力端
子、ＯＵＴ・・・出力端子。
ｌＰＩ￥「出願人 株式会社日立メデイコ代理人 弁
理士 秋 本 正 実第６図 第７図 第８図 （ｏ）”一つエヨ０（Ｖ） 手続補正書（方式） ％式％ １、事件の表示 昭和ｓｇ 年特願第５ｓｏｏｓづ ２ 発明の名称 積分回路 ′） １市市、をするバ
理士 秋 本 正 実第６図 第７図 第８図 （ｏ）”一つエヨ０（Ｖ） 手続補正書（方式） ％式％ １、事件の表示 昭和ｓｇ 年特願第５ｓｏｏｓづ ２ 発明の名称 積分回路 ′） １市市、をするバ
Claims (1)
- 【特許請求の範囲】 一方の入力端が接地され、他方の入力端が入力抵抗を介
して入力端子に接続された積分アンプと。 この積分アンプの他方の入力端および出力端子相互間に
接続された積分コンデンサと、前記積分アンプの他方の
入力端および積分アンプの出力端相互間に接続された第
１スイツチと、前記積分アンプの出力端および前記出力
端子相互間に接続された第２スイツチと、前記出力端子
および接地間に接続された限流抵抗と、前記積分アンプ
の出力端および他方の入力端相互間に少なくとも第３ス
イツチおよび電圧ホールド回路を備えて構成された入力
オフセット電流補正回路と、前記第１および第３スイツ
チを順に所定時間ＯＮさせた後、前記第２スイツチをＯ
Ｎさせて前記出力端子よシ積分出力を得る手段とを具備
し、前記積分コンデンサと限流抵抗の接続点にて積分器
出力をとることにより、積分アンプのオフセット補償回
路をもっことを特徴とする積分回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5500583A JPS59183470A (ja) | 1983-04-01 | 1983-04-01 | 積分回路 |
| DE19843404433 DE3404433A1 (de) | 1983-02-10 | 1984-02-08 | Integrierende kleinsignal-eingangsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5500583A JPS59183470A (ja) | 1983-04-01 | 1983-04-01 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183470A true JPS59183470A (ja) | 1984-10-18 |
| JPH0310142B2 JPH0310142B2 (ja) | 1991-02-13 |
Family
ID=12986536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5500583A Granted JPS59183470A (ja) | 1983-02-10 | 1983-04-01 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59183470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262981A (ja) * | 1985-05-17 | 1986-11-20 | Toshiba Corp | オ−トゼロ積分装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318251U (ja) * | 1976-07-23 | 1978-02-16 | ||
| JPS5885250U (ja) * | 1981-12-04 | 1983-06-09 | 横河電機株式会社 | 積分器 |
-
1983
- 1983-04-01 JP JP5500583A patent/JPS59183470A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5318251U (ja) * | 1976-07-23 | 1978-02-16 | ||
| JPS5885250U (ja) * | 1981-12-04 | 1983-06-09 | 横河電機株式会社 | 積分器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262981A (ja) * | 1985-05-17 | 1986-11-20 | Toshiba Corp | オ−トゼロ積分装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310142B2 (ja) | 1991-02-13 |
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