JPS63115372A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明はショットキ・バリア・ダイオードを有する多層
N1配線構造の半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor device having a multilayer N1 wiring structure having a Schottky barrier diode.
半導体装置における微細多層配線技術については、(株
)工業調査会発行電子材料1982年3月号P、 38
−44に記載されている。Regarding fine multilayer interconnection technology in semiconductor devices, please refer to Electronic Materials, March 1982 issue, published by Industrial Research Association Co., Ltd., p. 38.
-44.
その内容の一部として、多層配線の層間絶縁膜の平坦化
技術として、樹脂絶縁法とCVD−PSG膜のごとき無
機絶縁を使用する方法があること、A4蒸着膜のヒロッ
ク抑制策としてA2にSiやCuを添加する技術が述べ
られている。As part of the content, there are methods to use resin insulation and inorganic insulation such as CVD-PSG films as flattening techniques for interlayer insulation films in multilayer interconnections, and that silicon is added to A2 as a measure to suppress hillocks in A4 vapor-deposited films. Techniques for adding copper and copper have been described.
ところで本発明者は第8図乃至第10図に示すようにシ
ョットキ・バリア・ダイオードを有する多層配線ICを
検討している。シ運ットキ・バリア電極はn型Si基板
Uの表面にAA3を蒸着しく第8図)、アロイ7(合金
化)して形成するが、仕事函数を大きいシテットキ・バ
リア・ダイオードを得るためKはピュアーなA!を使用
することが条件である。By the way, the present inventor is considering a multilayer wiring IC having a Schottky barrier diode as shown in FIGS. 8 to 10. The shield barrier electrode is formed by depositing AA3 on the surface of the n-type Si substrate U (Fig. 8) and alloying it with alloy 7, but in order to obtain a shield barrier diode with a large work function, K is Pure A! It is a condition to use .
本発明者によって検討されている多層配線の層間絶縁膜
は第9図に示すようにピュアーAA電極の上にプラズマ
SiN膜を5すくデポジット後490℃で熱処理し、そ
の上に第10図に示すように平坦化のための5OG(ス
ピン・オン・グラス)膜8及びCVD−PSG膜9を3
層に積層するものである。なお、この技術は必しも公知
とされたものではない。The interlayer insulating film of the multilayer interconnection being considered by the present inventor is made by depositing 5 layers of plasma SiN film on pure AA electrodes as shown in FIG. 5OG (spin-on-glass) film 8 and CVD-PSG film 9 for planarization are
It is laminated in layers. Note that this technique is not necessarily known.
前記したごとく、ショットキ・バリア・ダイオードの特
性を高めるためにピュアーA7形成後に490℃でコン
タクトアロイを行うが、第1層A2配線がピュアーA!
であることにより490℃で熱処理すると表面にヒルロ
ックと称する凹凸ができる。プラズマSiN膜はiを上
からおさえて凹凸の発生を阻止するために用いられるが
、コンタクトアロイ(490℃)はこのプラズマSiN
膜形成後に行われる。しかし、iを上から完全に抑えつ
けているために、490℃でコンタクトアロイを行うと
、A4が動こうとする異常なストレスがかかり、第9図
を参照しA4の一部がボイド(気泡)になって穴10a
があいたり、極端KA1のヒル白ツク10bが成長し、
うすい(0,15μm)プラズマSiN膜を突き破る等
の事故を生じ、その結果、Aノ配線の断線、Stコンタ
クト上であれば「目あき」による特性不良9層間配線短
絡不良など問題が生じる。As mentioned above, in order to improve the characteristics of the Schottky barrier diode, contact alloying is performed at 490°C after forming Pure A7, but the first layer A2 wiring is Pure A!
Because of this, when heat treated at 490° C., irregularities called hillocks are formed on the surface. The plasma SiN film is used to suppress the i from above and prevent the occurrence of unevenness, but the contact alloy (490°C) is made of this plasma SiN film.
This is done after film formation. However, since i is completely suppressed from above, when contact alloying is performed at 490°C, abnormal stress is applied to A4 as it tries to move, and as shown in Figure 9, part of A4 becomes void (bubble). ) and hole 10a
As it heats up, the extreme KA1 leech white 10b grows,
Accidents such as breaking through the thin (0.15 μm) plasma SiN film occur, resulting in problems such as disconnection of the A wiring, poor characteristics due to "openings" on the St contact, and short-circuiting of the 9-layer wiring.
本発明は上記した問題を克服するためになされたもので
あり、その目的とするところはショットキーダイオード
を有する多層配線構造において、ヒルロックスによる層
間膜の破壊を防止し、信頼性の高い半導体装置を提供す
ることにある。The present invention has been made to overcome the above-mentioned problems, and its purpose is to prevent destruction of interlayer films due to hillocks in multilayer wiring structures having Schottky diodes, and to provide highly reliable semiconductor devices. Our goal is to provide the following.
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述および添付図面からあきらかになろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、少なくともショットキバリア電極となる部分
は2層構造とし、第1層はピュアー人!、第2層はSi
入りA石を使用するものである。In other words, at least the portion that will become the Schottky barrier electrode has a two-layer structure, and the first layer is pure! , the second layer is Si
It uses A stone.
上記した手段によれば、ショットキーバリア電極のSi
と接する下層部分はピュアーA、6であることにより、
ショットキー特性は確保され、上層部分はA、、g−8
iであることによりヒルロックの発生を阻止でき、前記
発明の目的を達成できる。According to the above means, Si of the Schottky barrier electrode
Since the lower part in contact with is pure A, 6,
Schottky characteristics are ensured, and the upper layer is A, g-8
By being i, the occurrence of hillocks can be prevented and the object of the invention described above can be achieved.
〔実施例1〕
第1図乃至第6図は本発明の一実施例を示すものであっ
て、Si半導体基板上にピュアーAkとSi入りAAと
の2層構造を有するシ璽ットキ・バリア・ダイオードを
形成するプロセスを示す工程断面図である。以下工程順
に説明する。[Example 1] FIGS. 1 to 6 show an example of the present invention, in which a sealed barrier film having a two-layer structure of pure Ak and Si-containing AA on a Si semiconductor substrate is shown. FIG. 3 is a process cross-sectional view showing a process of forming a diode. The steps will be explained below in order.
fil !気導電型が低濃度n型のSi基板1を用意
し、表面に生成した熱酸化膜(Sin、)またはCVD
−PSG膜2をホトレジスト技術により、−部窓開し、
このうえにピーアーAA膜3を蒸着又はスパッタにより
1.0μm程度の厚さに形成する(第1図)。fil! A Si substrate 1 with a low concentration n-type conductivity is prepared, and a thermal oxide film (Sin) or CVD film is formed on the surface.
- The PSG film 2 is opened in - part by photoresist technology,
On top of this, a peer AA film 3 is formed by vapor deposition or sputtering to a thickness of about 1.0 μm (FIG. 1).
(21次いで全面に2〜3%Si入りのA!膜4を1.
0μm程度の厚さに蒸着(スパッタ)により形成する(
第2図)。なお、上記Si入りl?の代りに、ヒルロッ
クの出にくい材料、たとえばWo、 2〜3%入りA2
、あるいはCu入りA2を形成してもよい。(21) Next, A! film 4 containing 2-3% Si is applied to the entire surface.
Formed by vapor deposition (sputtering) to a thickness of approximately 0 μm (
Figure 2). In addition, the above-mentioned Si-containing l? Instead, use a material that does not easily produce hillock, such as Wo, 2-3% A2
Alternatively, Cu-containing A2 may be formed.
(3; ホトレジストマスク5を用いてA/1(−8
i及びピュアーAlを順次エツチングし所要とする配線
パターンを形成する(第3図)。(3; A/1(-8
I and pure Al are sequentially etched to form a required wiring pattern (FIG. 3).
(41層間絶縁膜の下層膜としてプラズマSiN膜6を
デポジットする。膜厚は0.15μm程度であ “
る。このあと、490tl:’のドライOtで20分間
コンタクドア胃イを行い、ピュアーAkとSi基板との
間にショットキバリア7を形成する(第4図)。(A plasma SiN film 6 is deposited as a lower layer film of the interlayer insulating film 41. The film thickness is about 0.15 μm.
Ru. Thereafter, a contact door was heated for 20 minutes at a dry temperature of 490 tl:' to form a Schottky barrier 7 between the pure Ak and the Si substrate (FIG. 4).
(5)表面平坦化のために層間5OG(スピン・オン−
グラス)膜8 ’!l” 0.1μm程度の厚さに塗布
する(第5図)。(5) Interlayer 5OG (spin-on-
Glass) membrane 8'! 1” to a thickness of approximately 0.1 μm (Figure 5).
(6) 上層層間膜としてCVD法によりP S G
(IJン・シリケート・ガラス)膜9を0.6μmの
厚さにデポジットする。この場合のP(リン)濃度は6
m01 %程度とする。(6) PSG as the upper interlayer film by CVD method
A (IJn silicate glass) film 9 is deposited to a thickness of 0.6 μm. In this case, the P (phosphorus) concentration is 6
It should be about m01%.
このあと、図示されな〜・が、ホトレジストマスクを用
い層間絶縁膜にスルーホール(透孔)をあけ、第2層の
AA配線のためのAJlltを蒸着(スバツタ)し、ホ
トレジストによりパターニングすることにより多層A2
配線構造を得る。After this, through holes (not shown) are made in the interlayer insulating film using a photoresist mask, AJllt for the second layer of AA wiring is evaporated (splattered), and patterned with photoresist. multilayer A2
Obtain the wiring structure.
上記実施例によれば、ショットキーダイオードを有でる
配線構造において、その製造プロセスの工程fl)(2
+でピュアーA2とSi入りA2どの2層構造とするこ
とにより、下記の効果が得られる。According to the above embodiment, in the wiring structure having a Schottky diode, step fl)(2) of the manufacturing process thereof.
The following effects can be obtained by forming a two-layer structure of pure A2 and Si-containing A2 with +.
すなわち、工程(41で層間プラズマSiNをデボジッ
)t、490Cでコンタクトアロイした後に、従来の場
合に発生したようなA2配線のボイドやヒルロックの発
生を防止することかでき、その結果、初期歩留り及び信
頼性の向上が期待できる。又、下層のA2がピュアーA
Aであることによりショットキ特性を確保できる。That is, after the process (depositing interlayer plasma SiN in step 41) and contact alloying in step 490C, it is possible to prevent the occurrence of voids and hillocks in the A2 wiring that occur in the conventional case, and as a result, the initial yield and An improvement in reliability can be expected. Also, the lower layer A2 is pure A
By being A, Schottky characteristics can be ensured.
〔実施例2〕
第7図は本発明の他の一実施例を示すものであって、一
つの半導体島領域内にショットキー−バリア・ダイオー
ドとnpn トランジスタが形成され、そのうえに多層
の配線が設けられた半導体装置の断面図である。[Embodiment 2] FIG. 7 shows another embodiment of the present invention, in which a Schottky barrier diode and an NPN transistor are formed in one semiconductor island region, and multilayer wiring is provided thereon. FIG.
11はサブストレートとなるp−型Si基板、12はn
+埋込層、13はエビタキシャ/L/n型Si層でアイ
ソレーションp+層14によって分離された一つの島領
域をつくる。11 is a p-type Si substrate serving as a substrate, 12 is an n
The +buried layer 13 is an epitaxial/L/n type Si layer and forms one island region separated by an isolation p+ layer 14.
15はnpn)ランリスタのベースとなるp型拡散層で
その一部は上下に抜けられ、n″″型層の一部16が表
面に露出てる。この露出した部分にピュアーA!膜3が
形成されSiとの間にショットキーバリアをつくる。2
は表面S iOt膜である。Reference numeral 15 denotes a p-type diffusion layer which serves as the base of the npn) run lister, and a portion of the p-type diffusion layer is vertically removed, so that a portion 16 of the n''''-type layer is exposed on the surface. Pure A on this exposed part! A film 3 is formed to create a Schottky barrier between it and the Si. 2
is the surface SiOt film.
17&!npnトランジスタのコレクタとなるn+拡散
層、18は同じくエミッタとなるn 拡散層である。17&! The n+ diffusion layer 18 is the collector of the npn transistor, and the n 2 diffusion layer 18 is the emitter.
4はSi入りA1膜であって、一部はヒルロック防止の
ためにピエアーA!膜3の上に重ねられ、他の一部はn
pn)ランリスタの各領域上に設けられてオーミックな
電極をつくる。4 is an A1 film containing Si, and a portion of it is made of Pier A! to prevent hillocks. It is superimposed on the membrane 3, and the other part is n
pn) Provided on each region of the run lister to create ohmic electrodes.
6はプラズマSiN膜、8はSOG膜、9はPSG膜で
あってこれらにより層間絶縁膜がつくられる。6 is a plasma SiN film, 8 is an SOG film, and 9 is a PSG film, and an interlayer insulating film is formed by these.
19は第2層AJ3(Si入りAA)配線である。19 is a second layer AJ3 (Si-containing AA) wiring.
以上実施例で述べた半導体装置において、ピュアーAJ
Iをつかうことによりショットキー特性が得られ、ピュ
アーA!のうえはSi入りAAを重ねることによりヒル
ロックが防止され、第2層のAA配線との短絡不良がな
くなり、又、npn )ランリスタにおいては、Si入
りAAt極を設けることによって浅い接合上にもAノミ
極を形成することができる。In the semiconductor device described in the embodiments above, pure AJ
By using I, Schottky characteristics can be obtained, and pure A! Furthermore, hillocks are prevented by stacking Si-containing AA, eliminating short-circuit defects with the second-layer AA wiring.In addition, in npn) run listers, by providing Si-containing AAt poles, AAs can be prevented even on shallow junctions. A chisel pole can be formed.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな(、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on examples, the present invention is not limited to the above-mentioned examples (although it is possible to make various changes without departing from the gist of the invention). Not even.
たとえば、層間膜としては前記プラズマ5iN−8OG
−PSG以外の絶縁物の組合せ物を用いることが可能で
ある。For example, as the interlayer film, the plasma 5iN-8OG
- It is possible to use combinations of insulators other than PSG.
本発明はショットキー・バリアやダイオードを有し、S
in、系絶縁物を層間膜とするAA多層配線構造を有す
るIC,LSIの全てに応用することができる。The present invention has a Schottky barrier and a diode, and S
The present invention can be applied to all ICs and LSIs having an AA multilayer wiring structure using an insulating material as an interlayer film.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
丁なわち、ショットキダイオ−トン有する多層配線構造
においてショットキー特性を保つとともKAノ配線のヒ
ルロック等の防止ができ、信頼度を向上できる。In other words, in a multilayer wiring structure having Schottky diodes, the Schottky characteristics can be maintained, and hilllocks in the KA wiring can be prevented, and reliability can be improved.
第1図乃至第6図は本発明の一実施例を示す工程断面図
である。
第7図は本発明の他の一実施例な示で断面図である。
第8図乃至第10図は従来のショットキーダイオードの
例を示す一部工程断面図である。
1・・・Si基板、2・・・Sin、膜、3・・・ピュ
アーAA膜、4・・・Si入りA!膜、5・・・ホトレ
ジストマスク、6・・・プラズマSiN膜、7・・・シ
ョットキーバリア、8・・・SOG膜、9・・・PSG
膜。
第 3 図
/S
第 4Ff!J
夕−ボトレジ゛ズト1 to 6 are process cross-sectional views showing one embodiment of the present invention. FIG. 7 is a sectional view showing another embodiment of the present invention. FIGS. 8 to 10 are partial process cross-sectional views showing examples of conventional Schottky diodes. 1...Si substrate, 2...Sin, film, 3...Pure AA film, 4...Si-containing A! Film, 5... Photoresist mask, 6... Plasma SiN film, 7... Schottky barrier, 8... SOG film, 9... PSG
film. Figure 3/S 4th Ff! J Evening Bottle Resist
Claims (1)
イオード電極を含み多層のアルミニウム配線を有する半
導体装置において、少なくとも上記ショットキバリアダ
イオードの電極となる部分は2層構造とし下層にはピュ
ア−アルミニウムが、その上層にはアルミニウム合金が
用いられてなることを特徴とする半導体装置。 2、特許請求の範囲第1項に記載の半導体装置において
、上層はシリコン入りアルミニウムが用いられてなるこ
とを特徴とする半導体装置。[Scope of Claims] 1. In a semiconductor device having a multilayer aluminum wiring including a Schottky barrier diode electrode on a part of one main surface of a semiconductor substrate, at least the portion that becomes the Schottky barrier diode electrode has a two-layer structure, and the lower layer A semiconductor device characterized in that the layer is made of pure aluminum and the upper layer thereof is made of an aluminum alloy. 2. The semiconductor device according to claim 1, wherein the upper layer is made of silicon-containing aluminum.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26069086A JPS63115372A (en) | 1986-11-04 | 1986-11-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26069086A JPS63115372A (en) | 1986-11-04 | 1986-11-04 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63115372A true JPS63115372A (en) | 1988-05-19 |
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ID=17351421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP26069086A Pending JPS63115372A (en) | 1986-11-04 | 1986-11-04 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63115372A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148259A (en) * | 1986-08-19 | 1992-09-15 | Fujitsu Limited | Semiconductor device having thin film wiring layer of aluminum containing carbon |
-
1986
- 1986-11-04 JP JP26069086A patent/JPS63115372A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148259A (en) * | 1986-08-19 | 1992-09-15 | Fujitsu Limited | Semiconductor device having thin film wiring layer of aluminum containing carbon |
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