JPS63115367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63115367A JPS63115367A JP61262257A JP26225786A JPS63115367A JP S63115367 A JPS63115367 A JP S63115367A JP 61262257 A JP61262257 A JP 61262257A JP 26225786 A JP26225786 A JP 26225786A JP S63115367 A JPS63115367 A JP S63115367A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特にダイナミックＲＡＭ（Ｒａｎ
ｄａｌＩＩＡｃｃｅｓｓ ＭｅＩＩｏｒｙ）のトレン
チ型メモリーセルの製造方法に関する。
ｄａｌＩＩＡｃｃｅｓｓ ＭｅＩＩｏｒｙ）のトレン
チ型メモリーセルの製造方法に関する。
従来の技術
ダイナミックＲＡＭの大容量化はメモリーセル面積の縮
小によって実現されてきたが、４メガビット以上の大容
量メモリーでは、従来から使用されてきたプレーナ形の
セルで、ソフトエラーを防ぐために必要とされる５０ｆ
Ｆの容量を確保することが不可能である。
小によって実現されてきたが、４メガビット以上の大容
量メモリーでは、従来から使用されてきたプレーナ形の
セルで、ソフトエラーを防ぐために必要とされる５０ｆ
Ｆの容量を確保することが不可能である。
そこで、新しいセル構造として、トレンチ型容量を有す
るメモリーセルが提案されている。第３図にトレンチ型
メモリーセルの要部の断面図を示す。このメモリーセル
は電荷を蓄積するトレンチ型のＭＯＳ （Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｎｃｔｏｒ）容量とビッ
ト線３０との電荷のやり取りを制御するＭＯ８型電界効
果トランジスタ（ＭＯＳＦＥＴ）とで構成されている。
るメモリーセルが提案されている。第３図にトレンチ型
メモリーセルの要部の断面図を示す。このメモリーセル
は電荷を蓄積するトレンチ型のＭＯＳ （Ｍｅｔａｌ
０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｎｃｔｏｒ）容量とビッ
ト線３０との電荷のやり取りを制御するＭＯ８型電界効
果トランジスタ（ＭＯＳＦＥＴ）とで構成されている。
第３図に示したメモリーセルの場合、ＭＯ８容量はシリ
コン基板２１に形成された溝の表面およびシリコン基板
２１の一部の表面に形成されたｎ型拡散層２３と、同ｎ
型拡散層上に積層に形成されたキャパシタ酸化膜２４お
よびキャパシタ電極２５とで形成されている。なお溝内
部はキャパシタ電極２５によって埋め込まれている。
コン基板２１に形成された溝の表面およびシリコン基板
２１の一部の表面に形成されたｎ型拡散層２３と、同ｎ
型拡散層上に積層に形成されたキャパシタ酸化膜２４お
よびキャパシタ電極２５とで形成されている。なお溝内
部はキャパシタ電極２５によって埋め込まれている。
一方、ＭＯＳＦＥＴはシリコン基板２１上に積層に形成
されたゲート酸化膜２６とゲート電極２７およびゲート
電極２７に対して自己整合的に形成されたｎ＋拡散層２
８とで形成されている。
されたゲート酸化膜２６とゲート電極２７およびゲート
電極２７に対して自己整合的に形成されたｎ＋拡散層２
８とで形成されている。
ゲート電極２７はメモリーセルのワードラインを兼用し
ており、またｎ＋拡散層２８の片側はビットライン３０
に接続されている。
ており、またｎ＋拡散層２８の片側はビットライン３０
に接続されている。
このトレンチ型メモリーセルの場合、溝の寸法を１μｍ
Ｘ１μｍＸ５μｍ（深さ）とすると、トレンチ型ＭＯ８
容量の表面積は約２０μｉとなり、キャパシタ酸化膜の
膜厚を１００八とすれば、シリコン基板表面の１μｍの
領域に約７０ｆＦの容量を形成できることになる。さら
にＭＯ８容量が形成されるｎ型拡散層２３の不純物濃度
を制御することによって、キャパシタ電極２５の電位と
しては電源電位から接地電位の間のどの電位ででも使用
できる。
Ｘ１μｍＸ５μｍ（深さ）とすると、トレンチ型ＭＯ８
容量の表面積は約２０μｉとなり、キャパシタ酸化膜の
膜厚を１００八とすれば、シリコン基板表面の１μｍの
領域に約７０ｆＦの容量を形成できることになる。さら
にＭＯ８容量が形成されるｎ型拡散層２３の不純物濃度
を制御することによって、キャパシタ電極２５の電位と
しては電源電位から接地電位の間のどの電位ででも使用
できる。
発明が解決しようとする問題点
しかしながら、従来のトレンチ型ＭＯ８容量では、溝全
体を容量として利用するために、溝の底面および側面の
全領域にｎ型拡散層を形成するので、１つの溝内部にた
とえばディプレッション型のＭＯ８容Ｊｉとエンハンス
メント型のＭＯＳＦＥＴとのように、特性の異なる複数
の素子を並べて形成することは不可能であった。
体を容量として利用するために、溝の底面および側面の
全領域にｎ型拡散層を形成するので、１つの溝内部にた
とえばディプレッション型のＭＯ８容Ｊｉとエンハンス
メント型のＭＯＳＦＥＴとのように、特性の異なる複数
の素子を並べて形成することは不可能であった。
問題点を解決するための手段
本発明は上記問題点を解決するものであり、一導電型半
導体基板に所望の深さを有する第１の溝を形成する工程
と、同溝側壁に保護膜を形成する工程と、前記溝底部の
半導体基板に異方性エツチングを施して第２の溝を形成
する工程と、前記保護膜をマスクにして前記第２の溝の
側面および底面に選択的に前記半導体基板と逆導電型の
不純物拡散層を形成する工程と、さらに前記第２の溝の
底面部に異方性エツチングを施して同底面部に形成され
た不純物拡散層を除去する工程とをそなえた半導体装置
の製造方法である。
導体基板に所望の深さを有する第１の溝を形成する工程
と、同溝側壁に保護膜を形成する工程と、前記溝底部の
半導体基板に異方性エツチングを施して第２の溝を形成
する工程と、前記保護膜をマスクにして前記第２の溝の
側面および底面に選択的に前記半導体基板と逆導電型の
不純物拡散層を形成する工程と、さらに前記第２の溝の
底面部に異方性エツチングを施して同底面部に形成され
た不純物拡散層を除去する工程とをそなえた半導体装置
の製造方法である。
作用
本発明の半導体装置の製造方法では、半導体基板に二段
階の過程で溝を堀り、後段の過程で形成された溝の基板
表面から任意の深さの限定された側壁部分に基板と逆導
電型の不純物拡散層が形成できるので、単一の溝内部に
特性の異なる複数のＭＯ８型素子を形成することが可能
となる。
階の過程で溝を堀り、後段の過程で形成された溝の基板
表面から任意の深さの限定された側壁部分に基板と逆導
電型の不純物拡散層が形成できるので、単一の溝内部に
特性の異なる複数のＭＯ８型素子を形成することが可能
となる。
実施例
本発明の半導体装置の製造方法を、トレンチ型メモリー
セルの容量形成に適用した実施例により、第１図ａ−ｊ
の工程順断面図を参照して説明する。
セルの容量形成に適用した実施例により、第１図ａ−ｊ
の工程順断面図を参照して説明する。
第１図ａに示すようにｐ型（１００）シリコン基板１上
に周知のＣＶＤ法で膜厚２００ＯＡ程度の酸化膜１２、
膜厚１５００八程度のチツ化シリコン膜１３および膜厚
８０００Ａ程度の酸化膜１３を順次積層に形成する。フ
ォトレジストをマスクにして異方性エツチングによって
これらの三層膜１２．１３．１４に開孔部を形成し、フ
ォトレジストを除去した後、三層膜をマスクにして異方
性エツチングによってシリコン基板１に深さ１．５μｍ
程度の第１の溝２を形成する。
に周知のＣＶＤ法で膜厚２００ＯＡ程度の酸化膜１２、
膜厚１５００八程度のチツ化シリコン膜１３および膜厚
８０００Ａ程度の酸化膜１３を順次積層に形成する。フ
ォトレジストをマスクにして異方性エツチングによって
これらの三層膜１２．１３．１４に開孔部を形成し、フ
ォトレジストを除去した後、三層膜をマスクにして異方
性エツチングによってシリコン基板１に深さ１．５μｍ
程度の第１の溝２を形成する。
次に、第１図６に示すように、シリコン基板１の全面に
膜厚１０００Ａ程度のチッ化シリコン膜１５を周知のＣ
ＶＤ法で形成後、シリコン基板全面に異方性エツチング
を施して、三層膜１２゜１３．１４の開孔部側壁および
第１の溝２の側壁以外のチッ化シリコン膜を除去する。
膜厚１０００Ａ程度のチッ化シリコン膜１５を周知のＣ
ＶＤ法で形成後、シリコン基板全面に異方性エツチング
を施して、三層膜１２゜１３．１４の開孔部側壁および
第１の溝２の側壁以外のチッ化シリコン膜を除去する。
次に、三層膜１２．１３．１４および側壁に形成された
チッ化シリコン膜１５をマスクにして、第１の溝２の底
部に露出するシリコン基板部分を異方性エツチングして
、第１図Ｃに示すような深さ３μｍ程度の第２の溝２′
を新たに形成する。この時、シリコン基板エツチングは
異方性エツチングで行うので、三層膜１２，１３．１４
および第１の溝２の側壁部に形成されたチッ化シリコン
膜１５は損傷を受けない。
チッ化シリコン膜１５をマスクにして、第１の溝２の底
部に露出するシリコン基板部分を異方性エツチングして
、第１図Ｃに示すような深さ３μｍ程度の第２の溝２′
を新たに形成する。この時、シリコン基板エツチングは
異方性エツチングで行うので、三層膜１２，１３．１４
および第１の溝２の側壁部に形成されたチッ化シリコン
膜１５は損傷を受けない。
次に、第１図ｄに示すように、シリコン基板１にフォス
フイン（ＰＨ３）ガスを含む雰囲気中、温度約８５０℃
の条件のリン拡散を行い、新たに形成した第２の溝２゛
の側面および底面にｎ型の不純物拡散層３を形成する。
フイン（ＰＨ３）ガスを含む雰囲気中、温度約８５０℃
の条件のリン拡散を行い、新たに形成した第２の溝２゛
の側面および底面にｎ型の不純物拡散層３を形成する。
このとき、溝２の側壁は、チッ化シリコン膜１５でカバ
ーされているので、不純物が拡散されない。不純物拡散
層３の不純物濃度はフォスフインガス流量、拡散温度、
拡散時間によって制御する。
ーされているので、不純物が拡散されない。不純物拡散
層３の不純物濃度はフォスフインガス流量、拡散温度、
拡散時間によって制御する。
次に第１図ｅに示すように、三層膜１２，１３゜１４お
よびチッ化シリコン膜１５をマスクにして、第２の溝２
′の底部を、異方性エツチングにより、深さ０．８μｍ
程度、さらに掘り下げ、第３の溝２″を形成する。この
とき、第２の溝２′の底部に形成されていたｎ型の不純
物拡散層３は除去される。続いてイオン注入法によって
、溝３の溝２”の底面部にポロンイオンを加速エネルギ
−３０Ｋｅｖ程度、ドーズ量Ｉ Ｘ １０１３ｃｍ”程
度注入して、ｐ型の不純物注入層４゛を形成する。この
ときのイオン注入は、第３の溝２”の底面にだけイオン
が注入されるように、注入方向をシリコン基板表面に対
して垂直にする必要がある。
よびチッ化シリコン膜１５をマスクにして、第２の溝２
′の底部を、異方性エツチングにより、深さ０．８μｍ
程度、さらに掘り下げ、第３の溝２″を形成する。この
とき、第２の溝２′の底部に形成されていたｎ型の不純
物拡散層３は除去される。続いてイオン注入法によって
、溝３の溝２”の底面部にポロンイオンを加速エネルギ
−３０Ｋｅｖ程度、ドーズ量Ｉ Ｘ １０１３ｃｍ”程
度注入して、ｐ型の不純物注入層４゛を形成する。この
ときのイオン注入は、第３の溝２”の底面にだけイオン
が注入されるように、注入方向をシリコン基板表面に対
して垂直にする必要がある。
次に、第１図ｆに示すように、シリコン基板１に約９０
０℃の熱処理を施して、注入したボロンを活性化および
拡散させてｐ型の不純物拡散層４を形成後、約９００℃
の水蒸気酸化法によって膜厚的２０００Ａの熱酸化膜１
６を形成して、第１の溝２の開孔寸法と第２の溝２′お
よび第３の溝２”の開孔寸法とをほぼ一致させ、併せて
、第３の溝２″底部のコーナ部の曲率をゆるやかにする
。
０℃の熱処理を施して、注入したボロンを活性化および
拡散させてｐ型の不純物拡散層４を形成後、約９００℃
の水蒸気酸化法によって膜厚的２０００Ａの熱酸化膜１
６を形成して、第１の溝２の開孔寸法と第２の溝２′お
よび第３の溝２”の開孔寸法とをほぼ一致させ、併せて
、第３の溝２″底部のコーナ部の曲率をゆるやかにする
。
次に、第１図ｇに示すように、バッフアート・フッ酸（
ＨＦ）で熱酸化膜１６とＣＶＤ酸化膜１４を除去した後
、第１図りに示すように、熱リン酸でチッ化シリコン膜
１３と同１５を除去する。
ＨＦ）で熱酸化膜１６とＣＶＤ酸化膜１４を除去した後
、第１図りに示すように、熱リン酸でチッ化シリコン膜
１３と同１５を除去する。
次に、第１図ｉに示すように、溝表面を熱酸化して膜厚
的１２０Ａのキャパシタ酸化膜５を形成後、周知のＣＶ
Ｄ法でリンをドープしたポリシリコン膜６を形成して溝
内部を埋める。最後に、シリコン基板表面のポリシリコ
ン膜と、溝上部のｎ型の不純物拡散層３が形成されてい
ない部分に埋め込まれているポリシリコン膜を異方性エ
ツチングによって除去し、バッフアート・フッ酸でＣＶ
Ｄ酸化膜１２および溝側壁に露出したキャパシタ酸化膜
部分を除去することによって、第１図ｊに示したような
、メモリーセルのトレンチ型容量が完成する。
的１２０Ａのキャパシタ酸化膜５を形成後、周知のＣＶ
Ｄ法でリンをドープしたポリシリコン膜６を形成して溝
内部を埋める。最後に、シリコン基板表面のポリシリコ
ン膜と、溝上部のｎ型の不純物拡散層３が形成されてい
ない部分に埋め込まれているポリシリコン膜を異方性エ
ツチングによって除去し、バッフアート・フッ酸でＣＶ
Ｄ酸化膜１２および溝側壁に露出したキャパシタ酸化膜
部分を除去することによって、第１図ｊに示したような
、メモリーセルのトレンチ型容量が完成する。
このトレンチ型容量は、溝底部に形成したｐ型の不純物
拡散層４が素子分離領域として作用し、さらに、ポリシ
リコンによるキャパシタ電極６、キャパシタ酸化膜５お
よびｎ型の不純物拡散層３でディスプレッション型のＭ
Ｏ８容量を形成している。また溝上部の側面はｐ型のシ
リコン基板が露出しており、この部分に上述のＭＯ８容
量とは特性の異なる素子、たとえば、エンハンスメント
型のＭＯＳＦＥＴを形成することが可能である。
拡散層４が素子分離領域として作用し、さらに、ポリシ
リコンによるキャパシタ電極６、キャパシタ酸化膜５お
よびｎ型の不純物拡散層３でディスプレッション型のＭ
Ｏ８容量を形成している。また溝上部の側面はｐ型のシ
リコン基板が露出しており、この部分に上述のＭＯ８容
量とは特性の異なる素子、たとえば、エンハンスメント
型のＭＯＳＦＥＴを形成することが可能である。
第１図ｊに示したトレンチ型容量形成後、溝上部に縦型
のＭＯＳＦＥＴを形成して、１キヤパシタ＋１トランジ
スタからなダイナミックＲＡＭのメモリーセルを形成し
た時の一実施例を第２図に示す。第２図すおよびＣに示
すようにＭＯＳＦＥＴは溝上部の側壁に形成されたゲー
ト酸化膜７とゲート電極８およびシリコン基板１の表面
に形成されたｎ生鉱散層９とで構成される。
のＭＯＳＦＥＴを形成して、１キヤパシタ＋１トランジ
スタからなダイナミックＲＡＭのメモリーセルを形成し
た時の一実施例を第２図に示す。第２図すおよびＣに示
すようにＭＯＳＦＥＴは溝上部の側壁に形成されたゲー
ト酸化膜７とゲート電極８およびシリコン基板１の表面
に形成されたｎ生鉱散層９とで構成される。
また、ゲート電極８は、第２図ｇに示すように、Ｙ方向
に走るワードラインを兼用する。さらに、ｎ生鉱散層９
は、層間絶縁膜１１に形成された開孔により、アルミニ
ウム膜からなるビット線１゜と接続されている。このＭ
ＯＳＦＥＴは、ｐ型シリコン基板１上に形成されている
ので、エンハンスメント型であり、メモリーセルのトラ
ンスファーゲートとして作用する。
に走るワードラインを兼用する。さらに、ｎ生鉱散層９
は、層間絶縁膜１１に形成された開孔により、アルミニ
ウム膜からなるビット線１゜と接続されている。このＭ
ＯＳＦＥＴは、ｐ型シリコン基板１上に形成されている
ので、エンハンスメント型であり、メモリーセルのトラ
ンスファーゲートとして作用する。
発明の効果
以上の説明から明らかなように本発明によると、半導体
基板に形成した溝の所望の深さの側面にディプレッショ
ン型のＭＯ８容量を形成できるので、溝上部のオープン
スペースにエンハンスメント型ＭＯ３ＦＥＴを形成する
ことによって１つの溝内部にキャパシタとトランジスタ
を形成できるので、ダイナミックＲＡＭのメモリーセル
の微細化に効果を有する。
基板に形成した溝の所望の深さの側面にディプレッショ
ン型のＭＯ８容量を形成できるので、溝上部のオープン
スペースにエンハンスメント型ＭＯ３ＦＥＴを形成する
ことによって１つの溝内部にキャパシタとトランジスタ
を形成できるので、ダイナミックＲＡＭのメモリーセル
の微細化に効果を有する。
第１図ａ−ｊは本発明の一実施例によるトレンチ型容量
の製造方法を説明するための工程順断面図、第２図ａ−
ｃは本発明の応用したメモリーセルの一実施例を示す平
面図および断面図、第３図は従来のトレンチ型メモリー
セルの断面図である。 １・・・・・・ｐ型シリコン基板、２．２’、２−・・
・・・溝、３・・・・・・ｎ型の不純物拡散層、４・・
・・・・ｐ型の不純物拡散層、５・・・・・・キャパシ
タ酸化膜、６・・・・・・キャパシタ電極、７・・・・
・・ゲート酸化膜、８・・・・・・ゲート電極（ワード
ライン）、９・・・・・・ｎ＋拡散層、ｌＯ・・・・・
・ビットライン、１１・・・・・・層間絶縁膜、１２．
１４・・・・・・ＣＶＤ酸化膜、１３．１５・・・・・
・チッ化シリコン膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第１図 ＜６＞ １５ （ｆ） ／Ｓ（ぴ）
、１５（ｈ） ７−−−Ｐ型、シリコン基板 ２２′２″′−一一潰 ３−−−ｎ型の不穀物狐龍罵 ４−−−Ｐ型−のイ孝Ｖ蜀捩砧 ４’−−−Ｐ型の不料、物注１ ５−−−キャペシタ角菓１ヒ距（ ６−− −Δぐマノぐミ／り１呼１１４に１ 図
（ぼりシリコン芹（）／２．／
４−−− ＱＶＡ貢貧イヒ衷 ／３．ノ石−−−づ−ソ１ヒシリコン蔑（乙）
リ） ７−−−ゲート負餐１℃矩麺 ３−ｍ−ケート冑４色 ＩＯ−ｍ−ビントライン ｔｒ−一一肩閃絶橡衷 （久） （ｂ）ｘ−ｘ’ 謂７’０ 飄」λ糸 第３図
の製造方法を説明するための工程順断面図、第２図ａ−
ｃは本発明の応用したメモリーセルの一実施例を示す平
面図および断面図、第３図は従来のトレンチ型メモリー
セルの断面図である。 １・・・・・・ｐ型シリコン基板、２．２’、２−・・
・・・溝、３・・・・・・ｎ型の不純物拡散層、４・・
・・・・ｐ型の不純物拡散層、５・・・・・・キャパシ
タ酸化膜、６・・・・・・キャパシタ電極、７・・・・
・・ゲート酸化膜、８・・・・・・ゲート電極（ワード
ライン）、９・・・・・・ｎ＋拡散層、ｌＯ・・・・・
・ビットライン、１１・・・・・・層間絶縁膜、１２．
１４・・・・・・ＣＶＤ酸化膜、１３．１５・・・・・
・チッ化シリコン膜。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第１図 ＜６＞ １５ （ｆ） ／Ｓ（ぴ）
、１５（ｈ） ７−−−Ｐ型、シリコン基板 ２２′２″′−一一潰 ３−−−ｎ型の不穀物狐龍罵 ４−−−Ｐ型−のイ孝Ｖ蜀捩砧 ４’−−−Ｐ型の不料、物注１ ５−−−キャペシタ角菓１ヒ距（ ６−− −Δぐマノぐミ／り１呼１１４に１ 図
（ぼりシリコン芹（）／２．／
４−−− ＱＶＡ貢貧イヒ衷 ／３．ノ石−−−づ−ソ１ヒシリコン蔑（乙）
リ） ７−−−ゲート負餐１℃矩麺 ３−ｍ−ケート冑４色 ＩＯ−ｍ−ビントライン ｔｒ−一一肩閃絶橡衷 （久） （ｂ）ｘ−ｘ’ 謂７’０ 飄」λ糸 第３図
Claims (2)
- （１）一導電型半導体基板に所望の深さを有する第１の
溝を形成する工程と、同溝側壁に保護膜を形成する工程
と、前記溝底部の半導体基板部分に異方性エッチングを
施して第２の溝を形成する工程と、前記保護膜をマスク
にして前記第２の溝の側面および底面に選択的に不純物
拡散層を形成する工程と、さらに前記第２の溝の底面部
に異方性エッチングを施して同底面部に形成された不純
物拡散層を除去する工程を含むことを特徴とする半導体
装置の製造方法。 - （２）不純物拡散層が半導体基板と逆導電型に選ばれる
ことを特徴とする特許請求の範囲第（１）項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262257A JPS63115367A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262257A JPS63115367A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63115367A true JPS63115367A (ja) | 1988-05-19 |
Family
ID=17373266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262257A Pending JPS63115367A (ja) | 1986-11-04 | 1986-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63115367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262002A (en) * | 1991-10-02 | 1993-11-16 | Siemens Aktiengesellschaft | Method for manufacturing a trench structure in a substrate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956763A (ja) * | 1983-08-26 | 1984-04-02 | Hitachi Ltd | 半導体メモリセル |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61124167A (ja) * | 1984-08-31 | 1986-06-11 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセル |
| JPS61239658A (ja) * | 1985-04-16 | 1986-10-24 | Toshiba Corp | 半導体記憶装置 |
| JPS62266868A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1986
- 1986-11-04 JP JP61262257A patent/JPS63115367A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956763A (ja) * | 1983-08-26 | 1984-04-02 | Hitachi Ltd | 半導体メモリセル |
| JPS6123360A (ja) * | 1984-07-12 | 1986-01-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61124167A (ja) * | 1984-08-31 | 1986-06-11 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセル |
| JPS61239658A (ja) * | 1985-04-16 | 1986-10-24 | Toshiba Corp | 半導体記憶装置 |
| JPS62266868A (ja) * | 1986-05-14 | 1987-11-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262002A (en) * | 1991-10-02 | 1993-11-16 | Siemens Aktiengesellschaft | Method for manufacturing a trench structure in a substrate |
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