JPS63106833A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS63106833A JPS63106833A JP61251651A JP25165186A JPS63106833A JP S63106833 A JPS63106833 A JP S63106833A JP 61251651 A JP61251651 A JP 61251651A JP 25165186 A JP25165186 A JP 25165186A JP S63106833 A JPS63106833 A JP S63106833A
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- microinstruction
- decoder circuit
- scrambler
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- Pending
Links
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- 238000004364 calculation method Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 102100021641 Acetyl-CoA carboxylase 2 Human genes 0.000 description 4
- 101000677540 Homo sapiens Acetyl-CoA carboxylase 2 Proteins 0.000 description 4
- 101000894929 Homo sapiens Bcl-2-related protein A1 Proteins 0.000 description 4
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- 102100039164 Acetyl-CoA carboxylase 1 Human genes 0.000 description 3
- 101710190443 Acetyl-CoA carboxylase 1 Proteins 0.000 description 3
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Landscapes
- Storage Device Security (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−１−の利用分野〕
本発明は、データ処理装置におけるデータやプログラム
に対する機密保持のための技術に関し、例えばマイクロ
コンピュータに適用して有効な技術に関するものである
。
に対する機密保持のための技術に関し、例えばマイクロ
コンピュータに適用して有効な技術に関するものである
。
高級言語で記述されたソースプログラムを、実際のマイ
クロコンピュータなどに適用する場合、そのソースプロ
グラムは機械語のオブジェクトプログラムに変換される
７、オブジェクトプログラムによる機械語命令を実行す
る方式としては、例えば昭和６０年１２月２５日オーム
社発行の［マイクロコンピュータハンドブックＪＰ２１
７乃至Ｐ２２１に記載されるように機械語命令の実行に
必要なマイクロ命令の系列を制御記憶から順次読み出す
ことによって制御するマイクロプログラム方式を採用す
ることができる。この場合、制御記憶から読み出される
マイクロ命令は、マイクロインストラクションデコーダ
回路によって解読され、当該命令の実行に８娑な制御信
壮がシーケンシャルに各機能ブロックに供給されるよう
になっている。
クロコンピュータなどに適用する場合、そのソースプロ
グラムは機械語のオブジェクトプログラムに変換される
７、オブジェクトプログラムによる機械語命令を実行す
る方式としては、例えば昭和６０年１２月２５日オーム
社発行の［マイクロコンピュータハンドブックＪＰ２１
７乃至Ｐ２２１に記載されるように機械語命令の実行に
必要なマイクロ命令の系列を制御記憶から順次読み出す
ことによって制御するマイクロプログラム方式を採用す
ることができる。この場合、制御記憶から読み出される
マイクロ命令は、マイクロインストラクションデコーダ
回路によって解読され、当該命令の実行に８娑な制御信
壮がシーケンシャルに各機能ブロックに供給されるよう
になっている。
ところで、マイクロプログラム制御方式の汎用的なマイ
クロコンピュータなどにあっては、マイクロ命令を解読
するためのマイクロイシス１−ラクシヨンデコーダ回路
の論理が固定化さ九ているため、そのマイクロインスト
ラクションデコーダ回路から出力される各種制御信号は
機械語命令に対して固定的に対応される。そのため、マ
イクロインストラクションデコーダ回路の出力や制御記
憶から読み出されるマイクロ命令の系列などに基づいて
プログラムを解読することが比較的容易に行わｔｂる虞
があった。このために、マイクロコンピュータやパーソ
ナルコンピュータなどの種々のコンピュータが普及して
いる今日、プログラムやデータを確実に機密保持するこ
とができないという問題が顕在化している。
クロコンピュータなどにあっては、マイクロ命令を解読
するためのマイクロイシス１−ラクシヨンデコーダ回路
の論理が固定化さ九ているため、そのマイクロインスト
ラクションデコーダ回路から出力される各種制御信号は
機械語命令に対して固定的に対応される。そのため、マ
イクロインストラクションデコーダ回路の出力や制御記
憶から読み出されるマイクロ命令の系列などに基づいて
プログラムを解読することが比較的容易に行わｔｂる虞
があった。このために、マイクロコンピュータやパーソ
ナルコンピュータなどの種々のコンピュータが普及して
いる今日、プログラムやデータを確実に機密保持するこ
とができないという問題が顕在化している。
本発明の目的は、プログラムやデータを確実に機密保持
することができるデータ処理装置を提供することにある
。
することができるデータ処理装置を提供することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、マイクロ命令が格納された制御記憶から読み
出されたマイクロ命令を解読するマイクロインストラク
ションデコーダ回路を、外部から電気的に書き換え可能
なプログラマブル・ロジック・アレイによって構成した
ものである。
出されたマイクロ命令を解読するマイクロインストラク
ションデコーダ回路を、外部から電気的に書き換え可能
なプログラマブル・ロジック・アレイによって構成した
ものである。
上記した手段によれば、マイクロインストラクションデ
コーダ回路の論理がユーザ毎に独自に且−３＝ つ個別的に設定可能とされるため、そのマイクロインス
ｌ−ラクションデコーダ回路の出力とプログラムとの対
応がマイクロインストラクションデコーダ回路の論理に
よって個別化され、それによって、プログラムの確実な
機密保持を達成するものである。
コーダ回路の論理がユーザ毎に独自に且−３＝ つ個別的に設定可能とされるため、そのマイクロインス
ｌ−ラクションデコーダ回路の出力とプログラムとの対
応がマイクロインストラクションデコーダ回路の論理に
よって個別化され、それによって、プログラムの確実な
機密保持を達成するものである。
第１図は本発明が適用されたマイクロコンピュータの１
実施例を示すブロック図である。同図に示されるマイク
ロコンピュータは、公知の半導体集積回路ｉ２へ技術に
よって１つの半導体基板に形成されている。
実施例を示すブロック図である。同図に示されるマイク
ロコンピュータは、公知の半導体集積回路ｉ２へ技術に
よって１つの半導体基板に形成されている。
第１図に示されるマイクロ＝」ンピュータは、プログラ
ム及びデータの機密保持を考慮して構成されており、先
ず、図示しないアドレスポインタなどによってアドレス
制御されるＲＡＭ（ランダム・アクセス・メモリ）など
によって構成れるデータメモリＩ］Ｍは、第１データス
クランブラＩ）Ｓｌを介して、そのデータ人出力％、ｔ
’７’が内部データバスＤＢに結合されている。この
第１データスクランブラＤＳＩ−は、内部データバスＤ
ＢからデータメモリＤＭに供給すべきデータをそのまま
のデータメモリＤＭに出力し、また、データメモリＤＭ
から内部データバスＤＢに供給すべきデータに関しては
その構成を変更して内部データバスＤＢに出力するよう
になっている。例えば、内部データバスＤＢからデータ
メモリＤＭに至る信号経路には、データに所定の定数を
加減算して出力するような図示しないカウンタが設けら
れ、又は、データの上位及び下位ビットを入れ替えるよ
うな図示しないシフタが設けられている。したがって、
データメモリＤＭに格納されている正規のデータが内部
データバスＤＢに読み出されると、当該データバスＤＢ
には、正規のデータに対してその構成が変更された擬似
データが供給される。その結果、不正にデータメモリＤ
Ｍから内部データバスＤ Ｂにデータが読み出されても
、当該データは正規のデータに対して内容の変更された
擬似データであるから、データ入出力回路Ｉ１０を介し
て外部データ人出力端子Ｔ’ ｄ ｉ、 ｏに開放され
ている内部データバスＤＢからは、そのような擬似デー
タしか外部に読み出すことができず、それによって、デ
ータメモリＤＭに格納されているデータの機密を比較的
容易に保つことができる。
ム及びデータの機密保持を考慮して構成されており、先
ず、図示しないアドレスポインタなどによってアドレス
制御されるＲＡＭ（ランダム・アクセス・メモリ）など
によって構成れるデータメモリＩ］Ｍは、第１データス
クランブラＩ）Ｓｌを介して、そのデータ人出力％、ｔ
’７’が内部データバスＤＢに結合されている。この
第１データスクランブラＤＳＩ−は、内部データバスＤ
ＢからデータメモリＤＭに供給すべきデータをそのまま
のデータメモリＤＭに出力し、また、データメモリＤＭ
から内部データバスＤＢに供給すべきデータに関しては
その構成を変更して内部データバスＤＢに出力するよう
になっている。例えば、内部データバスＤＢからデータ
メモリＤＭに至る信号経路には、データに所定の定数を
加減算して出力するような図示しないカウンタが設けら
れ、又は、データの上位及び下位ビットを入れ替えるよ
うな図示しないシフタが設けられている。したがって、
データメモリＤＭに格納されている正規のデータが内部
データバスＤＢに読み出されると、当該データバスＤＢ
には、正規のデータに対してその構成が変更された擬似
データが供給される。その結果、不正にデータメモリＤ
Ｍから内部データバスＤ Ｂにデータが読み出されても
、当該データは正規のデータに対して内容の変更された
擬似データであるから、データ入出力回路Ｉ１０を介し
て外部データ人出力端子Ｔ’ ｄ ｉ、 ｏに開放され
ている内部データバスＤＢからは、そのような擬似デー
タしか外部に読み出すことができず、それによって、デ
ータメモリＤＭに格納されているデータの機密を比較的
容易に保つことができる。
第１図に示されるマイクロコンピュータには、命令を実
行させるための一般的な構成として、演算処理結果や転
送データを格納するためのアキュムレータＡＣＣＩ及び
ＡＣＣ２や、演算部ＡＬＵなどを有する。演算部Ａ Ｌ
Ｕの出力端子はアキュムレータＡＣＣ１及びＡＣＣ２
の入力端子に結合され、アキュムレータＡＣＣＩ及びＡ
ＣＣ２の入出力端子は内部データバスＤＢに結合される
。演算部ＡＬＵの入力端子は、夫々第２データスクラン
ブラＤＳ２を介して内部データバスＤＩ（に結合される
。第２データスクランブラＤＳ２は、上記第１データス
クランブラＤＳＬによって変更されたデータ構成を元に
戻して、正規のデータを演算部ＡＬＵに供給するもので
、第１データスクランブラＤＳＬの構成に呼応した構成
を有する。演算処理に際して、アキュムレータＡＣＣ１
及び八〇Ｃ２には、データメモリＤＭから読み出される
擬似データが一旦格納され、次いで第２データスクラン
ブラＤＳ２を介して正規化されたデータが演算部ＡＬＵ
に供給される。正規化データの演算結果は、アキュムレ
ータＡＣＣ１及びＡＣＣ２を介してデータメモリＤＭに
格納されるが、そのとき斯るデータは第１データスクラ
ンブラＤＳＬを介して擬似化される。尚、演算用のデー
タが外部から直接供給される場合には、図示はしないが
、上記第１データスクランブラＤＳＬと同じ構成のデー
タスクランブラ、及び汎用レジスタが用いられる。
行させるための一般的な構成として、演算処理結果や転
送データを格納するためのアキュムレータＡＣＣＩ及び
ＡＣＣ２や、演算部ＡＬＵなどを有する。演算部Ａ Ｌ
Ｕの出力端子はアキュムレータＡＣＣ１及びＡＣＣ２
の入力端子に結合され、アキュムレータＡＣＣＩ及びＡ
ＣＣ２の入出力端子は内部データバスＤＢに結合される
。演算部ＡＬＵの入力端子は、夫々第２データスクラン
ブラＤＳ２を介して内部データバスＤＩ（に結合される
。第２データスクランブラＤＳ２は、上記第１データス
クランブラＤＳＬによって変更されたデータ構成を元に
戻して、正規のデータを演算部ＡＬＵに供給するもので
、第１データスクランブラＤＳＬの構成に呼応した構成
を有する。演算処理に際して、アキュムレータＡＣＣ１
及び八〇Ｃ２には、データメモリＤＭから読み出される
擬似データが一旦格納され、次いで第２データスクラン
ブラＤＳ２を介して正規化されたデータが演算部ＡＬＵ
に供給される。正規化データの演算結果は、アキュムレ
ータＡＣＣ１及びＡＣＣ２を介してデータメモリＤＭに
格納されるが、そのとき斯るデータは第１データスクラ
ンブラＤＳＬを介して擬似化される。尚、演算用のデー
タが外部から直接供給される場合には、図示はしないが
、上記第１データスクランブラＤＳＬと同じ構成のデー
タスクランブラ、及び汎用レジスタが用いられる。
本実施例のマイクロプロセッサは、マイクロプログラム
制御方式によって機械語命令を実行するもので、マイク
ロ命令を格納した制御記憶ＣＭを有する。制御記憶ＣＭ
は、特に制限されないが、ＲＯＭ （リード・オンリ・
メモリ）のような半導体記憶装置によって構成されてい
る。制御記憶ＣＭから順次マイクロ命令の系列を読み出
すために、その制御記憶ＣＭのアドレス信号入力端子に
はプアー ログラムカウンタＰＣが結合されている。プログラムカ
ウンタＰＣは、内部データバスＤＢを介して供給される
擬似的なアドレスデータを正規のアドレスデータに変更
してそのプログラムカウンタＰＣに出力可能な第３デー
タスクランブラＤＳ３を介して上記内部データバスＤＢ
に結合されている。第３データスクランブラＤＳ３は、
それに供給される擬似的アドレスデータを、予め設定さ
れた定数を加減算したりして正規のアドレスデータに変
更するもので、上記第１データスクランブラＤＳＬと同
様に構成されている。
制御方式によって機械語命令を実行するもので、マイク
ロ命令を格納した制御記憶ＣＭを有する。制御記憶ＣＭ
は、特に制限されないが、ＲＯＭ （リード・オンリ・
メモリ）のような半導体記憶装置によって構成されてい
る。制御記憶ＣＭから順次マイクロ命令の系列を読み出
すために、その制御記憶ＣＭのアドレス信号入力端子に
はプアー ログラムカウンタＰＣが結合されている。プログラムカ
ウンタＰＣは、内部データバスＤＢを介して供給される
擬似的なアドレスデータを正規のアドレスデータに変更
してそのプログラムカウンタＰＣに出力可能な第３デー
タスクランブラＤＳ３を介して上記内部データバスＤＢ
に結合されている。第３データスクランブラＤＳ３は、
それに供給される擬似的アドレスデータを、予め設定さ
れた定数を加減算したりして正規のアドレスデータに変
更するもので、上記第１データスクランブラＤＳＬと同
様に構成されている。
上記制御記憶ＣＭに格納されているマイクロ命令は、本
実施例のマイクロコンピュータの各機能ブロックの動作
制御に必要とされる基本的な操作のためのマイクロ操作
情報や、順序制御を行うためのアドレス情報などが含ま
れ、制御記憶ＣＭから読み出されるマイクロ命令は、そ
れを解読して各機能ブロックの制御に必要な制御信号を
シーケンシャルに出力するためのマイクロインストラク
ションデコーダ回路ＩＤＥＣに供給されるようになって
いる。このマイクロインストラクションデコーダ回路Ｉ
ＤＥＣは、その解読論理を電気的にプログラム可能なプ
ログラマブル・ロジック・アレイによって構成され、ヒ
ユーズリンクの溶断やジャンクション破壊によって所定
の論理を設定可能なものとすることもできるが、本実施
例では、電気的に書き換え可能なＥＡＰＬＡ （エレク
トリカリ・アルタラブル アレイ）によって構成される。例えば、図示はしないが
、不揮発性半導体記憶素子とそれを選択するための選択
素子を１組として構成されるセルを複数個マトリクス配
置し、外部アドレスデータ入力端子Ｐａｉから供給され
るアドレスデータに基づいて所定のセルを選択可能とし
、選択されたセルの不揮発性半導体記憶素子に対しては
、外部データ入出力端子Ｐｄｉｏから供給されるデータ
に基づいてそのしきい値電圧を相対的に低い値又は高い
値に設定可能とすることにより、その解読論理を電気的
にプログラム可能に構成されている。
実施例のマイクロコンピュータの各機能ブロックの動作
制御に必要とされる基本的な操作のためのマイクロ操作
情報や、順序制御を行うためのアドレス情報などが含ま
れ、制御記憶ＣＭから読み出されるマイクロ命令は、そ
れを解読して各機能ブロックの制御に必要な制御信号を
シーケンシャルに出力するためのマイクロインストラク
ションデコーダ回路ＩＤＥＣに供給されるようになって
いる。このマイクロインストラクションデコーダ回路Ｉ
ＤＥＣは、その解読論理を電気的にプログラム可能なプ
ログラマブル・ロジック・アレイによって構成され、ヒ
ユーズリンクの溶断やジャンクション破壊によって所定
の論理を設定可能なものとすることもできるが、本実施
例では、電気的に書き換え可能なＥＡＰＬＡ （エレク
トリカリ・アルタラブル アレイ）によって構成される。例えば、図示はしないが
、不揮発性半導体記憶素子とそれを選択するための選択
素子を１組として構成されるセルを複数個マトリクス配
置し、外部アドレスデータ入力端子Ｐａｉから供給され
るアドレスデータに基づいて所定のセルを選択可能とし
、選択されたセルの不揮発性半導体記憶素子に対しては
、外部データ入出力端子Ｐｄｉｏから供給されるデータ
に基づいてそのしきい値電圧を相対的に低い値又は高い
値に設定可能とすることにより、その解読論理を電気的
にプログラム可能に構成されている。
このように、マイクロインストラクションデコ−ダ回路
ＩＤＥＣにおけるマイクロ命令の解読論理は、ユーザ毎
に独自に且つ個別的に設定可能とされる。したがって、
マイクロインストラクションデコーダ回路ＩＤＥＣの出
力と、マイクロ命令さらにはプログラムとの対応がマイ
クロインストラクションデコーダ回路ＩＩ’：ｌＥＣの
解読論理によって個別化されるから、汎用アーキテクチ
ャをもつマイクロコンピュータであっても、マイクロイ
ンストラクションデコーダ回路ＩＤＥＣの出力。
ＩＤＥＣにおけるマイクロ命令の解読論理は、ユーザ毎
に独自に且つ個別的に設定可能とされる。したがって、
マイクロインストラクションデコーダ回路ＩＤＥＣの出
力と、マイクロ命令さらにはプログラムとの対応がマイ
クロインストラクションデコーダ回路ＩＩ’：ｌＥＣの
解読論理によって個別化されるから、汎用アーキテクチ
ャをもつマイクロコンピュータであっても、マイクロイ
ンストラクションデコーダ回路ＩＤＥＣの出力。
若しくは制御記憶ＣＭから出力されるマイクロ命令の系
列によって、そのユーザプロゲラ１１を不正に知ること
ができず、プログラムの機密保持を確実に達成すること
ができる。しかも、マイクロコンピュータの基本的アー
キテクチャを変更する必要がないから、プログラムの機
密保持を極めて容易に行うことができる。
列によって、そのユーザプロゲラ１１を不正に知ること
ができず、プログラムの機密保持を確実に達成すること
ができる。しかも、マイクロコンピュータの基本的アー
キテクチャを変更する必要がないから、プログラムの機
密保持を極めて容易に行うことができる。
上記実施例によれば以下の作用効果を１！トるものであ
る。
る。
（１）データメモリＤＭと内部データバスＤ Ｂとの間
に第１データスクランブラＤＳＩ−を設け、データメモ
リＤＭから正規のデータが読み出されると、第１データ
スクランブラＤＳＡは、その正規データの構成を擬似的
データに変更して内部データバスＤＢに供給するから、
不正にデータメモリＤＭから内部データバスＤ ）３に
データが読み出されても、当該データは正規のデータに
対して内容の変更された擬似データとなり、それによっ
て、データ入出力回路Ｉ１０を介して外部データ入出力
端子Ｐ ｄ ｉ ｏに開放されている内部データバスＤ
Ｂからは、そのような擬似データしか外部に読み出すこ
とができず、データメモリＤＭに格納されているデータ
の機密を比較的容易に保つことができる。
に第１データスクランブラＤＳＩ−を設け、データメモ
リＤＭから正規のデータが読み出されると、第１データ
スクランブラＤＳＡは、その正規データの構成を擬似的
データに変更して内部データバスＤＢに供給するから、
不正にデータメモリＤＭから内部データバスＤ ）３に
データが読み出されても、当該データは正規のデータに
対して内容の変更された擬似データとなり、それによっ
て、データ入出力回路Ｉ１０を介して外部データ入出力
端子Ｐ ｄ ｉ ｏに開放されている内部データバスＤ
Ｂからは、そのような擬似データしか外部に読み出すこ
とができず、データメモリＤＭに格納されているデータ
の機密を比較的容易に保つことができる。
（２）マイクロインストラクションデコーダ回路Ｔ Ｄ
１！： Ｃを、電気的にプログラム可能なプログラマ
ブル・ロジック・アレイによって構成することにより、
マイクロインストラクションデコーダ回路Ｉ Ｄ Ｅ
Ｃにおけるマイクロ命令の解読論理は、ユーザ毎に独自
に且つ個別的に設定可能とされるから、マイクロイシス
トラクシ１ンデコーダ回路Ｉ Ｄ Ｅ （１：の出力と
、マイクロ命令さらにはプログラムとの対応がマイクロ
インストラクションデコーダ回路Ｉ Ｄ Ｅ Ｃの解読
論理によって個別化され、それによって、汎用アーキテ
クチャをもつマイクロコンピュータであっても、マイク
ロインストラクションデコーダ回路ＩＤＥＣの出力、若
しくは制御記憶ＣＭから出力されるマイクロ命令の系列
によって、そのユーザプログラムを不正に知ることがで
きず、プログラムの機密保持を確実に達成することがで
きる。
１！： Ｃを、電気的にプログラム可能なプログラマ
ブル・ロジック・アレイによって構成することにより、
マイクロインストラクションデコーダ回路Ｉ Ｄ Ｅ
Ｃにおけるマイクロ命令の解読論理は、ユーザ毎に独自
に且つ個別的に設定可能とされるから、マイクロイシス
トラクシ１ンデコーダ回路Ｉ Ｄ Ｅ （１：の出力と
、マイクロ命令さらにはプログラムとの対応がマイクロ
インストラクションデコーダ回路Ｉ Ｄ Ｅ Ｃの解読
論理によって個別化され、それによって、汎用アーキテ
クチャをもつマイクロコンピュータであっても、マイク
ロインストラクションデコーダ回路ＩＤＥＣの出力、若
しくは制御記憶ＣＭから出力されるマイクロ命令の系列
によって、そのユーザプログラムを不正に知ることがで
きず、プログラムの機密保持を確実に達成することがで
きる。
（３）上記作用効果より、マイクロコンピュータの基本
的アーキテクチＶを変更する必要がないから、プログラ
ムの機密保持を極めて容易に行うことができる。
的アーキテクチＶを変更する必要がないから、プログラ
ムの機密保持を極めて容易に行うことができる。
以」二本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲に才９いて種々
変更ＩＩｆ ｆｉｔである。
て具体的に説明したが本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲に才９いて種々
変更ＩＩｆ ｆｉｔである。
例えば、上記実施例ではデータスクランブラを設けた場
合について説明したが、本発明はそれに＝１２− 限定されるものではなく、データスクランブラを設けな
くてもよい。データスクランブラを設ける場合には、そ
の機能並びに配置構成は一上記実施例に限定されるもの
ではなく、外部に開放されているデータバスに擬似的デ
ータが極力載るように構成すればよく、その際には、デ
ータメモリのような機能ブロックに、正規のデータが入
力されたり擬似的データが入力されたりして衝突しない
ように夫々のデータスクランブラの機能や配置構成を考
慮しなければならない。
合について説明したが、本発明はそれに＝１２− 限定されるものではなく、データスクランブラを設けな
くてもよい。データスクランブラを設ける場合には、そ
の機能並びに配置構成は一上記実施例に限定されるもの
ではなく、外部に開放されているデータバスに擬似的デ
ータが極力載るように構成すればよく、その際には、デ
ータメモリのような機能ブロックに、正規のデータが入
力されたり擬似的データが入力されたりして衝突しない
ように夫々のデータスクランブラの機能や配置構成を考
慮しなければならない。
以１−の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロコンピュ
ータに適用した場合について説明したが、それに限定さ
れるものではなく、マイクロコンピュータシステムに利
用されるようなプロセッサ機能を有する周辺装置やパー
ソナルコンピュータ、更にはＩＣカードのようにマイク
ロコンピュータを搭載した種々の装置に広く適用するこ
とができる。本発明は、少なくともマイクロ命令が格納
された制御記憶を持つ条件のものに適用することができ
る。
明をその背景となった利用分野であるマイクロコンピュ
ータに適用した場合について説明したが、それに限定さ
れるものではなく、マイクロコンピュータシステムに利
用されるようなプロセッサ機能を有する周辺装置やパー
ソナルコンピュータ、更にはＩＣカードのようにマイク
ロコンピュータを搭載した種々の装置に広く適用するこ
とができる。本発明は、少なくともマイクロ命令が格納
された制御記憶を持つ条件のものに適用することができ
る。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、マイクロ命令が格納された制御記憶から読み
出されたマイクロ命令を解読するマイクロインストラク
ションデコーダ回路を、外部から電気的にプログラム可
能なプログラマブル・ロジック・アレイによって構成し
たから、マイクロインストラクションデコーダ回路の論
理がユーザ毎に独自に且つ個別的に設定可能とされるた
め、そのマイクロインストラクションデコーダ回路の出
力や制御記憶から読み出されるマイクロ命令の系列とプ
ログラムとの対応がマイクロインストラクションデコー
ダ回路の論理によって個別化され、それによって、プロ
グラムの確実な機密保持を達成することができる。
出されたマイクロ命令を解読するマイクロインストラク
ションデコーダ回路を、外部から電気的にプログラム可
能なプログラマブル・ロジック・アレイによって構成し
たから、マイクロインストラクションデコーダ回路の論
理がユーザ毎に独自に且つ個別的に設定可能とされるた
め、そのマイクロインストラクションデコーダ回路の出
力や制御記憶から読み出されるマイクロ命令の系列とプ
ログラムとの対応がマイクロインストラクションデコー
ダ回路の論理によって個別化され、それによって、プロ
グラムの確実な機密保持を達成することができる。
第１図は本発明が適用されたマイクロコンピュータの１
実施例を示すブロック図である。 ＤＭ・・・データメモリ、ＤＳｌ・・・第１データスク
ランブラ、ＤＢ・・・内部データバス、Ｉｌｏ・・・デ
ータ入出力回路、Ｐ ｄ ｊ、 ｏ・・・外部データ入
出力端子、ＡＣＣＩ及びＡＣＣ２・・・アキュムレータ
、ＡＬＵ・・・演算部、ＤＢ２・・・第２データスクラ
ンブラ、ＤＢ３・・・第３データスクランブラ、ＰＣ・
・・プログラムカウンタ、ＣＭ・・・制御記憶、ＩＤＥ
Ｃ・・・マイクロインストラクションデコーダ回路、Ｐ
ａｉ・・・アドレスデータ入力端子。
実施例を示すブロック図である。 ＤＭ・・・データメモリ、ＤＳｌ・・・第１データスク
ランブラ、ＤＢ・・・内部データバス、Ｉｌｏ・・・デ
ータ入出力回路、Ｐ ｄ ｊ、 ｏ・・・外部データ入
出力端子、ＡＣＣＩ及びＡＣＣ２・・・アキュムレータ
、ＡＬＵ・・・演算部、ＤＢ２・・・第２データスクラ
ンブラ、ＤＢ３・・・第３データスクランブラ、ＰＣ・
・・プログラムカウンタ、ＣＭ・・・制御記憶、ＩＤＥ
Ｃ・・・マイクロインストラクションデコーダ回路、Ｐ
ａｉ・・・アドレスデータ入力端子。
Claims (1)
- 【特許請求の範囲】 １、マイクロ命令が格納された制御記憶を持つデータ処
理装置において、その制御記憶から読み出されたマイク
ロ命令を解読するマイクロインストラクションデコーダ
回路を、外部から電気的にプログラム可能なプログラマ
ブル・ロジック・アレイによって構成したことを特徴と
するデータ処理装置。 ２、上記制御記憶が結合される内部データバスには、内
部の機能ブロックからそれに供給されるデータの構成を
変更するデータスクランブラが配置されていることを特
徴とする特許請求の範囲第１項記載のデータ処理装置。 ３、上記データスクランブラは、データメモリのデータ
入出力端子と内部データバスとの間に設けられ、更に、
演算部の入力端子と内部データバスとの間に、上記デー
タスクランブラによって変更されたデータ構成を元に戻
すその他のデータスクランブラが設けられていることを
特徴とする特許請求の範囲第２項記載のデータ処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251651A JPS63106833A (ja) | 1986-10-24 | 1986-10-24 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251651A JPS63106833A (ja) | 1986-10-24 | 1986-10-24 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63106833A true JPS63106833A (ja) | 1988-05-11 |
Family
ID=17225988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251651A Pending JPS63106833A (ja) | 1986-10-24 | 1986-10-24 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63106833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990004825A1 (en) * | 1988-10-26 | 1990-05-03 | Hitachi Maxell Ltd. | Method and apparatus for controlling recording medium and recording medium produced under the control thereof |
-
1986
- 1986-10-24 JP JP61251651A patent/JPS63106833A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990004825A1 (en) * | 1988-10-26 | 1990-05-03 | Hitachi Maxell Ltd. | Method and apparatus for controlling recording medium and recording medium produced under the control thereof |
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