JPS63104375A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS63104375A JPS63104375A JP61250115A JP25011586A JPS63104375A JP S63104375 A JPS63104375 A JP S63104375A JP 61250115 A JP61250115 A JP 61250115A JP 25011586 A JP25011586 A JP 25011586A JP S63104375 A JPS63104375 A JP S63104375A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、さらに詳しくは、
高抵抗素子を負荷として用いるスタティックＲＡ！’Ｉ
の改良構造に係るものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device, and more specifically,
Static RA using a high resistance element as a load! 'I
This relates to an improved structure.
従来例によるこの種の高抵抗素子を負荷とするスタティ
ックＲＡＭの等両回路を第２図に、また、同上メモリセ
ルの要部断面構造を第３図にそれぞれ示しである。FIG. 2 shows a conventional static RAM circuit using a high-resistance element of this type as a load, and FIG. 3 shows a cross-sectional structure of a main part of the same memory cell.
まず、第２図に示す従来例回路において、符号Ｒ１はそ
れぞれに高抵抗素子、Ｍ２はこれらの各高抵抗素子に直
列接続されてインバータを構成するそれぞれにＮチャン
ネル・インバータトランジスタであり、Ｍ３はこれらの
各インバータを一対のビット線に、フリップフコツブ構
成により結合させているそれぞれ伝送用Ｎチャンネルト
ランジスタである。First, in the conventional circuit shown in FIG. 2, R1 is a high-resistance element, M2 is an N-channel inverter transistor connected in series with each of these high-resistance elements to form an inverter, and M3 is an N-channel inverter transistor. Each of these inverters is a transmission N-channel transistor coupled to a pair of bit lines in a flip-flop configuration.
また、第３図に示す従来例構造において、符号１はシリ
コン半導体基板内のＰ型ウェル、２はこのＰ型ウェルに
拡散形成されたＮ型拡散層、３は素子間分離用絶縁膜、
４はゲート絶縁膜、５は多結晶シリコンゲート電極、６
は層間絶縁膜、７は多結晶シリコン配線部、８ａは同配
線部の一部に形成された多結晶シリコン高抵抗部である
。Further, in the conventional structure shown in FIG. 3, reference numeral 1 denotes a P-type well in the silicon semiconductor substrate, 2 denotes an N-type diffusion layer diffused into the P-type well, 3 denotes an insulating film for isolation between elements,
4 is a gate insulating film, 5 is a polycrystalline silicon gate electrode, 6
7 is an interlayer insulating film, 7 is a polycrystalline silicon wiring portion, and 8a is a polycrystalline silicon high resistance portion formed in a part of the wiring portion.
すなわち、従来例における高抵抗素子は、半導体基板上
にＮチャンネル・インバータトランジスタ、および伝送
用Ｎチャンネルトランジスタを形成した。ヒで、酸化絶
縁膜、ついで多結晶シリコン層を堆積し、かつパターニ
ングしたのちに、このパターニングされた多結晶ポリシ
リコン層を、イオン種、および濃度の選択的な打ち分け
により、同一多結晶ポリシリコン層内に配線部と高抵抗
部とを形成するようにしているのである。That is, the high resistance element in the conventional example has an N-channel inverter transistor and a transmission N-channel transistor formed on a semiconductor substrate. After depositing and patterning an oxide insulating film and then a polycrystalline silicon layer, the patterned polycrystalline silicon layer is made of the same polycrystalline silicon layer by selectively bombarding the ion species and concentration. The wiring portion and the high resistance portion are formed within the polysilicon layer.
しかしながら、前記従来例構成での多結晶ポリシリコン
による高抵抗素子の場合には、その抵抗値として、せい
ぜい数十Ｇ（キガ）／のシート抵抗が限界であり、メモ
リセルの高密度、大容量化に伴ない、メモリ数の増加に
併せて高抵抗長が短かくされ、メモリセルのスタンバイ
状態において、メモリセル全体として流れる電流が大き
くなると云う問題点があった。However, in the case of a high-resistance element made of polycrystalline polysilicon in the conventional configuration, its resistance value is limited to a sheet resistance of several tens of G (kiga)/at most, and the high-density and large-capacity memory cells are As the number of memory cells increases, the high-resistance length is shortened as the number of memories increases, resulting in a problem in that the current flowing through the memory cell as a whole increases when the memory cell is in a standby state.
この発明は、従来例装置におけるこのような問題点を改
善するためになされたもので、その目的とするところは
、より一層大きな抵抗値をもつ高抵抗素子を形成させて
、スタンバイ状態時の電流値を低減し得るようにした。This invention was made in order to improve such problems in conventional devices, and its purpose is to form a high resistance element with an even larger resistance value to reduce the current during standby mode. The value can now be reduced.
この種の半導体記憶装置を提供することである。An object of the present invention is to provide a semiconductor memory device of this type.
前記目的を達成するために、この発明に係る半導体記憶
装置は、高抵抗負荷型スタティックメモリにおいて、高
抵抗素子として、選択的に酸化させたアルミニウム（ア
ルミナ）を用いたものである。In order to achieve the above object, a semiconductor memory device according to the present invention uses selectively oxidized aluminum (alumina) as a high resistance element in a high resistance load type static memory.
従って、この発明においては、高抵抗負荷としての高抵
抗部に、選択的に酸化させたアルミニウム（アルミナ）
を用いた−めに、より一層大きな抵抗値を得ることがで
き、これによってメモリセルでのスタンバイ状態時の電
流値を低減し得るのである。Therefore, in this invention, selectively oxidized aluminum (alumina) is used as a high resistance part as a high resistance load.
By using , it is possible to obtain an even larger resistance value, thereby reducing the current value in the memory cell during standby state.
以下、この発明に係る半導体記憶装置の一実施例につき
、第１図を参照して詳細に説明する。Hereinafter, one embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to FIG.
第１図はこの実施例を適用したスタティックメモリセル
の要部構造を示す断面図であり、この第１図実施例にお
いて、前記第３図従来例と同一符号は同一または相当部
分を示している。FIG. 1 is a sectional view showing the main structure of a static memory cell to which this embodiment is applied. In the embodiment of FIG. 1, the same reference numerals as in the conventional example of FIG. 3 indicate the same or corresponding parts. .
この実施例の場合には、前記従来例での構造において、
高抵抗素子としての多結晶シリコン配線部７の一部に形
成される高抵抗部８ａに代えて、その高抵抗部８ａに対
応する部分に絶縁層８ａを介した状態で、選択的に酸化
させたアルミニウム（アルミナ）による高抵抗部８を、
前記多結晶シリコン配線部７に接続形成させたものであ
る。In the case of this embodiment, in the structure of the conventional example,
Instead of the high resistance part 8a formed in a part of the polycrystalline silicon wiring part 7 as a high resistance element, selective oxidation is performed on the part corresponding to the high resistance part 8a with an insulating layer 8a interposed therebetween. The high resistance part 8 made of aluminum (alumina) is
It is connected to the polycrystalline silicon wiring section 7.
しかして、前記高抵抗部８は、コンタクト穴を開孔させ
た絶縁層６ａ上に、一旦、アルミニウム層を形成したの
ち、同層を所定形状通りに選択的にパターニングした土
で、酸素雰囲気中で熱処理することによって容易に形成
し得るのである。たＣし、この実施例の場合には、前回
従来例構造での多結晶シリコンによる高抵抗部８ａとは
異なって、配線部７と高抵抗部８とを一層内に共存させ
得ないために、これらの各部を併存させるようにしてい
る。The high-resistance portion 8 is made of soil obtained by first forming an aluminum layer on the insulating layer 6a in which contact holes are formed, and then selectively patterning the same layer into a predetermined shape in an oxygen atmosphere. It can be easily formed by heat treatment. However, in the case of this embodiment, unlike the high resistance part 8a made of polycrystalline silicon in the previous conventional structure, the wiring part 7 and the high resistance part 8 cannot coexist in one layer. , these parts are made to coexist.
従って、前記構成からなるこの実施例での高抵抗素子と
しての１選択的に酸化させたアルミニウム（アルミナ）
による高抵抗部８では、前記従来例での多結晶シリコン
による高抵抗部８ａに比較して、より一層大きな抵抗値
を得ることができ、これによってメモリセルでのスタン
バイ状態時に流れる電流を低減し得るのである。Therefore, selectively oxidized aluminum (alumina) is used as a high resistance element in this embodiment having the above structure.
The high resistance part 8 made of polycrystalline silicon can obtain a much larger resistance value than the high resistance part 8a made of polycrystalline silicon in the conventional example, thereby reducing the current flowing in the memory cell during the standby state. You get it.
なお、前記実施例構成においては、高抵抗負荷型スタテ
ィックメモリでの高抵抗素子に、選択的に酸化させたア
ルミニウム（アルミナ）を用いているが、周辺回路内の
高抵抗素子９例えば、リダンダンシー切換え回路内の電
位固定用の高抵抗部に用いてもよい。In the configuration of the above embodiment, selectively oxidized aluminum (alumina) is used as the high resistance element in the high resistance load type static memory, but the high resistance element 9 in the peripheral circuit, for example, redundancy switching It may also be used in a high resistance part for potential fixation in a circuit.
以上詳述したように、この発明によれば、高抵抗負荷型
スタティックメモリにおける高抵抗素子として、選択的
に酸化させたアルミニウム（アルミナ）による高抵抗部
を用いているために、従来の多結晶シリコンによる高抵
抗部に比較して、メモリセルにおけるスタンバイ状態で
の電流特性を効果的に改善できると共に、構造自体も比
較的簡単で容易に実施し得るなどの優れた特長を有する
ものである。As detailed above, according to the present invention, a high resistance part made of selectively oxidized aluminum (alumina) is used as a high resistance element in a high resistance load type static memory. Compared to a high-resistance portion made of silicon, it has excellent features such as being able to effectively improve the current characteristics in a memory cell in a standby state, and having a relatively simple structure and easy implementation.
第１図はこの発明に係る半導体記憶装置の一実施例によ
るスタティックメモリセルの要部構造を示す断面図であ
り、また第２図、および第３図は従来例による同上装置
の等価回路図、および断創図である。
ｌ・・・・Ｐ型ウェル、２・・・・Ｎ型拡散層、３・・
・・素子間分離絶縁膜、４・・・・ゲート絶縁膜、５・
・・・多結晶シリコンゲート電極、６および６ａ・・・
・絶縁膜、７・・・・多結晶シリコン配線部、８・・・
・選択的に酸化させたアルミニウム（アルミナ）による
高抵抗部。
代理人 大 岩 増 雄
昭和 年 月 日
特許庁長官殿 σ゛
１、事件の表示 特願昭／；ｌ−２５ｏｌｌｓ９３
、補正をする者
事件との関係 特許出願人
住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉
４、代理人
住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内
氏名 （７３７５）弁理士大岩増雄１
（連絡先０３（２１３）３４２１持許部） 己 −７
″５、補正の対象
明細書の発明の詳細な説明の欄
６、抽臣の内容
明細書３頁９行の「数十Ｇ（キガ）／」を「数十Ｇ（ギ
ガ）Ω」と補正する。
以 上−FIG. 1 is a sectional view showing the structure of a main part of a static memory cell according to an embodiment of the semiconductor memory device according to the present invention, and FIGS. 2 and 3 are equivalent circuit diagrams of the same device according to the conventional example, and a cut diagram. l...P-type well, 2...N-type diffusion layer, 3...
・・Element isolation insulating film, 4・・・Gate insulating film, 5・
...Polycrystalline silicon gate electrodes, 6 and 6a...
・Insulating film, 7... Polycrystalline silicon wiring part, 8...
・High resistance part made of selectively oxidized aluminum (alumina). Agent Masu Oiwa Showa Year Month Date Commissioner of the Japan Patent Office σ゛1、Indication of case Patent application show／；l-25ols93
, Relationship to the case of the person making the amendment Patent Applicant Address 2-2-3 Marunouchi, Chiyoda-ku, Tokyo Name (601) Mitsubishi Electric Corporation Representative Moriya Shiki 4, Agent Address Marunouchi, Chiyoda-ku, Tokyo 2-2-3 Mitsubishi Electric Corporation Name (7375) Patent Attorney Masuo Oiwa 1 (Contact information 03 (213) 3421 Licensing Department) Self -7
``5. Column 6 of the detailed description of the invention in the specification subject to amendment, amended "several tens of G (kiga)/" to "several tens of giga (ohms) Ω" on page 3, line 9 of the detailed description of the subject matter. do. That’s all.
Claims (1)
ンジスタおよび高抵抗素子の直列接続による一組のイン
バータを、フリップフロップ構成に接続したメモリセル
からなるスタティック型の半導体記憶装置において、前
記高抵抗素子として、選択的に酸化されたアルミニウム
（アルミナ）を用いたことを特徴とする半導体記憶装置
。In a static semiconductor memory device comprising a memory cell in which a set of inverters each having an N-channel transistor and a high-resistance element connected in series are connected in a flip-flop configuration in a P-type well of an N-type semiconductor substrate, the high-resistance element A semiconductor memory device characterized by using selectively oxidized aluminum (alumina).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250115A JPS63104375A (en) | 1986-10-20 | 1986-10-20 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250115A JPS63104375A (en) | 1986-10-20 | 1986-10-20 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104375A true JPS63104375A (en) | 1988-05-09 |
Family
ID=17203051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250115A Pending JPS63104375A (en) | 1986-10-20 | 1986-10-20 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104375A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453961A2 (en) * | 1990-04-20 | 1991-10-30 | Kabushiki Kaisha Toshiba | SRAM using E/R memory cells that help decrease the software error rate |
| KR20040053443A (en) * | 2002-12-14 | 2004-06-24 | 주식회사 하이닉스반도체 | Method for manufacturing static random access memory device |
| KR100476395B1 (en) * | 1998-12-24 | 2006-04-21 | 주식회사 하이닉스반도체 | Load resistance of SRAM and forming connection wiring |
-
1986
- 1986-10-20 JP JP61250115A patent/JPS63104375A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0453961A2 (en) * | 1990-04-20 | 1991-10-30 | Kabushiki Kaisha Toshiba | SRAM using E/R memory cells that help decrease the software error rate |
| KR100476395B1 (en) * | 1998-12-24 | 2006-04-21 | 주식회사 하이닉스반도체 | Load resistance of SRAM and forming connection wiring |
| KR20040053443A (en) * | 2002-12-14 | 2004-06-24 | 주식회사 하이닉스반도체 | Method for manufacturing static random access memory device |
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