KR20040053443A - Method for manufacturing static random access memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing an SRAM(Static Random Access Memory) device is provided to considerably reduce the soft error due to α grains by increasing capacitance using an Al2O3 layer as a dielectric layer. CONSTITUTION: A gate(120) is formed on a semiconductor substrate(100). The first interlayer dielectric(130) with the first contact(140) is formed on the resultant structure. The second interlayer dielectric is formed on the first interlayer dielectric. A hole is formed in the second interlayer dielectric for exposing the first contact. The first electrode(160) is formed in the hole. A high dielectric layer(170) is formed on the resultant structure. The second contact is formed in the high dielectric layer. The second electrode(190a) is formed on the resultant structure. An Al2O3 layer is used as the high dielectric layer.

Description

에스램 소자의 제조 방법{METHOD FOR MANUFACTURING STATIC RANDOM ACCESS MEMORY DEVICE}Method for manufacturing SRAM device {METHOD FOR MANUFACTURING STATIC RANDOM ACCESS MEMORY DEVICE}

본 발명은 에스램 소자의 제조 방법에 관한 것으로, 보다 상세하게는 α입자에 의한 소프트 에러율(Soft Error Rate)을 감소시킬 수 있는 에스램 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing an SRAM device, and more particularly, to a method for manufacturing an SRAM device capable of reducing a soft error rate caused by α particles.

소프트 에러(Soft Error)란 소자의 특정 부분이 종국적으로 고장나는 하드 에러(Hard Error)와는 달리 칩(Chip) 중에서 무작위로 발생해서 쉽게 수정이 가능한 오작동을 말한다. 1978년에 메이(May)에 의해 패키지(Package) 중에 불순물로서 함유되는 방사성 원소에서 방출되는 α입자가 전하 결합 소자(CCD)나 디램(DRAM)의 소프트 에러의 원인이라는 것이 규명된 이래 α입자에 의한 소프트 에러는 디램에서 가장 중대한 문제로서 그 현상의 해명과 대책에 많은 노력이 있어왔다.Soft error is a malfunction that can be easily corrected by random occurrence in a chip, unlike a hard error in which a specific part of a device eventually fails. Since in May 1978, it was discovered by May that α particles released from radioactive elements contained as impurities in packages are the cause of soft errors in charge-coupled devices (CCDs) or DRAMs. Soft error is the most serious problem in DRAM, and much effort has been put into the explanation and countermeasure of the phenomenon.

소프트 에러의 원인인 α입자는 헬륨(He)의 원자핵으로서 자연계에 미량 존재하는 우라늄(U)이나 토륨(Th)이 붕괴될 때 발생한다. 우라늄이나 토륨은 칩을 탑재하는 패키지나 칩 제작에 사용되는 알루미늄 배선이나 실리사이드 전극 등에도 극히 미량으로 함유되어 있으므로 α입자에 의한 소프트 에러가 유발되는 것이다.The α particle, which is the cause of the soft error, occurs when the uranium (U) or thorium (Th), which is a small amount of helium (He), is present in nature. Uranium and thorium are contained in extremely small amounts in packages containing chips, aluminum wirings and silicide electrodes used in chip fabrication, and soft errors caused by α particles are caused.

한편, 종래 기술에 따른 에스램 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.On the other hand, there is a problem in the manufacturing method of the SRAM device according to the prior art as follows.

종래 α입자에 의한 소프트 에러는 주로 디램 소자에서 문제시되었지만, 최근 소자의 집적도가 증가함에 따라 디램 뿐만 아니라 에스램(SRAM)에서도 α입자에 의한 소프트 에러가 문제시되기 시작하였다. 더욱이, 초고밀 집적 회로의 집적도가 증가됨과 동시에 신호 전하량이 감소되므로 α입자에 의해 발생되는 잡음 전하의 영향은 더욱 심각해지고 있는 실정이다.In the past, soft errors caused by α particles have been mainly a problem in DRAM devices. However, as the degree of integration of devices has increased, soft errors caused by α particles have started to be a problem not only in DRAM but also in SRAM. Moreover, since the signal charge amount decreases at the same time as the degree of integration of the ultra-dense integrated circuit increases, the influence of the noise charge generated by the? Particles becomes more serious.

종래 에스램 소자를 제조하는데 있어서, 방사선 원소에서 방사되는 α입자가 실리콘 기판에 침투하여 전자-정공쌍(Electron Hole Pair)을 발생시킨다. 이중에서정공(Hole)은 P형 웰(Well)내에서 재결합(Recombination)에 의해서 소멸되고, 전자(Electron)는 확산에 의해 셀 노드(Cell Node)에 도달하게 된다. 셀 노드에 도달한 전자에 의해 셀 노드 차아지(Cell Node Charge) 분포는 변동되고, 노드 전압(Node Voltage)의 변동으로 소프트 에러(Soft Error)가 유발되는 것이다.In manufacturing a conventional SRAM device, α particles emitted from a radiation element penetrate the silicon substrate to generate an electron-hole pair. In the double hole (Hole) is destroyed by recombination (Recombination) in the P-type (Well), the electron (Electron) to reach the cell node (Cell Node) by diffusion. The distribution of the cell node charge is changed by the electrons reaching the cell node, and a soft error is caused by the change of the node voltage.

이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 유전율이 높은 물질을 이용하여 소프트 에러를 감소시킬 수 있는 에스램 소자의 제조방법을 제공함에 있다.Accordingly, the present invention has been made to solve the above-described problems in the prior art, an object of the present invention to provide a method for manufacturing an SRAM device that can reduce the soft error using a material having a high dielectric constant.

도 1 내지 도 5는 본 발명에 따른 에스램 소자의 제조방법을 설명하기 위한 공정별 단면도.1 to 5 are cross-sectional views for each process for explaining a method of manufacturing an SRAM device according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100; 반도체 기판 110; 소자분리막100; A semiconductor substrate 110; Device Separator

120; 게이트 130; 제1층간절연막120; Gate 130; First interlayer insulating film

140; 제1콘택 150; 제2층간절연막140; First contact 150; Second interlayer insulating film

155; 홀 160; 제1전극155; Hall 160; First electrode

170; 고유전율층 180; 제2콘택170; High dielectric constant layer 180; Second contact

190; 제2도전층 190a; 제2전극190; Second conductive layer 190a; Second electrode

상기 목적을 달성하기 위한 본 발명에 따른 에스램 소자의 제조방법은, 반도체 기판상에 게이트를 형성하는 단계; 상기 기판 전면상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 선택적으로 제거하여 제1콘택을 형성하는 단계; 상기 제1층간절연막상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 선택적으로 제거하여 상기 제1콘택을 개방시키는 홀을 형성하는 단계; 상기 홀을 제1도전체로 매립하여 제1전극을 형성하는 단계; 상기 제2층간절연막 및 제1전극 전면상에 고유전율층을 형성하는 단계; 상기 고유전율층을 선택적으로 제거하여 제2콘택을 형성하는 단계; 상기 고유전율층상에 제2도전층을 형성하는 단계; 상기 제2도전층을 선택적으로 제거하여 제2전극을 형성하는 단계; 및 상기 기판을 세정하는 단계를 포함하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a method of manufacturing an SRAM device includes: forming a gate on a semiconductor substrate; Forming a first interlayer insulating film on the entire surface of the substrate; Selectively removing the first interlayer insulating film to form a first contact; Forming a second interlayer insulating film on the first interlayer insulating film; Selectively removing the second interlayer insulating film to form holes for opening the first contact; Filling the hole with a first conductor to form a first electrode; Forming a high dielectric constant layer on the entire surface of the second interlayer insulating film and the first electrode; Selectively removing the high dielectric constant layer to form a second contact; Forming a second conductive layer on the high dielectric constant layer; Selectively removing the second conductive layer to form a second electrode; And cleaning the substrate.

본 발명에 의하면, 유전율이 높은 Al2O3를 유전막으로 이용함으로써 캐패시턴스를 증가시켜 α입자에 의한 소프트 에러를 감소시킬 수 있게 된다.According to the present invention, by using Al 2 O 3 having a high dielectric constant as the dielectric film, the capacitance can be increased to reduce the soft error caused by the? Particles.

이하, 본 발명에 따른 에스램 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing an SRAM device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 5는 본 발명에 따른 에스램 소자의 제조방법을 설명하기 위한 공정별 단면도이다.1 to 5 are cross-sectional views for each process for explaining a method of manufacturing an SRAM device according to the present invention.

본 발명에 따른 에스램 소자의 제조방법은, 도 1에 도시된 바와 같이, 소자분리막(110)이 형성된 반도체 기판(100)상에 게이트(120)를 형성하고, 상기 기판(100) 전면상에 산화막 등의 절연체를 증착하여 제1층간절연막(130)을 형성한다. 그런다음, 상기 제1층간절연막(130)을 선택적으로 제거하여 제1콘택(140)을 형성한다. 이때, 상기 제1콘택(140)은 메탈(Metal)을 매립하여 형성하도록 한다.In the method of manufacturing the SRAM device according to the present invention, as shown in FIG. 1, the gate 120 is formed on the semiconductor substrate 100 on which the device isolation layer 110 is formed, and on the entire surface of the substrate 100. An insulator such as an oxide film is deposited to form the first interlayer insulating film 130. Thereafter, the first interlayer insulating layer 130 is selectively removed to form a first contact 140. In this case, the first contact 140 is formed by burying a metal (Metal).

그런다음, 상기 제1층간절연막(130) 상에 제2층간절연막(150)을 형성한 다음, 상기 제2층간절연막(150)을 선택적으로 제거하여 상기 제1콘택(140)을 개방시키는 홀(155)을 형성한다.Thereafter, a second interlayer insulating film 150 is formed on the first interlayer insulating film 130, and then the hole for opening the first contact 140 is selectively removed by selectively removing the second interlayer insulating film 150. 155).

이어서, 상기 홀(155)을, 예를 들어, 텅스텐(W)의 증착과 화학기계적연마 공정으로 매립하여 제1전극(160)을 형성한다. 상기 제1전극(160)은 캐패시터의 하부전극으로 사용된다.Subsequently, the hole 155 is buried in, for example, tungsten (W) deposition and chemical mechanical polishing to form the first electrode 160. The first electrode 160 is used as a lower electrode of the capacitor.

그다음, 도 2에 도시된 바와 같이, 상기 제2층간절연막(150) 및 제1전극(160) 전면상에 유전율이 높은 고유전율층(170)을 형성한다. 상기 고유전율층(170)은 캐패시터의 유전막으로 사용되는데 유전율이 5~10 정도인 Al2O3로써 형성하는 것이 바람직하다 할 것이다..Next, as shown in FIG. 2, a high dielectric constant layer 170 having a high dielectric constant is formed on the entire surface of the second interlayer insulating film 150 and the first electrode 160. The high dielectric constant layer 170 is used as a dielectric film of a capacitor, and it may be preferable to form Al 2 O 3 having a dielectric constant of about 5 to 10.

에스램의 소프트 에러율 특성은 에스램의 특성을 결정짓는데 중요한 변수로 작용하는데, 에스램의 소프트 에러율 특성은 셀 내에서 전하를 충전하는 능력에 의존한다. 따라서, 유전율이 높은 물질로 캐패시터의 유전막으로서 이용하면 캐패시턴스가 증가하게 되고, 이에 따라 α입자에 의한 소프트 에러가 감소하게 되는 것이다.The soft error rate characteristic of the SRAMs is an important variable in determining the characteristics of the SRAMs. The soft error rate characteristics of the SRAMs depend on the ability to charge an electric charge in the cell. Therefore, when the material having a high dielectric constant is used as the dielectric film of the capacitor, the capacitance is increased, thereby reducing the soft error caused by the? Particles.

이어서, 도 3에 도시된 바와 같이, 상기 고유전율층(170)을 선택적으로 제거하여 캐패시터의 하부전극을 사용될 상기 제1도전층(160)과 후속 공정으로 형성될 캐패시터 상부전극을 연결시키기 위한 제2콘택(180)을 형성한다.Subsequently, as illustrated in FIG. 3, the high dielectric constant layer 170 may be selectively removed to connect the first conductive layer 160 to use the lower electrode of the capacitor and the upper capacitor electrode to be formed in a subsequent process. Two contacts 180 are formed.

다음으로, 도 4에 도시된 바와 같이, 상기 고유전율층(170)상에 제2도전층(190)을 형성한다. 상기 제2도전층(190)으로는 상기 고유전율층(170)인 A2lO3와의 결합력(Adhesion)이 우수한 루테늄(Ru)을 스퍼터링(Sputtering)이나 화학기상증착법(CVD)으로 약 200~1,000Å 두께로 형성한다.Next, as shown in FIG. 4, a second conductive layer 190 is formed on the high dielectric constant layer 170. The second conductive layer 190 is about 200 to 1,000 by sputtering or chemical vapor deposition (CVD) of ruthenium (Ru) having excellent adhesion to A 2 lO 3 , which is the high dielectric constant layer 170. 로 To form a thickness.

이어서, 도 5에 도시된 바와 같이, 상기 제2도전층(190)을 선택적으로 식각하여 캐패시터의 상부전극으로 사용될 제2전극(190a)을 형성한다. 상기 제2전극(190a)을 형성하기 위한 식각은 CxFy/O2/Ar 가스를 이용하는데, 상기 상기 X는 1~4이고 상기 Y는 4~8이다.Subsequently, as shown in FIG. 5, the second conductive layer 190 is selectively etched to form a second electrode 190a to be used as an upper electrode of the capacitor. The etching for forming the second electrode 190a uses C x F y / O 2 / Ar gas, wherein X is 1 to 4 and Y is 4 to 8.

다음으로, 식각 공정후 소정의 솔벤트를 이용하여 세정 공정을 실시한다.Next, after the etching process, the cleaning process is performed using a predetermined solvent.

이후, 주지된 공정으로 에스램 소자를 완성한다.Thereafter, the SRAM element is completed by a known process.

본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.Various embodiments can be easily implemented as well as self-explanatory to those skilled in the art without departing from the principles and spirit of the present invention. Accordingly, the claims appended hereto are not limited to those already described above, and the following claims are intended to cover all of the novel and patented matters inherent in the invention, and are also common in the art to which the invention pertains. Includes all features that are processed evenly by the knowledgeable.

이상에서 설명한 바와 같이, 본 발명에 따른 에스램 소자의 제조방법에 의하면, 유전율이 높은 Al2O3를 유전막으로 이용함으로써 캐패시턴스를 증가시켜 α입자에 의한 소프트 에러를 획기적으로 감소시킬 수 있는 효과가 있다.As described above, according to the method of manufacturing the SRAM device according to the present invention, by using Al 2 O 3 having a high dielectric constant as the dielectric film, it is possible to increase the capacitance and significantly reduce the soft error caused by the α particles. have.

Claims (8)

반도체 기판상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate; 상기 기판 전면상에 제1층간절연막을 형성하는 단계;Forming a first interlayer insulating film on the entire surface of the substrate; 상기 제1층간절연막을 선택적으로 제거하여 제1콘택을 형성하는 단계;Selectively removing the first interlayer insulating film to form a first contact; 상기 제1층간절연막상에 제2층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the first interlayer insulating film; 상기 제2층간절연막을 선택적으로 제거하여 상기 제1콘택을 개방시키는 홀을 형성하는 단계;Selectively removing the second interlayer insulating film to form holes for opening the first contact; 상기 홀을 제1도전체로 매립하여 제1전극을 형성하는 단계;Filling the hole with a first conductor to form a first electrode; 상기 제2층간절연막 및 제1전극 전면상에 고유전율층을 형성하는 단계;Forming a high dielectric constant layer on the entire surface of the second interlayer insulating film and the first electrode; 상기 고유전율층을 선택적으로 제거하여 제2콘택을 형성하는 단계;Selectively removing the high dielectric constant layer to form a second contact; 상기 고유전율층상에 제2도전층을 형성하는 단계;Forming a second conductive layer on the high dielectric constant layer; 상기 제2도전층을 선택적으로 제거하여 제2전극을 형성하는 단계; 및Selectively removing the second conductive layer to form a second electrode; And 상기 기판을 세정하는 단계를 포함하는 것을 특징으로 하는 에스램 소자의 제조방법.And cleaning the substrate. 제1항에 있어서,The method of claim 1, 상기 제1전극은 텅스텐으로 형성하는 것을 특징으로 하는 에스램 소자의 제조방법.And the first electrode is made of tungsten. 제1항에 있어서,The method of claim 1, 상기 고유전율층은 Al2O3로 형성하는 것을 특징으로 하는 에스램 소자의 제조방법.The high dielectric constant layer is Al 2 O 3 manufacturing method of the SRAM device, characterized in that formed. 제1항에 있어서,The method of claim 1, 상기 제2도전층은 루테늄(Ru)으로 형성하는 것을 특징으로 하는 에스램 소자의 제조방법.The second conductive layer is a method of manufacturing an SRAM device, characterized in that formed of ruthenium (Ru). 제4항에 있어서,The method of claim 4, wherein 상기 루테늄은 200~1,000Å 두께로 증착되는 것을 특징으로 하는 에스램 소자의 제조방법.The ruthenium is a method of manufacturing an SRAM device, characterized in that deposited to 200 ~ 1,000Å thickness. 제4항에 있어서,The method of claim 4, wherein 상기 루테늄은 스퍼터링과 화학기상증착법중에서 어느 하나의 방법을 이용하여 형성되는 것을 특징으로 하는 에스램 소자의 제조방법.The ruthenium is a method of manufacturing an SRAM device, characterized in that formed using any one of sputtering and chemical vapor deposition method. 제1항에 있어서,The method of claim 1, 상기 제2도전층을 선택적으로 제거하여 제2전극을 형성하는 단계는, CxFy/O2/Ar 가스를 이용하는 것을 특징으로 하는 에스램 소자의 제조방법.The step of forming the second electrode by selectively removing the second conductive layer, the manufacturing method of the SRAM device, characterized in that using the C x F y / O 2 / Ar gas. 제7항에 있어서,The method of claim 7, wherein 상기 X는 1~4이고, 상기 Y는 4~8인 것을 특징으로 하는 에스램 소자의 제조방법.X is 1 to 4, and Y is 4 to 8 manufacturing method of the SRAM device.
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