KR100244403B1 - Sram and manufacturing method thereof - Google Patents
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Abstract
[청구범위에 기재된 발명이 속한 분야][Field of Invention recited in Claims]
반도체 소자 제조.Semiconductor device manufacturing.
[발명이 해결하려고 하는 기술적 과제][Technical Challenges to Invent]
SRAM셀의 노드 커패시턴스를 증대시키기 위함.To increase the node capacitance of SRAM cells.
[발명의 해결방법의 요지][Summary of the solution of the invention]
풀다운 트랜지스터의 게이트 상부를 노출시키는 콘택홀 측벽에 상기 게이트와 접하는 도전체 스페이서를 형성하고, 상기 콘택홀 바닥 및 측벽에 고유전막을 형성한다음, Vss 라인을 형성하여 상기 게이트와 Vss 라인 사이에 두께가 얇은 고유전막이 위치하도록 하고, 상기 Vss 라인 측벽에 도전체 스페이서를 형성함으로써 노드 커패시턴스를 증대시킴.Conductor spacers are formed on the sidewalls of the contact holes exposing the gate of the pull-down transistor, and a high dielectric film is formed on the bottom and the sidewalls of the contact holes. And the node capacitance is increased by forming a thin high dielectric film and forming a conductor spacer on the sidewall of the Vss line.
[발명의 중요한 용도][Important Uses of the Invention]
반도체 메모리 소자의 제조에 이용됨.Used in the manufacture of semiconductor memory devices.
Description
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 SRAM셀의 노드커패시턴스를 증가시키기 위한 구조 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly, to a structure for increasing node capacitance of an SRAM cell and a method for manufacturing the same.
제1도는 플립플롭 형태로 구성되는 SRAM셀의 등가회로도로서, 노드(N1,N2)는 "하이(high)" 또는 "로우(low)"중의 어느 한 상태에 있게 되며, "하이(H)"상태일 때 전하를 저장하게 된다. 이 저장용량을 노드커패시턴스(Cnode=CJ+COX1+COX2)라 하는데, 소자의 고집적화에 따라 이 노드커패시턴스가 감소하게 되어 SER(soft error rate) 특성이 저하되고 소자의 신뢰성을 떨어뜨리는 문제를 발생시킨다.1 is an equivalent circuit diagram of an SRAM cell configured in a flip-flop form, in which nodes N1 and N2 are in a state of either "high" or "low", and "high". When in a state, it stores charge. This storage capacity is referred to as node capacitance (C node = C J + C OX1 + C OX2 ), and the high integration of the device reduces this node capacitance, which degrades the soft error rate (SER) characteristics and reduces the reliability of the device. Cause problems.
제2a도는 종래의 SRAM셀의 레이아웃을 도시한 것이고, 제2b도 및 제2c도는 제2a도의 A-A' 및 B-B'선에 대응하는 단면구조도이다.FIG. 2A shows a layout of a conventional SRAM cell, and FIGS. 2B and 2C are cross-sectional structural views corresponding to the lines A-A 'and B-B' of FIG. 2A.
제2b도 및 제2c도를 참조하여 상기한 종래의 SRAM셀의 제조방법을 간략하게 설명한다. 먼저, 반도체기판(100) 상의 소정영역에 풀다운 트랜지스터(Q1,Q2)의 게이트(21)를 형성하고, 기판 전면에 평탄화 및 절연을 위한 제1절연막(23)을 형성한 후, 이를 선택적으로 식각하여 Vss콘택(Vss CT)(26)을 노출시키는 콘택홀을 형성하고, 그 전면에 도전층을 형성한 후 패터닝하여 Vss라인(27)을 형성한다. 이어서 반도체 기판(100) 전면에 제2절연막(29)을 형성한 후, 상기 제1절연막(23) 및 제2절연막(29)을 선택적으로 식각하여 노드(N1,N2)영역인 n+영역을 노출시키는 콘택홀을 형성한 다음, 도전층을 증착하고 패터닝하여 상기 노드콘택(30)을 형성한다.Referring to Figs. 2b and 2c, the above-described method for manufacturing a conventional SRAM cell will be briefly described. First, the gate 21 of the pull-down transistors Q1 and Q2 is formed in a predetermined region on the semiconductor substrate 100, and the first insulating layer 23 for planarization and insulation is formed on the entire surface of the substrate, and then selectively etched. As a result, a contact hole exposing the Vss contact (Vss CT) 26 is formed, a conductive layer is formed on the entire surface thereof, and then patterned to form a Vss line 27. Subsequently, after the second insulating layer 29 is formed on the entire surface of the semiconductor substrate 100, the first insulating layer 23 and the second insulating layer 29 are selectively etched to expose n + regions, which are nodes N1 and N2. After forming the contact hole, the conductive layer is deposited and patterned to form the node contact 30.
상기 종래기술에 의한 SRAM셀 구조는 메모리소자가 고집적화될 경우 그에 필요한 충분한 노드커패시턴스를 확보하기 어려운 문제가 있다.The conventional SRAM cell structure has a problem that it is difficult to secure sufficient node capacitance when the memory device is highly integrated.
본 발명은 노드 커패시턴스를 보다 증가시킬 수 있는 SRAM 및 이의 제조방법을 제공하는데 목적이 있다.It is an object of the present invention to provide an SRAM and a method of manufacturing the same that can further increase node capacitance.
상기 목적을 달성하기 위한 본 발명은, 풀다운 트랜지스터 형성이 완료된 반도체 기판을 덮는 중간절연막; 상기 층간절연막을 통하여 상기 풀다운 트랜지스터의 게이트를 노출시키는 콘택홀; 상기 콘택홀 측벽에 형성되며 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서; 상기 제1도전체 스페이서 및 상기 콘택홀 바닥을 덮는 고유전막; 및 상기 콘택홀 바닥의 상기 유전막을 사이에 두고 상기 풀다운 트랜지스터의 게이트와 중첩되며 상기 반도체 기판과 연결되는 접지라인을 포함하는 에스램을 제공한다.The present invention for achieving the above object is an intermediate insulating film covering a semiconductor substrate on which pull-down transistor formation is completed; A contact hole exposing a gate of the pull-down transistor through the interlayer insulating film; A first conductive spacer formed on a sidewall of the contact hole and having a bottom thereof in contact with a gate of the pull-down transistor; A high dielectric layer covering the first conductive spacer and the contact hole bottom; And a ground line overlapping the gate of the pull-down transistor with the dielectric layer on the bottom of the contact hole interposed therebetween and connected to the semiconductor substrate.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 풀다운 트랜지스터를 형성하는 제1단계; 상기 제1단계가 완료된 상기 반도체 기판 전면을 덮는 절연막을 형성하는 제2단계; 상기 절연막을 선택적으로 식각하여 상기 풀다운 트랜지스터의 게이트 표면을 노출시키는 제1콘택홀을 형성하는 제3단계; 상기 제1콘택홀의 측벽에 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서를 형성하는 제4단계; 상기 제4단계가 완료된 전체 구조 상에 유전막을 형성하는 제5단계; 상기 유전막 및 상기 제1절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 제2콘택홀을 형성하는 제6단계; 상기 제1콘택홀을 통하여 상기 반도체 기판과 접하며 상기 제1콘택홀 바닥의 상기 유전막을 사이에 두고 상기 풀다운 트랜지스터의 게이트와 중첩되는 접지라인을 형성하는 제7단계; 및 상기 접지라인 측벽에 제2도전체 스페이서를 형성하는 제8단계를 포함하는 에스램 제조 방법을 제공한다.In addition, the present invention for achieving the above object is a first step of forming a pull-down transistor on a semiconductor substrate; A second step of forming an insulating film covering an entire surface of the semiconductor substrate on which the first step is completed; Selectively etching the insulating layer to form a first contact hole exposing a gate surface of the pull-down transistor; Forming a first conductive spacer on a sidewall of the first contact hole, the bottom of which is in contact with the gate of the pull-down transistor; A fifth step of forming a dielectric film on the entire structure in which the fourth step is completed; Selectively etching the dielectric layer and the first insulating layer to form a second contact hole exposing the semiconductor substrate; Forming a ground line in contact with the semiconductor substrate through the first contact hole and overlapping the gate of the pull-down transistor with the dielectric layer on the bottom of the first contact hole interposed therebetween; And an eighth step of forming a second conductive spacer on the sidewall of the ground line.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 풀다운 트랜지스터의 게이트를 형성하는 제1단계; 상기 풀다운 트랜지스터의 게이트 측면에 절연막 스페이서를 형성하는 제2단계; 상기 제2단계가 완료된 전체 구조 상에 절연막을 형성하는 제3단계; 상기 절연막 및 상기 절연막 스페이서의 일부를 전면식각하여 상기 풀다운 트랜지스터의 게이트 일부를 노출시키는 제4단계; 상기 게이트 및 상기 절연막 상에 유전막을 형성하는 제5단계; 상기 유전막 및 상기 절연막을 선택적으로 식각하여 상기 반도체 기판의 소정부분을 노출시키는 콘택홀을 형성하는 제6단계; 및 상기 콘택홀을 통하여 상기 반도체 기판과 접속되며, 상기 유전막을 사이에 두고 상기 게이트와 중첩되는 접지라인을 형성하는 제7단계를 포함하는 에스램 제조방법을 제공한다.In addition, the present invention for achieving the above object is a first step of forming a gate of the pull-down transistor on a semiconductor substrate; Forming an insulating film spacer on a gate side of the pull-down transistor; A third step of forming an insulating film on the entire structure of which the second step is completed; Exposing a portion of the gate of the pull-down transistor by etching the entire surface of the insulating layer and the insulating layer spacer; Forming a dielectric film on the gate and the insulating film; Selectively etching the dielectric film and the insulating film to form a contact hole exposing a predetermined portion of the semiconductor substrate; And forming a ground line connected to the semiconductor substrate through the contact hole and overlapping the gate with the dielectric layer therebetween.
제1도는 일반적인 SRAM셀의 등가회로도.1 is an equivalent circuit diagram of a typical SRAM cell.
제2a도는 종래 SRAM셀의 레이아웃.2a is a layout of a conventional SRAM cell.
제2b도 및 제2c도는 제2a도의 A-A' 및 B-B'선에 따른 단면 구조도.2b and 2c are cross-sectional structural views taken along lines A-A 'and B-B' of FIG. 2a.
제3a도 및 제3b도는 본 발명의 제1실시예에 따른 SRAM셀의 단면구조도.3A and 3B are cross-sectional structure diagrams of an SRAM cell according to a first embodiment of the present invention.
제4a도 내지 제4c도는 본 발명의 제1실시예에 따른 SRAM셀 구조의 제조 공정 단면도.4A to 4C are sectional views of the manufacturing process of the SRAM cell structure according to the first embodiment of the present invention.
제5a도 내지 제5c도는 본 발명의 제2실시예에 따른 SRAM셀 구조의 제조 공정 단면도.5A to 5C are sectional views of the manufacturing process of the SRAM cell structure according to the second embodiment of the present invention.
제6도는 본 발명의 제3실시예에 따른 SRAM셀 구조의 제조 공정 단면도.6 is a cross-sectional view of the manufacturing process of the SRAM cell structure according to the third embodiment of the present invention.
제7도는 본 발명의 제4실시예에 따른 SRAM셀 구조의 제조 공정 단면도.7 is a cross-sectional view of the manufacturing process of the SRAM cell structure according to the fourth embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 게이트산화막 21 : 게이트20: gate oxide film 21: gate
22 : 절연막 스페이서 23 : 제1절연막22 insulating film spacer 23 first insulating film
24 : 제1도전체 스페이서 25 : 고유전막24: first conductive spacer 25: high dielectric film
27 : Vss 라인 28 : 제2도전체 스페이서27: Vss Line 28: Second Conductor Spacer
29 : 제2절연막 30 : 노드콘택29: second insulating film 30: node contact
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제3a도 및 제3b도에 본 발명에 의한 SRAM셀의 단면구조를 도시하였다. 제3a도 및 제3b도는 각각 제2b도 및 제2c도와 관계된 것으로서, 제3a도 및 제3b도에서 상기 종래기술의 제2b도 및 제2c도와 동일한 부분은 동일한 참조부호를 붙이고 그 설명은 생략하기로 한다.3A and 3B show the cross-sectional structure of the SRAM cell according to the present invention. 3A and 3B are related to FIGS. 2B and 2C, respectively, and the same parts as those of FIGS. 2B and 2C of the prior art in FIGS. 3A and 3B are denoted by the same reference numerals and the description thereof will be omitted. Shall be.
본 발명에 의한 SRAM셀은 제3b도에 도시된 바와 같이 풀다운 트랜지스터의 게이트(21) 상부를 노출시키는 콘택홀을 형성하고, 그 바닥이 상기 풀다운 트랜지스터의 게이트(21)와 접하는 제1도전체 스페이서(24)를 상기 콘택홀 측벽에 형성하고, 상기 콘택홀 바닥 및 측벽에 고유전막(25)을 형성한 다음, Vss 라인(27)을 형성하여 상기 게이트(21)와 Vss 라인(27) 사이에 두께가 얇은 고유전막(25)이 위치하도록 하고, 제3a도에 도시한 바와 같이 상기 Vss 라인(27) 측벽에 제2도전체 스페이서(28)를 형성함으로써 노드 커패시턴스를 증가시키는데 특징이 있다.The SRAM cell according to the present invention forms a contact hole exposing an upper portion of the gate 21 of the pull-down transistor, as shown in FIG. 3B, and a first conductive spacer whose bottom is in contact with the gate 21 of the pull-down transistor. A 24 is formed on the sidewalls of the contact hole, a high dielectric film 25 is formed on the bottom and the sidewalls of the contact hole, and then a Vss line 27 is formed between the gate 21 and the Vss line 27. The thin film of the high dielectric film 25 is positioned, and as shown in FIG. 3A, the second conductive spacers 28 are formed on the sidewalls of the Vss line 27 to increase the node capacitance.
이와 같이 게이트(21)와 Vss 라인(27) 사이에 고유전막(25)을 얇게 형성함으로써 유전율을 높일 수 있으며, 도전체 스페이서(24,28)를 형성함으로써 커패시터 유효면적을 증가시킬 수 있다. 따라서 커패시턴스(C)가 C=εA/t (ε; 유전막의 유전율, A; 커패시터면적, t; 유전막 두께) 관계에 따라 증가한다.As described above, the dielectric constant may be increased by forming a thin high dielectric film 25 between the gate 21 and the Vss line 27, and the effective area of the capacitor may be increased by forming the conductor spacers 24 and 28. Therefore, the capacitance C increases according to the relationship C = εA / t (ε; dielectric constant of dielectric film, A; capacitor area, t; dielectric film thickness).
이하, 제4a도 내지 제4c도, 제5a도 내지 제5c도 그리고 제6도 및 제7도를 참조하여 본 발명의 제1 내지 제3실시예에 따른 SRAM 구조의 제조 방법을 설명한다. 제4a도 내지 제4c도, 제5a도 내지 제5c도 그리고 제6도 및 제7도는 각각 제3b도 부분과 동일 부분을 나타낸다.Hereinafter, a method of manufacturing an SRAM structure according to the first to third embodiments of the present invention will be described with reference to FIGS. 4A to 4C, 5A to 5C, and 6 and 7. 4A to 4C, 5A to 5C, and 6 and 7 show the same portions as the 3B portions, respectively.
다음에 제4a도 내지 제4c도를 참조하여 본 발명의 제1실시예에 따른 SRAM셀 구조의 제조 방법을 설명한다.Next, a method of manufacturing an SRAM cell structure according to a first embodiment of the present invention will be described with reference to FIGS. 4A to 4C.
먼저, 제4a도와 같이 반도체기판(100) 상에 게이트산화막(20)과 도전층을 형성한 후, 소정의 마스크패턴(도시하지 않음)을 이용한 사진식각공정을 통해 패터닝하여 풀다운 트랜지스터의 게이트(21)를 게이트산화막(20) 상에 형성하고, 게이트 산화막(20) 및 게이트(21) 측벽에 절연막 스페이서(22)를 형성한 다음, 기판 전면에 제1절연막(23)을 형성한다.First, as shown in FIG. 4A, the gate oxide film 20 and the conductive layer are formed on the semiconductor substrate 100, and then patterned through a photolithography process using a predetermined mask pattern (not shown) to form the gate 21 of the pull-down transistor. ) Is formed on the gate oxide film 20, the insulating film spacer 22 is formed on the sidewalls of the gate oxide film 20 and the gate 21, and then the first insulating film 23 is formed on the entire surface of the substrate.
이어서 제4b도와 같이 상기 제1절연막(23)을 상기 게이트 형성용 마스크패턴을 이용한 사진식각공정을 통해 선택적으로 식각하여 상기 게이트(21) 표면을 노출시키는 콘택홀을 형성한다. 이때, 네가티브 포토레지스트를 사용하면 별도의 마스크 패턴을 사용하지 않고 상기 게이트 형성용 마스크패턴으로 제1절연막을 패터닝할 수 있다(상기 게이트 형성시 포지티브 포토레지스트를 사용하는 경우).Subsequently, as illustrated in FIG. 4B, the first insulating layer 23 is selectively etched through a photolithography process using the gate pattern mask pattern to form a contact hole exposing the surface of the gate 21. In this case, when the negative photoresist is used, the first insulating layer may be patterned using the gate pattern mask pattern without using a separate mask pattern (when a positive photoresist is used when forming the gate).
다음에 기판 전면에 도전체로서, 예컨대 폴리실리콘을 증착한 후, 이를 에치백하여 상기 게이트(21) 상부의 콘택홀 측벽에 그 바닥이 상기 풀다운 트랜지스터의 게이트와 접하는 제1도전체 스페이서(24)를 형성한 다음, 전체 구조 상에 고유전막(25)을 얇게 형성한다.Next, polysilicon is deposited on the entire surface of the substrate, for example, and then etched back to form a first conductive spacer 24 having a bottom contact with the gate of the pull-down transistor on the sidewall of the contact hole on the top of the gate 21. After forming a, a high dielectric film 25 is formed thin on the entire structure.
이어서, 제4c도와 같이 고유전막(25) 및 상기 제1절연막(23)을 선택적으로 식각하여 Vss라인 콘택(26)을 형성한 후, 기판 전면에 도전층을 형성하고 이를 패터닝하여 Vss 라인(27)을 형성한다. 이후, 기판 전면에 도전체를 증착하고 이를 에치백하여 제3a도에 도시된 바와 같이 Vss라인 측면에 제2도전체 스페이서(28)를 형성한다. 이후의 공정은 종래기술과 동일하므로 그 설명을 생략한다.Subsequently, as shown in FIG. 4C, the high dielectric film 25 and the first insulating film 23 are selectively etched to form the Vss line contact 26. Then, a conductive layer is formed on the entire surface of the substrate and patterned to form the Vss line 27. ). Thereafter, a conductor is deposited on the entire surface of the substrate and etched back to form a second conductive spacer 28 on the side of the Vss line as shown in FIG. 3A. Since the subsequent steps are the same as in the prior art, the description thereof is omitted.
다음, 제5a도 내지 제5c도를 참조하여 본 발명의 제2실시예에 따른 SRAM 셀 구조의 제조 방법을 설명한다.Next, a method of manufacturing an SRAM cell structure according to a second embodiment of the present invention will be described with reference to FIGS. 5A to 5C.
먼저, 제5a도와 같이 반도체 기판(100)상에 게이트산화막(20)과 게이트(21)를 차례로 형성하고, 그 측면에 절연막 스페이서(22)를 형성한 후, 이온주입에 의해 게이트 양단의 반도체 기판(100)내에 n+소오스 및 드레인을 형성한 다음, 반도체 기판(100) 전면에 평탄화 및 절연을 위하여 BPSG 등으로 제1절연막(23)을 형성한다.First, as shown in FIG. 5A, the gate oxide film 20 and the gate 21 are sequentially formed on the semiconductor substrate 100, the insulating film spacer 22 is formed on the side thereof, and then the semiconductor substrates at both ends of the gate are implanted by ion implantation. After n + source and drain are formed in (100), the first insulating film 23 is formed on the entire surface of the semiconductor substrate 100 by BPSG or the like for planarization and insulation.
이어서, 제5b도와 같이 상기 게이트(21) 상부의 일부가 드러나도록 상기 제1절연막(23) 및 상기 절연막 스페이서(22)를 전면식각한 후, 게이트(21) 및 제1절연막(23) 상부에 고유전막(25)을 얇게 형성한다. 이때, 고유전막(25)은 상기 게이트 측면의 절연막 스페이서(22)보다 얇게 형성하다.Subsequently, as shown in FIG. 5B, the first insulating layer 23 and the insulating layer spacer 22 are etched to expose a part of the upper portion of the gate 21, and then, on the gate 21 and the first insulating layer 23. The high dielectric film 25 is formed thin. In this case, the high dielectric film 25 is formed thinner than the insulating film spacer 22 on the side of the gate.
다음에 제5c도와 같이 상기 고유전막(25) 및 제1절연막(23)을 선택적으로 식각하여 Vss라인 콘택(26)을 형성한 후, 기판 전면에 도전층을 형성하고 이를 패터닝하여 Vss라인(27)을 형성한다. 이후, 기판 전면에 도전체를 증착하고 이를 에치백하여 제3a도에 도시된 바와 같이 Vss라인 측면에 제2도전체 스페이서(28)를 형성한다. 이후의 공정은 종래기술과 동일하므로 그 설명을 생략한다.Next, as shown in FIG. 5C, the high dielectric film 25 and the first insulating film 23 are selectively etched to form a Vss line contact 26. Then, a conductive layer is formed on the entire surface of the substrate and patterned to form the Vss line 27. ). Thereafter, a conductor is deposited on the entire surface of the substrate and etched back to form a second conductive spacer 28 on the side of the Vss line as shown in FIG. 3A. Since the subsequent steps are the same as in the prior art, the description thereof is omitted.
이 경우에는, 제5c도에 도시된 바와 같이 게이트 측벽 부분(S)도 커패시터로 작용하게 되므로 노드커패시턴스가 증대된다.In this case, as shown in FIG. 5C, the gate sidewall portion S also acts as a capacitor, thereby increasing the node capacitance.
제6도에 본 발명의 제3실시예에 의한 SRAM셀 단면구조를 도시한 바, 제4도에 도시한 본 발명의 제1실시예에 따른 SRAM셀 구조 형성시 게이트 상부의 제1도전체스페이서(24')를 그 표면에 요철을 갖는 HSG(hemispherical grain) 폴리실리콘 또는 준안정(metastable) 폴리실리콘으로 형성하고 불순물을 도핑함으로써 커패시터 유효면적을 더욱 증가시켜 노드커패시턴스를 극대화시킨다.6 illustrates a cross-sectional structure of an SRAM cell according to a third exemplary embodiment of the present invention. In FIG. (24 ') is formed from hespherical grain (HSG) polysilicon or metastable polysilicon having irregularities on its surface and doped with impurities to further increase the effective area of the capacitor to maximize node capacitance.
제7도는 본 발명의 제4실시예에 따른 SRAM셀 구조를 나타낸 것으로, 게이트(21) 상부에 표면에 HSG 폴리실리콘 또는 준안정 폴리실리콘을 증착하고 도핑하여 표면에 요철부를 갖는 도전체 패턴(24")을 형성하여 노드커패시터를 증대시킬 수도 있다.7 shows an SRAM cell structure according to a fourth embodiment of the present invention, in which an HSG polysilicon or metastable polysilicon is deposited on a surface of a gate 21 and doped to form a conductive pattern 24 having an uneven portion on a surface thereof. ") May be formed to increase the node capacitor.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
본 발명에 의하면, SRAM셀의 노드커패시턴스가 증가되어 SER에 대한 내성이 증대되므로 SRAM의 신뢰성을 높일 수 있게 된다.According to the present invention, the node capacitance of the SRAM cell is increased to increase the resistance to the SER, thereby increasing the reliability of the SRAM.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| Publication number | Publication date |
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