KR0147430B1 - Manufacturing method of a capacitor - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 트랜지스터 전체구조 상부에 절연막을 도포하여 평탄화(26, 27)하고 상기 트랜지스터의 활성영역에 콘택홀을 형성하는 단계; 상기 평탄화막(26, 27)을 소정두께로 선택식각하여 요철을 형성하는 단계; 상기 요철 형성된 평탄화막(27′) 상부에 전하저장전극용 다결정실리콘막(28)을 형성하여 실리콘기판(21)과 콘택시킨 다음, 상기 다결정실리콘막을 선택식각하여 전하저장전극 패턴을 형성하는 단계; 전체구조 상부에 유전막(29)을 형성하고 플래이트전극용 다결정실리콘막(30)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, comprising: planarizing (26, 27) by applying an insulating film over an entire structure of a transistor, and forming a contact hole in an active region of the transistor; Selectively etching the planarization layers 26 and 27 to a predetermined thickness to form irregularities; Forming a polysilicon film 28 for a charge storage electrode on the uneven planarization film 27 'to contact the silicon substrate 21, and then selectively etching the polysilicon film to form a charge storage electrode pattern; Forming a dielectric film 29 on the entire structure and forming a polysilicon film 30 for a plate electrode.
Description
제1도는 종래 방법에 따라 형성된 캐패시터 단면도.1 is a cross-sectional view of a capacitor formed according to a conventional method.
제2a도 내지 제2d도는 본 발명에 따른 일실시예의 캐패시터 형성 공정 단면도.2a to 2d are cross-sectional views of a capacitor forming process of an embodiment according to the present invention.
제3도는 제2b도의 사시도.3 is a perspective view of FIG. 2B.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1, 21:실리콘 기판 2, 22:필드산화막1, 21: silicon substrate 2, 22: field oxide film
3, 23:게이트 산화막 4, 24:게이트 전극3, 23: gate oxide film 4, 24: gate electrode
5, 25:스페이서절연막 6, 26:층간절연막5, 25: spacer insulation film 6, 26: interlayer insulation film
7, 27:BPSG막 8, 10, 28, 30:다결정실리콘막7, 27: BPSG film 8, 10, 28, 30: polycrystalline silicon film
9, 29:유전막 31, 32:감광막 패턴9, 29: dielectric film 31, 32: photoresist pattern
본 발명은 반도체 소자의 제조 공정 중 캐패시터 제조 방법에 관한 것으로, 특히 단차의 증가 없이 주어진 셀 크기 내에서 충분한 값의 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor during a semiconductor device manufacturing process, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of ensuring a sufficient value of capacitance within a given cell size without increasing a step.
범용의 반도체 메모리 소자인 디램(DRAM)의 집적화와 관련해 중요한 요인으로는 셀(cell)의 면적 감소와 그에 따른 전하저장 용량 확보의 한계를 들 수 있다. 그러나, 반도체 집적회로의 고집적화를 달성하기 위해서 칩과 셀의 단위 면적의 감소는 필연적이고, 이에 따라 고도의 공정 기술 개발과 함께 소자의 신뢰성 및 셀의 전하저장 용량 확보는 절실한 해결 과제가 되고 있다.An important factor related to the integration of DRAM, which is a general-purpose semiconductor memory device, is the reduction of the cell area and the consequent charge storage capacity. However, in order to achieve high integration of semiconductor integrated circuits, it is inevitable to reduce the unit area of chips and cells. Accordingly, with the development of advanced process technology, securing the reliability of the device and securing the charge storage capacity of the cell are an urgent problem.
이러한 노력의 일환으로 캐패시터의 유효 면적을 늘리거나 고유전 박막을 사용하는 방법이 있는데, 고유전 박막의 개발은 아직 소자에 적용할 단계에 이르지 못해 일정 수준 이상의 캐패시턴스 확보를 위해 캐패시터의 유효 표면적을 늘리는 방향으로의 연구가 활발하다.As part of this effort, there is a method of increasing the effective area of the capacitor or using a high dielectric thin film. The development of the high dielectric thin film has not yet reached the stage of application to the device, and thus the effective surface area of the capacitor is increased to secure a certain level of capacitance. The research in the direction is active.
제1도는 종래 방법에 따른 캐패시터 형성 후의 단면도로, 다단계의 마스크 공정을 거쳐야 함에도 불구하고 전극의 표면적이 작아 캐패시턴스를 확보하는데 한계가 따른다. 제1도에서 도면 부호 ‘1’은 실리콘 기판, ‘2’는 필드 산화막, ‘3’은 게이트 산화막,‘4’는 게이트 전극, ‘5’는 스페이서 절연막,‘6’은 층간절연막,‘7’은 BPSG막, ‘8’ 및 ‘10’은 다결정실리콘막, ‘9’는 유전막을 각각 나타낸다.FIG. 1 is a cross-sectional view after the formation of a capacitor according to the conventional method, although the surface area of the electrode is small, although it is required to go through a multi-step mask process, there is a limit in securing capacitance. In FIG. 1, reference numeral '1' denotes a silicon substrate, '2' denotes a field oxide film, '3' denotes a gate oxide layer, '4' denotes a gate electrode, '5' denotes a spacer insulating layer, '6' denotes an interlayer dielectric layer, and '7'. 'B' represents a BPSG film, '8' and '10' represent a polysilicon film, and '9' represents a dielectric film.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 제조 공정을 단순화하면서도 제한된 면적에서 캐패시터의 유효 표면적 증대를 통하여 캐패시턴스를 증가시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device capable of increasing the capacitance through increasing the effective surface area of the capacitor in a limited area while simplifying the manufacturing process.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 상기 반도체 기판을 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀 형성 단계에서 식각되지 않은 절연막을 선택적으로 식각하여 상기 절연막 표면에 요철을 형성하는 단계; 상기 절연막 표면의 요철을 따라 요철을 갖는 전도막을 형성하는 단계; 상기 요철을 갖는 전도막을 선택적으로 식각하여 하부전극을 형성하는 단계; 상기 하부전극 형성이 완료된 상기 반도체 기판 상부에 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어지는 반도체 소자의 캐패시터 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a contact hole for selectively exposing an insulating film formed on a semiconductor substrate to expose the semiconductor substrate; Selectively etching the insulating film not etched in the contact hole forming step to form irregularities on the insulating film surface; Forming a conductive film having unevenness along the unevenness of the insulating film surface; Selectively etching the conductive film having irregularities to form a lower electrode; Forming a dielectric layer on the semiconductor substrate on which the lower electrode is formed; And forming an upper electrode on the dielectric layer.
본 발명은 기존의 스택구조 캐패시터 제조시 캐패시터 플레이트 전극 하부층(layer)인 층간절연막(IPO, inter poly oxide) 또는 BPSG(borophosphosilicateThe present invention is an interlayer insulating film (IPO, inter poly oxide) or BPSG (borophosphosilicate), which is a capacitor plate electrode lower layer, when manufacturing a conventional stacked structure capacitor.
glass)막에 줄무늬(stripe)패턴이 형성된 마스크를 이용한 포토리소그래피 공정을 추가하여 층간절연막이 요철 구조를 가지게 함으로써 상부에 형성되는 플레이트 전극이 요철 구조를 갖도록 하여 유효 표면적을 증대시키는 기술이다.It is a technique of increasing the effective surface area by adding a photolithography process using a mask on which a stripe pattern is formed on a glass film so that the interlayer insulating film has a concave-convex structure so that the plate electrode formed thereon has a concave-convex structure.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제2a도 내지 제2d도 및 제3도를 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE INVENTION Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art may easily implement the technical idea of the present invention. This will be described with reference to FIGS. 3 and 3.
먼저, 제2a도와 같이 실리콘 기판(21) 상에 로코스(LOCOS; Local Oxidation of Silicon) 공정으로 필드산화막(22)을 형성한 후, 게이트 산화막(23)을 형성한다. 이어서, 게이트 전극 및 워드 라인(word line)용 다결정실리콘막을 증착한 다음, 상기 다결정실리콘막에 불순물을 이온주입하고, 마스크를 이용해 다결정실리콘막을 소정 크기로 식각하여 게이트 전극(24)을 형성한다. 다음으로, 불순물을 상대적으로 저농도로 이온주입하고 스페이서 절연막(25)을 형성한 다음, 불순물을 상대적으로 고농도로 이온 주입하여 저도핑 드레인(lightly doped drain, LDD) 구조의 활성영역을 갖는 MOSFET을 형성한다. 이어서, 일정 두께의 층간절연막(26) 및 BPSG막(27)을 전체 구조 상부에 형성한 다음, 전면 식각으로 평탄화시킨 후, 상기 BPSG막(27) 및 층간절연막(26)의 일부를 식각해 MOSFET의 활성영역에 콘택홀을 형성한다. 이어서, 상기 BPSG막(27) 상에 줄무늬 패턴이 형성되어 있는 마스크를 이용하여 상기 BPSG막(27) 상에 감광막 패턴(31)을 형성한다.First, as shown in FIG. 2A, a field oxide layer 22 is formed on a silicon substrate 21 by a local oxide of silicon (LOCOS) process, and then a gate oxide layer 23 is formed. Subsequently, a polysilicon film for a gate electrode and a word line is deposited, and impurities are implanted into the polysilicon film, and the polysilicon film is etched to a predetermined size using a mask to form a gate electrode 24. Next, an impurity is implanted at a relatively low concentration to form a spacer insulating film 25, and then an impurity is implanted at a relatively high concentration to form a MOSFET having an active region of a lightly doped drain (LDD) structure. do. Subsequently, an interlayer insulating film 26 and a BPSG film 27 having a predetermined thickness are formed on the entire structure, and then planarized by etching the entire surface, and then a part of the BPSG film 27 and the interlayer insulating film 26 are etched to form a MOSFET. A contact hole is formed in the active region of the. Subsequently, a photosensitive film pattern 31 is formed on the BPSG film 27 by using a mask having a stripe pattern formed on the BPSG film 27.
이어서, 제2b도에 도시한 바와 같이 상기 감광막 패턴(31)을 마스크로하여 BPSG막(17)을 식각함으로써 표면에 요철을 갖는 BPSG막(27′)을 형성한다. 한편, 상기 감광막의 패턴(31)에 따라 BPSG막에 형성되는 요철의 형태가 결정되는데, 일예로 제3도는 줄무늬 패턴이 형성되어 있는 마스크를 이용하여 감광막 패턴을 형성한 경우의 사시도이다.Subsequently, as shown in FIG. 2B, the BPSG film 17 is etched using the photosensitive film pattern 31 as a mask to form a BPSG film 27 'having irregularities on the surface thereof. On the other hand, according to the pattern 31 of the photosensitive film is determined the shape of the irregularities formed on the BPSG film, for example, Figure 3 is a perspective view when the photosensitive film pattern is formed using a mask having a striped pattern is formed.
다음으로, 제2c도에 도시한 바와 같이, 상기 콘택홀 형성으로 노출된 실리콘 기판(21) 및 상기 요철이 형성된 BPSG막(27′) 상에 다결정실리콘막(28)을 형성하여 실리콘 기판(21)과 콘택시킨다. 이때, 상기 다결정실리콘막(28)은 BPSG막(27′)의 요철을 따라 요철을 갖게 된다. 이어서, 전하저장전극 패턴 형성을 위한 마스크를 이용하여 감광막 패턴(32)을 형성한다.Next, as shown in FIG. 2C, the polysilicon film 28 is formed on the silicon substrate 21 exposed by the contact hole formation and the BPSG film 27 'on which the unevenness is formed. ). At this time, the polysilicon film 28 has irregularities along the irregularities of the BPSG film 27 '. Subsequently, the photoresist pattern 32 is formed using a mask for forming the charge storage electrode pattern.
다음으로, 제2d도에 도시한 바와 같이 상기 감광막 패턴을 식각마스크로하여 상기 다결정실리콘막(28)을 식각한 후, 전체 구조 상에 유전막(29)을 형성하고 플레이트 전극용 다결정실리콘막(30)을 형성한다.Next, as shown in FIG. 2D, the polysilicon film 28 is etched using the photoresist pattern as an etch mask, and then a dielectric film 29 is formed over the entire structure, and the polysilicon film 30 for plate electrodes is formed. ).
상기와 같이 이루어지는 본 발명은 캐패시터 플레이트 전극 하부막을 이루는 BPSG막에 요철을 형성함으로써 플레이트 전극 하부막의 표면적을 확장하는 것이 가능하여 캐패시턴스가 증가하는 효과를 얻을 수 있다. 또한, 플레이트 전극 하부막을 이루는 BPSG막에 요철을 형성하고 전도막을 형성함으로써 식각이 어려운 다양한 전도막까지 캐패시터의 전극으로 활용이 가능하다.According to the present invention as described above, the surface area of the plate electrode lower layer can be expanded by forming irregularities in the BPSG film forming the capacitor plate electrode lower layer, thereby increasing the capacitance. In addition, by forming irregularities and forming a conductive film on the BPSG film forming the plate electrode lower film, it is possible to use as an electrode of the capacitor up to various conductive films difficult to etch.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
Claims (2)
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