JPS63100699A - 絶縁ゲ−ト型記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタを用いた
記憶装置に係り、特にそのパワー・オン・リセット回路
に関するものである。

従来、集積回路では、電源ケ入れた場合内部状態を初期
状態に設定するパワー・オン・リセット型記憶回路が多
用されている。

以下、従来の回路の動作を第１図の回路図に従い説明す
る。

第１のインバータＩＮＩにおいて、デプリーシ１ン型の
負荷トランジスタＱ１はドレインを電源ｍＤに、ゲート
及びソースを出力側に接続しである。第２のインバータ
ＩＮ２の二ンハ／スメント型負荷トランジスタＱ２はド
レイン及びゲートを電源側りに、ソースを出力２側に接
続しである。又増幅用トランジスタＱ３゜Ｑ４はそれぞ
れ図示の如く接続され、全体として２つのインバータＩ
ＮＩ、ｌＮ２Ｏ入出力が正帰還する様に構成されている
。又、出力点１，２と接地間には配線容量等の浮遊容量
及びＭＯ８容毫から成るＣ１．Ｃ２が存在する。又、出
力点１．２と接地間には書込み用トランジスタ０５，０
６がそれぞれ接続されている。

電源電圧が接地電圧と同じ場合、平衡状態ではすべての
接点は接地電圧であるため、電源が入った瞬間はＱ３．
Ｑ３はオフしている。（Ｑ５．Ｑ６もオフしているとす
る。）このため、Ｑｌ、Ｑ２のオン抵抗Ｒ１゜Ｒ２及び
Ｃ１，Ｃ２によって決定さｒるＲＩＣＩ、Ｒ２Ｃ２の時
定数に従って出力（１１，＋２１はＱ４あるいはＱ３の
しきい値電圧ＶＴＩに達するまで充電される。ＲＩＣＩ
＜＜Ｒ２Ｏ２と設計されている場合、出力点ｌは先にＶ
ＴＩに達するためＱ４はオンし始める。一般に増幅用ト
ランジスタのオン抵抗は負荷トランジスタのオン抵抗よ
り十分に小さいため、出力点２の電位上昇は小さくなる
。

一方Ｑ３はオフした凍まなので出力点ｌは更に充１ｔさ
れ、Ｑ４のオン抵抗を更に下げ出力点２の電位を下降さ
せる様に働く。以上の如く、ｌ’１Ｌ１ｃ１＜＜Ｒ２Ｃ
２となる様に設計された回路では、平衡状態時に電源を
入れた場合、出力点ｌ側は目的とする初期状態である電
源電位に必ず引上げられろ。以上の場合は、ｉｔｔ源の
立上りがＲＩＣＩに比べ十分に速い場合である。電源の
立上りが十分て遅い場合は以下の様になる。平衡状態時
罠七源が入った場合、出力点１はデプリーシ遭ン型負荷
に＝り電源電位と同電位で上昇するが、出力点２は負荷
トランジスタのしきい値電圧ＶＴＱ２に達するまで電位
は上昇しない。すなわち、上記増」用トランジスタＱ３
．Ｑ４がオフしている限も、出力点旨ま１！原電圧ＶＤ
に、出力点２はＶＤ−ＶＴＱ　２　　Ｋ、する。ＶＤ＝
ＶＴ１でトランジスタＱ４はオンし始めるが、この時Ｑ
３はす）した°１壕なので、電源電圧の上昇と共に出力
点ｌは更に上昇し、−刃出力点２は下降し始める。以上
の如く、出力点ｌは電源電圧の立上がりの速度にづ）か
わらず目的とする初期状態である電源電位に引上げられ
る。

ところで、上記初期状態に設定された後、上記書込み用
トランジスタＱ５をオンさせて出力点ｌを接地′上位に
引下げると、出力点２はＱ２により充１！され高しヘＡ
／　Ｖ　ｏ　−’Ｊ　ｔ　ｔａ　ｘとナル。そしてＶＤ
−ＶＴＱ２　　が上記第１のインバータの論理しきい値
より高けｔｌばＱ５をオフさせてもこの状態（第２の安
定状態）を保つ。さて、上記第２の安定状態の後、電源
電位を下げた場合Ｑ２゜Ｑ４はオフしているため出力点
２の電位は保持されろ。

保持時間はリーク電流ＩＬと多点容量Ｃ２により決まる
が、ＩＬは通常十分小さいため、すなわちリーク抵抗Ｒ
Ｌは非常に大きいため、保持時間は十分に長くなる恐れ
がある。従って上記保持期間中に電源電圧が再び一ヒ昇
ｔノ・と本回路は第２の安定状態のままとなり、目的と
−する初期状態に設定されない。

以上の如く、従来回路では電源のオン・オフの間隔が短
い場合、目的とするパワー・オン・リセット１能が働か
ない欠点があった。

本発明は上記従来回路の欠点を改善し、目的とする機能
の確実な動作を提供するものである。

以下、本発明の実施例を第２図に従い説明する。

トランジスタＱ１〜Ｑ５　（Ｑ６　）、容！ｌｃＩ、Ｃ
２の（・１類及び接続方法は第１図と同じである。トラ
ンジスタＱ７はデプリーシ１ン型でありドレインは′８
！源りに、ゲート・ソースは出力点３に接続されている
。トランジスタＱ８はエンハンスメント型であり図示の
如くトンイン・ゲート・ソースはそれぞれ出力点３．電
源り、接地に凄続されている。トランジスタＱ９はエン
ハンスメント型でありドレイン・ゲート・ソースはそれ
ぞれ出力点２，３．および接地に接続されている。

トランジスタＱ７．Ｑ８により電源電圧検出回路が構成
されている。出力点３の特性の一例を第３図に示すが出
力３でのＩＢカベ圧■３はＶＴ＞ｖＤくｖｍＶＣ分いて
しきい＃Ｌ電圧ＶＴを越える事がわかる。平衡状態時に
電源が入った場合、ＶＤくｖＴでは上記従来回路と同じ
動作となる。ＶＤ＞７丁ではＱ４がオンし始めるが、同
時に０９もオンし始めるため、出力２の電位は上記従来
回路に比べより確実に下降を開始する。すなわち、目的
とする初期状態に、より確実に５９定される事になる。

ｖＤ＞ｖｍの場合、０９はオフしているため、Ｑ５によ
り第２の安定状態に設定する場合は上記従来回路と同一
の動作を行う。上記第２の安定状態に達した後、電源電
圧がＶＴ＜ＶＤ＜Ｖｒｎになった時、０９は再びオンす
る。ＶＴ＜　Ｖ　ｏ　＜Ｖ　ｍの範囲で出力３の電圧ｖ
３がトランジスタＱ２とＱ９で成るインバータの論理し
きい値ｖｔ、ｏｃを越えるならば、上記出力２の電位は
低レベルＫ、出力ｌは従って高レベル側になるため、本
回路は再び初期状態に設定されろ事になる。上記初期状
態の設定ＶＤ要する時間はＱ９のオン抵抗Ｒ９と容量Ｃ
２により決まるが、上記従来回路の場合のリークによる
抵抗几りに比べＲ９は数桁小さいため、極めて速く初期
状ｉｙＫ没定される。

以上述べた如く、本発明ｉｃ、！：す従来技術では得ら
れなかったパワー・オン・リセット機能の確実な動作を
達成する事ができる。

本発明において、トランジスタＱ２はＱ３．Ｑ４゜Ｑ５
等と同一のエンハンスメント型トランジスタに限らず、
０＜１Ｖｔｑｚｌ＜ＩＶＴＩ　　なるしきい値のエンハ
ンスメント型素子でも良い。又、ソース・ゲートを共通
接続したＱｌと同じデプリーシーン型素子でも同様の効
果が得られる事も明らかである。

【図面の簡単な説明】

第１図は従来技術による回路図である。第２図は本発明
の回路図である。・ｙ、３図は電源電圧検出回路の出力
特性を示す図である。 Ｑｌ、Ｑ７・・・・・・デブリーシーン型トランジスタ
、Ｑ２．Ｑ３．Ｑ４．Ｑ５．Ｑ６．Ｑ８．Ｑ９・・・・
・・エンハンスメント型トランジスタ、Ｄ・・・・・・
−４Ｎ、Ｇ・・・・・・接地点、ＣＩ、Ｃ２・・・・・
・浮遊容量あるいはゲート容量。 代理人　弁理士　　内　原　　晋 第１　必 茅２１１！Ｉ 第　３　目 θ　″　′　　雪原電圧す 手続補正書（方、） １、事件の表示　　　昭和６１年　特　許　願第２４７
１７４号２、発明の名称　　　　絶縁ｅ−）型記憶回路
３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 （４２３）　　　日本電気株式会社 代表者　関本忠弘 ４、代理人 ６、補正の対象 ・　図面 ７、補正の内容 ２つある第３図のうち上の第３図を未配のとおシ第２図
に訂正する。第１図、下の第３図については変更なし。

Claims (1)

【特許請求の範囲】
1. 　ゲートとドレインが第１、第２の節点で交差接続され
   た第１、第２の電界効果トランジスタと、第１、第２の
   交差接続点と電源との間に接続した第１、第２の負荷素
   子とを有し、第１の節点と第１の負荷素子による時定数
   が第２の節点と第２の負荷素子による時定数よりも小さ
   い双安定回路と、第２トランジスタと並列に接続された
   第３のトランジスタと、入力端子を電源側に接続したイ
   ンバータを含み、上記インバータの出力を上記第３のト
   ランジスタのゲートに入力する様に接続したことを特徴
   とする絶縁ゲート型記憶回路。