JPS6299984A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、バッテリーバックアップ可能な半導体記憶装
置に関し、例えばアクセス時間の短縮を優先するような
高速のＳＲＡＭ（スタテイク・ランダム・アクセス・メ
モリ）装置に利用して有効な技術に関するものである。

〔背景技術〕

Ｓ　ＲＡ、　Ｍ装置はそのメモリセルに電源電圧が印加
されている限りデータを保持することができるスタティ
ク型のメモリセルを有する。このためリフレッシュ動作
の必要がなく、動作タイミングの制御が容易なことなど
の使い易さから、その利用分野は広範囲にわたっており
、たとえば、大容量のメインメモリなどにも利用されて
いる。通常、大容量のメインメモリなどは、そのメイン
メモリを内蔵している装置自体を使用しないときでもデ
ータを保持する機能が必要とされることがある。

このため、システム電源遮断時にもデータを保持させる
ため、バッテリーバックアップ可能なＳＲＡＭ装置が検
討されている。

ところで、このようなＳＲＡＭ装置がバッテリーバック
アップモードに移行するとき、電源端子にはシステム電
源よりも電圧の低いバッテリー電源の電圧が印加される
ことになる。そうすると、システム電源からバッテリー
電源に移行されるとき、アドレスバッファ回路やデータ
入力バッファ回路などのようにＴＴＬレベルの信号を入
力する入力初段回路たとえばＣＭＯＳインバータ回路に
は中間値レベルの信号が入力されてしまう、その結果、
ＣＭＯ’Ｓインバータ回路に貫通電流が流れる。このよ
うにＳＲＡＭ装置の入力初段回路に貫通電流が流れると
、誤動作を生ずるおそれがあり、しかもその貫通電流は
バッテリー電源にとってピーク電流になってしまうから
そのバッテリー電源の寿命も低下してしまう。

なお、ＳＲＡＭ装置については、昭和５９年１１−１３
０日オーム社発行のｒＬｓＩハンドブックＪＰ５００〜
Ｐ５０７に記載されている。

〔発明の目的〕

本発明の目的は、バッテリーバックアップに移行すると
きに、入力初段回路の貫通電流を簡単な構成によって防
止することができる半導体記憶装置を提供することにあ
る。

本発明の前記ならびにそのほかのＬ１的と新規な特徴は
１本明ＩＩＩＩ書の記述および添イ４図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、チップセレクト信号がチップ非選択レベルに
されているときにだけ電源電圧検出回路からの出力に応
じた制御信号を外部信号の入力初段回路に出力する入力
初段制御手段を設け、チップ非選択状態における電源電
圧の変化に基づいて入力初段回路の出力レベルをロウレ
ベルに強制することにより、ＳＲＡＭ装置のチップセレ
クトアクセス時間を遅らせることなく、入力初段回路の
貫通電流を防止するものである。

〔実　施　例〕

第１図は本発明の一実施例であるＳＲＡＭ装置を示す回
路図である。このＳＲＡＭ装置はマトリクス状に配置さ
れた複数のスタティク型のメモリセルによってメモリア
レイＭＡが構成されている。

各メモリセルのうち同じ行に配置されたものはその選択
端子が夫々の行に対応するワード線Ｗに接続され、同じ
列に配置されたものはその一対のデータ出力端子が夫々
の行に対応するデータ線り。

Ｄに接続されている。

上記各ワード線Ｗは、ワード線選択信号を形成するロウ
デコーダＲＸＤに接続され、このロウデコーダＲＸＤに
は、アドレスバッファ回路ＢＸＩないしＢＸｎが接続さ
れている。アドレスバッファ回路ＢＸＩないしＢＸｎは
、夫々のアドレス入力端子ＡＸＩないしＡ　Ｘ　ｎを介
してＴＴＬレベルのＸアドレス信号が供給される。Ｘア
ドレス信号が供給されると、これに応じて上記ロウデコ
ーダＲＸＤはワード線選択信号を形成し、この信号に基
づいて一本のワード線Ｗが選択される。

上記データ線り、Ｄは、データ線選択信号を形成するカ
ラムデコーダＣＹＤに接続され、このカラムデコーダＣ
ＹＤの入力端子には上記同様にアドレスバッファ回路Ｂ
ＹＩないしＢＹｎの出力端子が接続されている。アドレ
スバッファ回路ＢＹ１ないしＢＹｎは、夫々のアドレス
入力端子ＡＹ工ないしＡＹｎを介してＴＴＬレベルのＸ
アドレス信号が供給される。Ｘアドレス信号が供給され
ると、これに応じて上記カラムデコーダＣＹＤでは、デ
ータ線選択信号が形成される。そうすると、上記各デー
タ線り、Ｄと、これらデータ線り、Ｄに共通接続された
一対の共通データ線ＣＤ、ＣＤとの間に設けられている
選択回路が、上記データ線選択信号を受けてスイッチ制
御され、その結果。

所定の一対のデータ線り、Ｄが選択される。

共通データ線ＣＤ、ＣＤには入出力回路Ｉ１０が接続さ
れている。この入出力回路Ｉ１０には、上記ワード線選
択信号及びデータ線選択信号に基づいてアドレッシング
されたメモリセルからの読み出しデータを増幅し、これ
をデータ出力バッファ回路ＤＯＢを介してデータ出力端
子Ｄｏｕｔに供給する図示しないセンスアンプと、デー
タ入力端子Ｄｉｎからデータ人力バッファ回路ＤＩＲを
介して供給された書き込みデータを、アドレッシングさ
れたメモリセルに供給する図示しない書き込み回路とを
内蔵している。

この入出力回路Ｉ１０は、その動作がチップセレクト信
号Ｏ８及びライトエネイブル信号ＷＥが供給される制御
回路Ｃ０ＮＴによって制御される。

この制御回路Ｃ０ＮＴによって形成された制御信号に基
づいて、上記センスアンプを介する読み出し動作と、上
記書き込み回路を介する書き込み動作とが制御される。

すなわち、チップセレクト信号Ｃ８及びライトエネイブ
ル信号ＷＥがそれぞれロウレベルにされたとき、書き込
み回路が動作状態にされると共に、センスアンプが非動
作状態にされ、メモリセルに対しデータ書き込み動作が
指示される。（うすると、データ入力端子Ｄｊｎからデ
ータ人力バッファ回路ＤＩＲを介して供給されたデータ
信号に対応した相補データ信号が、共通データ線ＣＯ，
ＣＤに出力され、共通データ線ＣＤ、ＣＤに与えられた
相補データ信号は、カラムデコーダＣＹＤ内の選択回路
を介して所定のメモリセルに供給される。

また、チップセレクト信号Ｃ５及びライトエネイブル信
号ＷＥがそれぞれロウ１ノベル、ハイレベルにされたと
きは、書き込み回路が非動作状態にされると共に、セン
スアンプが動作状態にされ、メモリセルに対してデータ
読み出し動作が指示される。そうすると、センスアンプ
は、カラムデコ・−ダＣＹＤ内の選択回路と共通データ
線ＣＤ、ＣＤとを介して供給されたメモリセルの相補デ
ータ信号を増幀し、増幅された信号は、データ出力バッ
ファ回路ＤＯＢを介してデータ出力端子Ｄｏｕｔへ供給
される。

チップセレクト信号Ｃ８がハイレベルにされたとき、言
い換えるなら、ＳＲＡＭ装置に対して非選択が指示され
たときには、消費電力の低減を図るため、上記ロウデコ
ーダＲＸＤ及び入出力回路Ｉ１０は、不活性状態にされ
る。

上記ＳＲＡＭ装置は、これが適用されているシステム自
体が使用されないと、又は停電などによってシステム電
源が遮断されたときに、メモリセルに記憶されているデ
ータが保持されるようにするため、システム電源Ｓの遮
断時にバッテリー電源Ｅを、ダイオードＤを介して電源
端子ｖＣＣに給電する回路が設けられている。

更に、このＳＲＡＭ装置は、これに付加されている上記
バッテリーバックアップ機能に対応し、システム電源か
らバッテリー電源に切り換えられるとき、ＴＴＬレベル
の外部信号が入力されるアドレスバッファ回路ＢＸＩな
いしＢＸｎ、アドレスバッファ回路ＢＹＩないしＢＹｎ
、データ人力バッファ回路ＤＩＢ、及び制御回路Ｃ０Ｎ
Ｔの夫々の入力初段回路で貫通電流を生じないようにす
るため、上記入力初段回路の出力レベルを電源電圧の変
化に基づいてロウレベルに強制する入力初段制御手段１
が設けられている。

第２図は上記入力初段回路及び入力初段制御手段の一例
を示す回路図である。

入力初段回路２は、特に制限されないが、それが適用さ
れている回路に応じて、Ｘアドレス信号、Ｙアドレス信
号、チップエネーブル信号Ｃ８、ライトエネーブル信号
ＷＥ、又は書き込みデータなどの外部信号が入力端子ｄ
ｉｒｈに供給されるものである。たとえば、この入力初
段回路２がアドレスバッファ回路ＲＸＩに適用されてい
るものなら、アドレス入力端子ＡＸＩとしての入力端子
ｄｉｎにＸアドレス信号が供給される。この入力初段回
路２は、外部信号がゲート電極に入力されソース電極が
電源端子Ｖ　ｃａに接続されたＩ）チャンネル型のＭＯ
３ＦＥＴＱ３、外部信号がゲート電極に入力され出力端
子ｄ　ｏ　ｕ　ｔ、と接地端子との間に設けられたＮチ
ャンネル型のＭＯ８ＦＥＴＱ４、入力初段制御手段１か
らの制御信号φがゲート電極に入力され上記ＭＯ３ＦＥ
ＴＱ３に直列接続されて出力端子に結合されたＰチャン
ネル型のＭＯ５ＦＥＴＱ５．及び入力初段制御手段１か
らの制御信号φ゛がゲート電極に入力され出力端子ｄｏ
ｕｔと接地端子との間に設けられたＮチャンネル型のＭ
Ｏ８ＦＥＴＱ６によって構成される。この入力初段回路
２は、インバータ回路としての機能を有し、特に制御信
号φがハイレベルにされたときには、その出力端子ｄｏ
ｕｔがロウレベルに強制される。

上記入力初段制御手段１は、電源電圧の変化を検出する
電源電圧検出回路７を含む、この電源電圧検出回路７の
出力Ｖ　ｏ　ｕ　ｔは、電源電圧がシステム電源Ｓの電
圧の下限値よりも小さくなったときにロウレベルにされ
、上記下限値以上のときにはハイレベルにされる０通常
、バッテリー電源Ｅの電圧はシステム電源Ｓの電圧の下
限値よりも小さくされるから、バッテリーバックアップ
移行時には、上記電源電圧検出回路７からの出力Ｖｏｕ
ｔはロウレベルにされる。なお、バッテリー電源Ｅの電
圧は、ＳＲＡＭ装置の動作下限電圧よりも高い電圧であ
ることは言うまでもない。更に、チップセレクト信号Ｃ
８を入力するインバータ回路８と、このインバータ回路
８からの出力及び」１記電源電圧検出回路７からの出力
Ｖ　ｏ　ｕ　ｔが入力されるノアゲート回路９とによっ
て構成されるゲート回路１０が設けられている。このゲ
ート回路１゜Ｏからは制御信号φが出力される。この制
御信号φは、チップセレクト信号Ｃ８がハイレベルにさ
れ、かつ出力Ｖ　ｏ　ｕ　ｔがロウレベルされていると
きにだけハイレベルにされる。

上記入力初段制御手段１のノアゲート回路９から出力さ
れる制御信号φがハイレベルにされると、上記入力初段
回路２を構成するＭＯ８ＦＥＴＱ５及びＭＯ３ＦＥＴＱ
６がそれぞれオフ状態、オン状態にされる。このため、
オフ状態のＭＯＳＦＥＴ　Ｑ　５　＆、：よッテＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　３とＭＯ５ＦＥＴＱ４との間が遮
断されると共に、オン状態のＭＯ８ＦＥＴＱ６によって
入力初段回路２の出力端子ｄｏｕｔが接地レベルに強制
される（以下この状態を入力初段回路の非動作状態とも
称する）。したがって、この状態で入力初段回路２の入
力端子ｄｉｎに、バッテリーバックアップ移行時に入力
されるような中間値レベルの外部信号が入力されても、
この入力初段回路２には貫通電流が生じない。

一方、この入力初段制御手段１のノアゲート回路９から
出力される制御信号φがロウレベルにされると、上記入
力初段回路２を構成するＭＯ８ＦＥＴＱ５及びＭＯ８Ｆ
ＥＴＱ６がそれぞれオン状態、オフ状態にされる（以下
この状態を入力初段回路の動作可能状態とも称する）。

これによって、入力初段回路２はインバータ回路として
機能され、入力端子ｄｉｎに供給される外部信号に対し
て反転したレベルの出力が出力端子ｄｏｕｔから取り出
される。

本実施例にしたがえば、特に制限されないが、入力初段
制御手段１から出力される制御信号φは、チップセレク
ト信号Ｃ８がハイレベルの状態すなわちチップ非選択が
指示された状態で、しかも電源電圧が下限値よりも小さ
くなって出力Ｖｏｕｔがロウレベルになったときにだけ
ハイレベルにされる。すなわち、入力初段制御手段１は
、チップ非選択状態のときにバッテリーバックアップに
移行するときにだけ入力初段回路を上記非動作状態にす
る。したがって、電源電圧が正常な状態すなわち出力Ｖ
ｏｕｔがハイレベルのときに、チップセレクト信号Ｃ８
がハイレベルにされてチップ非選択が指示されたとして
も、入力初段回路は上記非動作状態にされない。よって
、この状態から次にチップセレクト信号Ｃ８がロウレベ
ルにされてチップ選択動作が指示されても、チップセレ
クトアクセス時間が遅延することはない。

次に上記ＳＲＡＭ装置の作用を入力初段制御手段１の作
用を中心に説明する。

先ず、電源電圧が正常でＳＲＡＭ装置の電源端子Ｖ　ｃ
　ｃにシステム電源Ｓの電圧が印加されている場合につ
いて説明する。この場合、電源電圧検出回路７からの出
力Ｖ　ｏ　ｕ　ｔはロウレベルにされる。

このときチップセレクト信号Ｃ８がロウレベルにされて
データ書き込み動作成いはデータ読み出し動作が選択さ
れる場合には、上記入力初段制御手段１にはロウレベル
のチップセレクト信号Ｃ８及びハイレベルの出力Ｖ　ｏ
　ｕ　ｔが入力される。両信号が入力された入力初段制
御手段１からはロウレベルの制御信号φが出力される。

これにより。

前記入力初段回路２を構成するＭＯ５ＦＥＴＱ５及びＭ
Ｏ５ＦＥＴＱ６がそれぞれオン状態、オフ状態にされる
。したがって、入力端子ｄｉｎにＸアドレス信号などの
外部信号が供給されると、この外部信号に対して反転し
たレベルの出力が出力端子ｄｏｕｔを介してロウデコー
ダＲＸＤなどの所定の次段回路に供給される。

チップセレクト信号Ｃ８がハイレベルにされてチップの
非選択が指示されている場合には、上記入力初段制御手
段１にはハイレベルのチップセレクト信号Ｃ８及びハイ
レベルの出力Ｖ　ｏ　ｕ　ｔが入力される。両信号が入
力された入力初段制御手段１からはロウレベルの制御信
号φが出力される。

この制御信号φによって、前記入力初段回路２は上記同
様に動作可能な状態にされる。したでがって、その後チ
ップセレクト信号Ｃ８がロウレベルにされてチップの選
択が指示されても、入力初段回路２は動作可能な状態に
なっているから、チップセレクトアクセス時間が遅延す
ることはない。

仮に、チップ非選択時に、入力初段回路２がハイレベル
のチップセレクト信号Ｏ８に基づいて前記非動作状態に
されるようなゲート回路を備えた入力初段制御手段のを
採用したなら、チップセレクト信号Ｃ８がロウレベル反
転されてチップ選択が指示されたとき、そのチップセレ
クト信号Ｃ８はゲート回路を駆動しなければならず、そ
の分だけ入力初段回路２を動作可能な状態にするまでの
時、間がかかり、チップセレクトアクセス時間を遅延さ
せてしまう。

次に、ＳＲＡＭ装置を含むシステムをバッテリーバック
アップする場合について説明する０通常バッテリー電源
Ｅの電圧はシステム電源Ｓの電圧、の下限値よりも小さ
いから、電源電圧検出回路からの出力Ｖ　ｏ　ｕ　ｔは
ロウレベルにされる。

このとき、チップセレクト信号Ｃ８がハイレベルにされ
てチップの非選択が指示されている場合には、上記入力
初段制御手段１にはハイレベルのチップセレクトＣ８及
びロウレベルのＶｏｕｔ出力が入力される。両信号が入
力された入力初段制御手段１からはハイレベルの制御信
号φが出力される。この制御信号φによって、上記入力
初段回路２を構成するＭＯ８ＦＥＴＱ５及びＭＯ８ＦＥ
ＴＱ６がそれぞれオフ状態、オン状態にされる。

このため、オフ状態のＭＯ８ＦＥＴＱ５によってＭＯ８
ＦＥＴＱ３とＭＯ３ＦＥＴＱ４との間が遮断されると共
に、オン状態のＭＯ３ＦＥＴＱ６によって入力初段回路
２の出力端子ｄｏｕｔが接地レベルに強制される。した
がって、システム電源からバッテリー電源に切り換えら
れるとき、入力初段回路２の入力端子ｄｉｎに中間値レ
ベルの外部信号が入力しても、この入力初段回路２には
貫通電流が生じない。よって、従来この貫通電流によっ
て引き起こされていた誤動作やバッテリー電源Ｅの寿命
低下といった事態を防止することができる。

一方チツブセレクト信号Ｃ８がロウレベルにされてチッ
プの選択が指示されている場合には、上記入力初段制御
手段１にはロウレベルのチップセレクト信号Ｃ８及びロ
ウレベルの出力Ｖ　ｏ　ｕ　ｔが入力され、両信号が入
力された入力初段制御手段１からはロウレベルの制御信
号φが出力される。

この結果、入力初段回路２が動作可能な状態にされるた
め、システム電源からバッテリー電源に切り換えられる
ときには入力初段回路２には貫通電流を生じてしまう。

これは、上述のように１本実施例がチップセレクトアク
セス時間の短縮を最優先させた構成だからである。

〔発明の効果〕

以上説明したことから明らかな如く、本願において開示
された発明によれば、以下の効果を得るものである。

（１）外部信号が入力される入力初段回路を電源電圧の
変化に基づいて動作制御する入力初段制御手段を設けた
から、バッテリーバックアップ時に入力初段回路に中間
レベルの外部信号が入力されても、入力初段回路の貫通
電流を防止することができる。

（２）上記効果より、バッテリーバックアップ時の誤動
作及びバッテリー電源の寿命低下を防止することができ
る。

（３）特に、ｆ！ｉ源電圧電圧検出回路の出力とチップ
セレクト信号とを入力し、チップセレクト信号がチップ
非選択レベルにされているときにだけ電源電圧検出回路
からの出力に応じた制御信号を出力して、入力初段回路
に対しその出力レベルをロウレベルに強制する入力初段
制御手段を設けたときには、上記効果のほか、チップセ
レクトアクセス時間の遅延防止に寄与することができる
。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。たとえば。

上記実施例では、チップセレクトアクセス時間の遅延防
止を優先させた入力初段制御手段を採用したが、チップ
セレクトアクセス時間が多少遅延してもよい場合には、
チップ選択状態でバッテリーバックアップされたときに
も貫通電流を防止することができるよう一入力初段制御
手段のゲート回路を構成することが可能である。また、
入力初段回路は、上記実施例のようなＣＭＯ３回路構成
に限定されず、種々のインバータ回路を主体に構成する
ことができる。さらに、チップセレクト信号は、実質的
にチップの選択、非選択を指示する信号であればよく、
その他の信号を利用することもでき机 〔利用分野〕 以」二の説明では主として本発明者によってなされた発
明をその背景となったＳＲＡＭ装置に適用した場合につ
いて説明したが、ＳＲＡＭ装置に適用する場合には、そ
れは同期型でも非同期型であってもよく、更にその他の
半導体記憶装置にも広く適用することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例であるＳＲＡＭ装置を示す回
路図、 第２図は上記入力初段回路及び入力初段制御手段の一例
を示す回路図である。 １・・・入力初段制御手段、２・・・入力初段回路、Ｑ
５・・・第１スイッチ素子、Ｑ６・・・第２スイッチ素
子。 ７・・・電源電圧検出回路、１０・・・ゲート回路、Ｃ
８・・・チップセレ、クト信号。

Claims (1)

1. 【特許請求の範囲】 １、バッテリーバックアップ可能な半導体記憶装置にお
   いて、外部信号が入力される入力初段回路を電源電圧の
   レベルに基づいて動作制御する入力初段制御手段を設け
   たことを特徴とする半導体記憶装置。 ２、入力初段制御手段は、電源電圧の変化を検出する電
   源電圧検出回路と、この電源電圧検出回路から出力及び
   チップセレクト信号を入力し、チップセレクト信号がチ
   ップ非選択レベルにされているときにだけ電源電圧検出
   回路からの出力に応じた制御信号を出力するゲート回路
   とを含むことを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。 ３、入力初段回路は、その電源端子と出力端子との間に
   及び該出力端子と接地端子との間に、上記入力初段制御
   手段からの制御信号によって相補的にスイッチ制御され
   る第１及び第２スイッチ素子が設けられ、入力初段制御
   手段からの制御信号によって上記出力端子をロウレベル
   に強制可能なインバータ回路であることを特徴とする特
   許請求の範囲第１項又は第２項記載の半導体記憶装置。