JPS6298817A - 内挿デジタルフイルタ - Google Patents
内挿デジタルフイルタInfo
- Publication number
- JPS6298817A JPS6298817A JP23815585A JP23815585A JPS6298817A JP S6298817 A JPS6298817 A JP S6298817A JP 23815585 A JP23815585 A JP 23815585A JP 23815585 A JP23815585 A JP 23815585A JP S6298817 A JPS6298817 A JP S6298817A
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- JP
- Japan
- Prior art keywords
- type
- input
- output
- adder
- digital filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Filters That Use Time-Delay Elements (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタル信号処理装置に関し、特にあい連続
するデジタル信号の間にこれら二つのデジタル値の平均
値を挿入することによりサンプリング周波数を２倍にす
るいわゆる内挿デジタルフィルタに関する。
するデジタル信号の間にこれら二つのデジタル値の平均
値を挿入することによりサンプリング周波数を２倍にす
るいわゆる内挿デジタルフィルタに関する。
（従来の技術）
デジタル表現された信号を直接アナログ変換したのでは
サンプリング周波数付近にイメージ雑音が現われてしま
う。このイメージ雑音をさらに高い周波数にするためサ
ンプリング周波数をさらに高くすることが行なわれる。
サンプリング周波数付近にイメージ雑音が現われてしま
う。このイメージ雑音をさらに高い周波数にするためサ
ンプリング周波数をさらに高くすることが行なわれる。
そのための内挿フィルタでは、入力される信号列をｘ（
ｎ）ｔ Ｘ（ｎ＋１）としたとき２Ｘ （ｎ）、Ｘ （
ｎ）＋Ｘ（ｎ＋１ ）ｔ２Ｘ（ｎ＋１）なる信号列、す
なわち元の信号列の間に平均値を挿入する変換が行なわ
れる。この変換操作は第４図のように表わすことができ
る。ここでは入力される信号列をＸ （ｎ ） ｔ Ｏ
ｖ Ｘ （ｎ ＋１）と、連続するデジタル信号列に対
して零補間された信号で記述される。このまま八−ドウ
エアを構成すると加算器およびＩＤｌと表わされたレジ
スタが各々２個必要となってしまい、ハードウェア規模
が大きくなる。そこで、第５図の構造が用いられている
。この構造はＭｉｓａｗａらにより１９８１年９月号、
工ＥＥＥ ジャーナルオプソリッドステートサーキッ
トの３３８頁（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ ５ｏｌ
ｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ＶｏｌＳＣ
−１６，Ｎｏ、 ４． ｐｐ ３３８ ）に発表され
た回路である。この回路はあい連続する２つの和と１つ
の項の２倍を作る部分に分けて処理を行ない、出力はこ
の２つから交互に取り出すことにより、必要な機能を実
現している。
ｎ）ｔ Ｘ（ｎ＋１）としたとき２Ｘ （ｎ）、Ｘ （
ｎ）＋Ｘ（ｎ＋１ ）ｔ２Ｘ（ｎ＋１）なる信号列、す
なわち元の信号列の間に平均値を挿入する変換が行なわ
れる。この変換操作は第４図のように表わすことができ
る。ここでは入力される信号列をＸ （ｎ ） ｔ Ｏ
ｖ Ｘ （ｎ ＋１）と、連続するデジタル信号列に対
して零補間された信号で記述される。このまま八−ドウ
エアを構成すると加算器およびＩＤｌと表わされたレジ
スタが各々２個必要となってしまい、ハードウェア規模
が大きくなる。そこで、第５図の構造が用いられている
。この構造はＭｉｓａｗａらにより１９８１年９月号、
工ＥＥＥ ジャーナルオプソリッドステートサーキッ
トの３３８頁（ＩＥＥＥＪｏｕｒｎａｌ ｏｆ ５ｏｌ
ｉｄ −５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ＶｏｌＳＣ
−１６，Ｎｏ、 ４． ｐｐ ３３８ ）に発表され
た回路である。この回路はあい連続する２つの和と１つ
の項の２倍を作る部分に分けて処理を行ない、出力はこ
の２つから交互に取り出すことにより、必要な機能を実
現している。
（発明が解決しようとする問題点）
第５図の回路は、２組のラッチ回路と１組のレジスタ回
路と１組の加算器と１組のスイッチにより構成され、第
４図の回路よりは簡単化されているが、デジタルデータ
のビット数が多い場合には集積回路化したとき、配線の
数が非常に多くなる欠点を有している。配線が多いこと
は、集積回路にとって占有面積が大きいことを意味する
。さらに、配線を駆動する電力も消費する結果となって
しまう。
路と１組の加算器と１組のスイッチにより構成され、第
４図の回路よりは簡単化されているが、デジタルデータ
のビット数が多い場合には集積回路化したとき、配線の
数が非常に多くなる欠点を有している。配線が多いこと
は、集積回路にとって占有面積が大きいことを意味する
。さらに、配線を駆動する電力も消費する結果となって
しまう。
そこで、本発明の目的は、従来知られていた回路のかか
る欠点を解消し、集積回路化したときに必要な面積が少
なくて足りる内挿デジタルフィルタの提供にある。
る欠点を解消し、集積回路化したときに必要な面積が少
なくて足りる内挿デジタルフィルタの提供にある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する内挿デ
ジタルフィルタは、１組の入力端子と、１組のＤ型フリ
ップフロップと、第１の接点が前記入力端子に接続され
て第２の接点が前記フリッププロップの出力端子に接続
されて出力端が前記フリップフロップの入力端に接続さ
れたスイッチの組と、前記フリップフロップの入力及び
出力を入力とする並列型加算器とからなることを特徴と
する。
ジタルフィルタは、１組の入力端子と、１組のＤ型フリ
ップフロップと、第１の接点が前記入力端子に接続され
て第２の接点が前記フリッププロップの出力端子に接続
されて出力端が前記フリップフロップの入力端に接続さ
れたスイッチの組と、前記フリップフロップの入力及び
出力を入力とする並列型加算器とからなることを特徴と
する。
（作用）
本発明の原理的な構成をＭ１図に示す。本図の回路は、
１組のＤ型フリップフロップＤと、一方の接点が入力端
子１に接続されもう一方の接点が前記り型フリップフロ
ップの出力端３に接続され出力端が前記り型フリップフ
ロップの入力端２に接続されたスイッチｓｗｔと、前記
り型フリップフロップの入力および出力を２つの入力と
する並列型加算器により構成される。ここでＳＷｌは入
力信号を１周期保持するだめのものであり、実際の−・
−ドウエアでは不要である。すなわち第１図の回路は、
より具体化すれば一例として第２図のように表わすこと
ができる。第１図では複数ビット分の信号線を１本の線
で表わしているが、第２図では入力信号として２の補数
表示で４ビツト入力、工０−１３、の場合を示した。第
２図で、ｌＤ＃と表わされているのはＤ型フリップフロ
ップである。加算が行なわれるから、４ビツトの信号の
出力は５ビツトになる。もし、最小ビットを丸めるなら
ば、ＡＯは半加算器、Ａｔ−Ａ４は全加算器を用い、Ｃ
ｘとして論理１を加える。出力は００−０３である。最
小ビットを丸めないのであれば、Ａ４は半加算器でよい
。この場合には、ＣＸ入力はない。出力は、００−０４
の５ビツトになる。
１組のＤ型フリップフロップＤと、一方の接点が入力端
子１に接続されもう一方の接点が前記り型フリップフロ
ップの出力端３に接続され出力端が前記り型フリップフ
ロップの入力端２に接続されたスイッチｓｗｔと、前記
り型フリップフロップの入力および出力を２つの入力と
する並列型加算器により構成される。ここでＳＷｌは入
力信号を１周期保持するだめのものであり、実際の−・
−ドウエアでは不要である。すなわち第１図の回路は、
より具体化すれば一例として第２図のように表わすこと
ができる。第１図では複数ビット分の信号線を１本の線
で表わしているが、第２図では入力信号として２の補数
表示で４ビツト入力、工０−１３、の場合を示した。第
２図で、ｌＤ＃と表わされているのはＤ型フリップフロ
ップである。加算が行なわれるから、４ビツトの信号の
出力は５ビツトになる。もし、最小ビットを丸めるなら
ば、ＡＯは半加算器、Ａｔ−Ａ４は全加算器を用い、Ｃ
ｘとして論理１を加える。出力は００−０３である。最
小ビットを丸めないのであれば、Ａ４は半加算器でよい
。この場合には、ＣＸ入力はない。出力は、００−０４
の５ビツトになる。
（実施例）
本発明の一実施例を、第３図を参照して説明する。ＤＯ
からＤ３けＭＯ８型集積回路ではよく知られているＤ型
フリップフロップである。ＤｌからＤ３はＤｏと同じ構
造である。このＤ型フリップフロップはφの位相ではま
えのデータを保持臥Ｔの位相ではφのときのデータを出
力する。いま最小ビットを丸めない場合、ＡＯおよびＡ
４は半加算器である。Ａ１からＡ３までは全加算器を用
いる。前記半加算器および全加算器は通常の計算機の教
科書に記載されたものでよい。この動作はまず、φの位
相で、前記り型フリップフロップの出力がＸ（ｎ−１）
であり、入力がＸ（ｎ）であったとする。すると、加算
結果はＸ（ｎ−１）＋Ｘ（ｎ）である。つぎに、φの位
相では、加算器に入力されるのは、２つともＸ（ｎ）と
なるから、加算器出力は２Ｘ（ｎ）となる。つぎにふた
たび、φの位相になったとき入力はＸ（ｎ＋１）になっ
ているから加算結果はＸ（ｎ）＋Ｘ（ｎ−）’Ｌ）とな
り、これが出力される。すなわち加算器出力はｘ（ｎ−
）＋Ｘ（ｎ）、２Ｘ（ｎ）、Ｘ（ｎ）＋Ｘ（ｎ＋１）、
と半周期ごとに必要な出力を得ることができる。もし、
最終ビットを丸めたいのであれば、半加算器Ａ４を全加
算器に置き換え、Ａ４のキャリー人力に論理１を入力す
ればよい。
からＤ３けＭＯ８型集積回路ではよく知られているＤ型
フリップフロップである。ＤｌからＤ３はＤｏと同じ構
造である。このＤ型フリップフロップはφの位相ではま
えのデータを保持臥Ｔの位相ではφのときのデータを出
力する。いま最小ビットを丸めない場合、ＡＯおよびＡ
４は半加算器である。Ａ１からＡ３までは全加算器を用
いる。前記半加算器および全加算器は通常の計算機の教
科書に記載されたものでよい。この動作はまず、φの位
相で、前記り型フリップフロップの出力がＸ（ｎ−１）
であり、入力がＸ（ｎ）であったとする。すると、加算
結果はＸ（ｎ−１）＋Ｘ（ｎ）である。つぎに、φの位
相では、加算器に入力されるのは、２つともＸ（ｎ）と
なるから、加算器出力は２Ｘ（ｎ）となる。つぎにふた
たび、φの位相になったとき入力はＸ（ｎ＋１）になっ
ているから加算結果はＸ（ｎ）＋Ｘ（ｎ−）’Ｌ）とな
り、これが出力される。すなわち加算器出力はｘ（ｎ−
）＋Ｘ（ｎ）、２Ｘ（ｎ）、Ｘ（ｎ）＋Ｘ（ｎ＋１）、
と半周期ごとに必要な出力を得ることができる。もし、
最終ビットを丸めたいのであれば、半加算器Ａ４を全加
算器に置き換え、Ａ４のキャリー人力に論理１を入力す
ればよい。
（発明の効果）
以上のように本発明によれば、必要とされる機能を１組
のＤ型フリップフロップと１組の加算器とで構成でき、
非常に少ない面積に集積回路化できる内挿デジタルフィ
ルタが提供できる。また、従来技術のように信号線が引
き回わされることもないから、この信号線を充放電する
電力も必要でなく、この回路を駆動するドライバも小さ
くてすむ利点を有している。
のＤ型フリップフロップと１組の加算器とで構成でき、
非常に少ない面積に集積回路化できる内挿デジタルフィ
ルタが提供できる。また、従来技術のように信号線が引
き回わされることもないから、この信号線を充放電する
電力も必要でなく、この回路を駆動するドライバも小さ
くてすむ利点を有している。
第１図は本発明の基本構成を示す図、第２図は第１図の
基本構成をハードウェアとして実現したときの一例を示
すブロック図、第３図は第２図のハードウェアをより詳
細にした発明の一実施例を示すブロック図、第４図は一
般の内挿デジタルフィルタの機能を示す図、第５図は従
来の内挿デジタルフィルタの回路図である。 第１図 第２図
基本構成をハードウェアとして実現したときの一例を示
すブロック図、第３図は第２図のハードウェアをより詳
細にした発明の一実施例を示すブロック図、第４図は一
般の内挿デジタルフィルタの機能を示す図、第５図は従
来の内挿デジタルフィルタの回路図である。 第１図 第２図
Claims (1)
- １組の入力端子と、１組のＤ型フリップフロップと、第
１の接点が前記入力端子に接続されて第２の接点が前記
フリップフロップの出力端子に接続されて出力端が前記
フリップフロップの入力端に接続されたスイッチの組と
、前記フリップフロップの入力及び出力を入力とする並
列型加算器とからなることを特徴とする内挿デジタルフ
ィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23815585A JPS6298817A (ja) | 1985-10-24 | 1985-10-24 | 内挿デジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23815585A JPS6298817A (ja) | 1985-10-24 | 1985-10-24 | 内挿デジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298817A true JPS6298817A (ja) | 1987-05-08 |
| JPH0441844B2 JPH0441844B2 (ja) | 1992-07-09 |
Family
ID=17026009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23815585A Granted JPS6298817A (ja) | 1985-10-24 | 1985-10-24 | 内挿デジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10906134B2 (en) | 2015-04-20 | 2021-02-02 | Nippon Steel Corporation | Grain-oriented electrical steel sheet |
-
1985
- 1985-10-24 JP JP23815585A patent/JPS6298817A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10906134B2 (en) | 2015-04-20 | 2021-02-02 | Nippon Steel Corporation | Grain-oriented electrical steel sheet |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441844B2 (ja) | 1992-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |