JPS6298745A - 集積回路チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 理的配置に関する。

Ｂ、従来技術 現在使用されているディジタルＶＬＳＩチップはマスタ
・イメージ法即ちマスク・スライス法を使用しているが
、この方法は個々の論理回路を予定のセル中に割付け、
多層パターンの導体で互いに結線して最終的な全体の設
計を与える。チップ自体は長方形で形状は略正方形であ
る。

従来技法のチップは個々の論理セルをチップ全体に及ぶ
直線の列の組中に配置している。列はセル間導体を含む
直線の配線溝によって分離されている。一群の入出力（
Ｉｌｏ）セルはチップの外部の回路に結合する高電力の
駆動回路及び信号変換受信器を含んでいる。これ等の■
／○セルはチップの周辺におかれ、大きく造られていて
、外部との接続のためのピンもしくは他の外部コンタク
トが接続出来る様になっている。

この配置にはいくつかの問題がある。配線溝の中心は導
体が密になる傾向があるが、端部は比較的使用されず無
駄な空間がある。このことは溝を広くして、チップ上の
論理セルを少なくしなければならないことを意味する。

同様に従来のチップは通常はわずか２つの配線レベルを
使用しているが、現在の技術は３レベルを可能にしてい
る。通常の略正方形のチップの場合には、セルの列は配
線溝に沿う導体の数と略同数必要であり、第３のレベル
は一方向の多くの配線のための空間を与え、その多くは
空のままである。この外に熱的サイクリングの問題があ
る。チップが熱し、もしくは冷える時、チップは機械的
（及び電気的）に結合されている基板とは異なる割合い
で膨張もしくは収縮する。チップの外側にコンタクトを
形成すると、熱サイクル中のチップ及び基板間の歪は最
大になる。なんとなればコンタクトとチップの中性点か
らの距離（ＤＮＰ）が最大になるからである。実際のオ
フ・チップ・コンタクトを内部に移動して、ＤＮＰを減
少しても、チップの内部へ信号が集中し、周辺の電力供
給が非効率的に行われ、配線空間が無駄になる。さらに
従来のチップは技術の進歩もしくは機能の増大によって
チップの寸法を変更したい時に、チップの略すべての物
理的パラメータ、即ち電力の一括供給方法、間隔という
大きな再設計、周辺のＩ１０セルの完全な手直しを必要
とするので融通性に欠ける。勿論工／○セルを変更する
と、チップのフットプリント（ｆｏｏｔｐｒｉｎｔ）が
変り、基板の配線の再設計が必要になる。この問題をな
くすために第３の金属層を使用したとしても、この層は
ほとんど工／○配線のために費やされ、信号配線のため
にはほとんど費されない。

そこで、セルの直線列及び周辺Ｉ１０セル割付は以外の
２．３のチップ・レイアウトが使用されている。しかし
ながらこれ等の方法は上述の問題に向けられていす、は
とんど解決策にはならない。

米国特許出願第５３３３８３号は各々単一の屈曲部を有
する論理セルの列を有し、チップの各象限にこの様な列
があり、全体的に十字形をなすチップを開示している。

電力は通常の様に一括（バス）供給されていて、工／○
セルは依然周辺に存在する。米国特許第３７５１７２０
号は円状のチップ・レイアウトを開示している。セルは
くさび状のセグメントに存在し、工／○セルは周辺にあ
る。回路の密度は必然的に低く、類似のセルは全く追加
出来ない。米国特許第３７１４５２７号は中央のオン・
チップ加熱器のまわりに円形をなしてランダムに回路を
配列したチップを開示している。この配列の目的は電気
的な正確さを与えるためにチップの温度を既知の一定温
度に保つ事である。特開昭筒５３−７８１８５号は単一
の配線溝によっ　−てチップ周辺から分離した駆動回路
の単一の長方形配列及び駆動回路を互に接続する方法を
開示している。

Ｃ１発明が解決しようとする問題点 本発明の目的はＤＮＰが小さく、電力バスの効率が高く
、配線領域の利用率が高い融通性のある拡張可能なＶＬ
ＳＩチップを与えることにある。

Ｄ１問題点を解決するための手段 本発明に従うチップは中央領域を取囲む周辺領域の多数
の同心リング中にすべての論理セルを含む。各リングは
多数のセルを含む。すべてのＩ１０セルはオフ・チップ
電力コンタクト及び信号コンタクトと共に単一の中央領
域に存在する。各一対の論理セルのリングの間に存在す
る同心リングをなす配線溝がリングに平行なセル間接続
体を含んでいる。第２の配線レベルが垂直方向のセルの
相互接続を与え、第３のレベルが円心方向の追加の相互
接続を与える。

配線溝リングを無端にする事によって配線の混雑を除去
し、異なる場所の利用状態の悪さを除去する。本発明で
は第３の配線レベルが効果的に使用出来るが、この事は
従来の列状レイアウトではほとんどあり得ない。通常の
略正方形のチップを使用する場合は、従来技術のレイア
ウトは配線溝に沿う導体とこれと交差する導体の数が略
同じになり、第３のレベルは一方向が他の方向よりもさ
らに多くの配線を含む空間を含み、その大部分が無駄に
なる傾向があった。本発明の設計は効果的にリングにた
たみ込まれた長い、狭いチップの形状を与える。従って
１通常配線溝の方向には、これを横切る方向よりも多く
の配線が存在し、この方向に２つの金属レベルを与える
と、配線の需要及び供給のバランスが著しく有利になる
。

中央領域に工／○セルを配置する事によって、オフチッ
プ・コンタクトは中心に存在し得（即ちＤＮＰが小さい
）、熱的歪が小さくなり、高電力■／○セルに至る電力
リード線及び信号リード線が短かくなる。このとき、周
辺領域は従来の略正方形の論理セル／配線領域と異なっ
て長くて狭い。

リングにまたがる手軽方向のバスは短かく、チップの配
線領域を無駄にする事なく重厚にする事が出来る。

またチップの寸法を大きくして論理セルを追加する場合
にも再設計を必要とせず電力パスは単に延長するだけで
よく、外部のフットプリントはそのままでよい。

Ｅ、実施例 第１図は本発明に従い割付けられた長方形の半導体チッ
プ１００の上面図を示している。このチップの製造方法
は全く通常のものであり、多くの一般に知られた方法に
よって行われる。さしあたり、チップはＭＯＳ技法によ
って製造されるものであり、３層の金属相互配線を有し
、制御コラプス・チップを使用した入出力（Ｉｌｏ）コ
ンタクト、（時にはんだボール・コンタクトと呼ばれる
）が０４を接続している。

チップは総括的に長方形の中央領域１１０及び該中央領
域１１０を取り巻くチップの辺１２１に達するリング状
即ち環状の外部領域１２０を有する。略チップの形状に
なぞらう、これ等の２つの領域間の境界は破線１０１で
示されているが、この境界は概念的なものであり、チッ
プ自体の物理的特徴ではない。

中央領域１１０は十印１１１によって示した中立点を取
囲んでいる。この点は配線の距離、熱膨張距離及びチッ
プの他の物理的パラメータを計算するための概念上の手
段であり、この点自体はチップの物理的特徴ではない。

中央領域１１０は通常のＣ４コンタクト即ちはんだボー
ルエ／○コンタクト１１２の配列体を含み、チップ１０
０と金属化セラミックもしくは他の材料の通常の基板（
図示されず）間に電気信号及び電力を与えている。コン
タクト１１２の配列は任意であるがほとんどすべてが境
界１０１内に存在する。コンタクトの一部は濃く示され
、他は薄く示されているが、前者は電力入力を示し、後
者は信号の入力及び出力を示す。これ等の２つの型のコ
ンタクト１１２間に物理的な差は存在しない。２．３の
追加のはんだボール（図示されず）を周辺領域１２０に
置く事が出来るが、これ等は単に製造中にチップを基板
に平行に保持するという機械的目的を有するだけである
。

半導体チップ及び基板材料は通常熱的膨張率が異なる。

すべての電気的コンタクト１１２の中性点からの距離（
ＤＮＰ）はチップ１００の寸法よりもはるかに小さいの
で、熱的歪が著しく減少し、最もありふれた故障、コン
タクトの離脱率を減少する。

第２図は第１図と同じ寸法のチップ１００の数レベル下
の個々の論理セル及び電力セルのレベルで示した上面図
である。中央領域１１０は略中性点１１１を取囲んだＩ
１０セルの長方形のリング１１３を含む。これ等のセル
はチップを出る信号に電力を加える駆動回路及び導入信
号の閾値変更等の機能を与える受信回路を含んでいる。

これ等のセルは以下説明する様にコンタクト１１２に接
続される。寸法について説明すると、現在の技術では５
ｏｏｏミクロンのＤＮＰに約８００ミクロンのリング１
１３を使用し、セルの数は全部で約２５０である。

外部領域１２０は配線チャンネルの同心リング１２３に
よって分離した論理セルより成る多くの同心リング１２
２を含む。これ等のリングはリング１１３からチップの
外側の辺１２１に向って拡がっている。

代表的な１２．７層ｍのチップの場合、一番外側のリン
グ１２２は約５０００個の論理セルを含んでいる。代表
的なチップ１００は約１７個のリング１２２を有し、そ
の各々の幅は１２８ミクロンである。配線チャンネル１
２３の幅は約１００ミクロンであり、各チャンネル中に
は３０本の平行な導体を与える事が出来る。セル中の論
理回路は米国特許出願第４５７３２４号中に開示されて
いる型の個性化可能な多機能セルでよい。

領域１１０及び１２０間の境界１０１は第２図に示した
様に論理リング１２２及び配線リング１２３によって占
有される空間中に若干進出する事が出来る。第５図に示
す様にこれによって本発明の利点はほとんど失われない
。

第２Ａ図は工／○セルの他の設計を示す。図でリング１
１３′はピン歯車状をなしている。この構造によって、
中央領域１１０がより広く利用出来る様になり、成る場
合には望まれる。

第３．４及び５図は第２図で破線２００によって示した
チップ１００の小部分を拡大した図である。第３図はリ
ング１１３及び１２２中のセルの上の３つの金属相互接
続層のうちの第１の層を主に示した図である。しかしな
がら視覚的参照のために、下層の半導体層中のセルの境
界も示している。第４図は同じ寸法で描かれ第２の金属
層を示している。第５図は又同じ寸法で第３の金属層を
示している。参照番号の最初のディジットは図番と同じ
ある。

中央領域１１０のリング１１３は４つの腕３１０を有し
、各腕は一連の長くて個々のＩ１０セル３１１を含む。

各セルは端部が接する様にして対して位置付けられてい
る。各セル内の自由に選択出来る第１の金属配線がセル
を個性化して特定の機能を与える。図面を明瞭にするた
めに第３図ではこの配線は省略されている。セル内の配
線については第６図を参照されたい。各セル対の両側に
は、第２の金属の電力用Ｖｄｄ　（正の電圧）条線４１
１及び接地条線４１３が両セルの長い方向に走っている
（第４図）。大きな第１の金属レベルのＶｄｄ／＜ス３
１４が貫通体４１４を介して条線４１１をまとめ、第１
の金属レベルの接地バス３１３が貫通体４１２を介して
条線４１３をまとめている。貫通体４１２及び４１４は
第２の金属レベルから下方に通常の絶縁層（図示されず
）を通って第１の金属迄延びている。

第２の金属層の内部領域４５０は第５図の第３の金属層
の上のＣ４コンタクトに至る多数の貫通体５１２を有す
るＶｄｄ平面４５１を含んでいる。

条線４１１は上述の如く平面４５１をＶｄｄバス３１４
に結合する。第３の金属層の内部領域５１０はアース電
位のための追加のＣ４迄上方の接続する多くの貫通体５
１４を有する接地平面５１１を含んでいる。下の第２の
金属に向う貫通体５１５が接地平面５１１を接地条線４
１３に結合している。平面５１１中の堀５１３は貫通体
５１２を平面５１１から分離している。これ等の多くの
オフ・チップ・コンタクトを有する大きな中央に存在す
るＶｄｄ及び接地平面は比較的大きな電流を直接Ｉ１０
セルに分配する事が出来、そこから多数の平行な条線に
よって残りのチップ・セルに電流を送るバスに分配する
事が出来る。この電力分配幾何学形状は損失が少なく、
低雑音で、しかも他のチップ配線との干渉が少ない。

リング１１３の腕３１０間の隅領域３２０は第１の金属
レベルに使用しないが、もし望まれるならばさらに他の
セルもしくは配線を充填する事が出来る。内部領域３３
０は電力平面には使用されない。この領域３３０はテス
ト回路、電圧変換器、もしくは他の回路（図示されず）
に使用される。

これ等の回路は細胞状にレイアウトしてもしなくてもよ
く、Ｖｄｄ平面及び接地平面を通る追加の貫通体（図示
されず）を通してＩ１０コンタクトに接続される。

外部領域１２０で、各リング１２２は対をなして配列さ
れた論理セル３４１の４つの腕３４０を有する。各セル
は個性化してその機能を遂行するために、第１の金属レ
ベルで選択される配線を有する。図を明瞭にするために
、このセル内配線は第３図には示されていないが、その
実際の例は前記米国特許出願第５３３３８３号に示され
ている。

Ｖｄｄバス３４２は腕３４０の中心部を下に走り、隅領
域でも好ましくは連続して、各リング１２２のまわりに
完全なループをなす。接地バス３４４は腕３４０の各端
３４３に下に走り、配線溝腕３５ｏに隣接している。チ
ップは第４図に示されバス４２１の如き４つの重厚な第
２の金属レベルのＶｄｄ電力バス４２０を全部で４つ有
し１貫通体４２２によって第１の金属レベルの論理リン
グ・バス３４４に垂直に接続されている。バス４３１の
様な４つの類似のバス４３０がバス４２０に沿って走り
１貫通体４３２を通して配線溝接地バス３４４に結合さ
れている。バス４２０ば隅領域３２０中にある貫通体４
２３を介してＶｄｄ電力バス３１４に接続されている。

同様に、バス４３０は貫通体４３３を介して接地電力バ
ス３１３に結合されている。貫通体４２３及び４３３に
よって確立される接続はバス３１３及び３１４を低損失
、低雑音、及びより良い負荷の平衡を与える完全なルー
プにする。

各論理セルは配線溝１２３の腕３５０に面する辺３４３
を有する。信号は第１の金属レベルの下のポリシリコン
層中における短かい導体（図示されず）によってセルの
辺を横切って配線溝腕に入力及び出力する（もしくは第
１もしくは第２の金属が信号配線をセルに接続する）。

第１金属レベルの信号導体３５２が３５３の様な貫通体
を通してこれ等の短かい導体に結合されている。第１の
金属の配線溝導体はすべてこれ等の占有する溝に平行に
走っていて、従って隣接する論理セル腕に平行に走って
いるが、これ等の配線溝導体は腕の端にある隅を廻って
屈曲し、リング１２３の任意の長さに沿って連続出来る
。従って、環状チップ構造体は従来技術の列状チップが
配線溝の中央部で配線が混雑し、端部が十分利用出来な
い傾向にあったのを回避する。隅領域３６０はセルもし
くは配線によって充填する事が出来るが、この様に利用
するのはおそらく実際的でない。

第２の金属の信号配線４４０は離散的な信号溝もしくは
領域中を走る様には制約されない。それはこのレベルで
はセル内接続がなされないからである。しかしながら、
視覚的参照のために、腕３４０及び３５０の位置は第４
図で破線によって部分的に示されている。個々の第１の
金属導体４４１は第１の金属導体３５２に垂直に走り、
４４２に様な貫通体を介して導体３５２と接続している
。

導体３５２は隅３６０で曲っているので導体４４１は４
４３で示した様に方向を変える事が出来る。

第２のレベルの金属を貫通体（図示されず）によって辺
３４３にある論理セルＩ１０に直接接続する事が可能で
ある。Ｉ１０セル１１３はＶｄｄバス３１４の丁度外側
の配線溝３５０中で信号が接続出来る様に構成されてい
る。これ等の接続は論理セル３４１の外部接続と同様に
配線される。第３の金属の信号配線５２０（第５図）中
の導線５２１は、セル腕３４０及び配線溝３５０の上を
これ等と平行に走っているので、腕３４０．溝３５０の
一部は第５図では視覚的参照のために破線で示されてい
る。信号配線５２０は外部領域１２０即ち境界線１０２
の外部に閉込められている。ここでも導体５２１の方向
及び位置についての制約が、秩序圧しい配線の規則にと
って都合の良い様にするために守られる。導体５２１は
第１のレベルの配線３５０と同様に５２２の様な隅領域
をまわって曲げる事が出来る。導体５２１は、５２３の
ような貫通体を通して第２のレベル配線４４０に接続さ
れる。

中央領域１１０は、実際には第５図の破線１０１によっ
て示された様に信号パッド配線５３０の拡がる範囲によ
って画定される。個々の導線５３１は第６図に示された
様に貫通体５３２によって第２の金属レベルのセル間Ｉ
１０バスに接続されている。これ等の導体の他端は第１
図のはんだボールコンタクト１１２のパッド５３３を形
成している。配線５３０は単一の方向に制約されない。

この事は本発明で第３の金属層を有する利点の１つであ
る。領域１１０のＩ１０セルと領域１２０中の論理セル
間の配線を第２の金属レベルの配線４４０に限定する事
によって、パッド配線５３０は領域内の配線の要件とは
独立してレイアウト出来る。即ち、配線５３０はあたか
もこの配線が別個のチップ上にあるかの様にレイアウト
出来る。

唯一の相互作用は中央領域１１０が成る程度の論理セル
及び配線溝腕３４０及び３５０の上に張出す個所で生ず
る。これ等の領域では、第３の金属信号配線は若干制限
され得るが、禁止される事が好ましい。内部のリング１
２２を占有する論理セルは少ないので、これに対する信
号接続も少なくてすむ。多くのチップでは、パッドとパ
ッド配、１に必要とする領域はＩ１０セルの領域を超え
るので、本発明の構造が論理セル上に張出す事が出来る
という能力は著しい利点である。

第６図は第２の金属レベルの一対の工／○セル３１１の
詳細を示す。可視的参照のために、第１の金属の電力バ
ス３１３及び３１４が第１の金属層の下の個々のセルの
輪郭と同様に破線で示されている。Ｖｄｄ電力条線４１
１はＶｄｄ平面４５１から貫通体４１４に走り、貫通体
４１４はＶｄｄバス３１４に接続されている。各セル３
１１はそのＶｄｄ電圧を特定のセルの個性化によって決
定される点１例えば第１の金属もしくはポリシリコンに
向って下る貫通体６１１の点でこの条線から受取る。同
様に、接地条線４１３は貫通体５１５から第５図の接地
平面５１１に走り、平面５１１から貫通体５１１に向い
、接地バス３１３に達する。

セル３１１のＦＥＴは第１の金属の下に存在し、６１２
の如き個性化に関連する貫通体は増大する電位を個々の
セル３１１に結合する。セル３１１のＦＥＴは第１の金
属の下にあり、すべてのセル内証Ｓ（図示されず）はセ
ル領域中の第１の金属レベルにあるか、その下にある。

パッド配線５３０への入力及び出力は上述の如く貫通体
５３２によって工／○レール６１３の長さに沿う任意の
個所で達成される。これ等のレールは第１の金属もしく
はポリシリコンへの６１４の如き個性化に関係ある貫通
体によってセル回路に結合される。論理セル３４１への
信号の入力及び出力は第２の金属レベルの導体６１４に
よってなされる。これ等の導体は導体がセル内回路に接
続する６１５で示した如きセルの辺から延出している。

導線は最も内側の配線溝３５０の辺にある位置６１６で
終る。

上述の様に、代表的な論理セルの構造の詳細は米国特許
出願第４５７３２４号に見出される。

Ｆ１発明の詳細 な説明したように、本発明に従い、ＤＮＰが小さく、電
力バスの効率が高く、配線領域の利用率が高い、融通性
のある拡張可能なＶＬＳＩチップが与えられる。

【図面の簡単な説明】

第１図は本発明に従って構成された半導体チップの平面
図である。第２図はセルのレイアウトを示した、第１図
のチップの様式化した平面図である。第２Ａ図は第２図
のセルのレイアウトの変形を示した平面図である。第３
図はチップの主に第１の金属レベルにおける、セルのレ
イアウトの詳細を示した拡大平面図である。第４図は第
３図と同じ寸法の第２の金属レベルにおけるチップの拡
大平面図である。第５図は第３図と同一寸法の第３の金
属レベルの拡大平面図である。第６図はいくつかのレベ
ルにおける入力／出力セル及び近くのチップのセルの詳
細を示す図である。 １００・・・・チップ、１０１・・・・境界、１１０・
・・・中央領域、１１１・・・・中性点、１１２・・・
・コンタクト、１１３・・・・工／○セル・リング、１
２０・・・・環状外部領域、１２１・・・・チップの辺
、１２２・・・・論理セル・リング、１２３・・・・配
線チャンネル。 本発明の壬導体テ、７７゛ 才１図 １２２−−−　＄３里ヤル・リンク １２３−−−−＊；系チャンネル ヤルのレイアウト 才　２　回 シ レイアウトの変形 才２へ回 ３１０、３４０−−−−一焼 ３１４−−−−Ｖｄｄ　ハス 第１の配偶レベル 才　３　図 ４１　Ｉ−−−−ｖｄｄ＆綿 ｉ２の金属レベル 才４昭 矛３の衾属しくル ーフ５　圀 一芸　　；　（

Claims (1)

1. 【特許請求の範囲】 （ａ）チップの領域の略中心にある中心点を有する基板
   と、 （ｂ）上記中心点のまわりに略同心的に、チップの全体
   的な輪郭に略形状が一致して配置された各々多数の回路
   セルを含む多数の回路リングと、（ｃ）上記中心点のま
   わりに略同心的に、上記回路リングの間に配置され、各
   々上記回路セル間の多数の相互接続体を含む多数の配線
   溝と、 （ｄ）上記リングの略内部の中央領域に配置した、チッ
   プの略すべての外部接続を行う多数の入力／出力接続体
   とを具備する、 集積回路チップ。