JPS6298631A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6298631A JPS6298631A JP23742185A JP23742185A JPS6298631A JP S6298631 A JPS6298631 A JP S6298631A JP 23742185 A JP23742185 A JP 23742185A JP 23742185 A JP23742185 A JP 23742185A JP S6298631 A JPS6298631 A JP S6298631A
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- Japan
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- power supply
- reference potential
- semiconductor chip
- impedance
- supply grounding
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
- H—ELECTRICITY
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、リードフレームを用いた半導体装置に係り、
特に、高速化゛ｉ導体装置における信頼性の向上をはか
るための技術に適用して有効な技術に関するものである
。
特に、高速化゛ｉ導体装置における信頼性の向上をはか
るための技術に適用して有効な技術に関するものである
。
高速ＣＭＯ３形ＬＳＴ等の高速半導体装置において、デ
ータバス等の出力が全べてのハイレベル（１１）から全
べてローレベル（Ｌ）に変化する際に、外部電源接地部
とｔ導体チップ内の基準電位（Ｖｓｓ：例えば、回路の
接地電位０ボルト）線の間の配線に過渡電流が流れる。
ータバス等の出力が全べてのハイレベル（１１）から全
べてローレベル（Ｌ）に変化する際に、外部電源接地部
とｔ導体チップ内の基準電位（Ｖｓｓ：例えば、回路の
接地電位０ボルト）線の間の配線に過渡電流が流れる。
この時、半導体装置における基＋１１！電位Ｖｓｓは、
かかる基準電位線に結合される配線のインダクタンス及
び電気抵抗等によって決まるインピーダンスとかかる過
渡電流により、そのレベルが変化される。基準電位Ｖｓ
ｓが例えば不所望に上昇されるとそれに応じて半導体チ
ップの基準電位Ｖｓｓから見たときの入力信号のハイレ
ベル（以下、ｑｔにＶｉｈという）が見かけ−１；低下
する。このようなことから、人力信号電圧のハイレベル
、ローレベルの判定許容範囲が小さくなり（Ｖｉｈのマ
ージンが低下する）、電気的信・顕性が低下するという
問題があった。
かかる基準電位線に結合される配線のインダクタンス及
び電気抵抗等によって決まるインピーダンスとかかる過
渡電流により、そのレベルが変化される。基準電位Ｖｓ
ｓが例えば不所望に上昇されるとそれに応じて半導体チ
ップの基準電位Ｖｓｓから見たときの入力信号のハイレ
ベル（以下、ｑｔにＶｉｈという）が見かけ−１；低下
する。このようなことから、人力信号電圧のハイレベル
、ローレベルの判定許容範囲が小さくなり（Ｖｉｈのマ
ージンが低下する）、電気的信・顕性が低下するという
問題があった。
本発明の目的は、半導体装置において、半導体チップの
基１（」電位Ｖｓｓの上昇の変化を充分に小さくするこ
とができ、その結果Ｖｉｈのマージンの低下を防止する
ことができる技術を提供することにある。
基１（」電位Ｖｓｓの上昇の変化を充分に小さくするこ
とができ、その結果Ｖｉｈのマージンの低下を防止する
ことができる技術を提供することにある。
本発明の他の目的は、Ｖｉｈのマージン特性を改善し、
信頼性の向上をはかることができる技術を提供すること
にある。
信頼性の向上をはかることができる技術を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、を導体チップ内の基準電位線と外部電源接地
部との間のインピーダンスを減少する構成が設定される
ことにより、半導体チップ内の基準電位Ｖｓｓの上昇変
化を減小させることができ、これによってＶｉｈのマー
ジンの低下を防止できるので、Ｖｉｈのマージン特性を
改善し、信頼性の向上をはかったものである。
部との間のインピーダンスを減少する構成が設定される
ことにより、半導体チップ内の基準電位Ｖｓｓの上昇変
化を減小させることができ、これによってＶｉｈのマー
ジンの低下を防止できるので、Ｖｉｈのマージン特性を
改善し、信頼性の向上をはかったものである。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その締り返しの説明は省略する。
符号を付け、その締り返しの説明は省略する。
本発明をデユアル・インライン・パツケージ（以下、Ｄ
ＩＬＰという）を用いた半導体装置に適用した一実施例
の全体概略構成を第１図（断面図）に示し、そのリード
フレーム部の構成を第２図（第１図のＩＩ −１１切断
線における断面図）に示す。
ＩＬＰという）を用いた半導体装置に適用した一実施例
の全体概略構成を第１図（断面図）に示し、そのリード
フレーム部の構成を第２図（第１図のＩＩ −１１切断
線における断面図）に示す。
第１図及び第２図において、ｌは半導体チップ２を塔載
するタブであり、このタブｌは、パソケ′−シロの中央
でなく、図示のように、外部電源接地部を構成するリー
ド３にできる限り近ずくように、パッケージ６の中央か
ら外れた位置にその中心が位置されるようになっている
。これとともに。
するタブであり、このタブｌは、パソケ′−シロの中央
でなく、図示のように、外部電源接地部を構成するリー
ド３にできる限り近ずくように、パッケージ６の中央か
ら外れた位置にその中心が位置されるようになっている
。これとともに。
外部’ｒＭ ｃ＜＜接地用リード３は、パッケージ６の
外側面からタブ１の上に塔載される半導体チップ２内の
基準電位線２Ａまでの距離が短くなるように、リード５
ａにおける延長部５ｂのような部分を持たない構成とさ
れる。この外部電源接地用リード３と半導体チップ２内
の基準電位線２Ａとの相互が複数本のボンデインワイヤ
４によって接続されてなり、これによって外部電源接地
用リード３と半導体チップ２内の基準電位線２Ａとの間
の電気抵抗が小さくされる。３Ａは半導体チップ内の電
源電圧（Ｖｃｃ）用リード、５は信号線用リードである
。パッケージ６は例えばモールド法によって成形された
シリコン系の樹脂等からなる。
外側面からタブ１の上に塔載される半導体チップ２内の
基準電位線２Ａまでの距離が短くなるように、リード５
ａにおける延長部５ｂのような部分を持たない構成とさ
れる。この外部電源接地用リード３と半導体チップ２内
の基準電位線２Ａとの相互が複数本のボンデインワイヤ
４によって接続されてなり、これによって外部電源接地
用リード３と半導体チップ２内の基準電位線２Ａとの間
の電気抵抗が小さくされる。３Ａは半導体チップ内の電
源電圧（Ｖｃｃ）用リード、５は信号線用リードである
。パッケージ６は例えばモールド法によって成形された
シリコン系の樹脂等からなる。
このような構成にすることにより、第３図に示すように
、半導体チップ２内の基準電位線２Ａと外部電源接地部
ＧＮＤとの間のインピーダンスのうち、リードフレーム
リード３によって決まるインピーダンスＺｆ及びボンデ
ィングワイヤ４によって決まるインピーダンス２−を小
さくする。これに応じて、データバス等の出力が全べて
のハイレベル（Ｈ）から全べてローレベル（Ｌ）に変化
する際に、外部電源接地部ＧＮＤと半導体チップｌ内の
基ｉ（Ｑ電位線２Ａの間の配線に過渡電流ｉが流れても
、半導体チップ２内の基準電位Ｖｓｓは外部電源接地部
ＧＮＤに対してほとんど上昇しない。
、半導体チップ２内の基準電位線２Ａと外部電源接地部
ＧＮＤとの間のインピーダンスのうち、リードフレーム
リード３によって決まるインピーダンスＺｆ及びボンデ
ィングワイヤ４によって決まるインピーダンス２−を小
さくする。これに応じて、データバス等の出力が全べて
のハイレベル（Ｈ）から全べてローレベル（Ｌ）に変化
する際に、外部電源接地部ＧＮＤと半導体チップｌ内の
基ｉ（Ｑ電位線２Ａの間の配線に過渡電流ｉが流れても
、半導体チップ２内の基準電位Ｖｓｓは外部電源接地部
ＧＮＤに対してほとんど上昇しない。
これにより、Ｖｊｈのマージンの低下を防止することが
でき、信頼性の向上をはかることができる。
でき、信頼性の向上をはかることができる。
なお、前記第３図において、７は入力バッファ、８は出
力バッファ、９は外部配線及びその外部配線に結合され
る図示しない電子装置によって構成される負荷容量であ
る。
力バッファ、９は外部配線及びその外部配線に結合され
る図示しない電子装置によって構成される負荷容量であ
る。
前記実施例では、半導体チップ２内の基準電位線２ハと
外部電源接地部ＧＮＤとの配線のインピーダンスＺｆ及
びＺｗ等のインピーダンスを小さくして、入力信号電圧
（Ｖｉｈ）の見かけ上の低下もしくは上昇を防止するこ
とにより、入力信号電気に対する回路の動作マージンの
低下を防止したが、前述の過ｅＬ電流をおさえろ手段１
例えば、出カバソファの寸法を小さくする等の手段を、
ハイレベルの人力信号電圧（Ｖｉｈ）の低下防止の対策
として加えることにより、さらにその低下防止を完全に
することも可能である。
外部電源接地部ＧＮＤとの配線のインピーダンスＺｆ及
びＺｗ等のインピーダンスを小さくして、入力信号電圧
（Ｖｉｈ）の見かけ上の低下もしくは上昇を防止するこ
とにより、入力信号電気に対する回路の動作マージンの
低下を防止したが、前述の過ｅＬ電流をおさえろ手段１
例えば、出カバソファの寸法を小さくする等の手段を、
ハイレベルの人力信号電圧（Ｖｉｈ）の低下防止の対策
として加えることにより、さらにその低下防止を完全に
することも可能である。
以上説明したように、本願で開示した新規な技術によれ
ば、半導体チップ内の基準電位線と外部電源接地部との
間のインピーダンスを減少する手段を設けたことにより
、半導体チップ内の基ＰＩ電位線と外部電源接地部との
配線のインダクタンス及び電気抵抗等のインピーダンス
を小さくことができるので、データバス等の出力が全べ
てのハイレベル（トＩ）から全べてローレベル（Ｌ）に
変化する際に、外部電源接地部と半導体チップ内の基準
電位線の間の配線に過渡電流１が流れても、半導体チッ
プ内の基準電位Ｖｓｓは外部電源接地部ＧＮＤに対して
ほとんど上昇しない。これにより、Ｖｉｈのマージンの
低下を防止することができ、電気的信頼性の向上をはか
ることができる。
ば、半導体チップ内の基準電位線と外部電源接地部との
間のインピーダンスを減少する手段を設けたことにより
、半導体チップ内の基ＰＩ電位線と外部電源接地部との
配線のインダクタンス及び電気抵抗等のインピーダンス
を小さくことができるので、データバス等の出力が全べ
てのハイレベル（トＩ）から全べてローレベル（Ｌ）に
変化する際に、外部電源接地部と半導体チップ内の基準
電位線の間の配線に過渡電流１が流れても、半導体チッ
プ内の基準電位Ｖｓｓは外部電源接地部ＧＮＤに対して
ほとんど上昇しない。これにより、Ｖｉｈのマージンの
低下を防止することができ、電気的信頼性の向上をはか
ることができる。
以上５本発明を実施例にもとすき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変形可能であること
はいうまでもない。
例えば１本発明をＤＩＬＰ型半導体装置に適用した例で
説明したが１本発明は、他の半導体装置にも適用できる
ことは勿論である。
説明したが１本発明は、他の半導体装置にも適用できる
ことは勿論である。
第１図は、本発明をＤＩＬＰを用いた半導体装置に適用
した一実施例のリードフレーム部の構成を示す平面図、 第２図は、第１図の■−■切断線におれる断面図、 第３図は、本実施例の作用を説明するための回路図であ
る。 図中、ｌ・・タブ、２・・半導体チップ、２Δ・・」ル
ｆ（（！電位線、３・・外部電源接地用リード、３Ａ・
・電源↑電圧（Ｖｃｃ）用リード、４・・ボンディング
ワイヤ、５・・信号線用リード、６・・・パッケージ、
７・・入カバソファ、８・・・出力バッファ、９ 負荷
容量である。
した一実施例のリードフレーム部の構成を示す平面図、 第２図は、第１図の■−■切断線におれる断面図、 第３図は、本実施例の作用を説明するための回路図であ
る。 図中、ｌ・・タブ、２・・半導体チップ、２Δ・・」ル
ｆ（（！電位線、３・・外部電源接地用リード、３Ａ・
・電源↑電圧（Ｖｃｃ）用リード、４・・ボンディング
ワイヤ、５・・信号線用リード、６・・・パッケージ、
７・・入カバソファ、８・・・出力バッファ、９ 負荷
容量である。
Claims (7)
- （１）リードフレームを用いた半導体装置において、半
導体チップ内の基準電位線と外部電源接地部との間のイ
ンピーダンスを減少する構成が設定されて成ることを特
徴とする半導体装置。 - （２）前記インピーダンスを減少する構成は、外部電源
接地部に近接配置された半導体チツプを塔載するための
タブによって構成されてなることを特徴とする特許請求
の範囲第１項記載の半導体装置。 - （３）前記インピーダンスを減少する構成は、比較的短
い長さにされた外部電源接地用リードによつて構成され
てなることを特徴とする特許請求の範囲第１項記載の半
導体装置。 - （４）前記インピーダンスを減少する構成は、半導体チ
ップ内の基準電位線に対して外部電源接地用リードが近
接配置されて成ることによって構成されてなることを特
徴とする特許請求の範囲第１項記載の半導体装置。 - （５）前記インピーダンスを減少する構成は、外部電源
接地用リードと、半導体チップ内の基準電位線とを結合
する複数本のボンデインワイヤによって構成されてなる
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - （６）前記インピーダンスを減少する構成は、前記特許
請求の範囲第２項乃至第５項の構成の少なくとも２つを
用いてなることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - （７）デユアル・インライン・パツケージを用いたこと
を特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23742185A JPS6298631A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23742185A JPS6298631A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298631A true JPS6298631A (ja) | 1987-05-08 |
Family
ID=17015106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23742185A Pending JPS6298631A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298631A (ja) |
-
1985
- 1985-10-25 JP JP23742185A patent/JPS6298631A/ja active Pending
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