JPS6298396A - 電子楽器 - Google Patents
電子楽器Info
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- JPS6298396A JPS6298396A JP60237711A JP23771185A JPS6298396A JP S6298396 A JPS6298396 A JP S6298396A JP 60237711 A JP60237711 A JP 60237711A JP 23771185 A JP23771185 A JP 23771185A JP S6298396 A JPS6298396 A JP S6298396A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はウオルシュ（Ｗａｌｓｈ）関数を利［従来技
術］ 従来より直交関数の一種であるウオルシュ関数を利用し
た楽；”ｆ生成装置について種々研究されている０例え
ば特開昭５１−７８３１５壮公報、特開昭５２−１１６
２２８号公報、特開昭５４−１５８２１５号公報などに
その技術が開示されている。第６図および第７図はこの
ような従来技術を示すもので、第６図は、ウオルシュ関
数を構成する２つの関数のうち６１１５ｆｌ数のＳＡＬ
関数の１６次分の波形を示した図であり、第７図はその
ウオルシュ関数発生回路の構成を示している。なお、第
７図中、ＴＰは、操作キーのｒｆ高に応じた周波数で発
生するタイミングパルスである。
術］ 従来より直交関数の一種であるウオルシュ関数を利用し
た楽；”ｆ生成装置について種々研究されている０例え
ば特開昭５１−７８３１５壮公報、特開昭５２−１１６
２２８号公報、特開昭５４−１５８２１５号公報などに
その技術が開示されている。第６図および第７図はこの
ような従来技術を示すもので、第６図は、ウオルシュ関
数を構成する２つの関数のうち６１１５ｆｌ数のＳＡＬ
関数の１６次分の波形を示した図であり、第７図はその
ウオルシュ関数発生回路の構成を示している。なお、第
７図中、ＴＰは、操作キーのｒｆ高に応じた周波数で発
生するタイミングパルスである。
即ち、第７図に示すウオルシュ関数発生回路はタイミン
グパルスＴＰの人力によって、順次その内容が変化し、
バイナリカウンタを構成するフリップフロップＦＦＩ〜
ＦＦ４と、このフリップフロップＦＦＩ〜ＦＦ４の出力
を適宜組合せて。
グパルスＴＰの人力によって、順次その内容が変化し、
バイナリカウンタを構成するフリップフロップＦＦＩ〜
ＦＦ４と、このフリップフロップＦＦＩ〜ＦＦ４の出力
を適宜組合せて。
第６図に示すＳＡＬ関数を得る排他的オアゲートベき楽
７’Ｔの周波数に対応するＳＡＬ関数５ＡＬ（１ｔ）〜
ＳＡＬ （１６ｔ）が常に各出力端ｆ−から得られる。
７’Ｔの周波数に対応するＳＡＬ関数５ＡＬ（１ｔ）〜
ＳＡＬ （１６ｔ）が常に各出力端ｆ−から得られる。
［従来技術とその問題点］
然しながら、従来のこの種の電−イ楽器の場合、ウオル
シュ関数発生器は、何れもゲート回路等によるハード構
成によるものであって、モノフォニックの電子楽ムを製
作するには容易であるが、ポリフォニックの電−ｆ−楽
器を製作するとなると第７図に示す回路が最大同時発汗
数に対応する個数分必要となり、ハード構成が複雑にな
る問題点がある。
シュ関数発生器は、何れもゲート回路等によるハード構
成によるものであって、モノフォニックの電子楽ムを製
作するには容易であるが、ポリフォニックの電−ｆ−楽
器を製作するとなると第７図に示す回路が最大同時発汗
数に対応する個数分必要となり、ハード構成が複雑にな
る問題点がある。
［発明の］−１的］
この発明は上述した１（情に鑑みてなされたもので、そ
のｉｌ的とするところは、ウオルシュ関数を利用した電
子栗石であって、筒中な構成でポリフォニックの楽ａを
発生できるようにした電子栗石を提供しようとするもの
である。
のｉｌ的とするところは、ウオルシュ関数を利用した電
子栗石であって、筒中な構成でポリフォニックの楽ａを
発生できるようにした電子栗石を提供しようとするもの
である。
［発明の星点］
この発明はｌ二連した１］的を達成するために、複数の
次数のウオルシュ関数をメモリに記憶しておき、これを
最大同時発汗数に対応する複数の楽１″ｆ生成チャンネ
ル内の更に小なる時分割処理時間で各次数毎にＬ記メモ
リから読出すようにしてポリフォニックの楽ｆｇを生成
しようとすることを要点とする。
次数のウオルシュ関数をメモリに記憶しておき、これを
最大同時発汗数に対応する複数の楽１″ｆ生成チャンネ
ル内の更に小なる時分割処理時間で各次数毎にＬ記メモ
リから読出すようにしてポリフォニックの楽ｆｇを生成
しようとすることを要点とする。
［実施例］
以Ｆ、第１図ないし第５図を参照してこの発明の一実施
例を説明する。
例を説明する。
第１図において、キーマトリクス回路ｌは鍵盤の６鍵を
マトリクス状に配列して成り、周期的にスキャンされ、
各キーのオン、オフ状態がＩ断される。そしてキーマト
リクス回路ｌから出力するパラレルデータはキーアサイ
ナ２に送られ、キーコードに対するチャンネル；ＩＪ１
当てが行われる。
マトリクス状に配列して成り、周期的にスキャンされ、
各キーのオン、オフ状態がＩ断される。そしてキーマト
リクス回路ｌから出力するパラレルデータはキーアサイ
ナ２に送られ、キーコードに対するチャンネル；ＩＪ１
当てが行われる。
この実施例は、４８：ポリフォニックの楽器とする。し
たがってキーアサイナ２は、あらたにキーオンされた鍵
に対するキーコードを、４チャンネル分（第１チヤンネ
ル〜第４チヤンネル、なお、チャンネルは「Ｃｈ」と以
後略称する）の容州をもつキーコードレジスタ３に割り
当てる。
たがってキーアサイナ２は、あらたにキーオンされた鍵
に対するキーコードを、４チャンネル分（第１チヤンネ
ル〜第４チヤンネル、なお、チャンネルは「Ｃｈ」と以
後略称する）の容州をもつキーコードレジスタ３に割り
当てる。
このキーコードレジスタ３はＭ当てられたチャンネルに
対するキーコードを周波数情報ＲＯＭ４にｒえて対応す
る周波数情報を読出させ、それを累算器５にＩＪ−えて
累算させる。この累算器５も４ｃｈ分の容１−を有し、
その各チャンネル毎の累算イ１１は、アドレス制御回路
６に！ｊ−えられる。
対するキーコードを周波数情報ＲＯＭ４にｒえて対応す
る周波数情報を読出させ、それを累算器５にＩＪ−えて
累算させる。この累算器５も４ｃｈ分の容１−を有し、
その各チャンネル毎の累算イ１１は、アドレス制御回路
６に！ｊ−えられる。
また、このアドレス制御回路６には、タイミング信号ｔ
１〜Ｌ１６が図示しないタイミング発生回路から！ｊ−
えられている。而してこのタイミング信−１１〜ｔ１６
は第４図に示すように、１：逮した楽；（生成の４つの
チャンネルタイミングｃｈｌ〜ｃｈ４の各チャンネル時
間を、更に小の１６個に分１１．１シたタイミング信り
である。
１〜Ｌ１６が図示しないタイミング発生回路から！ｊ−
えられている。而してこのタイミング信−１１〜ｔ１６
は第４図に示すように、１：逮した楽；（生成の４つの
チャンネルタイミングｃｈｌ〜ｃｈ４の各チャンネル時
間を、更に小の１６個に分１１．１シたタイミング信り
である。
そしてアドレス制御回路６は、累算器５からの累算（Ｉ
／ｉから、タイミング信−７ｔ １−ｔ １６毎に対応
７に′ｊ−える。
／ｉから、タイミング信−７ｔ １−ｔ １６毎に対応
７に′ｊ−える。
このウオルシュ関数波形メモリ７には、第３図に示すよ
うに、ウオルシュ関数のうち５ＡＬ１５ｔＪｆｉの１次
〜１６次までのデータが、１周期（０〜３１の３２タイ
ミング）分記憶されており、具体的な波形図は、従来例
として例示した第６図に示すものと同一である。そして
第３図は各チャンネルｃｈｉ〜ｃｈ４をチャンネル毎に
更に１６のタイミングｔ１〜ｔ１６に分割している様ト
を更に示すものである。そして、ウオルシュ関数波形メ
モリ７の、たとえばアドレスＯが指定されるｃｈｉ〜ｃ
ｈ４の各チャンネルのタイミングｔ１〜ｔ１６では、第
３図の表で縦の列のデータｒ０１０１０１０１０１０１
０１０１Ｊが順次読出される。そしてこれらのデータは
エンベロープ乗算回路９にＩＪ゛−えられる。
うに、ウオルシュ関数のうち５ＡＬ１５ｔＪｆｉの１次
〜１６次までのデータが、１周期（０〜３１の３２タイ
ミング）分記憶されており、具体的な波形図は、従来例
として例示した第６図に示すものと同一である。そして
第３図は各チャンネルｃｈｉ〜ｃｈ４をチャンネル毎に
更に１６のタイミングｔ１〜ｔ１６に分割している様ト
を更に示すものである。そして、ウオルシュ関数波形メ
モリ７の、たとえばアドレスＯが指定されるｃｈｉ〜ｃ
ｈ４の各チャンネルのタイミングｔ１〜ｔ１６では、第
３図の表で縦の列のデータｒ０１０１０１０１０１０１
０１０１Ｊが順次読出される。そしてこれらのデータは
エンベロープ乗算回路９にＩＪ゛−えられる。
一方、エンベロープジェネレータ８はキーアサイナ２が
ある操作鍵に対して−１，１ｓｉｔ、てたチャンネルに
対し、チャンネル別にエンベロープデータを出＋＋＋；
Ｌｌ＋＋ＮＪ＆ −ｓ Ｌ １ ＋／＋ｉ
ｌ イ ＝ Ｍ ｙ ｙｘ ｒｖ
−／、リ −ネレータ８は、各チャンネルに対しｔｌ
”ｔｌ６の１６タイミングに対し各々独立した波形をも
つ、即ち時間と共に変化するエンベロープデータ（第５
図に示す）を出力する。なお、このエンベロープデータ
の波形は外部スイッチ操作によって任意に設定したり、
あるいはプリセットされた固定のデータであってもよい
、そしてそのエンベロープデータはエンベロープ乗算回
路９にノｊ−えられて、ウオルシュ関数波形メモリ７か
らの波形データと乗算され、またその結果データは累算
器１０においてｃｈｉ−ｃｈ４の４チャンネル分まとめ
て累算され、更にその累算結果はＤ／Ａ変換器１１によ
りアナログ信号に変換され、アンプ、スピーカ（図示部
）を介し ４ｎポリフォニー、りの楽音として放音され
る。而してこの楽器は、エンベロープデータを第５図に
示すように変化させた場合は時間と共に倍Ｕ Ｉ＆、分
が変化して特色ある音色をもったものとなる。
ある操作鍵に対して−１，１ｓｉｔ、てたチャンネルに
対し、チャンネル別にエンベロープデータを出＋＋＋；
Ｌｌ＋＋ＮＪ＆ −ｓ Ｌ １ ＋／＋ｉ
ｌ イ ＝ Ｍ ｙ ｙｘ ｒｖ
−／、リ −ネレータ８は、各チャンネルに対しｔｌ
”ｔｌ６の１６タイミングに対し各々独立した波形をも
つ、即ち時間と共に変化するエンベロープデータ（第５
図に示す）を出力する。なお、このエンベロープデータ
の波形は外部スイッチ操作によって任意に設定したり、
あるいはプリセットされた固定のデータであってもよい
、そしてそのエンベロープデータはエンベロープ乗算回
路９にノｊ−えられて、ウオルシュ関数波形メモリ７か
らの波形データと乗算され、またその結果データは累算
器１０においてｃｈｉ−ｃｈ４の４チャンネル分まとめ
て累算され、更にその累算結果はＤ／Ａ変換器１１によ
りアナログ信号に変換され、アンプ、スピーカ（図示部
）を介し ４ｎポリフォニー、りの楽音として放音され
る。而してこの楽器は、エンベロープデータを第５図に
示すように変化させた場合は時間と共に倍Ｕ Ｉ＆、分
が変化して特色ある音色をもったものとなる。
次に第２図により、エンベロープ乗算回路９の具体的な
回路を説明する。エンベロープジェネレータ８から出力
する７ビー／ トのエンベロープデータは、対応する排
他的オアゲート１３−１〜１３−７の各一端に人力する
。また排他的オアゲート１３−１〜１３−７の各他端に
は、ウオルシュ関数波形メモリ７から各ｃｈｌ−ｃｈ４
のチャンネル時間を更に１６個に分、１１シた１６のタ
イミングｔ１〜ｔ１６ごとに出力している１ビツトのデ
ータがインバータ１２を介し反転されて人力している。
回路を説明する。エンベロープジェネレータ８から出力
する７ビー／ トのエンベロープデータは、対応する排
他的オアゲート１３−１〜１３−７の各一端に人力する
。また排他的オアゲート１３−１〜１３−７の各他端に
は、ウオルシュ関数波形メモリ７から各ｃｈｌ−ｃｈ４
のチャンネル時間を更に１６個に分、１１シた１６のタ
イミングｔ１〜ｔ１６ごとに出力している１ビツトのデ
ータがインバータ１２を介し反転されて人力している。
そして１−記排他的オアゲー）１３−１〜１３−７の各
出力はハーフアダー１４に入力する。
出力はハーフアダー１４に入力する。
また、このハーフアダー１４のキャリー入力端子ＣＩＮ
には、−に記インバータ１２の出力が人力していて、ハ
ーフアダー１４はこのキャリー入力端子ＣＩＮに“ｌ
”信号が入力したときには排他的オアゲート１３−１−
１３−７からのデータを＋ｌしてその結果データを累算
器１０へ！１える。
には、−に記インバータ１２の出力が人力していて、ハ
ーフアダー１４はこのキャリー入力端子ＣＩＮに“ｌ
”信号が入力したときには排他的オアゲート１３−１−
１３−７からのデータを＋ｌしてその結果データを累算
器１０へ！１える。
次に動作を説明する。ある鍵をオンすると、キーマトリ
クス回ｙ８１からパラレルデータが出力されてその操作
鍵に対応するキーコートがキーアサイナ２によっである
空チャンネル、例えばｃｈｌに割当てられる。即ち、キ
ーアサイナ２はキーコードレジスタ３に対し、そのｃｈ
ｉのタイミングにてそのキーコードをキーコードレジス
タ３に、１シ込む。
クス回ｙ８１からパラレルデータが出力されてその操作
鍵に対応するキーコートがキーアサイナ２によっである
空チャンネル、例えばｃｈｌに割当てられる。即ち、キ
ーアサイナ２はキーコードレジスタ３に対し、そのｃｈ
ｉのタイミングにてそのキーコードをキーコードレジス
タ３に、１シ込む。
そしてキーコードレジスタ３からのキーコートに応じて
周波数情報ＲＯＭ４は対応するＦｆ高の周波数情報を出
力し、累算器５にＩＦえてｃｈｉのタイミングで累算さ
せる。そしてその累算（／ｉはアドレス制御回路６に！
ｊえられ、しかもこのアドレス制御回路６にはタイミン
グ信”’ｙ Ｌ ｌ 〜ｔ１６が入力しているので、ア
ドレス制御回路６はウオルシュ関数波形メモリ７に対し
て、例えばアドレスｒＱＪに対してｔｌ 〜ｔｕｂの１
６個のタイミングに分割したアドレスデータを出力する
ことになる。
周波数情報ＲＯＭ４は対応するＦｆ高の周波数情報を出
力し、累算器５にＩＦえてｃｈｉのタイミングで累算さ
せる。そしてその累算（／ｉはアドレス制御回路６に！
ｊえられ、しかもこのアドレス制御回路６にはタイミン
グ信”’ｙ Ｌ ｌ 〜ｔ１６が入力しているので、ア
ドレス制御回路６はウオルシュ関数波形メモリ７に対し
て、例えばアドレスｒＱＪに対してｔｌ 〜ｔｕｂの１
６個のタイミングに分割したアドレスデータを出力する
ことになる。
したがってウオルシュ関数波形メモリ７から読出される
ウオルシュ関数のデータは、いまの例で、アドレス「０
」では、先ず、タイミン’ｆ ｔ ＋の０”のデータが
、浸出されてエンベロープ乗算回路９にグーえられ、次
にタイミングｔ２では“１″のデータが読出されてエン
ベロープ乗算回路９にり−えられ、以ド同様にして、こ
のアドレスｒＯＪでは、タイミングｔ３”ｔｌ６に対し
、更に” ｏ ”、 °゛１”、 “Ｏｎ、 ′ｌ″、
”０″、“ｌ”、 ′０″、 ”ｌ”、 ”Ｏｎ
、 ” ｌ ” 。
ウオルシュ関数のデータは、いまの例で、アドレス「０
」では、先ず、タイミン’ｆ ｔ ＋の０”のデータが
、浸出されてエンベロープ乗算回路９にグーえられ、次
にタイミングｔ２では“１″のデータが読出されてエン
ベロープ乗算回路９にり−えられ、以ド同様にして、こ
のアドレスｒＯＪでは、タイミングｔ３”ｔｌ６に対し
、更に” ｏ ”、 °゛１”、 “Ｏｎ、 ′ｌ″、
”０″、“ｌ”、 ′０″、 ”ｌ”、 ”Ｏｎ
、 ” ｌ ” 。
０°°、”１″、“０°゛、”°ｌ”のデータが夫々読
出されることになる。そしてこれらはエンベロープ乗算
回路９にｊｒ、えられる。
出されることになる。そしてこれらはエンベロープ乗算
回路９にｊｒ、えられる。
−・方エンベロープ乗算回路９では、キーアサイナ２が
ｌ二足オンキーをｃｈｉに割当てたときから、そのチャ
ンネルｃｈｉの１６のタイミングｔ１〜ｔ１６の各々に
おいて、第５図に示すような波形のエンベロープデータ
を発生し、エンベロープ乗算回路９に１ｊ−える。
ｌ二足オンキーをｃｈｉに割当てたときから、そのチャ
ンネルｃｈｉの１６のタイミングｔ１〜ｔ１６の各々に
おいて、第５図に示すような波形のエンベロープデータ
を発生し、エンベロープ乗算回路９に１ｊ−える。
そこでエンベロープ乗算回路９では、第２図において排
他的オアゲート１３−ｉ〜１３−７の各一端にはエンベ
ロープジェネレータ８からの１−記エンベローブデータ
が、いまの例ではｃｈｌのタイミングにてＩＩＩＩ次ｔ
１〜ｔ１６のＩｌ＋で人力してくる、一方、排他的オア
ゲート１３−１〜１３−６の他端には、ウオルシュ関数
波形メモリ７の、例えばアドレス「０」の１６のタイミ
ングのデータ” ｏ ”、“１″、” ｏ ’、” １
” 、 ・−・・−・“θ″、“ｌ”がｊ順次インバ
ータ１２を介している。
他的オアゲート１３−ｉ〜１３−７の各一端にはエンベ
ロープジェネレータ８からの１−記エンベローブデータ
が、いまの例ではｃｈｌのタイミングにてＩＩＩＩ次ｔ
１〜ｔ１６のＩｌ＋で人力してくる、一方、排他的オア
ゲート１３−１〜１３−６の他端には、ウオルシュ関数
波形メモリ７の、例えばアドレス「０」の１６のタイミ
ングのデータ” ｏ ”、“１″、” ｏ ’、” １
” 、 ・−・・−・“θ″、“ｌ”がｊ順次インバ
ータ１２を介している。
したがって排他的オアゲート１３−１−１３−７からは
、ウオルシュ関数波形メモリ７からのデータが“Ｏ″の
ときにはインへ−タ１２によって“１”に反転されるた
め、エンベロープジェネレータ８の出力（エンベロープ
データ）が反転されてハーフアダー１４に７ビツトデー
タとして入力する。而してこのとき、ハーフアダー１４
のキャリー入力端子ＣＩＮには、“ｌ”信号が入力する
ため、ハーフアダー１４に入力した７ビツトデータは、
エンベロープジェネレータ８からのデータを負のイ１と
したものを出力することになりその結果データを累算＄
１０に！ｊえる。
、ウオルシュ関数波形メモリ７からのデータが“Ｏ″の
ときにはインへ−タ１２によって“１”に反転されるた
め、エンベロープジェネレータ８の出力（エンベロープ
データ）が反転されてハーフアダー１４に７ビツトデー
タとして入力する。而してこのとき、ハーフアダー１４
のキャリー入力端子ＣＩＮには、“ｌ”信号が入力する
ため、ハーフアダー１４に入力した７ビツトデータは、
エンベロープジェネレータ８からのデータを負のイ１と
したものを出力することになりその結果データを累算＄
１０に！ｊえる。
一方、ウオルシュ関数波形メモリ７からのデータが“ｌ
”のときには、インバータ１２の出力は“０”となって
、排他的オアゲート１３−１〜１３−７の各端、および
ハーフアダー１４のキャリー入力端／−ＣＩＮに入力す
ることになる。そのため排他的オアゲート１３−１−１
３−７の出力はエンベロープジェネレータ８からのエン
ベロープデータと同一となり、またキャリー入力端子Ｃ
ＩＮに人力するデータも“０パであるから、結局、ハー
フアダー１４の出力はエンベロープジェネレータ８から
のエンベロープデータ（正値）がそのまま出力すること
になる。そしてこのデータは累算器１０にケえられる。
”のときには、インバータ１２の出力は“０”となって
、排他的オアゲート１３−１〜１３−７の各端、および
ハーフアダー１４のキャリー入力端／−ＣＩＮに入力す
ることになる。そのため排他的オアゲート１３−１−１
３−７の出力はエンベロープジェネレータ８からのエン
ベロープデータと同一となり、またキャリー入力端子Ｃ
ＩＮに人力するデータも“０パであるから、結局、ハー
フアダー１４の出力はエンベロープジェネレータ８から
のエンベロープデータ（正値）がそのまま出力すること
になる。そしてこのデータは累算器１０にケえられる。
ｆｆ１ｆＪＷ１０では、このようにしてエンベロープ乗
算回路９から与−えられる各チャンネルｃｈｌ〜ｃｈ４
毎のデータを累算して、即ちｃｈｌ＋ｃｈ２＋ｃｈ３＋
ｃｈ４の結果データを楽音信号としてＤ／Ａ変換器１１
に与え、アナログ信号に変換させる。そのためこのアナ
ログ信号が更にアンプ、スピーカを介し楽音として放音
されることになる。
算回路９から与−えられる各チャンネルｃｈｌ〜ｃｈ４
毎のデータを累算して、即ちｃｈｌ＋ｃｈ２＋ｃｈ３＋
ｃｈ４の結果データを楽音信号としてＤ／Ａ変換器１１
に与え、アナログ信号に変換させる。そのためこのアナ
ログ信号が更にアンプ、スピーカを介し楽音として放音
されることになる。
而してＬ述した動作は、この電子楽器が４音ボリフオニ
ンクであるから他のチャンネルｃｈ２、ｃｈ３、ｃｈ４
においても、他の同時操作キーがあれば上述同様にして
実行される。また操作鍵がオフされるとキーアサイナ２
はキーコートレジスタ３に対するチャンネルノ、１当て
を解除し、それまでのそのチャンネルのキーコードをク
リアする。
ンクであるから他のチャンネルｃｈ２、ｃｈ３、ｃｈ４
においても、他の同時操作キーがあれば上述同様にして
実行される。また操作鍵がオフされるとキーアサイナ２
はキーコートレジスタ３に対するチャンネルノ、１当て
を解除し、それまでのそのチャンネルのキーコードをク
リアする。
尚、」−記実施例では、ウオルシュ関数としてＳＡＬ関
数を取りあげたが、ＣＡＬ１５ｉＪ数をウオルシュ関ａ
波形メモリ７に代りに記憶させてもよいし、あるいはま
た、両者をウオルシュ関数波形メモリ７に記憶させ、そ
れを使用して楽音を発生するようにしてもよい。
数を取りあげたが、ＣＡＬ１５ｉＪ数をウオルシュ関ａ
波形メモリ７に代りに記憶させてもよいし、あるいはま
た、両者をウオルシュ関数波形メモリ７に記憶させ、そ
れを使用して楽音を発生するようにしてもよい。
［発明の効果コ
以上説明したように、この発明は、ウオルシュ関数を用
いた電子楽器であって、しかもその複数の次数のウオル
シュ関数をメモリに記憶しておき、これを、複数の楽Ｆ
’？生成チオンネルの各チャンネル時間内の更に小なる
分、Ｉ、１処理時間で順次読出すようにした電子楽器で
あるから、ウオルシュ関数を用いた電（楽器でありなが
ら、極めて簡単な回路でポリフォニックの＋ｈ ｆ−楽
器を提供しうる利点が−ある。
いた電子楽器であって、しかもその複数の次数のウオル
シュ関数をメモリに記憶しておき、これを、複数の楽Ｆ
’？生成チオンネルの各チャンネル時間内の更に小なる
分、Ｉ、１処理時間で順次読出すようにした電子楽器で
あるから、ウオルシュ関数を用いた電（楽器でありなが
ら、極めて簡単な回路でポリフォニックの＋ｈ ｆ−楽
器を提供しうる利点が−ある。
第１図ないし第５図は本発明の一実施例を示し、第１図
はその全体回路図、第２図はエンベロープ乗算回路９の
具体的回路図、第３図はウオルシュ関数波形メモリ７に
記憶Ｓれているウオルシュ関数データの例を１周期分ｉ
ｔつ１６次数分示す図、第４図はタイミング信号ｔ１〜
ｔ１６とチャンネルｃｈｉ〜ｃｈ４との関係を示すタイ
ムチャート、第５図はタイミングｔ１〜ｔｅ６別に発生
したエンベロープ波形を示す図、第６図はおよび第７図
は従来例を示し、第６図は回倒のウオルシュ関数のうち
、ＳＡＬ関数の波形を示す図、第７図はウオルシュ関数
発生回路の具体的回路図である。 ｌ・・・・・・キーマトリクス回路、２・・・・・・キ
ーアサイナ、３・・・・・・キーコードレジスタ、４・
・・・・・周波数情報ＲＯＭ、５・・・・・・累算器、
６・・・・・・アドレス制御回路、７・・・・・・ウオ
ルシュ関ａ波形メモリ、８・・・・・・エンベロープジ
ェネレータ、９・・・・・・エンベロープ乗算回路、１
０・・・・・・累算器、１１・・・・・・Ｄ／Ａ変換器
、１２・・・・・・インバータ、１３−１〜１３−７・
・・・・・排他的オアゲート、１４・・・・・・ハーフ
アダー。 特許出願人 カシオ計算機株式会社 代理人 弁理士 町 １）俊 正 ？７２Ｌ５ユ嚇■数刃麦 １吟ｘ℃す７謳ｌ） 第２図 第５図 ５ＡＬ（１、ｔ） 第６図
はその全体回路図、第２図はエンベロープ乗算回路９の
具体的回路図、第３図はウオルシュ関数波形メモリ７に
記憶Ｓれているウオルシュ関数データの例を１周期分ｉ
ｔつ１６次数分示す図、第４図はタイミング信号ｔ１〜
ｔ１６とチャンネルｃｈｉ〜ｃｈ４との関係を示すタイ
ムチャート、第５図はタイミングｔ１〜ｔｅ６別に発生
したエンベロープ波形を示す図、第６図はおよび第７図
は従来例を示し、第６図は回倒のウオルシュ関数のうち
、ＳＡＬ関数の波形を示す図、第７図はウオルシュ関数
発生回路の具体的回路図である。 ｌ・・・・・・キーマトリクス回路、２・・・・・・キ
ーアサイナ、３・・・・・・キーコードレジスタ、４・
・・・・・周波数情報ＲＯＭ、５・・・・・・累算器、
６・・・・・・アドレス制御回路、７・・・・・・ウオ
ルシュ関ａ波形メモリ、８・・・・・・エンベロープジ
ェネレータ、９・・・・・・エンベロープ乗算回路、１
０・・・・・・累算器、１１・・・・・・Ｄ／Ａ変換器
、１２・・・・・・インバータ、１３−１〜１３−７・
・・・・・排他的オアゲート、１４・・・・・・ハーフ
アダー。 特許出願人 カシオ計算機株式会社 代理人 弁理士 町 １）俊 正 ？７２Ｌ５ユ嚇■数刃麦 １吟ｘ℃す７謳ｌ） 第２図 第５図 ５ＡＬ（１、ｔ） 第６図
Claims (1)
- 複数の次数のウオルシュ関数のデータを記憶する記憶手
段と、この記憶手段に記憶されているウオルシュ関数の
各次数毎のデータを、最大同時発音数に対応する複数の
楽音生成チャンネルの各チャンネル時間内における更に
小なる時分割処理時間で順次読出す読出し手段と、この
読出し手段により読出されたウオルシュ関数のデータに
基づく楽音を生成する楽音生成手段とを具備したことを
特徴とする電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237711A JPS6298396A (ja) | 1985-10-25 | 1985-10-25 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237711A JPS6298396A (ja) | 1985-10-25 | 1985-10-25 | 電子楽器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298396A true JPS6298396A (ja) | 1987-05-07 |
Family
ID=17019364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237711A Pending JPS6298396A (ja) | 1985-10-25 | 1985-10-25 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9510099B2 (en) | 2013-04-01 | 2016-11-29 | Pioneer Corporation | Speaker device |
| US9729972B2 (en) | 2013-04-01 | 2017-08-08 | Pioneer Corporation | Speaker device |
-
1985
- 1985-10-25 JP JP60237711A patent/JPS6298396A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9510099B2 (en) | 2013-04-01 | 2016-11-29 | Pioneer Corporation | Speaker device |
| US9729972B2 (en) | 2013-04-01 | 2017-08-08 | Pioneer Corporation | Speaker device |
| US9900699B2 (en) | 2013-04-01 | 2018-02-20 | Pioneer Corporation | Speaker device |
| US10433065B2 (en) | 2013-04-01 | 2019-10-01 | Pioneer Corporation | Speaker device |
| US10841705B2 (en) | 2013-04-01 | 2020-11-17 | Pioneer Corporation | Speaker device |
| US11337004B2 (en) | 2013-04-01 | 2022-05-17 | Pioneer Corporation | Speaker device |
| US11671758B2 (en) | 2013-04-01 | 2023-06-06 | Pioneer Corporation | Speaker device |
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