JPS6297492A - バ−ストスイツチング通信システム - Google Patents

バ−ストスイツチング通信システム

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JPS6297492A
JPS6297492A JP61180283A JP18028386A JPS6297492A JP S6297492 A JPS6297492 A JP S6297492A JP 61180283 A JP61180283 A JP 61180283A JP 18028386 A JP18028386 A JP 18028386A JP S6297492 A JPS6297492 A JP S6297492A
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JP
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burst
switch
link
port
communication system
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JP61180283A
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スタンフオード・アール・アムストウツツ
イー・フレツチヤー・ヘイゼルトン
ジヨゼフ・エム・レナート
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Verizon Laboratories Inc
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GTE Laboratories Inc
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/64—Hybrid switching systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Small-Scale Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信交換システムに関し、特定すると完全に
統合された音声データサービスを提供する通信交換シス
テムに関する。
従来の技術 通信使用者、特に遠距埋通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナログ形式で伝送され
、スイッチングされていた。
ある形式の伝送媒体における経済性のために、音声信号
は伝送の百的のためにディジタル化された。
ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。
データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要Ｎが生じた。ここでは、「デー
タ通信」はディジタル化された音声信号以外のディジタ
ル通信網を介して伝送された任意の情報と広く定義する
ことにする。。
今日、最も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいハ数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。
現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１ブロツクまたは１頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて１ブ
ロツクまたは１頁の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ止めビデオにまで及び
得る。
イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が１目的に増大している。疑いもなく、
種々のサービスおよびトラヒック容量に関して、将来、
さらに大きな通信需要があろう。
ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多電化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化は複数の音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラブル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。
、ディジタル通信網またはシステムは、この通信網また
はシステムが通常の装置および設備を通じて音声および
データ通信を伝送する能力を有する場合には、「総合」
、あるいは「総合サービス」を提供するといわれる。総
合通信システムの特質は制御のために通信網の種々の点
においてインテリジェント・プロセッサを使用すること
である。
制御は通信網全体の制御が複数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を使用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域、全体に分散される。特に、局部ブ四セ
ッサによって行なわれる必要のあるスイッチングの決定
は局部プロセッサがただちに利用できる情報により行な
うことができる。大規模な通信システムにおいては、分
配された制御は局部トラヒックのルート選択に必要なイ
ンテリジェンスがそばにあるので、一般に効率を高める
。また、分配された制御は遠方の制御位置が働かない場
合に自己制御されているシステムの局部は動作可能状態
にあるから、生き残り性を高める。
伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムのＴ１キャリヤでは通信リンクは毎秒１５
４４メガビツトを搬送する。かなり高いビットレートの
リンクが現在の技術によってさえ実現できる。扁速度通
信リンクによる総合サービスの提供は通信網を通じての
情報の伝送を制御する新しい方法、手続きおよびプロト
コルを特徴とする特に、ルーチング（／Ｉ／−ト選択）
および管理、すなわち、「オーバヘッド」のためにシス
テムによって要求される追加の帯域幅は最小限にすべき
であるが、環境の変化に順応するように通信網内に合理
的な融通性を持たせるべきである。総合スイッチング装
置はＴル−トおよびそれより高いビットレートで情報を
伝送し、ルート選定し、最着のチャネル利用ができるよ
うにすべきである。
通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信鋼
の構成（アーキテクチャ）および手続きを追求している
。
もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。
発明の目的 従って、本発明の目的は現存の技術の欠点を除失し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。
本′発明のｌ１党の目的は完全に統合された音声および
データサービスを有する通信システムを提供することで
ある。
本発明の他の目的はＴ１またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。
本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。
本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送纒を介して融通性を
もってかつ使用者サービスの事実上の中断なしに、完全
に達成でき、しかも制御プロセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
残った制御プロセッサに再割当てすることができる通信
システムを提供することである。
本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。
本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。
本発明の他の目的は低制格のモジュール構成素子を特徴
とし、かつ超大規模集積（超ＬＳＩ）技術で実現するの
に十分に適した非常に冗長な回路を備えた総合通信シス
テムを提供することである。
本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。
本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。
本発明の他の目的は非常に効率の良いＭ様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。
本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいけ加入者の建物に位置付けできるリ
ンクスイッチを礎供することである。
本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容量スイッチであるハブスイッチを提供することであ
る。
本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプロセッサ
を提供することである。
本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。
本発明の他の目的は基点（オリジン）ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。
本発明の他の目的はディジタル化音声を含むバーストに
対するホ゛−トで受信した伝送レートが通信リンクを通
じてのバースト伝送レートにほぼ等しく、従ってリンク
スイッチ内の音声バーストの速度バッファ手段が必要で
ない総合通信システムを提供することである。
本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このボ−ト回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。
本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、乃プスイツチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するポート回路を提供することである。
本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。
本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。
本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。
〔発明の概要〕
本発明の１側面に依れば、本発明のこれらの目的は、少
なくとも１つのハブスイッチ、少なくとも１つのリンク
スイッチおよび少なくとも１つの通信リンクを含むバー
ストスイッチング通信システムの提供により遂行される
。中間のスイッチを通ることなく互に通信する能力を有
するシステムの任意の２つのスイッチ間には通信リンク
が存在する。各通信リンクは、各秒時間内に複数のフレ
ームを有する時分割されたスパンである。しかして、各
フレームは複数のチャンネルを有し、各チャンネルは１
バイトの伝送のための通信容量を有する。１バイトは、
任意の予め予定されたビット数であり、１ビツトは１２
進数字（ディジット）である。本発明の好ましい具体例
において、１バイトは、ＡＳＣＩＩキャラクタの場合と
同様に、例えば８ビツトである。
システムは複数のポートを有しているが、各ポートは１
つのスイッチの１要素である。各ポートは、例えば、制
御プロセッサや端末使用者機器や他の通信システムと結
合するための手段を提供する。いずれの場合にも、ポー
トの各部回路または装置との結合は、外部回路または装
置の特定の特性に合わせて設計されたポートインターフ
ェース回路を介してなされる。
バーストをシステムを介してオリジンポートからデステ
イネーシヨンポートヘルート指定する手段も設けられて
いる。バーストは、デステイネーシヨンポートアドレス
、情報部分、およびバーストの端部の終了部分を含む複
数のバイトである。
バーストは、例えば、データブロックまたは音声エネル
ギのトークのスパート（奔出）の値を表わすことができ
る。このようなルート指定手段は、下記のように、４つ
の形式に分けることができる。
すなわち、 （１）　　バーストをスイッチを介して、該スイッチの
オリジンポートから同じスイッチのデステイネーシヨン
ポートヘルート指定する手段、すなわちポート−ポート
ルート指定手段。
（１１）　　バーストをスイッチを介して、該スイッチ
のオリジンポートから、デスティネーションに向う該ス
イッチのリンクへルート指定する手段、す々わちポート
−リンクルート指定手段。
唾　バーストをスイッチを介して、該スイッチに入るリ
ンクから該スイッチのデステイネーシヨンポートヘルー
ト指定する手段、すなわちリンク−ポートルート指定手
段。
（ψ　バーストをスイッチを介１〜て、該スイッチに入
るリンクからデステイネーシヨンポートに向うスイッチ
のリンクにルート指定する手段、す々わちリンク−リン
クルート指定手段。
ポートからリンクへおよびリンクからリンクへルート指
定する手段、すなわちバーストが入りリンクを介して到
達するかポートを介して到達するかに拘り力く出リンク
にルート指定する手段は、バーストのリンク内のチャン
ネルへの動的割筒てを採用しており、どのチャンネルも
バーストが伝送さねつ＼あるときのみ割り当てられ、そ
の他の場合チャンネルは他のバーストの伝送に利用可能
と々るようになされている。各スイッチはルートに沿っ
て順次、バーストの第１のバイトを受信し、そのバース
トがデステイネーシヨンポートに向う該スイッチのリン
ク上を伝送さね、るかを決定後、デステイネーシヨンポ
ートに向うリンクの最初のフレームの第１の利用可なチ
ャンネルで第１バイトを伝送し、そのチャンネルをその
バーストに割り当てる。各スイッチはルートに沿う順次
、バーストの第２のすなわち後続のバイトを受信後、バ
ーストのデスティネーションボー１・に向うリンクの第
２のすなわち後続のフレームの割り当てられたチャンネ
ルで第２のすなわち後続のバイトを伝送する。各スイッ
チはルートに沿って順次、バイトの最後のバイトを伝送
後、バーストの最後のバイトの伝送直後のフレームで他
のバーストに対する割当てを行なうため割り当てられた
チャンネルを解放する。
本発明の他の具体例においては、システムにハブスイッ
チが存在しかい以外上述のシステムと同様である。バー
ストスイッチはハブスイッチを必要としない。
本発明のさらに他の具体例においては、システムハ、複
数のポートを廟する単一のリンクスイッチを含む。この
具体例においては、対のスイッチの不存在のため通信リ
ンクの必要は々い。
このように、現在および来るべき将来の通信需要の増大
に応じ得る高度に効率的な統合された通信システムが提
供される。本システムは、追って詳細に説明されるよう
に、多くの特徴および利点を有するものである。
実施例 以下添付図面を参照して本発明の実施例について詳細に
説明する。
バーストスイグヂングはディジタｙ化された音声（ボイ
ス）およびデータを完全に統合された態様でスイッチン
グするだめの新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がバーストスイノカングによって処理できる。バース
トスイッチングシステムは代表的には大巾に分散された
小型スイッチ、分配された制御（コントロール）、およ
び同上された帯域幅効率を％徴としている。
第１図はバーストスイッチングシステム１００の好まし
い一実施例を示す。このシステム１００は高ｇ量、へブ
スインテ１０２および複数のリンクスイッチ１０４を含
む。リンクスイッチ１０４は代表［］Ｃ：ＪＫは列えげ
３２またはそれ以下のポートを取り扱う（ｆ−ビス−［
る）小型スイッチング素子である。Ｔ１スパンは２４ｆ
″ヤネルであるので２４ポートが好ましい数である。こ
れらスイッチは時分割多重通信リンク１０６、例えばＴ
Ｉ、ｔパンによって互いに結合されている。複数の末端
使用者１１０８がライン１１０を介してライン回路（図
示せず）と結合されてもよい。これらライン回路はリン
クスイッチ１０４の構成要素であるポートと結合される
。リンクスイッチのポートは使用者、ｉ？！′ｌＩ呻プ
ロ七ツナ、あるいは他の別個の通信システムがシステム
１００にアクセスする手段を提供する。ポートインター
フェース回路がそのような使用者、訓」プロセンチ、あ
るいは他の通信システムとの適当なインターフェースを
提供する。末端使用者機器とインターフェースするとき
には、ポートインターフェース回路は、本明細書では、
ライン回路と表示される。他の通信システムとインター
フェースするときには、ポートインタ−７エー′ス回路
は、本明細書では、トランク回路と表示される。制御ブ
ロセツチとインターフェースするときには、または総体
重にいうときには、本明細着では「ポートインターフェ
ース回路」または「ポート回路」という用語が便用され
る。
本明細書においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号変調（ＰＣ！Ｍ）および時
分割子＠（ＴＤＭ）技術を便用してディジタル形式で搬
送するように設計された一階層（へイアラーキ）のディ
ジタル伝送システムからなる。Ｔ１キャ９ヤは２４のＰ
ＣＭスビーテヂャネルを有する。各信号は毎秒８．００
０回すンプルサレる。各サンプルは８ビツトコードによ
って表わされる。各フレームは２４のスビーｆ−ｆヤネ
ルのそれぞれに対するサンプルとフレームの終りに１ビ
ツトのフレーム同期ビットを有する１９３ビツトである
。Ｔ１ラインレートは毎秒１５４４メガビツトである。
Ｔ２キャリヤは６．３１２メガピツトのラインレートを
有し、９６のＰＯＭ音声チャネルまたは等画物を搬送す
る。Ｔキャリヤのこれら定ｊｉ！、＃′ｉ単に例示とし
て示すだけである。従って、これら定義は本発明の動（
Ｆ、あるいは説明には臨界旧なものではない。
リンクスイン力はリンク群に構成してもよい。
１つのリンク群内の任意の９ンクスイツテがハブスイッ
チを通過下る通信なしに同じ９ンク詳内の任意の池のリ
ンクスイッチと通信する能力を有する。第１（８）にお
いて、Ａ、Ｅ、ＯｌおよびＤと指示された４つのリンク
群が図示されている。リンクスイノｆ１０３とリンクス
イッチ１１２間の任意の通信は必ずハブスインｙ″１０
２を通過しなければならない。従って、リンクスイッチ
１０３とリンクスイッチ１１２は異なるリンク群にある
、丁なわちリンク群ＡおよびＤｉＣそれぞれある。ハブ
スイッチ１０２は別１−のリンク群を相互接続する。
小形のバーストスイッチングシステムはハブスイン力を
必要としないであろう。例えば、リンク膵ＡＶｉへブス
イツｆ１０２なしで完全なシステムとしてａＷＱし得る
。これに対し、大形のバーストスイッチングシステムま
たは高い残存性の要件を有する７ヌテムは１つ以上のハ
ブスイッチを必要とするであろう。
システム１００としては星形、リング形、トリー（木）
形形虐およびこれらの組合せのような櫨々の他の形態が
あシ、各形態は４定の適用例の要件に恒存して多かれ少
なかれ関連するある利点および欠点を有する。第１図に
示すようなシステム１００は仮配する理由のためにバー
ストスインチの好ましい一実施例である。
システム１００は代表的には９８．０００ラインおよび
トランクをサービスするための存意を有する今日の中央
局または構内交換機（ＰＪ３Ｘ）に対応する。バースト
スイッチングにおいて、スイッチング機能は分散されて
いる、丁なわち、使用者の近くにもたらされている。リ
ンクスインｔは小形であシ、従ってこれらリンクスイッ
チは使用者の近傍または会社に分散することができる。
代表的なリンクスイッチは居住区域の小形分配変圧器に
非常によく似たボールに取付けても、あるいは商用ビル
の便所（物入れ）の壁に取付けてもよい。
第１図に示されたスイッチングｄ［の大巾な分散はバー
ストスイッチングの百円を１足する。電話産業は外部の
鋼工場（プラント）に大規模な投資をしている。この外
部の工場はスイッチングおよび端末設備に匹敵する厘要
なｇｆＪ直を有している。
バーストスイッチングはこの工場の用途を新しいサービ
スにまで拡大し、確豆されているチ・−ビスの−ＪｊＪ
−＄を同上することによってこの工場の有用さを拡張す
る。
総合サービスディジタル網（ｉＳＤＮ）は１つの新しい
サービス領域である。この網は加入者機器または端末に
おいて２８Ｂ、０００ビット／秒の帯域幅を要求するか
も矧れない。恐らく数６ヤード離れたリンクスイッチに
至る短かいループの万が中央局に至る１乃至３マイルの
長い２線対よシも良好にこの帯域幅を維持することがで
きる。
バーストスイッチングは現存する工場にスイッチングの
大部分を移動させることによってこの工場から新しいチ
ービスおよびｆ＠ｌ温を引き出丁ことができるものと予
期されている。側面の効果として、＋ＰＪループ畏が非
常に短かくなってインピーダンスの変化が非常に少なく
なシ、ハイブリッド回路網においてよシ一層良好な妥鴎
を見つけることができるようになる。バーストネットワ
ークを通じて若干の遅延があるかも却れないが、バース
トスイッチングはエコー抑圧装置を必要としない。
絆しい部＠あるいはピルに設置する場合に、または設備
を又換する場合Ｋ、バーストスイッチループを設置する
のに必要な鋼の量は典形釣なスイッチを設置するのに必
要な鋼の蓋よシも大巾に少ない。ジー・ティー・イー・
ラボラトリーズによって行なわれた最近の用途研究によ
れば、約２０００回線の地方区域に設置したバーストス
イッチは現在の果甲弐設備が必要とした外部工場の僅か
１５％しか必要としなかったということを示している。
バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
りスイッチされる。同様に、任意形式のディジタル化さ
れたアナログ信号、例えばイメージパケットはバースト
スイッチングシステムによって完全に統合された態様で
処理される。完全に統合されたスイッチは短期間のおよ
び長期間のトラヒックミックスの変化に良好に順応する
。
万一、将来において音声に対するデータの割合が増大し
ても、バーストスイッチはデータを音声と同じ態様でス
イッチするので、再構成することなしにそれに順応する
。バーストスイッチングは１つの時定１１１　において
はデータと音声とを差別処理さえする。音声サンプルは
消滅しゃ丁い。過度の遅延は音声サンプルを無用のもの
に下る。−万、データメツセージは非常に長く遅延させ
ても認矧し得る性能を有する、丁なわち識別することが
できる。これに対し、音声は冗長性を有する。従って、
若干の音声チンプルがなくなっても音声の質を損なうこ
とがない、丁なわち音声を判別することができる。−万
、データは冗長性を有さないのでいかなるバイトも失な
われてはならない。
それ故、バーストスイッチングは音声チンプルをデータ
より高い優先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第１のｔヤンスを有す
るように下る。これは音声サンプルの損失（クリツピン
グ）を最小にする。
データキャラクタはコンテンションの場合にはバグ７ア
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。
バーストスイッチングにおける統合の他の例においては
任意のポートがラインまたμトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこにで
も出現し得る。トランクはアナログまたはディジタルの
どちらでもよい０ バーストはディジタル化された音Ｐ（またはスピーｆ）
あるいはデータメツセージを含んでいてもよい。本明細
書では、ディジタル化されたスピーチ以外の通信を含む
バーストがデータ通信として処理される。「トークスパ
ート」は単一シラブルの発音甲に生じるような音声エネ
ルギの単一の運ｄ放射である。通常の会話における話者
は七の会話時間の３５〜４０％の間音声エネルギを発す
る。バーストスイッチングは送るべき清報が４任すると
さにのみ、丁なわち、バースト中のみ、伝送ヂャネルの
ようなシステムリソースがもっばら使用されるようにす
るために沈黙（またはスビーｆ）の横用を行なう。バー
ストの終Ｔｑに、このチャネルは他のバーストに割当て
るのに／？１用できる。かくして、バーストスイッチン
グはそのリソースを、呼の全継ａＱ間の間１つの会話に
対して１つのチャネルを専用下る典型幻な回線スイッチ
ングの効率の２〜３倍の効率で利用することになる。
第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面にＢ□、Ｅ、、　Ｅｌ、
およびＢ、と指示された４バイトのヘッダから始まる。
このバーストスイッチングの実施例においては、および
本明細署においては、１バイトは８ピントである。切線
、この仮定は本発明にとって臨界円なものではない。他
の実施列においては、１バイトは１ビツト、または４ビ
ツト、または任意のあらかじめ定められた故のビットか
らなるものでよい。この実施列において８ビツトを選択
したの￥ｉＴキャリヤチャネルのｄ量が８ビツトである
ためと、印刷６Ｆ能なキャラクタが代表旧には８ピント
コード、列えはＡＳＣＩＩ（アスキー）コードによって
表わされるからである。１バイトを８ビツトと定義した
ことにより、用語「キャラクタ」は本明細蓄ではバイト
と工換註をもって使用できる。
バースト１２０において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがヌイツ六に入力すると、
ヘッダはめて先ポートに至るスイグテからの適当なリン
ク（またはポート）を選択するように屏、沢される。ヘ
ッダはバーストを音声、データ、または、■１ｊ飼バー
ストとして記述する情報を含む。後で詳細に説明するよ
うに１．Ｉｉ′１１呻バーストはスインテブロセノサ間
で交換されるメツセージである。ヘッダ情報は所望の没
先度で出力するためにおよび他のｇ理の目刃のためにバ
ーストの行列をつくるのに使用される。
ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘッダチェックサムである。デ
ータの場合にはバーストを間遠つて発送するよシもバー
ストを打ＣｊＪシ、再伝送に頼る方がよいとみなされて
いる。音声バーストを再伝送する試みはなされていない
。音声バーストの４防は非者に短かく、音声バーストを
１Ｅシく発送するのに１回のチャンスしかない。七のチ
ャンスを失なった場合には、七のバーストは古丁ぎて役
に立たない。
ヘッダに続いてバースｌ−１２０はＮ（任意のｉ故）の
バイトからなるｆ報部分を有する。ｌく−スト１００は
図面にＴと指示された単一のバースト終了バイトで終了
する。あるいは後述下るように１つ以上の終了バイトを
直用してもよい。／＜−スト１姪Ｊ′バイトは本明細汀
ではＦＬＡＧとも呼はれる。
か＜シテ、各バーストごとに５つのオーｌくヘッドキャ
ラクタが存在する。丁なわち、４つのヘッドキャラクタ
と１つの終ｒキャラクタである。
ＦＬＡＧが受信されると、受１Ｍ片はバーストが光ｆし
たことを」る。バーストは連続する伝送までの任意の受
さのものでよい。ＦＬＡＧはまた、チャネル空きキャラ
クタとしても使用でき、従つて次のバーストが始まるま
でＦＬＡＧがヱきチャネル中に送られる。
ＦＬＡＧＫ対して選択されるビットの組合せはバースト
で送られるべきキャラクタ甲に起り得る。
データソースに利用できるキャラクタ・セットにいかな
る。ｆｌｌ限もあってはならない。任意の組合せの２巡
データを送ることができなくてはならない。
データリンク・エスケープ、丁なわちＤＬＲ。
キャラクタは終了バイトとしてのＦ　Ｌ　Ａ　Ｇキャラ
クタと通常のデータとしてのＦＬＡＧキャラクタピント
の１組合せとを区別するのに使用される。ソースにおい
て、送られるべきデータ中に生じる各ＦＬＡＧまたｌＩ
″ｉ：ＤＬＥは余分のＤＬＥに先導される。あて先にお
いて、受信されたＤＬＥは丁てられ、とのＤＬＥに続く
キャラクタがＦＬＡＧまたはＤＬＲの検査なしに受信さ
れ、それによってキャラクタストリームをソースのキャ
ラクタスト９−ムに戻丁。Ｄ　Ｌ　Ｅ　ＶＣよって先導
されない受信ＦＬＡＧはバースト終了キャラクタとして
解釈される。
各挿入されたＤＬＥは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＥはそれらが送られるべき音声サンプル
またはデータ中にめったに王じないように選択されるべ
きであシ、ＤＬＥの挿入遅延を可屈な限シ導入しないよ
うにする。音声トラヒックは今世紀の終りまでデータよ
シ蓋が多いと予期されるから、これらキャラクタに対し
て選択される好ましい値はアナログ音声信号の最大の正
および負の振扁を表わ丁コーデック（音声Ａｌ）−ＤＡ
変換６）の出力である。他の−Ａ沢は最小の正および瓜
の値であろう。この選択はこれら最小１直が最小バンク
グラウンドノイズ・スレンショルド以Ｆ（絶対匝で）で
ある→合に竹に有利である。
いずれＫしても、印＋ｂｌＪ　ｏＴｆ＆なキャラクタは
恐らくデータおよびテキストの伝送中に高頻度で生じる
から、これら印１Ｇ１１ｃＴｒ能なキャラクタを表わ丁
ビット・４戒は選択されるべきではない。
第１図において、スイッチ間の通信リンク１０６は、曲
のレート、例えばばＴ２またはそれよシ高いスパンが便
用できるけれど、Ｔ１スパンである。
バーストはこのスパンの時分割多重チャネルでスイッチ
間に送られ、バーストの後続のキャラクタはこのスパン
の後続のフレームで送信される。Ｔ１ギヤリヤのチャネ
ル内のキャラクタレートは毎秒８、　ＯＯＯキャラクタ
であシ、これはコーデックのキャラクタ発生レートと合
致する。バーストスイッチングにおいて、通信リンクを
通じての音声キャラクタ伝送レートはスピーチキャラク
タソースおよび受信者に対するキャラクタレートに合せ
られる。従って、音声バーストに対するジンクスイン力
においては速度のバッファ手段は必要でない。
ただし、咬述するように、コンテンションの４合にはバ
ッファ手段が・仔圧する。バースト出力はヘッダのルー
ト割当てが行なわれるや否やジンクスイン力から始まう
、従ってリンクスイッチを通じての）！！延は２ｆヤネ
／Ｌ／時間、例えば１０マイクロ秒程度の極く短かい時
間にし得る。
Ｔキャリヤチャネルを便用することはバーストスイッチ
ングと音声パケットスイッチングとの重要な相違である
。パケットスイッチングにおいては、パケットはリンク
の全帯域幅を使用して節点間に伝送され、パケットのキ
ャラクタを連続して伝送下る。パケットのキャラクタは
ソース（コーデック）レートで累積され、セしてよ）高
いレートで伝送される。このことはよシ高いレートの伝
送が始まる前にパケットのキャラクタがバッファ作用を
受けなければならないということを意味する。−、ｇ項
の時間は遅延を導入するから、音声パブノドのサイズは
厳密に制限される。さもないと、エコーが重大な問題に
なるからである。短かいパケットはヘッダオーバヘッド
が重要になるということを意味する。例えば、音声パケ
ットは８０００キャラクタ／秒の発生レートで８サンプ
ル、または１ミリ秒分のデータに制限されると仮定する
。
ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１５キヤラクタが８つの音声サンプルをあて先に
送るために伝送されなければならず、帯域自龍効厚は「
Ａまたは６２％となる。３つのへノダキャラクタのみが
必要であるならば、音声パこれに対し、スピーチ伝送レ
ートはバーストスイッチングにおいては発圧レートに等
しいから、伝送が始まるＩＷＶＣスピーチバーストをバ
ッファする必要がない。伝送はバーストの受信が始まっ
た後で１キャラクタ時間程度始まシ、そしてバーストは
任意の時間の間続く。ヘッダの伝送はパーヌト当シ１１
！１２１だけ必要とする。
トークスパートの平均長は便用する沈黙検出アルゴリズ
ムに１ぺ存するが、一般には１００ミリ秒を越える。１
００ミリ秒のバーストに対するバーストスイッチングの
帯域幅効率は８００／８０５であプ、これｉｊ：９９％
を越える。
将来、現圧晋及しているレートよシ高い呼出しレートが
予期される。人類は゛庖話を−４丁ま子種々の用途に１
史用し続けるであろうということが経験円に予測されて
いる。−列として１０年あるいは２０年前には実際に存
在し々かったデータ通信の伝送が増大していることがあ
げられる。
他の重要なｍｌは叶を自動的に出し、そしてデータベー
スのアクセスの期間のみ保持するトランザクション端末
、例えばクレジットカード検証端末である。この予期さ
れている発呼レートの増大がどの程度重要であるかを決
定することは現在は不ｌ１ｉｌｌである。それでもなお
、バーストスイッチングの１つの百円は増大する発呼レ
ート（呼率）に合致するように優美に増大し得る、かつ
マルチプロセンチ中央処理装置の複雑さを呈しないスイ
ッチ劇＠ｌ素子の構造（アーキテクチャ）を決定するこ
とである。
共通部１＃に対する美形的な解決策は決定を行なう素子
（共通部（２））をスイッチの中心に配置し、周辺機器
からの刺激（加入者からの信号発生および監視）を引き
入れ、そしてスイッチおよび周辺ａ５（例えば、呼出し
信号に対して）に接続のために指令を発することである
。
より倉しい制御構盾は特に遠隔スイッチングユニットに
おいて、ある処、、ｃｉ！！能力をスレーブプロセッサ
の形式で憫ｒＪＲ辺機器の万へ移丁ことである。
これらスレーブブロセツｆはある低レベルの予備の処理
を行なうことができるが、最終の決定を行なうのは通例
、甲央制一点に残っている。
バーストヌイ′：／ヂングの解決策はこの分散傾向をそ
の限界まで拡大する。呼確立および特徴実行論理はリン
クまたはハブスイッチのポートに関連したプログラマプ
ルプロセッサに配置される。バースト網のポートの奴が
増加すると、ｒｆｆｌＪ　仰プロセッサの数が非者に自
然な態様で増加下る。処理能力の増大はプロセンナをマ
ルチプロセツチパヌに追加することによって必然面に生
じる複層さおよび故障時間なしに空きポートにプロセッ
サを加えることによって達成できる。バーストスイッチ
ングシステムにおいては、＋Ｓ１時に伝搬され得るバー
ストの数はシステムのポートプロセンナの故およびチャ
ネルの故によってのみＩｖｌＩＰＩｉされる。ポートプ
ロセンナは後で詳細に説明するポート回路のプロセンナ
嘴成素子である。
メツセージは１ＷＩＪ　ｌ卸ブロセグチ間で交換される
。
例えば、発呼者プロセッサと破呼者プロセンチ間のメツ
セージの交換は正規の呼を設定することを必要とする。
このメツセージトラヒックは通常の方法でバーストとし
て搬送され、従って、メンセージトラヒックは重要では
ないけれど、網によってｍｉされた全トラヒックに加え
られる。それぞれが背戸エネルギを３５％の時間にわた
って発圧する２つのパーティ間の６分の呼は巨万の音声
ナンブルを発生させる。呼を設定し、放出する必要があ
る１呻メツセージの交換は１００以下のキャラクタを必
要とし、僅かに負荷のＱ、（１１％に丁ぎない。
外部メツセージの交換に必ずしも必要としない。
１つのリンクスイッチでのポート−ポート呼は外部の副
脚メツセージトラヒックを必要とすることなしに、リン
クスイッチ内で完全に確立できる。
リンクスイッチの分散されたプロセンサは、たとえ手故
によってバースト網領域が網の残部と通信することがで
きなくても、網内の連続した＠乍をＩｆｆ］″能にする
。
バーストスイッチングシステムにおいて決定を行なう制
御が周辺愼４に移されたけれど、ある半果中す−ビスプ
ロセンｆ機ｎ目は残る。符に、ディレクトリ番号および
装置番号間の変換（ダイアルされた番号−バーストスイ
グカアドレス）はバースト、−１ｉ１！全本に分散され
たいくつかのデータベース探索（／Ｌ／ンクアツブ）マ
シーンによって実行される。池の同様の網機能は呼の終
了時に伝票を発行するための使用情報の記録である。後
述するように、これらｌ連プロセスは呼プロセンチある
いはｇ理プロセンチにおいて実行できる。これら制御プ
ロセンチのいずれがシステムの空きポートと結合されて
もよい。
制御を分散したことによる利点は、プロセッサの過負荷
状態が除去されるということ、ポートが増えるにつれ処
理ｌ１１巨力が自然にかつｇ易に増えること、および中
央Ｉたはその池のプロセッサが故障してもバーストスイ
グテング網がだめにならないということである。
第３図はリンクヌイクｆ１６２の好ましい一実施例のブ
ロック図を示す。リンクスイッチ１３２は第１図に示す
ようにシステム１００のリンクスイッチ１３０と１３４
との間に結合される。このような構成において、リンク
スイッチ１６２は次に示す４つの形式の通過するバース
トを処理する。
ｇｌはリンク−リンクまたは通過トラヒック、丁なわち
、入リンクからリンクスイッチ１３２を通って出リンク
に至るバーストであシ、第２はジングーポートまたは看
信トラヒック、すなわち、入リンクに到来し、そしてリ
ンクスイッチ１３２に対してローカルなポートに看信す
るバーストであり、第３はポート−リンクまたは発信ト
ラヒック、丁なわち、リンクスイッチ１３２に対してロ
ーカルなポートから発信し、出リンクから出て行くバー
ストであシ、第４はポート−ポートまたはリンク内スイ
ッチトラヒック、すなわち、リンクスイッチ１３２に対
してローカルなポートから発信し、ローカルなポートに
着信するバーストである。第３Ａ図に示す破線の矢印は
リンクスイッチを作る上記４つの通過形式のバーストを
例示する。これら４つの通過形式は第１０図にも示され
ている。
第３図において、リンクスイッチ１３２は次の（５５）
の高速プロセッサと結合された中央メモリ１６０を含む
。第１はリンクスイッチ１３０から到来する通信を処理
するリンク入力プロセンナ（ＬＩＰ）１６１であシ、第
２はリンクスイッチ１３０へ出て行く通信を処理するリ
ンク出力プロセッサ（ＬＯＰ）１６２であシ、第３ｉｌ
″１：９ンクスイツテ１３４から到来する通信を処理す
るＬＩＰ１６４であシ、＠４はリンクスイッチ１６４へ
出て行く通信を処理するＬＯＰ１６６であり、第５は２
４のポート回路１７８から到来する通信を処理するポー
ト人カブロセツナ（Ｐ工Ｐ）１６８でち９１第６は２４
のポート回路１７８へ出て行く通信を処理するポート出
力プロセッサ（Ｆｏｒ）１７０である。これら各プロセ
ンチはキャラクタおよびバッファを処理下るようになっ
ている時珠スインテングブロセンチである。後で詳細に
説明するように、僅かに相違するソフトフェアまたはフ
ァームクエアを備えた同じ高速ブロセグｆが（５５）の
リンクースインテブロセツｆ　−Ｄ　化を満足するよう
に構成できる。高速直接アクセスメモリを有する中央メ
モリ１６０はメモリアービンタ１７２と結合されておシ
、従って９ンクスイツテ１６２の１つのブロセツチのみ
が１回にアクセスできることになる。メモ９１６０は種
々のプロセンナ間の通信の唯一の手段である。
「ポート」という用語はポート回路１７８を含まない。
ポート回路１７８はリンクスイッチ１３２に隣接して物
理的に位置付けしても、あるいは使用者の超動または木
端便用者の債器内にのように遠方に位置付けしてもよい
。ポート回路１７８は、リンクスイッチ１６２が宋端匣
用者機器と結合されるときには、ライン回路であシ、ま
たリンクスイッチ１６２が池の通信システムと結合され
るときにはトランク回路である。リンクヌイノｆ１３２
のポート回路はまた、市１１鐸の目四のため、例えば呼
設定のために、呼プロセンｆまた鉱管理プロセンナと結
合してもよい。かくして、リンクスイッチのポートは、
本明細沓で部用されるときには、外部回路または装置と
結合するためのリンクスイッチ内の手段をいうが、この
外部回路まだは装置はポートの一部ではない。
メモリ１６００大部分は通信リンクまだはポートのアク
ティブチャネルに割当てることができるダイカミツクパ
ン７アに分割される。キャラクタは入カテヤネルに対す
るバーストに割当てられたダイナミックバッファの入力
に記憶され、出力に対するキャラクタは出力チャネルに
割当てられたバッファから絖収られる。
ダイナミックバッファはリングまたは循環バッファとし
て使用され、従ってバッファの最後の記滝位置は第１の
記は位置に相当下る。同時の入力および出力が生じるＯ
Ｔ９目組があシ、キャラクタが入力として記はされた後
の奴キャラクタ時間の与このキャラクタが出力としてｄ
出される。故キャラクタのみが大力さ几ているとさと同
じレートで一力されているバーストのパン７アに４圧す
る。
バンファ記憶位奴はラクンド・ロビン、■様で１更用さ
れ、出力が入力を奴キャラクタ遅れてｌいかける。
通なの場合はバッファ中に数キャラクタのみを有する同
時入力および出力であるけれど、ダイナミックバッファ
技術によシ単一のバッファの記憶空間より多くの記１謡
空間が心安なときに複式のバッファを一諸にチェイニン
グ（連鎖）することが６易に行なえる。各バッファが連
鎖の次のバッファのアドレスを呆侍するときに連鎖のバ
ッファが形成される。この連鎖構造は、例えは、データ
バーストがコンテンションのために出力から一時幻に阻
止され、出力が始まるまでバーストのキャラクタが１つ
以上のバッファの連鎖にバッファされているときＫ、使
用できる。
出力の準備ができたバーストは適当な出力通信リンクま
たはポートと関連したキューに配置される。これらキュ
ーはメモリ１６０に保持される。
キューエントリは２部分のデータを含む。丁なわち、キ
ューの第１のバーストの第１のバッファのアドレスとキ
ューの最後のバーストの第１のバッファのアドレスであ
る。キューは利用ｏｒ能な出力力ヤネルへの割当てを守
つバーストに対する基準を含む。
各出力リンクと関連する３つのキューが尊王する。丁な
わち、高優先度、正規の優先度、および低優先度のキュ
ーである。制御バーストは高優先度キューの列に加わる
。何故ならば、制御バーストをスイグテ網を介して急送
することが望ましいからと、−制御バーストは代表四に
は１０または２０のバイトのみからなシ、従ってチャネ
ルを短時間占有するだけであるからである。音声バース
トは正規の優先度で処理され、データバーストは低凌先
度で処理される。音ｐｆンブルは遅延が大きいと役に立
たなくなるので、音声はデータよシも優先される。デー
タバースｈｉｔバッファおよび撰延が打面であシ、許容
注距限界内に保持することができる。
出力リンクチャネル処理においては、空きチャネルに出
会ったときにはいっでもリンクキューが検正される。こ
れらキューの少なくとも１つにバーストが尊王する場合
には、最高愛先度のバーストがそのキューから移送され
、七のチャネルに割当てられ、バーストの第１のキャラ
クタ（またはバイト）が伝送される。１つのバーストが
出力リンクの列に加わった唯一のバーストであるときに
このバーストが出力リンクキューに配される場合を考え
てみる。バーストが列に加わった後で生じる第１の空き
チャネルはその伝送を引き受け、従ってチャネル間の遅
延を最小にする。一般には、伝送六ヤネルは受信の六ヤ
ネノνとは相違する。
リンクスイッチ１３２の（５５）のプロセッサはメモ９
１６０へのアクセスを競争する。プロセンナがキューに
バーストを配置しているときに、例えば、メモリが１也
のプロセッサによって使用できるようになる前に割込み
なしに１つ以上のメモリアクセスが要求できる。そうで
ない場合には、バーストに対するキューの基準が不完全
になる。
リンクスイッチ１６２を通るすべての通信はメモリ１６
０を通らなければならないから、リンクキューｆ１３２
の速度はメモ９１６ｏの速度に依存する。これら理由の
ために、メモリ１６０はメモリアービッタ１７２の１ｆ
ｉＩｉ　呻ドにある。
メモリ調停手段（メモリアービッタ）はこの技術分野で
は知られている。第３Ｂ図は従米技前の並列浚先度屏央
回塔４５０を示す。この回路４５０は１９８６年にアカ
デミツク−プレスよυ発行されだワイ・パキー／Ｉ／　
（Ｙ、　Ｐａｋｉｒ）著の「マルチプロセッサ・システ
ム」の９１頁よ）引用したもので、適当な変更を行なう
ことにより第６図のアーピンタ１７２ＫＡするものとな
ろう。複数のプロセッサからメモリアクセスの要求が出
ているときには、最高の優先度の要求が回路４５０によ
って最初にサービスを受ける。優先度は要求のカテゴリ
および時間によって決定され、より高いランクのカテゴ
リ内の要求が第１にサービスを受け、同じカテゴリ内の
要求は項番待合せの基準でサービスを受ける。１つの要
求だけが出ている場合には、直ちにチービスを受ける。
１９８４年にパン・ノストランド・リインホールド・カ
ンパニー・インコーホレイテッドより発行されたアーチ
−・エンカ・−ナイドマンおよびイワシ・フロアーズ編
集による「ザ・ハンドブック・オブ・コンピューターズ
・アンド・コンピユーテイング」の第２２７頁〜第２６
２頁、ならびに第２３２頁に引用された参考文献も参照
されたい。
メモリ１６０は読出しおよび冊込みパルスを発生するタ
イミングコントロール、およびランダム・アクセス・メ
モ！Ｉ　（ＲＡＭ）を含む。バッファアドレスおよびキ
ャラクタインデックス（これらはスイツ六ングブロセツ
チによってキャラクタメモリバスを介して送られる）は
独自のキャラクタのアドレスを形成下るように連結され
る。
バーストは入力リンクから出力リンクへリンクスイッチ
を通って次の段階を経て進む。
ｔ　人通信 （リバーストの最初のバイトが割当てられていないリン
ク入力カヤネルから受信される。このバイトはメモリの
バッファに記憶される。
ｌｂｌ　　最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バッファは適当なリンク出力
キューに配置される。
（ｅ）　　２酢目のバイトが受信され、記憶される。
バーストカ最初のバイトでルート割当てされず、かつ２
番目のバイトがルート割当てに対する十分な清報牙含む
場合には、そのバッファが適当なリンク出力キューに配
置される。
（ｄ）３番目のバイトが受信され、記憶される。
バーストが１だルート割当てされていない場合には、同
じｙンクスインｔの１つのポートに予定される。３番目
のバイトはこのローカルポートを識別する。
（ｅ）４香目のバイトが受信され、記憶され、そしてヘ
ッダ・チェックサムが計算される。
（ｆ）　　上記チェックサムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト終了パイ）Ｆ
ＬＡＧＯ前の後続のバイトが放棄される。
ｔｇ）　　ｆエツクナムが良好である場合には、受信シ
タバイトはバースト終ｒバイトＦＬＡＧが受信されるま
でバッファに記憶される。
＋ａ）　　カヤネルのふくそうμｍカリンクの臣きチャ
ネルよりも多くのバーストがリンクの出力キューＫＭ、
在するときに生じる。システムはカヤネルのふくそうが
めったにしか起きないように工学的に設計されるべきで
ある。。
ｔｂ）　　バーストが仝き出力チャネルの割当てを待つ
間、入力μパン７アにｄまっている。
ｌｅ）　　音声：２ミリ秒分の音声ナンブルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。
これ位クリッピングと呼ばれる。スレッショルド１直は
可変である。
ｔｄ）　　データ：データキャラクタを累積するパン７
アが一杯である場合には、他のバグ７アが取得され、第
１のバーストにリンク結合される。データはその伝送が
遅延されるかも知れないが、チャネルのふくそうによっ
ては放棄されない。
五　出通信 （！Ｌ）空きリンク出力チャネルが生じると、出方プロ
セッサは最高愛元度の空でないキューから第１のバース
トを移動し、このバーストの第１のバイトを出力する。
（ｂ）　　その侵各引続く六ヤ羊／２／時間において、
バーストの欠の（引続く）バイトが同じ出刃カヤネルで
出力される。入力および出力は同時に進行する。
ｌｃ）　　Ｆ　Ｌ　Ａ　Ｇがバッファから奴シ出される
と、上記カヤネルで送られ、バッファはフリー・ｙスト
に戻り、チャネルは空きに戻る。このチャネルは、今、
池のバーストの伝送のために使用できる。
へブスイグｆはバーストスイン六ング網における高渠中
点で使用される高速高容量バーストスイン力である。へ
ブスイツテの主な礪能はリンク群間に通信を伝送下るこ
とである。第４図はリンク群Ａ、Ｂ、Ｃ１およびＤと結
合するための手段を有するシステム１００のへブスイン
テ１０２を示す。図面にＳＵとしてそれぞれ示された４
つのスインテングユニットは２つのハブ１８０および１
８２のまわ）にリングにｍ　絖されている。ハブ１８０
は１つの方向に少なくとも１バイトの並列伝送を可能に
し、ハブ１８２は反対の方向に同じ並列容量を右下る。
第４図の実施例において、各ハブスイッチングユニット
は２つのリンク群と結合されている。
５ｔｒ１ａ、ｉは通信リンク１８８を介してリンク詳人
のリンクスイッチ１９２と結合される。５Ｕ１８４はま
た、通信リンク１８６を介してリンク群Ｂのリンクスイ
ツ：Ｐ１９０と結合される。この構成の利点はシステム
１００の各リンク群が２つのスイッチングユニットと結
合されるといりことである。１つのスイッチングユニッ
トが故障した場合に、そのリンク群は他方のスイッチン
グユニットを介しての別の通信ルートがあるために隔絶
されない。
第５図はハブスイッチ１０２の８Ｕ１８４のブロック図
を示す。第４図に示すように、５Ｕ１８４はリンク邦人
のリンクスイッチ１９２およびリンク群３のリンクスイ
ッチ１９０と結合される。第５図において、通信リンク
１８８は入力ライン１９Ｂ（ハブスインｆ１０２に対す
る）および出力ライン２００として図示されておシ、通
信リンク１８６は入力ライン１９４および出力う・イン
１９６として図示されている。
５Ｕ１８４の構造はリンクスイッチ１３２の構造と若干
類似している。中央メモリ２０２はこの実施例では次の
通りの８つの高速プロ七ツナと結合されている。第１は
リンクスイッチ１９０から到来する通信を処理するリン
ク人力プロセンナ（ＬＩＰ）２０４であシ、第２はリン
クスイッチ１９０に出力する通信を処理するリンク出力
プロセッサ（ＬＯＰ）２０６であ）、第６はリンクスイ
ッチ１９２から到来する通信を処理するＬＩＰ２０８で
あシ、第４はリンクスイッチ１９２に出力する通信を＠
埋するＬＯＰ２１０であり、第５はへブスイツテング素
子（ｕｓｘ）２２ｏからメモリ２０２に到来する通信を
処理するハブ人力プロセンサ（ＨＩＰ）２１２であり、
第６はメモリ２０２からＨ８Ｅ２２０へ出力する通信を
処理するへブ出カプロセンナ（ＨＯＰ）２１４であシ、
第７はＨ４Ｆ　２２２からメモリ２０２に入力する通信
を処理するＨＩＰ２１６であシ、そして第８はメモリ２
０２からＨ４Ｆ　２２２へ出力する通信を処理するＨＯ
Ｐ２１８である。ハブスインテング素子の王な機能は通
信をハブにおよびハブから伝送することである。第５図
に示すように、Ｈ８Ｅ２２０は一万の１同に伝送するチ
ービスをへプ１８２に提供し、Ｈ８Ｅ２２２は反対の方
間に伝送するチービスをハブ１８０に提供する。メモリ
２０２は１つのプロ七ツナだけが任意の４定の時間にア
クセスすることができるようにメモリアービッタ２２４
と結合される。第５図において、破線Ａ−Ａの右側に対
する８Ｕ１８４の構造はリンクスイッチの構造と非盾に
類似している、丁なわち、中央メモリが種々の、＃沫目
ｄ９の高速プロセンナと結合されている。ＨＩＰ、ＨＯ
Ｐ、およびＨＯＢはそれぞれファームクエアまたはノッ
トフェア変更手段を備えたＬＩＰおよびＬＯＰと同じプ
ロ七ツナである。
例えば、２５６のスイッチングユニットが第４図に示す
配置でへブリングを形成するように結合される。他の実
施列においては、さらに多くのスイッチングユニットが
バブリングに結合される。
冗麦注のためとへブスイツテ内の利用できる伝送チャネ
ルの数を２倍にするために、へブスインテに例えばハブ
１８０および１８２のように２つあるいはそれ以上のバ
ブリングが存在してもよい。
第５図に示すハブスイッチの実ｔＭ列を参照すると、ハ
ブ１８０および１８２は時分割多重化される。各Ｔ１フ
レーム時間甲３２のチャネルがノ１プに存在する。各へ
プテヤネルは２５６のグロツクテンクに分割される。各
グログクテククはノ１プリングの１ワードを１つのＳＵ
から次のＳＵへ進める。へブテヤ羊ル（２５６＋ツク）
内で各ＳＵは、バブリングに２５６のスイッチングユニ
ットが存在するので、ハブワードを任意の他のＳＴＪへ
送ることができる。かくして、各ノ）ブヂャネルにおい
て、２５６のオリジンＳＵは２５６のノ）ブワードを２
５６のあて先ＳＵへ送ることができる。１ノ為ブワード
はハブで同時に伝送することができるビットの完全（平
行）補数である。
ハブが１バイトの幅であると仮定すると、ノ１ブリング
・グロックレートは（８００（１７レ一ム／秒）ｘ（３
２ｆヤネル／フレーム）ｘ（２５６テツク／ヂヤネル）
　＝　＋Ｓ　ｓ、　５３６　ｏ　ｏ　ｏチック／秒であ
る。４バイト幅のハブはこのレートの７丁なわち、１４
３８４．０００テンク／秒のレートを必要とする。どん
な福のハブであっても「ビジィ」ビットと呼ばれる追加
の１，１ｔＩＪｆＪ）ビットが存在する。
各ハブ信号ラインはたった１つの負荷、丁なわち、引続
＜Ｈ２Ｎの対応するビットの負荷、のみを有する。この
形態においては高ファン・アクトバス構造に訃いてｏＴ
’　能であるよシも高いレートが維持できる。
第４図に示すように、各８Ｕは代表的には遠隔のリンク
スイッチに運する２つのＴ１リンクを有する。２５６の
ＳＵを備えたハブスイッチは仄の転送容量を有する。丁
なわち、（２５６の５Ｕ）Ｘ（２つのＴ１９ンク／５Ｕ
）Ｘ　（２４のＴ１チャネル／リンク）ｘ（ａｏｏｏバ
イト／秒／六ヤネ／ｌ／）　−９ａ　３０４．０００バ
イト／秒。上記したように、１バイトの幅を有するバブ
リング（従って、各クロンクテンクごとに１バイトがハ
ブで進められる）は６５．５３６．０００六ンク／秒の
または等価数のバイト７秒の容量を有する。それ故、２
５６のスイッチングユニットを有するノ１ブスインテの
実例を保持するためには２つのノ）プリングが必要であ
る。
第５図に示されたハブスイッチ１８４ｆ′ｉ好ましい一
実ＩＭ例であるが、他の実施例も可能であり、通信シス
テムの特殊の要注に合致させるために望まれる可能性が
ある。
後述するように、オリジンのＨ２Ｎからあて先のＨ２Ｎ
へバーストを送るためには、オリジンのＨ２Ｎが送信空
きであシかつあて元のＨ２Ｎが受信空きであるへブｔヤ
ネルを選択する必要がある。
その後バーストの残シがそのチャネルで送られる。
ハブスイッチを通るバーストの進行はリンクスイッチを
通るバーストのａｔテと類似している。
（＆）　　バーストが大力リンクから到着し始める。
（ｂ）　　バーストのキャラクタがスイッチングユニッ
トの中央メモリにバッファされる。あて先のＨ３Ｎのア
ドレスがバーストのヘッダから決定される。
（ｅＪ　　バーストが一方の）１ブまたは他方のノ・ブ
で伝送のために待ち行列化される。
ｔｄ）　　空きチャネルがハブで選択される。
（ｅ）　　バーストの引続くバイトが選択されたへブテ
ヤネルの引続く発生でハブで伝送される。
２　各中継のＨ２Ｎにおいて ｔａ）　　バーストのバイトはスイッチングユニットの
中央メモリを通過することなしに直接Ｈ８Ｎを通ってハ
ブに沿って転送される。
乙　あて元のＨＯＢにおいて （ａ）　　バーストのバイト［Ｔ：［ＳＥによってハブ
から取シ出され、バイトが到着したときにスイッチング
ユニットの中央メモリに記１意される。
ｌｂ）　　ヘッダバイトは翻１尺されて適当な出力リン
クを決定する。
ｔｅ）　　バーストは適当な出力リンクで待ち行列化さ
れる。
（ｄ）　　第１の空き出力リンクｆヤネルで出力が始ま
る。
好ましいバーストスイッチング網形悪においては、各リ
ンクスイッチは任意の他のリンクスイッチテに達する少
なくとも２つの通信リンクを有する。ルート長が類似し
ている場合にはいずれのリンクも夏用できる。事故の場
合に他のリンクがルートを提供する。リンクスイッチと
結合された自律制御プロセンナは通信することができる
丁べてのリンクスイッチ間でサービスの継続を町Ｂ巨に
する。
ハブスイッチはバーストを伝戴するためにそれぞれが匣
用できる２つの負荷分割へブリングを含むことが好まし
い。バブリングが故障の場合には、１ｍのへブリングが
任意のバーストに対して使用できる。上記したように、
単一のバブリングはピークトラヒンクを処理するのに十
分な容量を有さないかも仰れない。へブリング全不が１
枚のカードにおさまる程十分に小さくなることがＨ２Ｎ
の超ＬＳＩ化によって予期される。この場合に、ハブス
イッチは各組の一方のへブリングが常時アクティブでお
シ、′７！ｒ組の他方のバブリングがパンクアップ容量
である２組の２バブリングを含んでいてもよい。
他の例は１つ以上のハブスイッチを有するバーストスイ
ッチ網を購成し、ハブスイッチの完全な故障（ハブスイ
ッチでの２つ以上の同時故障を必要とする）によっても
スイッチ網の一部だけの通信が停止されるようにするこ
とである。この例は、敵対行為のためにおよびランダム
な回路の故障のために通信の事故が生じ得る軍用装置の
場合のような高度の生き残シ註を必要とする装置におい
て魅力がある。
リンクスイッチの分散により染甲式スイッチの場合の１
６僅よシ本修復が困難になる。バーストスイッチング網
はかなシの診断ｉ目方を有丁べきであり、故１種の場所
が確認でき、迅速に補）−行為が行なえるようにするべ
きである。
バーストスイッチング網はピーク負荷時間以外に自＠的
に重付する。疎習ルーテンおよびバンクグラウンドテス
トを有丁べきである。−］えば、隣接するリンクスイッ
チは一定の間隔でテストメツセージを交１実することが
できる。規定された時間内に予期されるテストメッセー
ｉ；′ｔ−受信しなかったリンクスイッチは別のリンク
スイッチを介してサービスプロセッサに通報を行なう。
中央間にループが出現しないから、リンクスイッチは自
動的にまだは人間操作の保全位置からの制御で、ループ
および加入者機器のテストを実行し、七の結果のレポー
トを戻丁罷力を有するべきである。
第１図に示すシステムの４逍のｉｔ！ＩＩに、任を敏の
曲の実施クリのバーストスイッチングシステムがある。
以丁は曲の７ステムの構造および実ＩＮ、例の例である
。これら列は代表でろって全部ではない。
バーストスイッチングシステムは複数のポートにサービ
スを提供する単一のリンクスイッチを含んでいてもよい
。バーストスイッチングシステムは単一のリンク群に複
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムは単一のハブを有する、あるいは２つ
以上のハブを有していてもよいハブスイッチによって結
合された複数のリンク７洋を有していてもよい。バース
トスイッチングシステムは１つ以上のハブをそれぞれが
有する複数のハブスイッチによって相互接続された複数
のリンク群を含んでいてもよい。これらシステムにおい
て、各リンクスイッチは１つ以上のポートにチービスを
提供する。ポートがライン回路を介して便用者末痛機器
と結合されてもよく、あるいはトランク回路を介して他
の通信システムに達するトランクと結合されてもよく、
あるいはポートが呼プロセッサまたは管理プロセンナと
結合されてもよい。前記したように、バーストスイアｆ
は−１えは星形、リング、トリー形層およびそれらの徂
合せのような１重々の形態で通信リンクによって結合さ
れる。通信リンクは全二重通信Ｔキャリヤスパンであっ
てもよい。
第１図において、リンク詳ｈｏｌ用者Ｘが９ンク昇Ｂの
使用者Ｙと接続を行なったと仮定下る。
このＷ４は単にＹのアドレスをＸが凡っていることより
なるお工ひ七の逆よりなるので仮想（パーテユアル）後
備と呼ばれるかも却れない。システムのリソースはバー
ストが走行中であるときを除さ軍用されない。
ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹＶＣ達す
るバーストの走行を委約すると次の通りである。
ｔＸの音声検出詣（ポート回路に位置寸けされた）が音
声を感矧すると、この検出器はバーストヘッダをＸのリ
ンクスイッチへ出力する。ヘッダＦｉＹのアドレスを含
む。
２、　　Ｘのリンクスイッチはヘッダから、バーストが
ハブスイッチにルート選定されねばならないということ
を決定する。Ｘのリンクスイッチはハブスイッチに遅す
る通信リンク甲の第１の目出チャネルを礪択し、バース
トの第１のバイトを送信する。
五　ハブスイッチによ）近い各リンクスイッｆが１ｏ１
じ手・−ｉ、さを実１′テし、ヘッダアドレス′：ｉ：
翻訳し、ハブスイッチに達する通信リンクの処１の自由
チャネルでバーストを送信する。
４、　ハブスイッチはバーストヘッダから、どのリンク
群がポートＹを含むか？決定する。ハブヌイツ六はハブ
を通じてバーストをＹのリンク群に送る。
！５．Ｙのリンク群の各リンクスイッチはヘッダアドレ
スを翻訳し、Ｙのリンクスイッチに達する通１言リンク
の第１の自由チャネルでバーストを送る。
＆　バーストを受信すると、Ｙのリンクスイッチは〜ラ
ダを放棄する。何故なら鉱、〜ラダはバーストをＹへ導
ひくその目釣を果したからである。
Ｙのリンクスイッチはバーストの１″＃報部分をＹへ送
る。
ｌ　外部への（外回さ）チャネルを割当てた後、谷リン
クスイッチは１バイトづつバーストを各ジンクスイッチ
を１ｆ！１過させ、内部への（門口き）リンクのカヤ：
＋ルで各バイトを受信し、外回さリンクで割当てたチャ
ネルで各バイトを送出する。
氏　？＆９ンクスイツテは、バーストの、蜂ｒバイトを
受イｉｆ　したとさに、府にバーストに割当てられだ外
１Ｆｉｌきリンクのチャネルを解放する。このカヤネル
は合、池のバーストに割当てるために１史用できる。
ろて先のリンクスイッチを除く各リンクスインｆは第１
のヘッダバイトだけに基づいてそのルートの選定を行な
う。へブスイツテは第２（２修目）のバイトにＹのリン
ク詳番号を見出下。Ｙのジンクスイッチは第３（３番目
）のバイトにＹのポート番号を見出下。各リンクスイッ
チはバーストを一対のキャラクタ時間だけ、これらバー
ストキャラクタを一緒に連子ときに、遅延させる。バー
ストがＸからＹへ進むときにバーストが観察できたとし
た場合には、中継のシンクスイッチ全部にわたって配置
されかつバーストの数キャラクタを各ジンクスイッチが
床付しているバーストを観察することになる。
各リンクスイッチはそれを自分の外回きリンクのチャネ
ルに割当てる。一般に、バーストｌ″ｌｌ：１つの内凹
きリンクのチャネルでリンクスイッチに到看し、異なる
外回きリンクのチャネルで出て行く。
バーストがそのオリジンと七のあて光間で８個（Ｎは任
意の長紋）の通信リンクを通る場合ぺは、Ｎの独ヱした
チャネルの割当てがある。
ＸおよびＹが同じリンク群に存在した場合には、バース
トはハブスイッチを通らない。ＸおよびＹが同じリンク
スイッチに存在した場合には、バーストは通信９ンクを
通らない。
リンクスインｆ″１６２は第１図ではその隣接するジン
クスイッチに関して左側にジンクスイッチ１３０、右側
にジンクスイッチ１３４があるように示されている。ジ
ンクスイッチ１３２を通るバーストの丁べてのバイトが
第３図に示すように中央メモリ１６０を通る。中央メモ
リは通信リンクまたはポートの時分割多重化チャネルに
ダイナミックに割当てることができるバッファに分割さ
れる。中央メモリは共通であ）、いくつかのスイッチン
グプロセンチ間の唯一の通信経路である。メモリにアク
セス下る同時の要求はメモリアービンタ１７２によって
調停される。
これらスイッチングプロセンナは中央メモリとリンクチ
ャネルまたはポート回路間のキャラクタの移動をｆ理す
る。第６図の実施例において、リンクスインｆ１６２は
（５５）のスイッチングプロセンナを有し、各スイッチ
ングプロセンナは基本円には同じプロセンチでおる。リ
ンクスイッチ内の異なる適用列においては、各プロセッ
サは僅かに異なるプログラムを実行する。各プロセッサ
に封子る制御プログラムはそれぞれのプロ七ツナ内のリ
ード・オンリー・メモ９（ＲＯＭ）に記憶される。各プ
ロセッサは局部ランダム・アクセス・メモリ（几ＡＭ）
を有し、プロセッサによってサービスを受ける各リンク
チャネルおよびポートに対する状態およびバッファアド
レス清報が保持される。
スイッチングプロセンナは高速度に適応した特殊目的プ
ロセッサである。列えばＬＩＰ１６１は、リンク１４０
のチャネルでキャラクタを受信したときに、チャネル時
間内にそのキャラクタを入力するための丁べての必要な
ステップを実行する。
これらステップ°にはバグファ保全、カヤネル割当て、
寺に必要な内部誉１ステップが含まれている。
ＬＩＰ１６０は次のカヤネルで到来する他のバ−ストの
キャラクタに対して同じステップを繰返丁ことができな
ければならない。同様に、ＬＯＰ１６２はＴル−トでキ
ャラクタを処理し、出力することができなければならな
い。１つのＴ１ｆヤネルは５．２１マイクロ秒のａ続時
間である。
＄３図において、ＰＩＰ１６８およびＰＯＰ１７０は入
力ポートバス１７４および出力ポートバスをそれぞれ使
用し、周期の態様でポート回路を走食し、その結泌各バ
スの各ポートと開運した時間期間または「チャネル」が
存在する。かくして、処理ポートチャネルにおけるポー
トブロセノチの昨月は処理リンクチャネルにおける入力
および出カブａセンチの作用に類似している。第６図の
実施列においては、２４のポート回路がポートバス１７
４および１７６に直列に請合されている。
各ポート回路１７８は１固々のポートに関係した、パー
ヌト＠主、音声ポートに対する沈黙／スピーチ検出、音
声ポートに封子るアカログ−ディジタルおよびディジタ
、ルーアナログ変戻、ならひに美形円なデイジタルスイ
ンテングシステムにおけるラインカードと関連した標準
の機能である必要なりＯ几５ＣＨＴ（ボルンユト）の機
能を含む機能を実行する。
第６図はＰＩＰ１６８、ＰＯＰ１７０とポート回路１７
８間の第３図に示すポートバスをディジタルマルチブレ
クチ回路２５０と置さ僕えたリンクヌイグｆ１６２の他
の実施列を示す。マルチプレクサ回路２５０は２４の並
列ディジタルライン２５６とＰＩＰＩ（５８へのＴ１経
洛２５２との間を、およびＰＯＰ１７０からのＴ１経洛
２５４と２４の並列ディジタルライン２５６との間を多
重化する。
リンクスイッチのこの実施列は第３図の実施ダ１に勝る
多くの利点がある。ＰＩＦおよびＰＯＰの外部インター
フェースは今、ＬＩＰおよび１．ＯＦのものとそれぞれ
向じＴ１インターフェースである。ポート回路２５８は
今、末端使用者愼器、例えばＩｔ話機に配置することが
でき、リンクスイッチに対するディンタルラインの相互
接続を提供し、そしてディジタル伝送が提供下る爾音排
除注および遠隔からテストすることができるという利点
を有する。
上記したように、中央メモ９１６０は複数のダイナミッ
クバッファに区分されている。第７図はこれらバッファ
に対する受は入れｆＴｒ能なフォーマントを示す。バッ
ファ３００は走行中のバーストと関連している。例えば
、バーストはリンクチャネル１のリンクスイッチに到来
し、リンクテヤイ・ル５で出て行く。入力プロセンサの
局部メモリにおいて、バッファ３００はチャネル１と関
連しており、また出力グロセツチの局部メモリにおいて
、バッファ３００はテヤネ）Ｌ１５と関連している。そ
れ故、バッファ６００は入力六ヤネル（またはポート）
および出力チャネル（またはポート）と関連している。
バッファ６００は一定数のワード、例えば５つのワード
を含み、各ワードは１バイトである。また、関連した３
つのパラメータを有する。第１のパラメータであるＮＥ
Ｘ’ｌ’は守ち行列（キュー）の次のバーストの第１の
バグ７アのアドレスを含む。寺ち行列に次のバーストが
存在しない場合には、ＮＥＸＴは例えは０（ゼロ）のよ
うなあらかじめ定められたキャラクタに設定される。第
２のパラメータであるＯＮＴはバッファ３００に否応ま
れ、かつ読み出されていないキャラクタの紋である。＠
３のパラメータである５ｕｃａはこのバーストの後任の
バッファのアドレスである。後任のバッファが存在しな
い場合には、５ＵＯＯは０（ゼロ）のようなあらかじめ
定められたキャラクタに設定される。バッファ３００の
消！４１部分ＩＮＦＯ１、■ＮＦＯ２、・・・、ＩＮ、
ＦＯＮ（この例ではＮ−５）は走ｒテ甲のバーストのバ
イトを含む。バッファ３００は分）易くするために５つ
の清報パイトを含むものとして図示されている。好まし
い一実ＩＭ列においては、バッファ６００は３２の情報
バイトを含む。
通常は、１つのバグ７アのみが１つのバーストに対して
必要であり、キャラクタは入力からバッファを通って出
力へ流れる。−待命に不十分なリンクチャネルのために
データバーストが遅延された場合には、１つ以上のバク
７アがバーストのキャラクタを出力チャネルが割り当て
られるまで保持するのに必要となる。この場合に、これ
らバッファは一緒に連鎖され、そして各バッファの５Ｕ
ＯＣフイールドがバーストのその後任のバッファのアド
レスを保持する。
待ち行列が出力通１言リンクまたはポートと関連してお
シ、かつバースト優先度形式とも関連している。第８図
に示すように、各待ち行列は寺ち行ゲリヘツダおよびバ
ーストバッファを含む。待ち行列ヘッダは２つのデータ
素子、丁なわち寺ち行列の第１のバーストの第１のバッ
ファのアドレスＦルＳＴと、守ち行列の最後のバースト
の第１のバッファのアドレスＬＡＳ’！’からなる。
第８図は３つのバーストを有する待ち行列３１０を示す
。第１のバーストはアドレスＡおよびＢを有する２つの
バッファよシな）、第２のバーストはアドレスＣを有す
る１つのバッファよりな）、第５のバーストはアドレス
Ｄを有する１つのバッファよシなる。待ち行列ヘッダ３
１２はバッファ人のアドレスを含むＰＲＥＴと、バッフ
ァＤのアドレスを含むＬＡＳＴとからなる。図中の矢印
は浦々のバッファと待ち行列ヘッダ間の４結を示す。
バッファの情報部分は、バッファの最後の情報ロケーシ
ョンが第１の（最初の）情報ロケーションに取って代わ
られるものとして取扱われるサイクリックまたはリング
バッファである。バッファは入力プロセッサと出カプロ
七ツチ間の交換媒体として使用される。入力プロセッサ
はパン７アアドレス（その第１のロブ−ジョンのメモリ
アドレス）およびＰＵＴＩＮＤＸと呼ばれる第１のロブ
−ジョンからの入力オフセットを使用してバッファにバ
ーストのバイトを記憶する。同時に、出力プロセンナは
パン７アアドレスおよびＧＥＴＩＮＤＸと呼ばれる第１
のロケーションからの出刃オフセントを使用してパン７
アからバーストのキャラクタを祝出丁。オフセントは、
受信されるべきバーストの次のキャラクタが記憶される
またはバーストの次のキャラクタが送信されるバッファ
のロブ−ジョンを指定するまたは示す。
両プロセンナはＯＮＴ、丁なわち、バッファに書き込ま
れたがしかし読み出されていないキャラクタのｉｆｔ故
値全便用する。ＣＮ’［’は入力ブロセツチによって、
一杯のパン７アにキャラクタを記憶しないということを
確実にするために使用され、また出力プロセンナによっ
て、空のバッファからキャラクタを読み出さないという
ことを確実にするために便用される。ここで「空」とい
うＩｌｅはバッファ中の丁べてのキャラクタが既に出力
されているということである。
第９Ａ図および第９Ｂ図は例示のために５つのＩＮＦＯ
ロケーションを有するバッファ６２０を示す。第９Ａ図
において、入力プロセンチはバーストの初めの３つのキ
ャラクタａ、ｂ、およびＣを記憶している。出力ブロセ
ッチはまだバーストを出力し始めていない。第９Ｂ図に
おいては、出力プロセンチはバーストの初めの（５５）
のキャラクタを出力しておシ、入力ブロセツチは３つの
追加のキャラクタｄＳｅ、およびｆを記憶している。
ＰＵ’ｆ’ＩＮＤＸおよびＧＥ’ｌ’工ＮＤＸのそれぞ
れの位置は各図に示されている。第９Ｂ図においてｂお
よびＣを通る水平ラインはこれらキャラクタが消去され
ていないけれど既に出力されているということを示す〇 第１０図は図ｍ１ＶＣＡ、Ｂ、Ｏ，およびＤと指示され
た４つのバーストのリンクスイッｆ３３０ヲ通る鬼れを
例示するものである。パース）ＡおよびＢのキャラクタ
は円囲き９ンクの２つのあらかじめ割当てられたチャネ
ルで到来してお）、−万バーストＣおよびＤのキャラク
タは２つのローカルポートから到来している。各パン７
７ＢＵＦ１乃至ＥＵＦ４はバーストの１つをそれぞれ割
当てられている。
バースト人のキャラクタは次のようにしてジンクスイン
ｆ３５０甲を進行下る。バーストＡが到来しているチャ
ネルが現われると、ＬＩＰはそのチャネルからバースト
の次のキャラクタを受信し、それをＢＵＦｌに置（。Ｂ
ＴＪＦｌのアドレスはパース）Ａの入力チャネル番号と
関連した局部メモリでＬＩＰが便用できる。
バーストＡが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦｌから次のキャラクタを我り出し、それを割
当てられた外向きリンクチャネルで送る。ＥＩ’ＪＦ１
のアドレスはパース）Ａの出力チャネル１佇号と関１県
した局部メモリにおいてＬＯＰが使用できる。
バーストＥＳＣ１およびＤのキャラクタは１司様の帽様
で処理される。これら４つのバーストはリンクとポート
間の９ンクスイツテ内の４つの組合せを衰わ丁。バース
トＡは入力リンクからリンクスインｆ３５０を通って出
力リンクへ遇む。バースｌ−Ｂは入力リンクから出力ポ
ートへ進む。バースト０は入力ポートから出力リンクへ
進む。セしてバース）Ｄは入力ポートから出力ポートへ
遇む。
リンクスイッチを通るバーストの連続する流れを庄意丁
べきである。バッファに個々のキャラクタを記憶するこ
とについては既に記載した。ある時間期間にわたって、
バイトの流れ、丁なわちバーストは直通（ストレート・
フォワード）論理および高効率でバッファ甲を流れる。
これらパン７アはリンクスイッチを通る走行中のバース
トに対してダイカミツクに割当てられる。これは、オリ
ジンおよびあて先ポートの両方が同じリンクスイッチに
対してローカルでわっても、例えばバーストＤの場合で
あっても、いえることである。
以上において、バーストは！＠１のバイトまたはキャラ
クタの到来時からリンクスイッチを通って最淡のキャラ
クタが送出されるまで追跡された。
第１１ＡＩＩはバーストの第１のキャラクタが到来する
創の中央メモリ３４０の状態を示す。図画にＥＵＦと指
示されたバッファは麦でバーストに割当てられるが、月
田すストＦ則にある。この自由りストＦｌｌ′ｉ割当て
のために使用できるバッファのアドレスを含む待ち行列
である。矢印３４２はｒが割当てのために使用できるも
のとしてＢＵＦを指示しているということを示す。
第１１１３図は第１のキャラクタが到来した後の中央メ
モリ３４０の状態を示す。ＬＩＰｉＩ：ｌ：ＢＵＦをア
から移し、入力リンクチャネルと関連した局部メモリの
部分にＢＵＦのアドレスを記憶している。矢印３４６は
入力９ンクテヤネルとＢＵＦ間のＬＩＰのメモリの関連
を示す。ＬＩＰはキャラクタをＥＵＦに記憶し、第１の
ヘッダキャラクタ甲のバーストのあて元アドレスから、
バーストが出のリンクを介して込られるべきであるとい
うことを決定し、そしてバーストを外向さリンク待ち行
列Ｑに置いている。Ｑは特定の通信リンクに出力するた
めにチャネルの割当てを侍っているバーストに対する基
準を含む。矢印３４４はＱがこのＱと関連した出力リン
クの開放チャネルに割当てることができるものとしてＢ
ＵＦを指示しているということを示す。
第１１０図は、１１３カリンクテヤネルが割当てられ１
０ま た淡の中央メモリ３４０の状態を示す。ＬＯＰは自由出
力チャネルを見出し、バーストが利用できる出力チャネ
ルに割当てることができるか否かを却るためにＱを検食
している。その上、ＬＯＰはＱ中のバーストのバッファ
アドレスを見出し、Ｑからバーストを移し、出力チャネ
ルと関連した局部メモリの部分にバグ７アアドレスを記
憶し、セしてＢＵＦからバーストの第１のキャラクタを
読み出してそれを出力チャネルで伝送している。矢印３
４８はＢＵＦと出力チャネル間のＬＯＰのメモリの関連
２示す。これらＬＯＰの作用は２つのプロセンｆが中央
メモ９６４０を介して通信している場合および中央メモ
リへのアクセスを取り合っている町距注がある場合を除
き、ＬＩＰと独立に実行される。
第１１０図に示す状態はバーストの残シの大部分に対し
て優勢である。バーストの入力チャネルが現われると、
ＬＩＰはバーストの次のキャラクタを取シ出してそれを
ＢＵＦに記憶する。バーストの出力チャネルが現われる
と、ＬＯＰはパンフアから次のキャラクタを読み出して
それを出力する。ＬＩＰおよびＬＯＰはそれぞれ、各プ
ロセッサがその局部メモリにパン７アアドレスを記憶し
ているので、バッファの一致を矧る。
通常の場合には、ＬＩＥはＬＯＰよシラキャラクタ叫ん
でいるから、ＥＵＦは任意の時間に１キャラクタを含む
。出力チャネルの割当てに遅延があると、ＬＩＰはＬＯ
Ｐより１キャラクタ以上進み、最後のキャラクタの伝送
の場合を除き、バースト中１つ以上のキャラクタがバッ
ファに存在する。
＠１１Ｄ図はＬＩＰがバーストの終了時に終了キャラク
タを検出した後の中央メモリ３４０の状態を示す。ＬＩ
Ｐは終了キャラクタをＢＵＩ’に記憶し、ＢＵＦｆｌ−
間部メモリの入力チャネルから分４する。ＬＩＰは、Ｌ
ＯＰが第１のバーストを出力するために古いバッファを
１更用しているので、存在する場合には中央メモリの〃
ｆしいバッファに記はされる他のバーストを同じ入力チ
ャネルで受信し始める準高ができている。ＬＯＰはＬＩ
Ｐとは独立にＢＵＦの残っているキャラクタを出力し続
ける。
第１１Ｅ図は１．ＯＦがＢＵＦに終了キャラクタを見出
した後の中央メモリ３４０の状態を示す。
ＬＯＰはＢＵＦから終了キャラクタを読み出してそれを
伝送し、そしてＥＵＦを自由リストに戻している。
出力チャネルに対してコンテンションが存在する伏４態
においてバーストに対する出力チャネルの割当てを拡大
するために次の例が用意されている。
第１２Ａ図は２つのチャネルだけしか存在しない通信リ
ンク３６４を介してリンクスイッチ３６２と端金された
リンクスインｊ３６０を示す（従ってこの列は短かい）
。３人の便用者Ａ、Ｂ、およびＣはｙンク６６４を通じ
て４つのバーストを送ることを望んでいる。２つのバー
ストは使用古人から発信し、１更用者ＢおよびＣからそ
れぞれ１つのバーストが発信する。これらバーストは同
じ慶先度のクラスにあるものと仮定する。
第１２Ｂ図はリンクスイッチ６６０からリンクスインｆ
３６２へのリンク６６４の図解図で６Ｃ１２つのチャネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。図ｊに示すように、時間は左側へ進み、従っ
て最も右側のスロットが時間的１ｃ最も早い。最初に、
両テヤネＡ／は両チャネルスロット６６６および３６８
にＸで指示されているように窒いている。時刻ａにおい
て、リンクスイッチ−３６０は夏用者Ａから第１のバー
ストＡエ　の第１のバイトを受信する。リンクスイッチ
３６０は人□の第１のキャラクタを、時刻ａの侵で現わ
れる第１の仝さ出力チャネルであるスロット６７０で送
１Ｍする。スロット３７０はチャネル１を表わ丁。チャ
ネル２はスロット６７２で示Ｔように空きのままである
。
時刻すにおいて、リンクスイッチ３６０は使用者Ｂから
バーストの第１のバイトを受１Ｂする。第１の１！７！
用叶而な出力スロットはスロット６７４のチャネル２で
あり、バーストＢの第１のキャラクタはこのチャネル２
で送信される。
時刻Ｃにおいて、期用８０からのバーストの第１のバイ
トがリンクスインｆ６６０によって受信される。両チャ
ネルとも割当てられているから、バーストＣは中央メモ
リのバッファに：＄、４され（時間の長さはバーストＣ
が音声バーストかデータバーストかに依存する）、チャ
ネルが１吏用できるまで侍ち行列に置かれる。スロノｌ
−３７１５ＩＰの人□の上部のバーはバーストＡ、の終
了キャラクタを指示下る。従って、六ヤイ・ル１Ｆｉ引
続くフレーム甲自由である。バーストａの第１のキャラ
クタはスロット３７８で送信てれる。
時刻ｄにおいて、第２のバーストＡ、の第１のバイトが
リンクスイッチ３６０によって受信される。両チャネル
が占有されるので、Ａ、は累積され、待ち行列に置かれ
る。バーストＥはスロット６８０で終了し、バーストＡ
、の第１のキャラクタがスロット３８２で送信される。
スロット３８４において、バーストａは終了する。伝送
を守っている割当てられていないバーストは存在しない
から、チャネル１はスロット３８６で空きとなる。回（
羨に、チャネル２はスσット３８８でのバースト人、の
終了後スロット６９０で空きとなる。
このクリは出力カヤネルのコンテンション甲のｌ（−ス
トの侍ち行列化を例示し、そのチャネルの割当てはバー
ストのｇａ時間だけである。この例はさらに、使用番人
の第１の）く−ストがカヤネジレ１に割当てられ、Ａの
第２の／（−ストがチャネル２に割当てられたというこ
とを例示してしする。
バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートの装置アドレスに基づいてバ
ーストラそのあて先ポートへ進める。第１図を参照して
、バーストがリンク群ＡのポートＸで発信し、そのあて
先がリンク群Ｂのボー）Ｙであると仮定する。ポートア
ドレスは３つの構成要素を有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のポート番号である。
各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列を崩する。制御（コントロール）、音声、およびデ
ータの３つの形式のバーストが存在する。制御バースト
は高い優先度を有する。制御バーストはシステムの応答
性（敏感さ）を保持するためにシステム中を迅速に伝搬
することが望ましい。制御バーストは短かいから、長時
間の間チャネルを占有しない。データバーストは低い優
先度を有する。データバーストは音声バーストよシも良
好に遅延に適応し得るから、この形式のバーストは有効
にバッファすることができる。
音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルｔ：実質的に遅延された場合には価値が
減少するので、データバーストよシも優先する。
第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよ）なシ、４バイトのヘッダ
が可変長の情報部分の前にアシ、バーストの終シに終了
キャラクタが絖いている。第１のヘッダワードは３つの
フィールドを含む。すなわち、バーストの形式、群、お
よびあて先リンクスイッチであシ、それぞれ図面にＢ　
Ｔ　％Ｇ１およびＤＬＳと指示されている。ノく−スト
の形式ＢＴはバーストが制御、音声、またはデータバー
ストであることをそれぞれ指示する０、１、または２で
あってもよい。群ピッ）Ｇは０または１でよい。Ｇ＝１
のときに、バーストヘッダはあて先ポートのリンク群と
は異なるリンク群に現在存在する。従って、このバース
トは乃ブスイッチを通るようにルート選定される。Ｇ＝
Ｏのときには、バーストヘッダはあて先ポートのリンク
群に現在配置されている。バーストヘッダが＾プスイツ
チを通ってあて先リンク群に達したときにＧビットがリ
セットされるということを注意すべきである。ＤＬＳは
０から１５までの範圧に及び、あて先リンク群内のあて
先リンクスイッチの番号を指示する。
第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの範囲に及ぶあて先すンク詐番号を含む
。ヘッダの３番目のバイトはＤＰｌすなわち、０から３
１までの範囲に及ぶあて先ポート番号全含む。このあて
先ポート査号はあて先リンクスイッチ内にあり、あて先
リンクスイッチはあて先リンク群内にある。４番目のへ
ラダバイ）ＨＣ８はヘッダチェック・シーケンス金倉む
。
ＨＣ８は０から２５５までの＠囲に及び、バーストヘッ
ダの初めの３つのワードの誤シのない受信を確証するだ
めの手段全提供する。
バーストヘッダの後にバーストの情報部分が続く。この
情報部分は可変数のバイトラ有し、情報バイトの数が一
般に各バーストで相違するといりことを意味している。
制御およびデータバーストにおいて、情報部分の最後の
２つのバイトは図面に「（ＢＣ８）Ｊと指示されたバー
ストチェック・シーケンスを含んでいてもよい。このバ
ーストチェック・シーケンスはバーストの受信した情報
部分に存在する誤シが検出できる手段を提供する。
誤りが検出されると、受信者は誤シ補正技術により課、
！ｌｉ：補正しようとしても、を）るいは受信者はバー
ストの再伝送全要求してもよい。
終了キャラクタＴＣはバーストの終了を明示する。後述
するように、終了キャラクタと組合せてデータリンクエ
スケープ・キャラクタを使用することは終了キャラクタ
をバーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータとして識別するだめの手段を鉱ｊえたシステムを提
１決する。
終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。
種々のシステムの形態に対して適当する多くの他のバー
ストフォーマットの定義が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階において特定のバース
トのルートを選定する。
ｔ　バーストの第１のヘッダバイトを受信すると、リン
クスイッチはＧビットを検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねばならない。リンクスイッ
チはハブスイッチに達する通信リンクの適当な優先度の
待ち行列にこのバースト装置く。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク群にあり、第
１のヘッダバイトのＤＬＳフィールドは、リンクスイッ
チそれ目身があて先のリンクスイッチであるか否かを決
定するために、検査されねばならない。このリンクスイ
ッチがあて先のリンクスイッチでない場合には、バース
トはあて先のリンクスイッチに達するリンクの適当な優
先度の待ち行列に置かれる。このリンクスイッチそれ自
身があて先のリンクスイッチである場合には、リンクス
イッチは第１のヘッダバイトを保持し、ヘッダの残シを
、特にあて先ポートが特定される３番目のヘッダバイト
、ヲ待つ。
２、　あて先リンク群にない（Ｇビットセット）リンク
スイッチによってバーストの２番目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う割当
てられた通信リンクで２番目のヘッダバイトを伝送する
。あて先リンクｈｐの（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
であるか否かを決定する。このリンクスイッチがあて先
のリンクスイッチでない場合には、リンクスイッチはあ
て先のリンクスイッチに向う割当てられたリンクで２番
目のヘッダバイト全伝送する。
リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、３番目
および４番目のヘッダバイトラ待つ。
２番目のヘッダバイトはリンク群間のバーストのルー）
ｋ選定するためにハブスイッチによって使用される。あ
て先リンク群へのバーストのルートｔｉ定するプロセス
において、ハブスイッチは第１のヘッダバイトのＧビッ
トをリセットし、あて先リンク群内のリンクスイッチが
バーストの第１のヘッダワードからバーストの状Ｑｐ　
ｋ決定できるようにする。１つ以上のハブスイッチが存
在する場合には、バーストラあて先リンク群へ伝送する
ハブスイッチ、すなわち、バーストが辿過する最後のハ
ブスイッチがＧビットをリセットする。
乙　バーストの３番目のへラダバイ）ｆ受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるか否かに依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先のリンクスイッチに向う割当てら
れたリンクで３番目のヘッダバイト全伝送する。リンク
スイッチそれ自身があて先のリンクスイッチである場合
には、このリンクスイッチは３番目のヘッダワードのＤ
Ｐフィールドからあて先ポートヲ決定する。
４、　バーストの４番目のヘッダバイトを受信すると、
リンクスイッチはＨＣＳ　フィールド中のヘッダチェッ
ク・シーケンスをチェックする。ＨＣ８が不良であシ、
少なくとも１つの誤シがバーストヘッダ中に存在すると
いうことを示す場合には、リンクスイッチはバーストの
伝送を打ち切シ、バーストの残少の代りに終了シーケン
スを送出する。
ＨＣ３が良好である場合には、リンクスイッチの作用は
このリンクスイッチがあて先のリンクスイッチであるか
否かに依存する。このリンクスイッチがあて先のリンク
スイッチでない場合には、リンクスイッチはあて先のリ
ンクスイッチに達する割当てられたリンクで４香目のへ
ラダバイ）ｋ伝送する。リンクスイッチそれ自身があて
先のリンクスイッチである場合には、このリンクスイッ
チはバーストへツタ全体を放棄し、バーストラあて先の
ポートへの待ち行列に鳳く。
バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全夏を高くする。
終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる流れ（ストリー
ム）を含む任意のキャラクタの流れをリンクまたはハブ
スイッチを通じて送出することかできなけれはならない
。終了キャラクタがバーストの終了を示すものと意図さ
れているときにバーストの終了としてｋ　ｄできる、あ
るいは流れのデータキャラクタを示すものと意図されて
いるときに流れのデータキャラクタとしてＤ　ｍできる
方法が必要である。
終了キャラクタをデータキャラクタと区別するために使
用される方法は２巡回期通信のエスケープ技術から引き
出される。これはＨＤＬＣ（ハイ・レベル・データ伝送
制御）のビット・スタスイング技術に類似している。た
だし、この場合には、方法がバイト・スタフイング技術
である場合ヲ除く。スタフされる（詰め込まれる）また
は挿入されるバイトはデータリンク・エスケープキャラ
クタと呼ばれる第２の特殊キャラクタである。以下にお
いて、終了キャラクタはＴＲＭと指示され、データリン
ク・エスケープキャラクタはＤＤＥ、！：桁指示れる。
ソースにおいて、ＴＲλ（またはＤＬＥビット形態が送
出するべきデータ中に生じると、ＤＬＥは伝送のために
データキャラクタの前に挿入される。
かくして、ソースの変換は次の通シである。
ＴＲＭがＤ　Ｌ　Ｅ　　Ｔ　ＲＭとｉｔＬ挨される。
Ｄ　Ｌ　ＥがＤＬＲＤＬＥと置換される。
ＸがＴＲＭまだはＤ　Ｉ、　Ｈに等しくない場合には、
ＸがＸと置換される。
あて先においてＤＬｇが受信されると、それは放棄され
る。放棄したＤＬＲにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
くして、あて先の変換はＤＬＥＹがＹと直換されること
であシ、Ｙは任意のキャラクタである。
ＴＲＭがその前に接頭のＤＬＥなしに受信された場合に
は、とのＴＲＭはバースト終了キャラクタと翻訳される
。第１４図はデータリンク・エスケープ手続きを要約す
る略図である。
各挿入されたＤＬＥはバーストの実際のキャラクタを遅
延させる。従って、ＴＲＭお・よびＤＬＥに対するコー
ドはそれらが送出されるべき音声サンプルおよびデータ
中にめったに現われないように選択されねはならない。
予知することができる未来のうちに音声はデータよシも
良が優勢になるということが予期されるから、これらキ
ャラクタの値に対する価値のある選択はアナログ音声信
号の正の最大珈幅および負の最大振幅を表わすコーデッ
ク（音声Ａ　／　ＤおよびＤ／Ａ、）出力である。
前記したように、最小の振；陥は適当な環境における別
の選択である。
既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴ　ＲＭに変更されたバースト中の任意のキャラ
クタ、あるいは裾前によってＸ　ＴＲＭに変更された任
意のＤＬＥ　　ＴＲＭがスイッチにとのバーストを２つ
の別個のバーストとして処理させることになろう。今、
誤って第２のバーストとして処理されたオリジナルのバ
ーストの後者の部分は恐らくヘンダチェック・シーケン
スのテストをすることができず、従ってこの第２のバー
ストはその意図するあて先へ送給されない。逆に、２つ
の実際のバースト間の単一のＴＲＭが雑音によってＴ　
ＲＭでないキャラクタに変更されたと仮定する。今、誤
って第１のバーストの一部分として処理された第２のバ
ーストは第１のバーストのあて先ポートに間違って送給
される。
これら誤シの可能性は、バーストが単一のＴＲＭによっ
てではなく冗長シーケンスのＴＲＭキャラクタによって
終了するということ全必要とすることによって任意所望
の小さな値に減じることができる。例えば、終了キャラ
クタシーケンスが５つのＴ　ＲＭキャラクタよシなシ、
そしてバーストの終了が任意の５キヤラクタのシーケン
ス内に３つのＴＲＭキャラクタを受信したときに宣言さ
れるようにすることができる。この場合にバーストの終
了誤シが発生するためには、３つのＴＲＭでないキャラ
クタがＴＲＭキャラクタに変更されねはならないか、あ
るいは３つのＴ　ＲＭキャラクタがＴＲＭでないキャラ
クタに変更されねばならない。
誤りの罹率は単−ＴＲＭキャラクタの手続きの場合よ）
も相当に小さくなる。
バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
目標に依存する。本明細書で記載する例は利用可能な広
範囲のオプションを例示することを意図している。
本明細書で記載するリンクおよびへプスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容量を有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引就くチャネ
ルに含まれる情報に対して手続きを繰返す用意ができて
おシ、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスイツテングアルゴリズムの開始
に対する再開始信号または割込みとして使用される。既
に説明したように、スイッチングアルゴリズムはスイッ
チを通って走行中のバーストの伝送を開始し、Ｍ続し、
そして終了することができなければならない（他の機能
のうちで）。
バーストスイッチングは音声お↓びデータバーストラ完
全に統合する。一般的にいって、１キヤラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートがＴル−トと合致し
ている〃）らである。
バーストスイッチはダイナミックバッファを通じてすべ
てのパース）ｋ移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にｆ　−タ）は失なわれな
い。
バーストスイッチを通じての遅延は音声伝送のためのＭ
要な性能パラメータである。遅延しすぎることはエコー
を許容できないものにする。バーストスイッチングにお
いて、バーストのキャラクタは一般に４チャネル時間よ
シ少ない遅延でスイッチを通過する。速度のバッファリ
ングは必要でなく、従って、エコー抑圧装置もエコー取
消し装置も必要としない０ 同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を石する可能性がある。しかしな
がら、スピーチバースト内のすべてのギャラクタは同じ
遅延を受けるｏ　トークスノく一ト間の可変遅延成分の
大きさはトークスパート間の平均沈黙期間より小さい。
それ故、トークスパート間の可変遅延は事実上、認知し
得い程度である。
バーストは任意の長さのものでよく、単一のヘッダです
べてのバーストに対して十分である。代衷的なトークス
パートは平均＃Ｊ　２５　（］ミリ秒、または２０００
パルスコード変調キヤラクタである。
バースＩ・ヘッダが４バイトで、かつターミネータが１
バイトであると仮定すると、各バーストのオーバーヘッ
ドは５バイトでちる。割合で表わした平均トークスパー
トに対するバーストヘッダ・オーバヘッドは５／２００
０または１％以下である。
１２ろ １バイトのターミネータの代シに５バイトのターミネー
タシーケンスが使用される場合には、バーストヘッダ・
オーバヘッドは依然として１％以下でおる。
バーストスイッチは６４にビット／ｅ　（Ｋｂ／ａ）以
下のレートでデータの伝送を簡単に処理する。
データが６４　Ｋｂ／ｓ以下のレートで使用者から受信
されると、かかるデータの都合のよい大きさのブロック
がポートプロセッサに累積される。このブロックはその
後６４　Ｋｂ／ｓのレートでバーストとしてシステムを
介して伝送される。バーストスイッチングチャネルレー
トが６４　Ｋ、ｂ／ａ以外の場合にも同じ方法が適用さ
れより。
将来のスイッチングサービスは、例えは１２００ビット
／秒の低速度データ端末から１６乃至６４Ｋ　ｂ／　ｓ
のディジタルコード化音Ｐ　ｆ　Ｑて高速度データ装置
およびディジタルコード化ビデオに及ぶまでの広範囲の
ビットレートを必要とするということが予期されている
。「帯域幅効率」という用語はしばしば、スイッチが棺
々の伝送レートを処理する容易さを表わすために使用さ
れている。バーストはメツセージ構造およびチャネル化
動作を有するから、チャネルレートよセ高い伝送レート
は単一のバーストの伝送のために複数のチャネル”ｃ　
　ｆｆ？ｊに使用することによって比較的容易に処理す
ることができる。６４　Ｋｂ／ｓのチャネルレートな有
するバーストスイッチングにおいては、Ｎｘ６４Ｋｂ／
８のバーストがぞれぞれ６４　Ｋ、ｂ／ｇのレートでＮ
の別個の（しかし関連した）バーストとして処理される
。ここで、Ｎは１よシ大きい整数である。Ｎの関連した
バーストは別個のチャネルでバーストのあて先に伝送さ
れ、そしてオリジナル（７）　Ｎ　Ｘ　６４　Ｋｂ／ｓ
のバーストに再びアセンブルされる。バーストスイッチ
ングのメツセージ構造は、たとえＮの関連したバースト
が位相同期状態であて先に側糸しなくても、適正な順序
で関連したバーストの再アセンブリを可能にする。
将来のスイッチングサービスはよ）大きなディジタルデ
ータ処理能力を必要とすることが予期さレル。バースト
スイッチングシステムはデータバ一ストに対してリンク
スイッチレベル誤セチェックおよび再伝送モードで動作
し得る。各データ／く一ストは各スイッチにおいて完全
にバッファされる。バーストに対する誤シチェックテス
トはバーストがルートに沿って次のスイッチに再伝送さ
れる前に通されなければならない。別の誤シチェックモ
ードはエンド・ツー・エンド誤りチェックである。この
モードにおいて、データバーストの誤シチェックはあて
先リンクスイッチによってのみ実行される。誤シチェッ
クが少数した場合にけ、あて先リンクスイッチはオリジ
ンのリンクスイッチによるデータバーストの再伝送に２
求する。
エンド・ツー・エンド族りチェックの一般概念は、Ｘ、
りチェックがポートプロセッサにおいて実行され、これ
らポートプロセッサが使用者の建物にあるいは末端便用
者の機器内に配置されているときに、終局点にまで拡張
される。この構造によシ可能なエンド・ツー・エンドデ
ィジタル伝送能力は、例えば診断能力の向上、ならびに
音声およびデータ通信の保安性およびプライバシーの向
」ニゴ２６ の二うな他の利点をもたらす。後者の場合には、ディジ
タル通信の暗号化および暗号解読がまた、ポートプロセ
ツザにおいて実行できるととになる。
ハブスイッチ 第１５図にｆｉ、ｌ示されたハブスイッチ５００は、任
意のリンク群から任意の内向きリンクチャネルで受信し
たメツセージバーストのバイトをこのメツセージバース
トのアドレス情報によって決定される適当なリンク群の
外向きリンクチャネルに転送するための高速度高８　’
Ｍ　Ｔ　Ｄ　Ｍスイッチである。
＾ブスイツチ５００はリングに接続されたＮのスイッチ
ングユニツ）５（１１ｉ含む。冗長性の利点全提供する
ために、２つのハブバス５０２および５０３が設けられ
、リングのまわシにいずれの方間にも信号を伝搬するこ
とができる。各スイッチングユニットは１つ以上のＴＤ
Ｍリンク通信リンク５０４によってリンク群にｋ　Ｇｔ
、されている。
入リンクチャネルのテイジタルコード化情報のバイトを
受信するオリジンのスイッチングユニットはリングにそ
のバイトを置く。このバイトはメツセージバーストに含
まれるアドレス情報によって指定されたそのあて先のス
イッチングユニットに達するまで、リングのまわシラス
イツチングユニットからスイッチングユニットへと送ら
れる。
第１９図に例示するように、バーストはヘッダ（ＨＤ　
Ｒ’）　、転送される情報またはデータ（ｉＮＦＯ）、
および終了ギヤラクタシーケンスの終了キャラクタ（Ｔ
ｅ３）よシなる。ヘッダはバーストがこのバーストの他
の域別情報とともに送出されるアドレス金倉む。バース
トの情報部分は連続するバイトの流れである。バースト
の長さは変化する。通常、スピーチ情報ではバーストは
１００ミリ秒から３００ミリ秒までの長さでおる。終了
キャラクタシーケンスの終了キャラクタ（バイト）はバ
ーストの終了を指示する。終了キャラクタのシーケンス
はチャネルが空きのま＼である間はそのチャネル内に連
耽する。
へブリングのまわシのディジタルフード化ｉ’＃　報の
バイトの転送は内向きおよび外向きＴＤＭ’Ｊンクチャ
ネルと同じフレーム周期を有するＣハプチ２Ｂ ヤネルで生じる。ハブチャネル時間スロット中、オリジ
ンのスイッチングユニットからあて先のスイッチングユ
ニットへバブリングのまわシラ移動する各バイトはハブ
チャネル時間スロットに等しいリング循幇周期において
バブリングのまわりｋ完全に伝搬するようなレートでス
イッチング二二ツ）・からスイッチングユニットへ転送
されねばならない。１つのスイッチングユニットから次
のスイッチングユニットへのバイトの移動は中央クロッ
ク５０５の各チック中に生じる。
第１８図に例示されるように、各フレーム甲、Ｃチャネ
ルの時ＩＨ１スロットが存在し、各ハブチャネル時間ス
ロット中、Ｎのクロツクチッ　りが存在する。イタ１１
示の実施例においては、フレーム時ｒｋは１２５マイク
ロ秒であシ、リンク通信リンク５０４のリンクチャネル
のＴ１フレームＩ埒間と同じである。フレーム当シのハ
ブチャネルの数Ｃは３２である。Ｃはリンクチャネルの
数（Ｔ１システムにおいては２４）よシ少なくてはいけ
ない。フレームのクロックチックの数はＣＸＮである。
例示の実施例では、スイッチングユニットの数Ｎは２５
６である。
ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
ければならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終漫に、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。
ハブスイッチのスイッチングユニットにおいてふくそう
かあ）、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用でさないから、かつチ
ャネル間の若干のチヤ不ルヌリツプはさけられないから
、各スイッチングユニットはバッツアメモリおよびブロ
セツザを含み、１　、Ｘ［’、） メモリを管理しなければならない。第１６図はスイッチ
ングユニットを例示する。このスイッチングユニットは
ハブスイッチリングのまわ）に一方向にバイトラ転送す
るだめにハブバス５０２に接続された第１のハブスイッ
チ素子５１５を含む。
第２のハブスイッチ素子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわシに反対方向にバイト
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情報を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（ＬＩ
Ｐ）５２１および５２６と、メモリと出リンクチャネル
出ｊに２つのリンク出力フロセッサ（ＬＯＰ）５２２お
よび５２７を含む。へブ入カプロセッサ（ＨＩ　Ｐ　）
　５２５とハブ出力プロセッサ（ＨＯＰ　）５２４はハ
ブスイッチ素子５１５とメモリ５１６との間にある。第
２のハブスイッチ素子５１７と関連するプロセッサはＨ
ＩＰ５１８とＨＯＰ５１９である。
これらプロセッサの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティング全制御Ｉするこ
とである。また、これらプロセッサはチャネルの捕そく
ならびにメモリ５１６内のダイナミックメモリバッファ
のハブおよびリンクチャネルへの割当ておよび割当て解
除を含む他の機能も有する。これらおよびシーケンス化
および待ち行列化のような他の機能は、前に詳細に記載
したリンクスイッチによって同様の機能が遂行されたの
と本質的に同じ態様で、管理される。
ハブスイッチ素子５１５を通じてメモリ５１６からバブ
リング５０２ヘパイト全転送する機能およびハブスイッ
チ素子５１５を通じてバブリング５０２からバイトラ転
送する機能はＨＯＰ５２４およびＨＩＰ５２３によって
制御される。メモリ５１６、ＨＩＰ５２３およびＨＯＰ
　５２４はＬＩＰおよびＬＯＰとともに、リンク群とハ
ブスイッチ素子５１５間のインターフェースとして働く
一種のリンクスイッチを事実上形成する。第２のハブス
イッチ素子５１７と関連したプロセッサはメモリ５１６
とバブリング５０３間にバイトを転送する際に対応する
態様で機能する。
要約すると、メツセージバーストは１つのリンク群の入
チャネルからへブスイツテを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。
入リンクチャネルでオリジンのハブスイツチングユニッ
ト５（１１に到来したバーストのバイトはスイッチング
ユニットメモリ５１６においてバッファされる。バース
トの初めのバイト、すなわち、ヘッダはアドレス情報全
台み、１つのバイト、特定すると２番目のバイト、はあ
て先リンク群全指定し、従ってあて先スイッチングユニ
ットを指定する。受信されたバイトはハブバスで伝送の
ためニ待ち行列化される。オリジンのスイッチングユニ
ットが送信空きでかつあて先スイッチング二二ットが受
信空きであるハブチャネルが選択される。
バーストのバイトは各八ツチャネルフレーム中１バイト
づつ、選択されたハブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで瞬
接する中間に介在するスイッチングユニットのハブスイ
ッチ素子間に直接転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記憶される。ヘ
ッダバイトは、１つ以上のリンク群があて先スイッチン
グユニットと関連している場合に、適当な出力リンク群
全決定するために翻訳される。これらバイトは適当な外
向きリンクに待ち行列化され、最初の空き外向きリンク
チャネルに出力が始まる。
ハブチャネル転送の概要 第１７図はスイッチングユニット５（１１の第１のハブ
スイッチ素子５１５を例示するブロック図である。この
ハブスイッチ素子５１５はバブリングバス５０２に沿っ
て前位ハブスイッチ素子から後位ハブスイッチ素子へバ
イトを転送することを処理する。また、ＨＯＰおよび）
（ｉＰの制御のもとで、ハブスイッチ素子５１５は、ス
イッチングユニットがオリジンであるときにメモリ５１
６からリングにバイトをロードし、またスイッチングユ
ニットがあて先であるときに外向きリンクチャネルで伝
送するためにリングからメモリ５１６ヘアン四−ド（ダ
ンプ）する。
各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを１′５５ 含む。また、各ハブスイッチ素子はあて先カウンタ５３
１を含み、このあて先カウンタ５３１は各ハブチャネル
またはリング循環周期の開始時にハブスイッチ素子のア
ドレスにセットされる。各り胃ツクチック（ＴＣＬＫ）
であて先カウンタ５３１はデクリメントされる。また、
各チックで、リングを循環するかつハブスイッチ素子の
ＴＨＩＳ−３Ｕ記憶レジスタ５３２に存在するバイトは
ハブバス５０２でマルチプレクサ５３３によって次の後
位のスイッチングユニットの記憶レジスタに転送される
。同時に、前位のスイッチングユニットのレジスタ内の
バイトはスイッチングユニットのＴＨＩＳ−８Ｕレジス
タ５３２に移動する。
スイッチングユニット５（１１のハブスイッチ素子５１
５がメツセージバーストに対するオリジンとしてサービ
スしているときに、ハブチャネルタイムスロット中に転
送されるべきバイトはハブチャネルタイムスロットの開
始時にハブ入力（ＨＵＢ−ＩＮ）データ直列レジスタ５
３９を通ってＨＯＰによってハブ入力（ＲＵＢ−ＩＮ）
データレジスタ５３５に誼かれ、リングへの転送を待つ
。同時に、ハブスイッチ素子がハブチャネルを必要とす
るということを指示する活動（アクティビティ）ビット
がチャネル要求（ＮＥＥＤ　　ＣＨＡＮＮＥＬ）レジス
タ５４５に置かれる。また、あて先スイッチングユニッ
トアドレスがハブチャネルタイムスロットの開始時にま
たはリング循環周期の開始時に、あて先メモリ５４０か
らあて先レジスタ５３６に置かれる。あて先カウンタ５
３１の内容をあて先レジスタ５３６中のアドレスと同じ
にさせるクロックチックで、フンパレータ５３７は出力
を発生する。この合致の指示は、マルチプレクサ５３５
にＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではなくて
ハブ入力データレジスタ５３５の内容を後位のスイッチ
ングユニットに対するハブバスに転送させるチャネル捕
そくおよびデータ転送セクションに供給される。
上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニットへ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送され
る。リング循環周期およびハブチャネルを開始させる次
のチックで、ＴＥ［ｌ５−８Ｕレジスタ５３２に記憶さ
れたバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジス
タ５４８に転送され、その後ＨＩＰによってメモリ５１
６に置かれ、そしてＬＯＰによって外向きリンクチャネ
ルで伝送される。
ハブチャネル捕そくの概要 ハブチャネルの後続のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　とあて先スイッチングユニットのＥ［ＩＰとの調整
を意味する。Ｔ（ＯＦはオリジンのスイッチングユニッ
トのメモリからバイトを取り出してそれを乃ブリングバ
スに置くことを制御し、あて先スイッチングユニットの
ＨＩＰはバブリングバスからバイトを取り出してそれを
メモリに置く。
ＨＯＰ　　は各ハブチャネルまたはリング循環周期中、
６Ｂ １バイトだけの移動および関連する機能を処理すること
ができ、ＨＩＰは各ハブチャネルまたはリング循環周期
中、１バイトだけの移動および関連する機能を処理する
ことができる。かくして、各バーストごとに、オリジン
のスイッチングユニットが送信空きでかつあて先のスイ
ッチングユニットが受信空きである自由ハブチャネルが
見つけ出されなければならない。
ハブチャネルを捕そくする要求は入リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に閃する情報を有さねばならない。
ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をバブリング
バス５０２に提供するために、活動ライン５４１がバブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲＣＶＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニットからスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＩ’ｌｌ５−３Ｕ
レジスタ５３２に置かれた活動ビットを検査することに
よって、任意の他のスイッチングユニットに対するハブ
チャネルの受信ビジィ／空き状態を決定することができ
る。
オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自白ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
５５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、Ｉ（ＯＰ　はチ
ャネル要求レジスタ５４５をセットし、ハブ入力データ
レジスタ５３５にバイトを伝送するためのハブチャネル
の要求を指示する。
あて先カウンタ５３１の内容があて先レジスタ５３６の
内容と同じであるときのり四ツクチツクで、コンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングバス５０２に四−ドするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＲＩ　Ｓ一８０レジスタ５３２の活動ビット
はあて先スイッチングユニットの受信ビジィ／空き状態
を指示し、古だ送信活動メモリ５５９のビットはオリジ
ンのスイッチングユニットのハブスイッチ素子の送信ビ
ジィ／空き状態を指示する。このハブチャネルに対して
あて先スイッチングユニットが受信空きでかつオリジン
のスイッチングユニットが送信空きであることをこれら
ビットが指示する場合には、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバーストを
送出するためのハブチャネルが見つけられたことになる
。
オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活！１１ビットをとシイにセットすることによ
ってこのハブチャネルを捕そくする。同時に、バースト
の第１のバイトはマルチプレクサ５３３によりハブ入力
データレジスタ５３５から後位のスイッチングユニット
へライン５０２で転送される。その上、チャネル捕そく
およびデータ転送セクション５３８はチャネル捕そ＜　
（ｃＨＡＮＮＥＬ　５ＥＩＺＥＤ）　レジスタ５４６を
セットし、バブリングバスに関して上首尾のハブチャネ
ル捕そくおよびデータ挿入がなされたということをＨＯ
Ｐに指示する。ＨＯＰはメモリ５１６に適当な情報を記
憶し、その結果バーストの！Ｉ絖くバイトは引続くフレ
ーム巾揃そくしたハブチャネルであて先のスイッチング
ユニットへ伝送するために適当な時間にハブ入力データ
レジスタ５３９および５３５に転送される。捕そくした
ハブチャネルは今、送信ビジィであるということの指示
は送信活動（ＴＲＮ　Ａｔ’：’Ｔ）メモリ５５９に曾
かれ、そしてハブチャネルに対するあて先スイッチング
ユニットのアドレスはあて先メモリ５４０に置かれ、ハ
ブチャネル捕そく手続きを完了する。
活動ライン５４１で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりとシイにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の下流のスイッチングユニットはあて
先のスイッチングユニットが現在のハブチャネルに対し
て受信ビジィであるということに気がつく。カくシテ、
入なるスイッチングユニットによる同じあて先に対する
ハブチャネルの実質的に同時の要求からいかなる混乱も
生じない。
１つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５４８に転送され、
活動ビットは受信活動メモリ５４３へ転送される。受信
活動メモリ５４３内に置かれた受信活動ビットは同じハ
ブチャネルの次のフレーム中に活動ライン５４１で伝搬
される。
ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、そしてＦ［Ｐによ
ってメモリ５１６に直列に転送される。
ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴＨＩＳ−３Ｕレジ
スタ５３２内の活動ビットから意図するあて先が受信ビ
ジィであることを見出した場合には、オリジンのスイッ
チングユニットは次のハブチャネルを可能性としてため
してみなければならない。オリジンのスイッチングユニ
ットがすべてのハブチャネ／Ｉ／’Ｅ検食し、かつ送信
空きであるチャネルを見つけることができず、意図した
あて先スイッチングユニットが受信空きである場合には
、適当な自由ハブチャネルはそのときにその戸プに存在
しない。第１５図および第１６図に示すハブスイッチの
形態によれば、オリジンのスイッチングユニットは他の
ハブスイッチ素子５１７およびバブリングバス５０５を
ためすことができる□また、オリジンのスイッチングユ
ニットは適正なリンク群と相互接続可能な他のあて先ス
イッチングユニットをためすことができる、あるいはチ
ャネルサーチ手慰−きか自由ハフチャネルを見つ番づる
丁で繰返される。自由ハブチャネＡ／′？ｒ：繰返しサ
ーチする手続きは僅かに遅延しただけのチャネルを提供
できる。何故ならば、代表的には僅か数百ミリ秒の時間
で、すなわち、単一のバーストの長さで、ハブチャネル
が秘轟てられかつ保持されるからである。オリジンのス
イッチングユニットがハブチャネルにおける送信空きに
なったときに、あるいけあて先のスイッチングユニット
がハブチャネルにおける受信空きになったときに、自由
ハブチャネルは利用できるようになる。
ＡＡ ハブスイッチの詳細な動作 関連するＨＩＰ＃よびＨＯＰの制御のもとての、バブリ
ングバス５０２のハブチャネルのリング循環周期中のス
イッチングユニット５（１１、特にハブスイッチ素子５
１５の動作について詳細に説明する。第２０図の説明図
は種々の組の状態のもとてのハブチャネル中のハブスイ
ッチ素子内の動作の概要を示す。
１つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央り四ツク５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＨＩＳ−８Ｕレジスタ５３２へ転送される。第２０
図の説明図の第１欄（最も左側の掴）に示すように、バ
イトはハブ出力データレジスタ５４８内に置かれ、また
活動ビット（ビジィ）は受信活動メモリ５４３内に置か
れる。ＨＩＰはハブ出力データ直列レジスタ５４９を介
してメモリ５１６にバイトを転送し、外向きリンクチャ
ネルで伝送するためにＬＯＰによって処理される。
ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報はＨＩＰによって処理され、バ
ーストの終了を認識する。ハブチャネル状態はハブチャ
ネルの引続くフレーム中オリジンのスイッチングユニッ
トによって空きに変更される。
また、始動クロックチックで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信ビジィであるが受信空きであるかを指示す
る受信活動メモリ５４３内のビットがマルチプレクサ５
３３を通って後位のスイッチングユニットに対する活動
ライン５４１に送られる。これら動作は第２０図の第１
欄に示されている。
ハブチャネルの第１のチックＣＯまたはＮ）であて先カ
ウンタ５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたＣ前のフレーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハブチ
ャネルはチックＯごとに進められるハブチャネルカウン
タ５５０によって指定される。ＨＯＰによってハブ入力
データ直列レジスタ５５９を通じて乃プ入力データレジ
スタ５３５ヘパイトがメモリ５１６からロードされる。
チャネルを必要とするということを指示するビットはＨ
ＯＰによってチャネル要求レジスタ５４５内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ５４０からあて先レジスタ５３６ヘロードされる。
各引続くチックであて先方ウンタ５３１はカウントづつ
カウントダウンされ、バイトおよび活動ビットはＴＨＩ
Ｓ−８Ｕレジスタ５３２ヘロードされる。コンパレータ
５３７の出力によって指示されるようにあて先方ウンタ
５３１とあて先レジスタ５３６の内容が合致しない場合
には、ハブ入力データレジスタ５３５内のバイト（もし
あるならば）に関してスイッチングユニットは何等のア
クションも取らない。り四ツクの次のチックでＴＨＩＳ
−８Ｕレジスタ５３２の内容は変更なしにマルチプレク
サ５３３によって後位のスイッチングユニットへ送られ
る。この状態は第２０図の第２欄に示されている。
あるチックであて先カウンタ５３１がデクリメントサれ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトヲアテ先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルを蒲そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＨＩＳ−８Ｕレジスタ５３
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５５３に、ハブ入力データレジスタ５３５の内容および
ビジィ活動ビットを後位のスイッチングユニットへ転送
させる。この状態は第２０図の説明図の第３欄に示され
ているＯ バーストの第１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第１のチック
であて先カウンタ５３１はオリジンのスイッチングユニ
ットのアドレスにセットされる。ＨＯＰは、を図された
あて先スイッチングユニットのアドレス情報をハブ入力
データ直列レジスタ５３９へ転送する。
ＨＯＰ　　はまた、チャネル要求レジスタ５４５をセフ
トしてチャネルが要求されていることを指示する。チャ
ネル要求レジスタ５４５からのチャネル要求指示、送信
活動メモリ５５９からのチャネル送信空き指示、および
ハブチャネルサーチが始まっていないということを指示
する捕そく状態レジスタからの空きまたは不活動状態指
示の組合せに応答して、ハブ入力データ直列レジスタ５
５９内のアドレス情報は新しいあて先レジスタ５５２に
転送され、捕そく状態レジスタ５５１は新しいあて光情
報が受信されたということを指示するように変更される
。次に、伝送されるべきであるバーストの第１のバイト
が第１バイトレジスタ５５５にロードされる。このバー
ストの第１バイトはアドレス情報が転送されたときにハ
ブ入力データ直列レジスタ５３９に既に転送されたバイ
トである。
捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値Ｃ１特定すると３２、をロードする。その後新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５５６にシードされ、第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５に四−ドされる。
あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。ＴＲｌ５−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５３８に指示する。ＴＨＩ
Ｓ−８Ｕ　　レジスタ５５２内の活動ビットが空き状態
を指示する場合には、チャネル捕そくおよびデータ転送
セクション５３８はマルチプレクサ５３３に、バス入力
データレジスタ５３５内のバーストの第１バイトおよび
ビジィ活動状態ビットを後位のスイッチングユニットに
転送させる。チャネル捕そくレジスタ５４６はセットさ
れ、データがハプリングに挿入されたということを指示
し、かつハブチャネルが捕そくされたということおよび
バーストの引続くバイトがそのハブチャネルの引続くフ
レームに送出されるべきであるということをＩ（ｏｐ　
　に報知する。その上、このハブチャネルに対する送信
ビジィピッＦは送信活動メモリ５５９内に記憶され、あ
て先のスイッチングユニットのアドレスは引続くフレー
ムで使用するためにあて先レジスタ５３６からあて先メ
モリ５４０に転送される。捕そく状態レジスタ５５１は
不活動状態に戻される。この状態は第２０図の説明図の
第４梱に示されている。
フンパレータが合致を指示したときのリング循環周期の
チックでＴＨＩＳ−３Ｕレジスタ５３２内の活動ビット
がとシイを指示する場合には、あて先スイッチングユニ
ットに対するこのハブチャネルに他のスイッチングユニ
ットによって既に捕そくされている。第２０図の説明図
の第５欄に示されているこれら勾状態のもとでは、ハブ
入力データレジスタ５３５内のバイトはバブリングにｆ
ｆｉ送２れない。代りに、ＴＨＩＳ−８Ｕレジスタ５３
２の内容が後位のスイッチングユニットに送られる。チ
ャネル捕そくレジスタ５４６は変更されず、チャネルが
捕そくされていないということをＨＯＰに指示する。送
信活動メモリ５５９のあるいは捕そく状態レジスタ５５
１の変更はなく、サーチが始まっているということを依
然として指示する。
各引続くハブチャネルの開始時にチックＯ（または千ツ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６Ｇ−ｔ１カ
ウントだけデクリメントされる。
送信動作ではない次のハブチャネルで（送信活動メモリ
５５９内の送信活動ビットが空きである）１第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容（取り換えられるまで残存する）はたプ入カデータレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。かくして、ハブスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容が０の値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
’Ｊ６が０に達したときに、捕そく状態レジスタ５５１
は不活動状態にリセットされる。ＨＯＰはまた、第１の
バイトをハブスイッチング素子に送出した後で現われた
チャネルの数を計数する。かくして、ＨＯＰはまた、Ｃ
ハブチャネル周期の間チャネル捕そくレジスタ５４６か
ら乃プチャネル捕そく指示を受信しなかったので、サー
チが中Ｕｒされた時点を知る。
バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットは終了キャラクタのシーケンスを
ハブチャネルであて先スイッチングユニットに送信し、
バーストの終了を指示する。
パース）が完了したというこの通報を受信すると、あて
先のスイッチングユニットのａｒｐ＋＝ｔこの状態を反
映する（表わす）ためにそのメモリ５１６の内容を管理
する。次のフレーム中、ハブチャネルの開始で受信活動
メモリ５４３内の受信空き活動ビットは活動ライン５４
１に沿って伝送され、スイッチングユニットが今やその
ハブチャネルにおける受（ｉ　Ｗぎであることを指示す
る。
スイッチングプルセッサ バーストスイッチはインテリジェントスイッチングＭで
ある。バーストがポートを介してこの網に導入されると
、このバーストはこの網の節点によりヘッダにおいて指
定されたバーストのあて先ポートにルート選定される。
スイッチング網は外部−ＩＷｆｔｌの介在なしにバース
トをそのあて先のポートへ送る。この分数された網スイ
ッチングインテリジェンスは本質的には２つの特殊設計
の窩速プロセッサ、すなわち、スイッチングプロセッサ
と待ち行同シーケンサ、によって提供される。ファーム
ウェアにおいてのみ相違するいくつかの橙項のスイッチ
ングプロセッサがある。バーストスイッチは一般に、例
えばバーストヘッダの内容がい力・にあるべきかを決定
する他の高レベル制御ブ資セツヤを石する。ここで、イ
ンラインスイツーン１５；／ グ機能と関連したインテリジェンスに対してのみ焦点を
向けることにする。これら機能を遂行するプロセッサは
名前で呼ばれる待ち行列シーケンサを除き、スイッチン
グプロセッサと呼ばれる。各スイッチングプロセッサは
待ち行列シーケンサと陽動して動作する。
リンクスイッチおよびハブスイッチにおける利【々のス
イッチングプロセッサの動作は既に記載した。リンクス
イッチにおいては、スイッチングプロセッサは通信リン
クと中央メモリ間のおよびボー）と中央メモリ間のバー
ストのバイトの流れを調停する。ハブスイッチにおいて
は、スイッチングプロセッサは通信リンクと中央メモリ
間のおよび通信ハブと中央メモリ間のバイトの移動を調
停する。
汎用プロセッサはスイッチングプロセッサの機能な試行
するようにプログラムすることができる。
実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとしてロックウェル６５
０２マイクロプロセツサを有している。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した。バーストスイッチはその通信リンクに２４
．５２、あるいはそれ以上のチャネルを維持することが
大いに望ましい。
スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。ヨーロッパの標準である５２
のチャネルを有するキャリヤにおいては、チャネル時１
？５１　Ｇ！　３．９マイクロ秒である。スイッチング
プロセッサは現在にとどまるためにはチャネル時間当り
約５０の動作を遂行できなければならないということが
決められている。この厳しい速度要件に鑑み、特殊設計
のスイッチングプロセッサは完全補数のチャネルを実現
する必要がある。
５．２またをま五９マイクロ秒の時間当り約５０の動作
を遂行できる商業的に入手可Ｔ！目なマイクロプロセッ
サは存在しない。
前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する（５５）または８つのスイ
ッチングプロセッサを有する。制御論理け１つのプロセ
ッサのみが任意の時間にアクセスすることができるとい
うことを要求する。
従って、メモリアクセスを調停する必要がある。
メモリの調停の結果として、スイッチングプロセッサは
、他のプロセッサがメモリの使用を完了するまで待機し
なければならず、従って利用できるインライン処理時間
を減少させる。この待ち時間はある状態のもとでは相当
になるから、並列処理能力が要求される。
リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。槙々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。
メモリのフンテンションは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（檀々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび／または曹込
みが可能になる（待ち行列の複数のバッファを結合する
ことが必要となり得る）、。
待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに貫通の特殊機能である。待ち行列シーケン
サと貯ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により２つの速度上の利点が生じる。第１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインラインの負担を免かれざぜると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／またけそ込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない。
第２１図は時分割多重通信リンク６５０−ｐよび６３２
間に結合された代表的なリンクスイッチ６００の一例企
示すブ田ツク図であり、待ち行列シーケンサならびにス
イッチングプロセッサの種々の実施例、あるいはファー
ムウェアの変ｉ例’ｐ示すものである。各入力あるいは
出力スイッチングプｏセフｆＬＩＰ６１０ＸＬＩＰ６１
２、ＰＩＰ６１４、ＬＯＰ６０４、Ｉ、０Ｐ６２０．あ
るいはＰＯＰ６１８は待ち行列シーケンサバス（ＱＳバ
ス）６３４との、キャラクタメモリバス（ｃＭＳバス６
３６との、および通信リンクまたはポートバスとのイン
ターフェースをそれぞれ有する。待ち行列シーケンサ（
ＱＳ）６０ＢはＱＳバス６３４と待ち行列メモリ（ＱＭ
）６０２を調停する。第２１図の待ち行列メモリ６０２
は待ち行列シーケンサ６０８とは所望の構成要素として
概念的に示されている。キャラクタメモリ（ｃＭ　）　
６０６は０Ｓバス６３６に結合されている。各ポートイ
ンターフェース（ｐｒ）回路６２２（図には２４のホ゛
−トが指示されている）はＰＩ入カバス６４０およびＰ
Ｉ出力バス６３８と結合されている。
ＰＩ入カバス６４０およびＰＩ出力バス６３８はＰＩＰ
６ｉ４およびＰＯＰ６１８とそれぞれ結合されている。
ＱＳバス６３４および０Ｓバス６３６は調停されるバス
である。上部右すみに三角形６４２を有する第２１図の
各プ胃ツクは基本スイッチングプロセッサの７アームウ
エアの変形である。基本スイッチングプロセッサはまた
、ハブスイッチの対応部（カウンターパート）において
も使用されている。
衝突あるいはデータの改悪がＣｒシバス６３６およびＱ
Ｓバス６３４の両方に生じないことを確実にするために
、かつＣＭ６０６およびＱＭ、６０２のアクションに対
するすべての要求が公正にサービスを受けることを確実
にするために、０Ｓバス６３６およびＱＳバス６３４の
両方についての調停が必要となる。これらバスのそれぞ
れについてのフンテンションは第′５Ａ図に示すように
、適当に変更した優先度調停論理を使用して解決するこ
とができる。第２１図において、Ｃｕ２Ｏ３およびＱＭ
６０２はそれぞれ内部読み出しおよび書込みパルスを発
生するためのタイミングコントロールおよびテンダム・
アクセス・メモリ（ＲＡ　Ｍ　）を含む。０Ｓバス６３
６および。Ｓバス６３４を通るすべての転送は１マシン
サイクルかかる。１サイクルに対する調停はバスの転送
と同時に実行することができ、従って１つの転送は各サ
イクルごとに実行することができる。
第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブロック図を示す。コントロール７１０はプ
ログラムメモリ７０２からの命令を実行する。好ましい
一実施例においては、ブ四グラムメモ！１７０２は図面
にＰＲＯｉＶと指示されたプ四グラマプル・リード・オ
ンリー・メモリとして実現されている。レジスタ７０４
・演算処理装置（ＡＬＵ）７０（Ｓ、およびデータメモ
リ、すなわち、ＲＡＭ７（１１３が存在する。待ち行列
シーケンサバスとのインターフェース（ＱＳ−ＩＦ）７
１４、キャラクタメモリバスとのインターフェース（ｃ
ｖｒ−ｒＦ）７１８、および通信リンク、ポート、ある
いはハブと結合するための手段を提供する外部インター
フェース（ＥＸ−ＩＦ）７２０が存在する。
デュアルポートＲＡＭ（ＤＰ−ＲＡＭ）７１６はキャラ
クタメモリの現在バッファアドレスを提供する（現在の
チャネル番号の関数として）ための手段を含む。有限状
態マシン（ＦＳＭ）７２２は入バーストに関して各チャ
ネルの状態を決定するための手段を含む。Ｆ　Ｓ　Ｍ　
７２２の代表的なチャネル状態け、チャネル空き、バー
スト待ち、特定のヘッダバイト受信、情報バイト受信、
ＤＬＥ（データリンク・エスケープ）バイト受信、およ
びＦ　Ｌ　Ａ　Ｇ　（バーストの終了）キャラクタ受信
、である。
スイッチングプロセッサ７００の各構成要素はＦ　ＲＯ
Ｍ　７０２およびＤＰ−ＲＡＭ７１６を除き、データ／
アドレスバス７１２と結合される。Ｐ　ＲＯＴｈ・ｒ７
０２は命令バス７２４およびマイクロコーＦ　７ドレス
ハス７２６を介してコントロール７１０．！：結合され
る。Ｄ　Ｐ　−ＲＡ？ンＴ７１６はバス７２８および７
３０によってＱＳ−ＩＦ７１４およびＣＦ、、（−ＩＦ
７１８間にそれぞれ結合される。Ｆ　Ｓ　Ｍ７２２はバ
ス７３２を介してＥＸ−ＩＦ７２０と結合される。ＦＳ
Ｍ７２２はまた、ジャンプアドレスバス７３４を介して
コントソール７１０と結合される。図面に示すように、
コントソール７１ｏから各構成要素に至る制御ラインが
存在する。コントソール７１０はチャネルカウンタ手段
、例えば放送チャネルカウントまたは放送チャネルクロ
ックから発生されるカウント、を含む。制御ライン７３
６は外部チャネルクロック源からコントローＡ／７１０
へ人力を提供する。
スイッチングプロセッサ７００によって実行される命令
は命令バス７２４を介してＦＲＯＭ７０２から読み出さ
れる。コントロール７１０は実行されるべき次の命令の
アドレスをアドレスバス７２６を介して提供する。スイ
ッチングプロセッサの各実施例に対して、マイクロコー
ド化プログラムは変更されない。それ故、プログラムメ
モリはＲＯＭである。
Ｐ　ＲＯＭ７０２は２５６ワード含み、各ワードは６４
ビツトの長さを有する。このワード長はこの技術分野で
通常見られるものより長い。拡張されたワード長はいく
つかの点で速度上の利点を提供する。単一の命令ワード
に１つ以上の動作・例えば、レジスタ転送およびＡＬＵ
動作、を含ませることができ、その結果、いくつかの動
作が単一の命令に割当てられた時間内に実行できること
になる。命令ワードの種々のビット位置があるレジスタ
、動作等に割当てられ、従ってプ覧グラム命令のデコー
ドが最小限ですむことになる。例えば、１つのレジスタ
が命令ワードの割当てられたビット位置に１つのビット
が存在することによってアドレスできる。いくつかのレ
ジスタの動作は同じ命令サイクル内に生じ得る。命令は
バイブライン態様で実行される。命令７エツチ（取出し
）は命令美行とオーバラップする。特定の命令の実行サ
イクル中、次の番の命令が取出される。かくして、スイ
ッチングプロセッサはサイクル当り１命令を実行する。
次の番の命令は現在命令がジャンプ命令でないならば、
実行されるべき次の命令である。
ジャンプ命令は次の命令に対する順番でないアドレスを
導入し＼それ故効力を生じるためには２サイク／Ｌ／を
必要とする。
ＲＡＭ７０８は１０２４バイトを含む。このＲＡＭ７０
　Ｂはスイッチングプロセッサ７００に対する局部デー
タメモリとして働く。ＲＡＭ７０８はスイッチングプロ
セッサのチャネルのそれぞれに対する種々の状態変数お
よびパラメータを含み、例えば、バーストがそのあて先
に向ってルート選定されたか否かを指示する指示器であ
る。データメモリアドレスは命令から利用できるコント
ロー／Ｉ／７１０内のチャネルカウンタ（５ビツト）お
よびオフセット（５ビツト）の連結である。
ＡＩ、Ｕ７ｍ６は標準の演算および論理動作を実行する
。
デュアルポートＲＡΔ＝Ｔ　７　ｊ　６はアクティブバ
ッファアドレスに対するスイッチングプロセッサの記憶
装置である。スイッチングプロセッサはチャネルカウン
タでＤＰ−ＲＡＭ７１（Ｓをアドレスすることによって
バッファアドレスを待ち行列シー１ン′０ ケンサまたはキャラクタメモリに送る。これはそのチャ
ネルに対するアクティブバッファを読み出す。読み出さ
れたアクティブバッファは自動的に待ち行列シーケンサ
またはキャラクタメモリに送られる。待ち行列シーケン
サが与えられたチャネルに対するアクティブバッファを
更新するとぎには、チャネル番号でＤＰ−ＲＡＭ７１６
をアドレスし、そして新しいバッファアドレスを書込む
ことによってこれを行なう。Ｄ　Ｐ　−ＲＡ　？、ｉ　
７１６　＋−１商業的に入手できるデュアルボー）　Ｒ
Ａ　Ｍを使用して、あるいはアドレスおよびデータバス
についての多重化回路を有するシングルポートＲＡ　？
、（：１３よびコンテンション制御論理を使用して、実
現することができる。
レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。
スイッチングプロセッサレジスタは次の表１に示されて
いる。
ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントキール７１０は単にコマンドま
たはリフニス）Ｆ発生ずるだけである。ＱＳ−ＩＦ７１
４は調停された待ち行列シーケンサバスにアクセスし、
リクエスト′ｆ：待ち行列シーケンサに転送するための
手段を有する。待ち行列シーケンサはスイッチングプロ
セッサとは独立にリクエストを実行する。待ち行列シー
ケンサは、適当なときに、情報の単一区分をスイッチン
グプロセッサ７００に戻す、すなわち、特定のチャネル
とともに使用されるべきキャラクタメモリ内の新しいバ
ッファのアドレスまたは番号を戻す。このバッファアド
レスはＱ　Ｓ　−丁Ｆ　７１４からバス７２８を介して
ＤＰ−ＲＡＭ７１６に直接送られ、そしてチャネル番号
によってアドレスされたＤＰ−ＲＡＭ７１６１７ろ のロケーションに記憶される。
入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０　Ｂに記憶されたインデ
ックスと連結された、ＤＰ−ＲＡＭ７１６によって供給
されるバッファ番号を含む。ＣＭ−ＩＦ７１８はバッフ
ァアドレスが供給された後独立にキャラクタメモリへの
アクセスまたはキャラクタメモリからのアクセスを実現
するための手段を有する。
各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として働く。外
部インターフェースと呼ばれるＦＪＸ−ＩＦ７２０はス
イッチングプロセッサの特定の実施例に依存してリンク
、ポート、またはハブに対するインターフェース手段ご
提供する。中央メモリの入力側のスイッチングプロセッ
サにおいて、ＥＸ−ＩＦ７２０は受信したバイトをバス
７３２を介してＦＳＭ７２２に提供するための手段を有
する。
ＦＳＭ７２２の目的はコントロール７１０と並行に入バ
ーストと関連した論理を実行することによってコントロ
ール７１０を援助することである。
入バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。
このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクロコード化サブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。
適当なジャンプアドレスは本質的には２つの基準または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ　Ｓ　Ｍ　７２２により決定される。理解でき
るように、入バイトの状態は、−Ｖに、同じバーストま
たはチャネルの前位のバイトの状態に依存する。状態の
関連は以下に記載するように状態図に最良に例示されて
いる。
第２３図はキャラクタ状態図７５０を示す。キャラクタ
状態には次の３つの状態、すなわち、ブ四ツク７５２の
クリア、ブロック７５４のＤＬＥ検出、およびブロック
７５６のＦＬＡＧ検出である。各状態は入バイトおよび
同じバーストまたはチャネルの前位のバイトの状態によ
って決定される。このプロセスはクリア状態において初
期設定される。ＤＬＥまたはＦＬＡＧキャラクタ以外の
バイトが受信される場合には、状態はクリアにとどまる
。受信バイトがＤＬＥである場合には、状ＭはＤＬＥ検
出に変わる。受信バイトがＦＬＡＧである場合には、状
態はクリアがらＦＬＡＧ検出に変わる。クリア状態はい
ずれかの形式のバーストキャラクタ、すなわち、ｆｉｉ
ｉＩ御キャラクタまたは情報キャラクタ、が受信できる
ということを指示する。２つの制御キャラクタはＤＬＥ
およびＦＬＡＧである。
状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。ＤＬＥに統く任意のキャラク
タは制御キャラクタではなくて情報キャラクタとして解
釈される。
状態がＦＬＡＧ検出であるときに、他の制御キヤラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のＦＩ、ＡＧキャラクタが受信されると、状
態はＦＬＡＧ検出にとどまる。
ＤＬＥキャラクタが受信されると、状態はＤＬＥ検出に
変わる。次のキャラクタがデータキャラクタであるとい
うことをＤＬＥキャラクタが指示する場合には、ＤＬＥ
検出から直接ＦＬＡＧ検出に変わる可能性はない。ＦＬ
ＡＧはバーストの終了または空きチャネ／ｌ／を指示す
る。ＦＬＡＧ検出からクリアへの転移は第１の制御でな
いキャラクタ、すなわち、ＦＬＡＧでもなく、またＤＩ
、Ｅでもないキャラクタを受信したときに生じる。
第２４図はチャネル状態図８００を示す。この図は入バ
ーストを処理しているときのチャネル状態間の制御の流
れを示す。初期状態はブロック８０２のバーストヘッダ
の第１のバイトの受信を待つ状態である。いずれかの制
御キャラクタ（ＤＬＥまたはＦＬＡＧ）が受信される場
合には、状態は変わらない。好ましい一実施例において
は、ＦＬＡＧキャラクタは空きチャネルで伝送される。
バーストの第１のバイトが受信されると、状態はブロッ
ク８０４の第２のヘッダキャラクタ２待っ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０８の第３お
よび第４のヘッダバイ）Ｆ待つ状態にそれぞれ変わる。
ブロック８０４．８０６、および８０Ｂにおいて、状態
はＤＬＥを受信したときには変化しない。
ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理田のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のへラダバ
イ）Ｅ受ｆｆ１Ｌだ後でバーストヘッダ・チェックキャ
ラクタ（ＢＣＣ）が有効でない（確認されない）場合に
は、打ち切られる。（ＢＣＣは上ではへラダチェックシ
ーケンスと呼ばれている。）バーストの伝送が打ち切ら
れると、バーストのバイトはＦＬＡＧが受信されるまで
ブロック８１４において再伝送されることなしに処理す
れ、ＦＬＡＧの受ｆｆｌ　ニより状態はブロック８１２
の終了シーケンスの受信を待つ状態に変わる。システム
終了シーケンスが単一のフラグである場合には、制御は
直接ブロック８１２を通ってブロック８０２の空き状態
に戻る。終了シーケンスが１つ以上のキャラクタ、例え
ば５キヤラクタの少なくとも３つのＦＬＡＧである場合
には、制御は終了シーケンスを首尾よく受信するまで、
ブロック８１２にとどまる。
ブロック８０８において第４のヘッダバイトラ受信し、
かつバーストチェックキャラクタの上首尾の確認の後、
制御はブロック８１０に進み、このブロック８１０にお
いてバーストの情報部分が処理される。ＦＬＡＧを受信
したときに、状態はブロック８１２に巧ける終了シーケ
ンスを待つ状態に変わる。
割付１１バーストは、内部の管理の目的で、末端使用者
間ではなくてスイッチ間に送られるものである。制す１
！バーストの一例はスイッチのルーティングテーブルの
変化である。制御バーストはブロック８０８において検
出することができる。制御バフ９ −ストが受信される場合には、状態はブロック８１６に
進み、ここで制御バーストが処理される。
ＦＬＡＧを受信すると、制御はブロック８１６かラブロ
ック８１２に進み、ここで終了シーケンス（もしある場
合には）を待つ。
有限状態マシン７２２は第２３図の３つのブロックに示
す３つのキャラクタ状態と、第２４図の８つのブロック
に示す８つのチャネル状態を有する。両図面の各ブロッ
クはＦＳＭ７２２の独自の状態に対応する。第２２図′
？ｒ：参照すると、入バーストを処理するための論理は
コントロール７１０とＦＳＭ７２２との間に込み入った
状態で結合される。コントロー＃　７１０はＦＳＭ７２
２を初期設定する。入バイトを受信したときに、Ｆ　Ｓ
　Ｍ７２２はその適正な状態分決定し、この状態に対応
するジャンプアドレスをバス７３４に置く。本明細書に
おいて使用されるときには、「バス」という用語はバス
７３４および他の場合と同様に、シングルエントリ・シ
ングルエグジット・データ経路を含む。コントロール７
１０は入バイトを処１８日 理するための適当なマイクロコード化サブルーチンのロ
ケーションであるバス７３４のアドレスにジャンプする
。バイトを処理した徒、コント０−Ａ／７１０はデータ
／アドレスバス７１２を介してＦ　Ｓ　Ｍ　７２２にフ
ィードバックを提供する。コントローＡ／７１０によっ
て提供されるフィードバックを使用して、ＦＳＭ７２２
は次のフレームの同じチャネルで次のバイトを受信する
ための適正な状態を決定する。かくして、各構成要素は
スイッチングプロセッサの適正な機能に肝要な情報を他
の構成要素に提供する。
スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４群の命令、すなわち、
移動、演算処理装置（ＡＬＵ）命令、ジャンプ、および
死命令がある。
スイッチングプロセッサの一般的動作は次の通りである
。
ｔ　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。
λ　次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。
工　チャネル状態および受信バイトに基づいて処理が行
なわれる。
柔　次のキャラクタが入力プロセッサによってキャラク
タメモリに、あるいは出力プロセッサに対する外部イン
ターフェースに出力される。
＆　適当なリクエストが待ち行列シーケンサインターフ
ェースを介して待ち行列シーケンサに発生される。各ス
イッチングプロセッサは各チャネル時間ごとに待ち行列
シーケンサリクエストを発生する。
待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモす管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通信する入力および出
力プロセッサを含む。
入力プロセッサは人通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。
出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッファの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接続する。
待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。
未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（工ラスチック）記憶装誼を提
供するような態様で他のバッファに連鎖される。
バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最窩優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。
バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答スル。バッファの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバラファを自由待ち行列リストに置くように指
示する「プツト・バッファ」リクエストを発生する。
待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。
データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デフ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。
待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに置く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバツ７アを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。
第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。フントロール８６０、レジスタ
８５４、ＡＬＵ８５６、およびＲＡＭ８５８はそれぞれ
内部データ／アドレスバス８６２と結合されている。Ｆ
ＲＯＭ８５２は命令バス８７６およびアドレスバス８７
４を介してコントロール８６０と結合されている。これ
らブロックはスイッチングプロセッサに関して上記した
のと本質的に同じ機能を実行する。第２５図のＲＡＭ８
５　Ｂは待ち行列シーケンサの内部の一部として示され
ている。第２１図において、９Ｍ６０２は待ち行列シー
ケンサから離れた別個のメモリ構成要素として概念的に
示されている。第２５図は好ましい一実施例である。
待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーケンサバスを介してスインチングプロセツ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インターフェース（ＯＵＴ−ＩＰ）８６４はデータ／
アドレスバス８６２と結合される入力インター７エース
（ｉＮ−ＩＦ）８６６は７アーストイン・７アーストア
ウトバツ７了（ＦＩＦＯ）ｓ　６ｓと結合され、ＦＩＦ
Ｏ８６Ｂはスイッチングプロセッサと待ち行列シーケン
サ間の入力バッファの場合のように動作する。種々のス
イッチングプロセッサは独立に待ち行列シーケンサにリ
クエストを発生する。
スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＰＩＦｏ　８
６　Ｂの頂部にリクエストを記憶する。
待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６８の底部から得る。ＰＩＦ０８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。
ＦＩＦＯ８６Ｂは種々のスイッチングプロセッサからの
リクエストを優先度群内に先着順サービスの順序で記憶
する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ集
積チップおよび制御論理を使用して実現できる。各ＦＩ
ＦＯの出力は次の未決定のリクエストである。このリク
エストはＦＲＯＭ　８５２のアドレスにルックアップテ
ーブルを介してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてコントロール８６０によって使
用されるものである。待ち行列シーケンサ８５０は一組
が通常値先度のリクエストに対するＦＩＦＯであり、他
の組が窩い優先度のリクエストに対するＦＩＦＯである
２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のＦＩＦＯの出力が使用される。
エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのＡＮＤをとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取り出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。
第・２は、インデックスレジスタ内のバースト形式に対
応するビットは、デキューされるバーストがそのバース
ト形式の最後のバーストの未決定である場合に、リセッ
トされなければならない。こねはインデックスと最高優
先度のバースト形式の未決定の補数とのＯＲをとること
によって行なうことができる。エンキュー／デキュー論
理によって実行される動作はまた、コントローＮ８６０
によっていくつかの命令で実行することができ、あるい
は上述した動作が論理に組込まれたカスタムＡＬＵを使
用して行なうことができる。
待ち行列シーケンサにおいて、ＰＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長さを有する。
命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。
ＲＡＭ　８５８は２．０４８バイトのデータメモリを含
む。次の２つの形式の情報がＲＡＭ８５　Ｂに記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。
ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。
レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待チ行列シーケンサレジスタ
は表３に特定されており、次の通りである。
スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。
この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のブロック図９９００である。
第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によって制御
される。データを受信するために、プロセッサＢは受信
ライン９１０を付勢し、その内部バス９１２からデータ
を読み出す。
この形式のインターフェースは同期または弁面期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。
この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１８は後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦ８６６もまた、後者の形式のものである。
待ち行列シーケンサの基本命令セットは表４に示されて
いる。
表　　４ 待ち行列シーケンサ命令セット ｍｏママ−ジスタからレジスタへの移動レジスタからメ
モリへの移動 メモリからレジスタへの移動 ｊｎｕ　　無条件ジャンプ ｊｎｅ　　等しい場合にジャンプ ｊｕｎ　　等しくない場合にジャンプ ｊｎｇ　　大きい場合にジャンプ ｊｎｌ　　小さい場合にジャンプ ｊｆｕ　　無条件ジャンプ ｊｆｅ　　等しい場合にジャンプ ｊｆｎ　　等しくない場合にジャンプ ｊｆｇ　　大きい場合にジャンプ ｊｆｌ　　小さい場合にジャンプ ｎａｐ　　不動作 ｎｓｔ　　通常のストローブ、ＦＩＦＯから次の通常の
フントロールを得る ｉｌｌ　ｅ　　バッファカウントパラメータをインクリ
メントｄｅｃ　　バッファカウントパラメータをデクリ
メントｅｉｎ　　インデックスレジスタへのバーストの
付加を許容ｄｉｎ　　インデックスレジスタからのバー
ストの除去を許容 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦ０８６８に置かれたコマンドまたは
リクエストによって制御される。
各リクエストはＦＲＯＭ８５２に記憶されたマイクロフ
ード化サブルーチンに対応する。
動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自由待ち行列リストに置くことよりな
る。
待ち行列シーケンサは、次に、その空きループに入る。
この空きループにおいて待ち行列シーケンサはＰＩＦ０
８６Ｂを質問してリクエストが到着したか否かを決定す
る。リクエストが存在するときには、ＦＩＦＯジャンプ
命令が実行される。
これは特定のリクエストを実現するマイクロコード化ル
ーチンの始めに１間両を転送する。。
ルーチンの終了時に、ＦＩＦ０８６８は再び次のリクエ
ストに対して、もしある場合には、質問される。他のリ
クエストが存在する場合には、このリクエストを実現す
るために適正なＦＩＦＯジャンプが実行される。リクエ
ストが存在しない場合には、待ち行列シーケンザ空きル
ープが再び始められる。
上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの飽合スイッチングを遂行させるのに必要な速度上の
利点を提供する。この速匣上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのコ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して割作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。
スイッチングプロセッサおよび待ち行列シーケンサの広
鞍囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。
より短かい命令ワードは追紺のデコード遅延をまねき、
そして命令当り１つの動作のみを維持する。
命令取出しが前の命令の実行とオーバラップする動作の
パイプラインモードは非バイブラインモードの動作より
も動作の速度が速い。
スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん妬動すると、終了まで
動作し続ける。従って、どのプロセッサも人力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもつと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、種々のインターフェー
ス、およびエンキュー／デキュー論理である。
スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
散しい時間拘束が達成できる。
表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（ファクタ）の推定を含む。
表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イクロプロセッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな把定である。これら表の係
数は独立でもなければ相互に排他的でもない。
従ッて、インラインスイッチング機能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら衷はそれぞれのプロセッサのアーキテク
チャを理解する補助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。
この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。
表　　５ スイッチングプロセッサ 速度上昇係数の推定 特徴　　　　　　係数　　メカニズム 減少命令セット　　５　　より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） キャラクタおよびチ　ｔ５　より少ない命令ヤネル状態
に対する　　　　（約３３％）有限状態マシン 独立インターフエ　１′６　ソフトウェアのバスＢ　５
Ｔ　ヲース　　　　　　　　　　　待つ必要なしデュア
ルポート　　ｔ３　待ち行列シーケンサからイＲＡ　Ｍ
　　　　　　　　　　　ンタラブトを待つ必要なし表　
　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インター７エ　ｔ３　ソフトウェアのバス認可を−
ス　　　　　　　　　　　待つ必要なしエンキュー／デ
キ　ｔ５　臨界的経路においてニューハードウェア　　
　　デキューに対する９つの命令およびエンキューに対
す る（５５）の命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム待ち行列シーケ
ンサ　２　　スイッチングプロセッサが連続およびメモ
リ管理機能 を実行する必要なし 待ち行列シーケンサ　１．５　　スイッチングプロセッ
サかのＦＩＦＯ待ち行列シーケンサの準備 状態を待つ必要なし 待ち行列シーケンサがシー クロードをバランスできる 別個の待ち行列シー　ｔ３　メモリへの並行アクセスケ
ンサおよびキャラ　　　　各バスのフンテンション減り
タメモリバス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、および他のハードウェア（＃造を制御するマ
イクロプログラムを有する。
これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れ↑Ｉ〒報も含む。マイクロプログ
ラムフォーマットは制御されるバードウエアに特定して
いる。各ハードウェア機能を制御する１つのビットまた
は一群のビットがある。
待ち行列シーケンサに対するマイクロコードフォーマッ
トは第２７図に示されている。マイクロフードは６４ビ
ツトの幅を有し、８つの８ビツトバイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスは丁だ、
レジスタを通じて制御することもでき、この場合にはア
ッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がすべ
て１である。マイクロコードの第２（２番目）のバイト
はローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ　）
および選択コード（ＳＥＬ）を含む。ローア−・アドレ
スパラメータは局部メモリをアドレスするために使用さ
れる。選択コードは本質的にはジャンプおよび分岐を制
砒する次のマイクロコードアドレスがどこから到来する
かを決定する。
マイクロフードの第３（５番目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即位（イミデイエイト）データ（ＤＡＴＡＯＵＴ）を
含む。これは定数がマイクロコードから任意のレジスタ
に導入されることを可能にする。マイクロコードの第５
（５番目）のバイトはＮＡＥＮビットと５つの書込み許
容（イネーブル）ビット（ＷＥＮ）を含む。ＮＡＥＮビ
ットはケース分岐を制御する。このビットがアクティブ
であると、次のマイクロコードアドレスは実行されるべ
ぎ次のルーチンを含むマツピングＦＲＯＭから取出され
る。これはマイクロプログラマブル・コンピュータの命
令を取出してデコードすることに類似している。書込み
許容ビットはレジスタへの情報の書込みを制御する。こ
れらビットの任意のものがアクティブであると、データ
バスにあるものはすべて指定されたレジスタに誓込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の５
つの書込み許容ビットがある。インデツクスレジスタＩ
ＲＥＧ、バッファ出力レジスタＢＵＦＯ，主（局部）メ
モリＭＭＥＭ、データレジスタＤＲＥＧ、および一時レ
ジスタＴＥＭＰである。
マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
　（インデックスレジスタから１つのビットを取り除く
）、ＸＮＯＲ回路（インデックスレジスタに１つのビッ
トを加える）、カウンタＣＮＴＲ，バッファレジスタｌ
３ＵＦＦ、マイクロプログラムワードのデータ出力フィ
ールド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタ
ＤＲＥＧ、および一時しジスタＴＥＭＰである。
マイクロプログラムワードの第７（７番目）のバイトは
アッパーアドレスビット（ＵＡＥＮ）およびミドルアド
レスビット（ＭＡＥＮ）を含む。これらビットの制御の
もとで、レジスタからの情報はアドレスバスにあるいは
アドレスバスの一部に置かれる。任意の与えられた時間
に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブであ
る。次の３つのミドルアドレスレジスタがある。バース
ト形式レジスタＢＴＹＰ、インデックスレジスタＩ　Ｒ
ＥＧ、およびシーケンサからのデータ５ＥＱＵである。
これらはデータをアドレスバスの３つの最下位ビットに
置く。５つのアッパーアドレスレジスタはデータをアド
レスバス全体に置く。これらはバッファレジスタＢＵＦ
Ｆ、シーケンサデータ５ＥＱＵ、待ち行列レジスタＱＵ
ＥＵＥ、　データレジスタＤＲＥＧ。
および一時レジスタＴＥＭＰである。
マイクロフードワードの第８（８番目）のワードは雑制
御ピッ）（Ｍ、ｌ５Ｃ）を含む。ＤＱＲｌおよびＤＱＲ
Ｏはデキューリクエストの完了をＬＯＰ　１およびＬＯ
ＰＯにそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリ
アドレスビットを制御し、従ってバッファパラメータま
たは待ち行列パラメータをアドレスする。Ｂ／Ｔは待ち
行列インデックス（これは優先度によって未決定の仕事
のトラックを保持する）の操作のためにインデックスレ
ジスタまたはバースト形式レジスタのいずれかの選択を
制御する。Ｄ／ＵはＬＩＰおよびＬＯＰに対するバッフ
ァカウントの操作のために、カウンタがアップ計数する
か、あるいはダウン計数するかを決定する。ＣＮＴＥＮ
はカウンタの動作を制御する。ＰＳＴＲおよびＮ５ＴＲ
は高優先度および通常優先度のＦＩＦＯの出力レジスタ
をそれぞれストローブする。
第２６図はスイッチングプロセッサに対スルマイクロフ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が８１違する。第１のバイトはスイッチングプ
ロセッサに対しで５ビツトだけであるアドレス出力デー
タ（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビッ
トは局部メモリの最上位アドレスビットを制御し、従っ
てチャネルパラメータまたはスイッチングプロセッサの
ルーティングテーブルをアドレスする。マイクロフード
の第２のバイトは次のアドレスフィールド（ＮＥＸＴＡ
ＤＤ）を含み、第３ノハイトハテータフイールド（ＤＡ
ＴＡＯＵＴ）である。これらは待ち行列シーケンサマイ
クロフードの同じフィールドに類似している。
スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモＩＪ　ＬＭＥＮ　　ＩＮ。
バースト形式レジスタＢＴＹＰ、出刃レジスタ０ＵＴＰ
。
ＡＬＵの入カレジスタＡＲＥＧ、キャラクタ状態レジス
タＣＨＲ５ＩＮ、チャネル状態レジスタＣＨＮＳＩＮ、
インデックスレジスタ■ＮＤＸ、待ち行列レジスタＱＵ
ＥＵ、待ち行列シーケンサリクエストラッチＱＳＲＥＱ
、および入力ストローブラッチＩＮＰＵＴ　　ＳＴＲで
ある。
マイクロワードの５番目のバイトはデータ許容コントロ
ール（ＤＤ）を含む。これらはデータがレジスタからデ
ータバスに転送されることを可能にする７つのビットで
ある。この７つのレジスタはマイクロワードデータ出カ
フイールドからのデータ５ＥＱＤ、スイッチングプロセ
ッサの局部アドレススイッチ０ＷＮＳ、キャラクタ状態
出力レジスタＣＨＲ８ＯＵＴ、ＡＬＵ出力レジしタＡＬ
ＵＯ，入カレジスタＩＰＵＴ、バッファレジスタＢＵＦ
Ｆ、および局部メモリＬＭＥＭ　ＯＵＴである。
マイクロワードの６番目のバイトはスイッチングプロセ
ッサのＡＬＵを制御する。これはＡＬＵに加算、減算、
シフト、ｘＯＲｌあるいは他の機能を遂行させるように
指示する６ビツトのコード化制御ワードを含む。マイク
ロワードの第７のバイトは２つの書込み許容、すなわち
、チャネルスタートラッチのリセットＲ３Ｔ　　５ＴＲ
ＴとデキューリクエストラッチコントロールＤＥＱを含
む。第８のバイトは命令のシーケンスを制御するビット
を含む。これらはマイクロワードのＮＥＸＴＡＤＤフィ
ールドから次のアドレスを取り出すビットＥＰＡ　　Ｓ
ＥＬ、キャラクタおよびチャネル状態に依存して次のア
ドレスを選択するピッ）ＮＡ　　ＳＥＬ。
およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。
マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。
これらアセンブラは入力として上記したフォーマットの
アセンブリフードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部を発生する。
アセンブラ出力ステートメントが同じマイクロコードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。
メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反映して、異なっている。待ち行列シーケンサのメ
モリ形影は第２８図に示されている。
待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。
すなわち、バッファパラメータは（ｂ、未来※１１）に
よってアドレスされ、他方待ち行列パラメータは（ｑ、
　＊＊＊−＊＊＊※）によってアドレスされる。
次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ｃＮＴ　）、与えられた
バーストのこのバッファに取って代るもの（ＳＵＣＣ）
、およびこのバーストと同じ待ぢ行列のＣ（のバッファ
（ＮＥＸＴ）である。これらパラメータはローア−アド
レスバスによってアドレス＋ＮＥＸＴ）によってアドレ
スされる。検査されているバッファはアッパーアドレス
バスを通じてアドレスされ、また定数でまたはレジスタ
の内容でアドレスすることができる。例えば、ステート
メント ｍｏｖ　−ｄｒｅｇ　＝　（ｂ、　−ｂｕｕｉｆ、　ｈ
　Ｃｎｔ　）はバッファレジスタ内のバッファ（通常は
与えられたチャネルに対する艶、在バッファ）のカウン
トパラメータをデータレジスタに移動させることを意味
する。
待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、（５５）の最下位ビ
ットはバースト形Ｋによって待ち行列をアドレスする。
各待ち行列は３つのパラメータを有する。すなわら、待
ち行列の最後のバーストのアドレスを保持する待ち行列
底部（ＢＯＴ　Ｌ待ち行列の最初の（最も古い）バース
トのアドレスを含む待ち行列頂部（ＴＯＰ）、および与
えられたあて先に対するバースト形式のうちでアクティ
ブバースを有するもののトラックを保持する待ち行列イ
ンデックス（ｉＮＤＥＸ）である。このインデックスは
バースト形式０においてのみアクティブであり、従って
通常は定ｉ（ｑ。
−ｑｕｅｕｅ、　＃００００、＋　１ｎｄｘ　）でアド
レスされる。
頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｍｏｖ　（ｑ、　−ｑｕｅｕｅ、　−ｔｙｐ、　’Ｆｒ
　ｂｏｔ　）−’ニー　ｂｕｆｆはバッファレジスタの
内容を待ち行列レジスタ内の待ち行列のもとのバースト
形式レジスタのバースト形式の底部パラメータに移動さ
せる。通常、これは現在待ち行列の底部に現在バッファ
を加えることになる。また、待ち行列パラメータは定数
でアドレスすることができ、従ってステートメント ｍｏマー　ｔａｍｐ　＝　（ｑ、　−ｑｕｅｕ、　＋０
００２＋９ｂｏｔ　）、および ｍＯマーｔｅｍｐ　＝　（ｑ　、ねｒｅｅｑ　、÷ｔｏ
ｐ　）は有効なステートメントである。
スイッチングプロセッサは異なるメモリアドレ２１ろ スフオーマツＦを有し、従ってスイッチングプロセッサ
に対する移動ステートメントのシンタックスは僅かに相
違する。スイッチングプロセッサのメモリ形態は第２９
図に示されている。
スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする０これらパラメータのうぢの
９つは与えられたチャネルに特定のものである。すなわ
ち、そのチャネルで工ＩＩ来するキャラクタの状態（ｃ
Ｉ（ＡＲ５Ｔ：Ｆ　Ｌ　Ａ、　ＧまたはＤＬＥキャラク
タにそうぐうしたか）、チャネルの状ｉ（ｃＨ５ＴＡＴ
：バーストの始まりまたは終了、等）、アクティブバッ
ファの次のキャラクタのインデックス（Ｌ　Ｉ　Ｐおよ
びＰＩＰに対してＰＵＴＩＮＤ、ＬＯＰおよびＰＯＰに
対してＧＥＴＩＮＤ）、誤り制御パラメータ（Ｂ　ＣＣ
Ｓ　Ａ、Ｖ　）、ルートｉ１４定／ルート不選定指・示
器（１’ｖｌＡＲＫ）、′ｌｊ１シいバーストを配置す
べき待ち行列（ＯＵＴＰＲＴ）、および変更されるべき
ルーティングテーブルアドレスおよびそれを変更するデ
ータ（ＴＡＢＡＤＲ＃よびＴＡＢＤＡＴ）である。了ツ
バーアドレスバスの１つ以上のアドレスがルーティング
テーブルエントリを制御する。これらエントリはバース
トもルート選定する通信リンクを決定するために使用さ
れ、リンク事故の場合に変更される。
スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。
ｔＳのチャ本ルパラメータに対して、これはチャネルカ
ウンタによって自動的に制御される。しかしながら、ル
ーティングテーブルにアクセスするときには、ローア−
アドレスバスはインデックスレジスタによって制御され
る。かくして、命令ｍ６ｖ　（＋　ｅｈａｒｓｔ　）　
＝　−ｃｈｒｓはその特定のチャネルに対するキャラク
タ状態パラメータに対するアドレスにおいてキャラクタ
状態レジスタの内容を局部メモリに移動させる。このよ
うに、スイッチングプロセッサのノ為−ドウェアは池の
チャネルに対して使用でき、他方その特定のチャネルに
対するパラメータは次のフレーム時間において使用する
ためにセーブされる。これに対し、ステートメント ｍｏｖ　（−１ｎｄｘ　）＝　＃００（１１はインデッ
クスレジスタによってアドレスされたルーティングテー
ブルロケーションに定数１を移動させる。このロケーシ
ョンはチャネル番号とは独立である。それ故、同じルー
ティングテーブルが共通のリソースとしてすべてのチャ
ネルに利用できる。
ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。
２つの形式のジャンプステートメントがある。
通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。
ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの優先度があ
る。１つの優先度内でリクエストは先着順の基準でサー
ビスされる。
スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦ　ＲＯＭから取り出される。有限
状態マシンは各チャネルに対するタスクのシーケンス化
を制御する。例えば、バーストの第２のバイトが特定の
チャネルで処理された後、有限状Ｗ’ｒ＋マシンは第３
のバイトが次であるということを指示し、適当なマイク
ロコードへの分岐を制御する。ＦＩＦＯジャンプステー
トメントのフォーマットは次の通りである。
ｊｆ” 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００　　次の命令に入る ｊｎｕ　　（１１　　　無条件のジャンプｊｎｅ　　０
２　　　等しい場合にジャンプｊｕｎ　　０３　　　等
しくない場合にジャンプｊｎｇ　　０４　　　大きい場
合にジャンプｊｎｌ　　０５　　　小さい場合にジャン
プである。これらはある絶対値とデータレジスタの内容
とを比較した結果に基づいている。
スイッチングプロセッサの場合には、条帥はＡＬＵ状態
レジスタからかあるいはある外部のハードウェアライン
から取り出される。スイッチングプロセッサに対して利
用できる条件はＥＬ ００　次の命令に入る ｊｎｕ　　（１１　　無条件のジャン プｊｎｅ　　０２　　等しい場合にジャンプｊｕｎ　　
０３　　等しくない場合にジャンプｊｎｂ　　０５　　
バッファがない場合にジャンプである。例えば、命令シ
ーケン ス％１ｏｏｐ　ｊｎｓ　’１１ｏｏ ｐａｐ は次のチャネルのスタートまでループを宿成する。
ｎｏｐステートメントは不動作を表わし、１命令すイク
ルの時間をとる。
待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ａｔ ｎｃ ｅｃ ｉｎ ｉｎ である。ｎｓｔ命令は通常優先度のＦＩＦＯの出力レジ
スタをストローブし、従って次のリクエストを出力レジ
スタにラッチする。ｐｓｔ命令は高優先度のＦＩＦＯの
出力レジスタをストローブする。ｎｓｔ命令は通常優先
度ルーチンによって実行されねばならず、ｐｓｔ命令は
高優先度ルーチンによって実行されねばならず、さもな
いとＦＩＦＯ出力レジスタの内容は変更されないま＼で
あり、同じリクエストが多くの回数サービスされること
になる。ｉｎｃ命令はカウンタをインクリメントし、ｄ
ｅｃ命令はカウンタをデクリメントする。これらはバッ
ファのカウントパラメータを操作するのに使用される。
ｅｉｎ命令はインデックスレジスタにバーストを追加す
ることを可能にし、他方ｄｉｎ命令はバーストの除去を
可能にする。インデックスレジスタは特定のあて先に対
してなすべき仕事を有する待ち行列のトラックを保持す
るために使用される。新しいバーストが待ち行列に加え
られたときにあるいは古いバーストが除去されたときに
、トラックを更新することは重要なことである。
スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を万丈る。これらはＩＩｔ Ｂｔ ｍＯマ　−ｏｕｔｐ　　：　　＝　−１ｎｐｕｔ山Ｉｏ
ｐｅｒａｔｔｏｎ ｒｅｑ苧ｒｅｑｕｅｓｔ である。
ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＩ
Ｆの場合には、これは入リンクまたはポートからの入力
をラッチする。
ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移１助ステートメントでなされているけれど、同じく特
殊目的を有する。ＬＩＰおよびＰＩＦの場合には、共有
メモリへの書込みを開始させる。ＬＯＰおよびＰＯＰの
場合には、出力が出リンクまたはポートに送られる。
スイ“ツチングプロセッサにおけるａｌｕ命令はＡＬＵ
を制御するために使用される。このＡＬＵは複数のコー
ドに応答して１５レジスタ（−ａｒａｇ）とＱレジスタ
（内部）間の動作を実行し、その結果をその出力レジス
タ（−ａｌｕｏ）に置く。利用可能なＡＬＵ動咋動作 ａ　１　ｕ　　９　ａ　ｔ　ｏ　ｑ　；　Ａ　ＲＥ　Ｇ
の内容をＱＲＥＧへ転送ｒｅｑ命令は待ち行列シーケン
サの仕事を要求する。これはリクエストをスイッチング
プロセッサＩＤ、チャネル番号、およびバッファパラメ
ータとともに共有パスを通じて送出し、それを待ち行列
シーケンサのＦＩＦＯ中にラッチすることによってなさ
れる。待ち行列シーケンサが実行できるという各ルーチ
ンに対するリクエストパラメータが存在する。例えば、
命令 ｒｅｑ　’６１ｎｅｇｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカラントパラメー
タをインクリメントすることを要求する。
待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合としてｆｇ成されている。
リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。
かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。
表　　８ 待ち行列シーケンサリクエスト ルーチン　　　定　義 ｆｎｃｓｆｍ　　　ｓｊｍｐｌｅ　ｉｎｃｒｅｍｅｎｔ
　ｃｏｕｎｔｔｎｃｕｎｃ　　　ｔｎｃｒｅｍｅｎｔ　
ｗ／ｇｅｔｂｕｆｉｎｃｕｎｌ　　　１ｎｃｕｎｃ　ｗ
／ｅｎｑｕｅｉｎｅｅｏｎ　　　ｉｎｃ　、　ｃｏｎｄ
ｉｔｉｏｎａｌ　ｇｅｔｂｕｆｉｎｃｃｒｅ　　　ｉｎ
ｃ　、　ｃｏｎｄｉｔｉｏｎａｌ　ｒｅｓｅｔｔ　ｎ　
ｃ　ｅ　ｎ　ｑ　　　ｉｎｃｒｅｍｅｎｔ　ａｎｄ　ｅ
ｎｑｕｅｒｅｓｅｔ　　　　　　　ｒｅｓｅｔ　　ｃｏ
ｕｎｔｒｅｑｕｎ　　　ｒｅｓｅｔ　、　ｇｅｔｂｕｆ
　、　ｅｎｑｕｅｒｅｓｅｎｑ　　　ｒｅｓｅｔ　ａｎ
ｄ　ｅｎｑｕｅｄｅｑｐｒｉ　　　ｐｒｔｏｒｉｔｙ　
ｄｅｑｕｅ　（ＬＯＰＯ／１　）ｄｅｑｎｒｍ　　　ｎ
ｏｎ−ｐｒｉｏｒｔｔｙ　ｄｅｑｕｅ＝ＰＯＰｄｅａｅ
ｏｎ　　　ｄｅｃｒｅｍｅｎｔ　、　ｃｏｎｄ　、　ｃ
ｈａｉｎｐｕｔｂｕｆ　　　ｒｅｔｕｒｎ　ｂｕｆｆｅ
ｒ　ｔｏ　ｆｒｅｅｑｇｅｔｂｕｆ’　　Ｈａｔ　ｂｕ
ｆｆｅｒ　ｆｏｒ　ｔｈｅ　ＬＩＰ来 ５ｅｔｂｕｆ　　　ｓｅｔ　ｂｕｆｆｅｒ　ｐａｒａｒ
ｎｅｔｅｒｓ帯印のルーチンは初期設定においてのみ使
用される。
１つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することかできるＯ　Ｔ、　
Ｉ　ＰまたばＰＩＰはｉｎｃｓｉｍ、　１ｎｃｕｎｃ。
ｉ　ｎ　ｃ　ｌｒ　ｎ　１、ｔｎｃｃｏｎ、１ｎｃｅｒ
ｅＳ　１ｎｃｅｎｑＸ　ｒｅｇｅｔ、ｒｅｑｕｎ。
あるいはｒｅｓｅｎｑリクエストを送出することかでき
る０ＬＯＰはｄｅｑｐｒｔ、　ｄｅａｃｏｎ、あるいは
ｐ＋ｘｔｂｕｆリクエストを送出することかでき、他方
ＰＯＰはｄｅｑｎｒｍ、　ｄｅｃｃｏｎｓあるいはｐｕ
ｔｂｎｆリクエストを送出することができる。このよう
に、待ち竹製シーケンサは常にその送出のフレーム時間
円にリクエストを処理することができる。ｄｅｑｐｒｉ
は最高の優先度を有し、ＬＯＰに対するバッファをエン
キューするルーチン（ｉｎｃυｎ１および１ｎｃｅｎｑ
　）は第２に高い優先度を有し、他の丁べてのルーチン
は低い優先度を有する。
各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルポート
バッファメモリに書込まれる。
各スイッチングプロセッサはそれがＬＩＰ。
ＬＯＰ、ＰＩＦ、あるいはＰＯＰであるかに依存して異
なる一組のマイクロコードを実行する。このマイクロフ
ードの構造はすべての組とも類似している。各チャネル
はチャネル時間内で独立に処理される。この時間中、局
部メモリからのパラメータが読み出され、待ち行列シー
ケンサに対してリクエストがなされ、キャラクタが入力
され、処理されて出力され、そしてパラメータが次のフ
レームの同じチャネルに対する局部メモリに記憶される
。
第３０図はリンクスイッチの入力プロセッサの機能的フ
ローチャートである。ＬＩＰおよびＰＩＦマイクロコー
ドはコードの共通セクションとして構成され、これはそ
の後ｊｆｕ命令を通じて特定のルーチンに分岐する。こ
の共通コードはチャネル時間の開始までループをなし、
局部メモリからキャラクタ状態およびチャネル状態レジ
スタをロードし、キャラクタ状態有限状態マシンの出力
を局部メモリに記憶する。各ルーチンは通信リンクまた
はポートからキャラクタを入力し、適当な処理をなし、
キャラクタを共有メモリに置き、待ち行列シーケンサか
ら待ち行列処理を要求し、次のフレーム時間に実行され
るべきルーチンを計算し、そしてこのｔ？１報を局部メ
モリに記憶する。
第３１図はリンクスイッチの出力プロセッサの機能的フ
ローチャートである。ＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは出
力リンクまたはポートに向けられたバーストを見つけ出
してこのバーストの次のバイトを出力することだけを必
要とする。出力に利用できるバーストが存在しないとき
には、ＦＬＡＧキャラクタが送出される。ＬＯＰの場合
には、時間拘束が厳しいのでデキューは最高の優先度を
有する。ＰＯＰの場合には、時間拘束は厳しいという程
ではないので低い優先度のデキューが使用できる。
待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形九の優先腹で処理するう第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。
リクエストには次の３つの優先庇がある。デキニーリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先ＭＯＢの基準でサービスされる。通常のリクエスト
はすべての優先度リクエストが完了されるまで、サービ
スされない。デキューリクエストはリンク出力プロセッ
サによって発生され、最高の優先度を割当てられ、従っ
てそれらはつくられたのと同じチャネルでサービスされ
る。デキューリクエストーは同じチャネルでサービスさ
れるから、スイッチングプロセッサが待ち行列シーケン
サに識別（アイデンティフィケーション、ＩＤ）を転送
する必要はない、：Ｖ優先度および通常のリクエストは
待ち行列シーケンサがそれらに対する時間を有するとき
に、サービスされるべきＦＩＦＯに立−ドされる。これ
らリクエストはスイッチングプロセッサ番号とリクエス
トがなされるチャネルを含むそれらのＩＤを伴なわなけ
ればならず、その結果待ち行列またはバッファの応答を
正しく戻丁ことかでさる。
第２′！ｆｉＪ′の調停はプロセッサのｇｌ　Ｎ’ｒ＝
による。ＬＩＰ。
ＬＯＰ、、ＰＩＰ、およびＰＯＰはその順序の優先度で
配置されている。スイッチに任意形への複数のプロセッ
サがある場合には、この形式内の優先度は随意に選択す
ることができる。待ち行列シーケンサとスイッチングプ
ロセッサ間のインターフェースは非同期であり、優先度
を与えられる。パスの認可を有するスイッチングプロセ
ッサはリクエストおよびそのＩＤを待ち行列シーケンサ
のＦＩＦＯにロードする。
待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮＯＲ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速ｊ丈
の動作を達成するために、条件コード選択フィールドを
除き殆んどずべてのビットがＵｉｋ的にコード化される
。連続する処理以外には２つのプログラム制御命令、す
なわち、条注付きジャンプ命令および条件なしジャンプ
命令だけである。
待ち行列シーケンサおよびスイッチングブロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。
不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。
すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって生じる不動作）に移行する。リクエ
ストが見つけられると、待ち行列シーケンサは適当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。この点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの該別（
ｉＤ）は必要である。サブＡ・−チンの初期において、
ストローブが適当なＦＩＦＯに発生され、次のリクエス
トのために道を譲る。ストロープの間、現在リフニス）
ＩＤはバッファレジスタにクロック入力される。
待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制御）に優先度を与えられる
。各通信リンクに対する８つの優先度に対応する８つの
リンク待ち行列と同じ数だけあり得る。
４つのロケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがある。バッファ
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ポインタを含む。優先度インデックスレジスタは
リンク待ち行列の０番目の待ち行列状態に保持される。
Ｌ　Ｉ　Ｐがある形式の新しいバーストを受信すると、
ＬＩＰは既にセットされていないインデックスレジスタ
に対応する優先度ビットをセットする。同様に、２ろ２ ＬＯＰが空のチャネルに対する次のタスクを要求すると
、待ち行列シーケンサはこのタスクを最高侵先度の待ち
行列に戻す。その待ち行列が空であるならば、ＬＯＰは
インデックスレジスタ内の対応するビットをクリアする
。
待ち行列シーケンサは１２．５ＭＨｚで動作するように
設計されている。スイッチングプロセッサは１０ＭＨｚ
で動作するように設計されている。
バーストスイッチングマロクロコードという頭糸の付表
はマイクロフードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、Ｌ　Ｉ　Ｐ、
　Ｔ、ＯＰ、　Ｐ　Ｉ　ＦＳＰＯＰ、等に対するコメン
ト（注釈）を含む。
ポート回路 バーストスイツチングシステムにおけるポート回路下な
わちポートインターフェース回路の目的は、スイッチポ
ートの信号の形式をポート便用者の、４定の信号形式に
変換し、また七の逆を行なうことである。Ｔなわち、ア
ナログ電話機、ディジタル毫話講、データ装置、アナロ
グトランク等は、各々その固有の形式のポート回路を必
要とし、そのポート回路によシ、その信号の＃注は共通
のバーストポート信号形式に変換される。
種々の形式の装置のポート回路は異なるが、丁べて、バ
ーストを生成し終端させるための手段、音声ライン上に
おける沈黙／音声検出および七の池の制御機能を含む。
以−Ｆには、アナログ′成話機に対するポート回路につ
いて記述する。ついで、他の形式のポート回路のアｆロ
グ硫話礪ポート回路に対する関係について説明する。
第３図および第６図には、ポート回路１７８および２５
８か、それぞれリンクスインｙ″１３２のポートと接続
されるものとして示されている。第３２図は、アナログ
ラインに対するポート回路９５０の１列のブロック図を
示しているが、この回路は、ポートＩ！２回路１７８ま
たはポート回路２５８として採用し得る。
第３２図には、いわゆるＢＯＲ８０Ｈ’Ｉ’機能の若干
のものがポート回路９５０に含まれている。これは、バ
ーストスイッチの高度に分数される制御の＃改と一貫す
る。［ＢＯ几５ＯＨＴＪなる用語は、従来よリデイジタ
ルスイッチングシステムにおけるラインカードと関連す
る儂準栽距を表わ丁略語である。これらの機能は下記の
ごとくである。Ｂは′Ｘ池供給（Ｂａｔｔｅｒｙ　　ｆ
ｅｅｄ）の略語であり、　加入者１景虐へ＋ｆｌバイア
スまたはループ織流を供給することを意味する。０は過
礒ＩＥ床護（Ｏｖｅｒマ〇−１ｔａｇｅ　　ｔｒａｎｓ
ｔｅｎｔ）の略語であシ、伝送ライン近傍の峨キにより
ａ起されるトランジェントのような高覗王トランジェン
トによる損傷を保護することを意、禾する。几はリンギ
ング（Ｒｔｎｇｉｎｇ）の略語であシ、加入者ライン上
に誘起されるリンキング信号を訓１卸することを意味す
る。Ｓは監視（８ｕｐｅ　ｒｖｉ　ａ　ｔ　ｏｎ）の略
語であり、４々の加入者機話状態を検出するためライン
を監視することを意味する。Ｃは、コード化（ｃｏｄｉ
ｎｇ）の略語でおシ、加入者音声信号をディジタルキャ
ラクタに変換することおよびその逆を行なうことを意味
する。
■はへイブリッド（［ｙｂｒｉｄ）の略語であシ、２線
式加入者ラインと４線式コード化部門において必要とさ
れる２−４腺変換を遂行することを意味する。Ｔは試、
亥（ＴＦｅｓｔ）の略、語であ）、例えば加入者ライン
上において故ｉａｍｂ注を決定する。Ｅ験を遂行するこ
とを意味する。ＢＯ几５ＣＨＴ機：泪のよシ詳細な、説
明については、Ａｒ１ｈｕｒ　Ｂ、　ｉＡ／ｉ　ｌｌｔ
　−ａｍｓ著［Ｄｅｓｉｇｎｅｒ　’ａ　Ｈａｎｄ　Ｂ
ｏｏｋ　ｏｆ　Ｉｎｔｅ　−ｇｒａｔｓｄ　Ｃ１ｒｃｕ
ｉｔａＪ　、ＭｃＧｒａｗ−Ｈ４ｌｌ　ＢｏｏｋＣｏｒ
ｎｐａｎｙ、　１９８４年元行、第４臘を参照されたい
。
ポート回路９５０からの６形式のバーストは、ポートバ
スとマイクロプロセンｆ９５２間においてインターフェ
ース９５４を通ってバイト毎に辿行する。インターフェ
ース９５４は、ポートバスの＝＋ｅをマイクロブロセツ
ｆ９５２のバスに読合させる。Ｚｔｌｏｇ　Ｚ８０Ａと
して入手し得るマイクロプロセンナは、マイクロブロセ
ノｆ９５２として十分である。
マイクロプロセッサ９５２に到達する到来音声のバイト
は、ディジタル−アカログ（Ｄ／Ａ）コンバータ９５６
に供給される。Ｄ／Ａコンバータ９５６は連続アナログ
信号を発生し、そしてこの信号はＳＬ工Ｃ９５８に伝送
される。
加入者ラインインターフェース回路（ＳＬＩＣ）９５８
は、へイブリッド丁なわち４−２課変換機能、鷹池供給
丁なわち鷹活哉の重力供給、リング＠王のラインへの目
〕加およびオフ−フック検出を含むＢＯ几５ＯｆｌＴ磯
罷の多くのものを遂行する釣業上入手し得る回路である
。再溝或されたアナログ信号は、５ＬｉＣ９５８によシ
２−４碌アナログライン９６０に供給される。
アカログライン９６０上の癩末直用益機器例えば電話機
から到屑したアナログ信号は、５ＬＩＣ９５８を通り、
アナログ−ディジタル（Ａ／Ｄ）コンバータ９６２に供
給される。Ａ／Ｄコン／（−タ９６２は信号をディジタ
ル化して、キャラクタ列１ｊをマイクロプロセッサに供
給する。マイクロプロセンナ９５２は、このキャラクタ
列に対して音声／沈黙検出アルゴリズムを実行する。マ
イクロプロセッサ９５２は、情報工率ルギが４伍するこ
と、囲えｉｊ′更用者用益中であることを決定すると、
バーストを宣言し、ヘッダを予め固定し、バーストのバ
イトをインターフェース９５４を介してポートバスに送
シ、そしてバーストの終ｒ侍にターミネータ丁なわちタ
ーミネ−７ヨン７−プンスをげ加する。Ｄ／Ａコンバー
タおよびＡ／Ｄコン／く一タは、−２櫂にされてしばし
ｉＪ　ｃｏｄｅｒ／ｃｉｅｃｏｄｅｒに対する４「ｅｏ
ｄｅＪ　　と称される。このように、バーストの全土お
よび終了がポートＬｇｌ路で行なわれる。この持家は、
ポート回路がリンクスイツｔの逓分から使用者の近傍、
北極釣には端末の使用者の機器自本内に掻されるとき持
に重要である。
バーストスイツテングアーキデクカヤは、発信使用益か
らディジタル電話機を含むデスティネーション使用者へ
のディジタル伝送を支持する。
音声／沈黙検出アルゴリズムは技術的に周知である。検
出アルゴリズムはディジタル信号で動作するから、ディ
ンタルスピーチ補間（ＤＳＩ）アルゴリズムが適当であ
る。例えば、ＤＳＩアルゴリズムの１列として、Ｓ、Ｊ
、　Ｃａｍｐａｎｅｌｌａの論文［Ｄｉｇｉｔａｌ　５
ｐｅｅｃｈ　ＩｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏｏｍｓ
ａｔ　’Ｉ’ｅｅｂ−Ｒｅｖ、　Ｖｏｌ、　　６、Ｎ１
１　１２７〜１５８頁、１９７６年春発行分参照された
い。
また、技術上周知の等１面なＴＡＳＩ（時間割当てスピ
ーチ挿間）技術を参照されたい。
ポート回路９５０に時定の状傅が起こると、マイクロプ
ロセッサ９５２は制御バーストを生成してそれをインタ
ーフェース９５４を介して送出し、高位のプロセンナに
これらの状ｒａについて報却する。かかる状沙として、
オンフックまたにオフフック、およびトーン検出４９６
４からのトーン検出を営む。キートーンのようなアナロ
グトーンの受信にて、トーン検出４９６４は、そのトー
ンのディジタルコード化信号をマイクロプロセッサ９５
２に供給する。適当なトーン検出６の−Ｊは、ＧＩＥマ
イクロ回路、部品Ｎ１１Ｇ８８７０Ａである。
マイクロプロセンナ９５２は、インターフェース９５４
から副脚バーストを受信すると、ｔｉｔ！Ｉ　卿バース
トの形式に依存する櫨々の動作を＠夛得る。
マイクロブロセクｆ９５２はリンが９６６をターンオン
することができ、このリンガは２０Ｈｚ　のリング砿王
を発生し、ラインに奴シ寸けられた電話機を鳴動させる
。吊１ｊ仰バーストは、アナログトーンを表わ丁−巡の
バイトを、マイクロプロセッサのメモリから読み出させ
Ｄ／Ａコンバータ９５６に送出することかできる。これ
によシ、トーン例えはダイアルトーンまた＃′ｉ話甲信
号が１活機に送られる。７［ｒｌｊ岬バーストはまた、
ＤＡコンバータ出力をルックバンク回路９６８を介して
Ａ／Ｄコンバータ入力にＩ■接後接続ることもでさる。
これにより、バーストスイッ六ングシステムの広稙囲の
遠＠診断能力が可屈となる。
ポート回路を循環させることによシ、広範囲の試験モー
ドのだめの手段が提供される。インターフェース９５４
から受信された音声バーストは、下記の１！２Ｉｊｐ！
部品を通った侵インターフェースに音声バーストとして
戻される。丁なわち、インターフェース９５４、マイク
ロプロセンナ９５２、Ｄ／Ａコンバータ９５６、ループ
バック９６８、Ａ／Ｄコンバータ９６２、マイクロプロ
セッサ９５２およびインターフェース９５４を通る。高
位プロセッサによセ受信されノヒ音声バーストは、送ら
れたものとディジタル円に比べてさ、これらの部品の劾
？ｐｔｉＱ刀を決定できる。また、トーン検出器９６４
によや、受信されたトーンは、マイクロプロセッサ９５
２から送られたものと化成できるから、トーン検出器９
６４０瘤匝目目カを監視できる。
この試、挾１目力は、アナログライン９６０を非試検状
ｔＴｉのまま浅丁。ポート回路９５０は、吃しもポート
バスインターフェース９５４がディジタルラインインタ
ーフェースによりｉさ代えられれば、９ンクヌインテか
らアナログ端宋栽器に４丁ことができる。−］えは、第
３図のポート回ｇ１７８がアカログ端末侵虐の近くに物
理圏に配置されるならば、ポート回路９５０は、第６図
に示されるポート回路２５８０磯梠を遂行する。加入者
近傍（おそらく加入者構内または端末使用者装置内さえ
も）の線はディジタルラインとなり、遠隔ポート回路を
含む全ラインは、ループパンク回路９６８を１更って試
験できる。
ポート回路９５（１１１−１：、もしもＳｌ、ＩＣ９５
８内のハイブリッドおよび嘔池供、拾回ｇ＞よびトーン
検出器９６４が除去されるならば、デ・ｆジタル音声題
話４Ｎに作用する。Ｄ／Ａコンバータ９５６の出力は直
接礪話慎受、古層に向い、ベニ器機マイク出力は直接Ａ
／Ｄコンバータ９５２に同う。
ディジタル・４末に過当なポート回路は、インターフェ
ース９５４、ポートＬ！ｌ路のマイクロプロセンチ９５
２、さらにＵ　Ａ　ＲＴ　（ＵｎｉｖｅｒｓａｌＡｓｙ
ｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅｒ　Ｔｒａｎｓｒ
ｎｉｔｔｅｒ）と呼される商栗釣に入手し得る並−直お
よび直−並コンバータより４或されよう。
ポート回嗜９５０は、既存技術の回、石切替えされるラ
イン回路の’ｄｌＵを遂行する。しかして、この回路は
、ｃｏｄｅｃ（Ｄ／ＡおよびＡ／Ｄコンバータ９５６お
よび９６２）および５ＬＩ０９５８よシ成る。
ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。
ｔ　ディジタルラインお：びポート回路の遠隔配置の使
用を可能にするインターフェース９５４を含む。
２−　判面バーストの解釈および沈黙／音声の検出をＯ
Ｔ梠に下るマイクロプロセンサ９５０を含む。
五　多くのライン回路に対するリングシ王の共通の発生
でなく、リング（圧の局部ｎ売主３可能にする償４刀リ
ンガ回路９６６を含む。
４、　多くのライン回路に共有される共通のトーン検出
器に８べ存せず、信号トーンの＠部の検出を町：毛にす
るトーン検出器９６４を含む。
５、ＳＬ工Ｃ９５８を除さポート回路の丁べての遠隔試
：沃をｏＴ罷にするルックバンク回路９６８を言む。
分敢劇備 第１図は、リンクにより相互接続されたリンクスイッチ
網よシ成るバーストスイツチングシステム１００を示し
ている。バーストは、端末栗用益と紹合されたポートを
介してスイッチ網に出入できる。システム１００におい
て、便用者Ｘは使用者Ｙと通信することを希望するもの
と仮定する。
ヘッダＫＹのアドレスをもってＸのポートにてラインｆ
″、４に入るバーストは、ラインｆ＠によシＹポートに
ルート設定されねばならない。このルート設定は、リン
クスイッチがそのデスティネーションに同ってバースト
を送１ざできるように、ｂリンクスイッチがスイッチ網
のテ（］槽を有することを必要とする。さらに詳述する
と、谷リンクスイッチは、バーストヘッダから下記のも
のを決定するに十分の１′ｆｔ報を有しなければならな
い。丁なわち、ｔ　デスティネーションがそれ自体にと
って局部何でなければ、どのリンクがデステイネーシヨ
ンに回ってもつとも直接釣に４かれるか。一般に、１以
上のリンクがリンクスイッチに接続される。
２　デスティネーションがそれ自体によって局部圏であ
れば、バーストがどのポートに供給されるべきか。
バーストライツテ別り＃装置は、各々スイッチ網のポー
トに現われる１組のマイクロプロセッサを備えている。
各副□□□プロセンナは、制御バーストと称されるメツ
セージを送信し、受信する。訓帥装欝には、３つの桟罷
釣に異なる形式のプロセッサが存在する。丁なわち、ポ
ートプロセッサと、発呼プロセンチと、′ｇ浬プロセッ
サとを府下る。
上述のごとく、各システムポートは、ポート回路列えは
ライン回路に位置してポートプロセッサを有する。ポー
トプロセッサは、その発呼プロセッサと制御バーストを
交侠し得る。ポートプロセッサは、オフフック、トーン
等のような外部信号をポート回路の池の回路とともに検
出し得、そしてポートプロセンナは、し６答して、ｌｔ
ｌ呻バーストを送出する。ポートプロセッサは、池の訓
−プロセッサから、１ｉｊｌ　１ｍバーストを受信し得
、そしてポートプロでツサは、応答してリング、トーン
等のような外部信号をポート回路の池の１！２１路とと
もに送出する。外部信号の注′貞は、ポート回路の形式
に依存して変わる。このように、ポートプロセンナは、
外部１言号と内部制御バースト間のコンバータとして働
く。
各ポート回路はポートプロセッサを有する。一般に、経
済的理由のため、ポートプロセッサのメモリを小さく維
持することが望ましいから、ポートプロセンナプログラ
ムは大きくない。ポートの櫨頑の変動、列えばライン、
トランク等はポートプロセッサで奴）扱われるから、１
Ｂｌｌ　圓バーストインターフェースは、丁べての形式
のポートに対して殆んど同じである。
バーストスイッチングシステムにおける高位論理礪組の
大半は、呼プロセンナに配置される。呼ブロセツチは、
呼の設定、カストム呼の特徴の実行１、（々の原子タス
ク等を取り扱うことができる。
タスクの分散の端末、呼ブロセソチのプログラムメモリ
は相当大きくなシ得る。
各呼プロセンナは、ポートの様相を有する。丁なわち、
呼びブロセツｆ虹、スイッチ網にとってはそれがデータ
装置であったかのように見える。
七のスイッチ網の様相は匣用益のコンピュータの様相で
ある。しかし、これは、以Ｆに記述されるように、スイ
ン力それ自体の−ｔｉ’ｌｌ−には直接包含されない。
スインｆ　１１ｉ１１（ロ）装置は、一般に、スイッチ
の呼処理負荷、利用ｒｉＴ匝注および残存可能性のため
に必要とされるのと同数の多数の呼プロセンナを必要と
する。’Ｍｏｔｏｒｏｌａ　６８０００のような現在入
手し得るマイクロプロセンチは、呼ブロセツナとして十
分の処理能力を提供し得よう。
バーストスイッチングシステムは、必然的に多数のｆＡ
＠プロセスを含む。例えば、電１活システムにおいて、
代衰叩ｑ理ブσセスは、ディレクトリ番号−装置番号変
換、時間および利用累積、最近の変化、保守等である。
これらのプロセスが主としてデータペース活動である。
このように、ｆ埋プロセスは、大きなデータ蓄償の必要
および過度のプログラム蓄積の必要によｐ４徴づけられ
る。
小形のシステムにおいては、ｆ理プロセスは、呼プロセ
ンナによシ遂行できるかも仰れない。大形のシステムに
おいては、管理プロセスは、おそらく別個のｄ理プロセ
ッチにより遂行されよう。
大形の１６用においては、１ｔ４ブロセツナは、大形の
蓄屓罷力をもつ呼ブロセッテを補えることができ、呼ブ
σセツナ自不に対してはポートインターフェースしか必
要としない。かくして、リンクスイッチのポートは、使
用者のリンクまたは間の通信システムに対するトランク
と結合してもよいしくこれらの結合はポートプロセンチ
を含む）、あるいは呼プロセンｆまたはＩ理プロセンナ
と結合してもよい。
バーストスイッ六制−装置は、システムの管理処理負荷
、利用可、泪注および生残シ可・１η１生のために必要
とされるのと同数のＩ４プロセンナを含むことになろう
。
上５のように、側御装置は、各便用者ポートに対するポ
ートプロセンナ、若干数の呼ブロセッチおよび若干数の
ｄ浬プロセッサを含む。以Ｆの論述は、これらの部材が
、Ｉｆｌ＋−云叱を如何に遂行するかを説明する。単−
一原理は、サービス提供でおる。丁べてのプロセラｆは
、児極旧に使用者に対するサービスを提供する。ポート
プロセッサは、使用者に対するサービスを直接釣に遂行
する。呼プロセンｆは、ポートプロセンナに対下るサー
ビスを遂行下る。管理プロセッサは、呼プロセッサに対
するチービスを遂ｒテする。憧々の１６１１仰プロセッ
サ間の机目ＩＪを公式化するため、各プロセッサと関連
する「チービスセント」の概念を招介することは有用で
ある。このため、下記の電層が通用される。
サービスプロセンナ：ｉ也のものにサービスを提供下る
プロセンナ。
チービスセント二プロセンナかチービスを提供する丁べ
てのもの。
チービスセットメンバ：プロセッサがサービスを提供す
るもの。
チービスセントに対するサービスを提供するプロセンチ
。
第３６図は、サービスセントの定義およびチービス提供
装置の階級を示すもので、下記の点を注意されたい。
各ポートプロセッサは、そのサービスセントに１人の便
用者を有する。
各呼プロセンチは、七のサービスセットに多数のポート
プロセッサを有する。
各管理プロセッサは、そのチービスセットに多数の呼ブ
ロセツチを有する。
第３３図において、１例として４＃の１史用者がＧ□、
Ｇ１、Ｇ、およびＧ、として示されている。各群は、簡
単にするため図面に示されるように必ずしも２つでなく
、適当改の更用益を含む。各便用者は、それが、債合さ
れるそれぞれのポートプロセンチｐｐに対するサービス
セットである。各群のポートプロセンナは、群が結合さ
れる呼プロセンナ（ＯＦ）Ｋ対するチーどスセット（ｓ
ｓ）を含む。各群の呼プロセンナは、詳が結合される・
ｇ理プａセンナ（ムＰ）に対するチービスセクトを含む
。かくして、ＵＳＥ几、はＰＰ、によシチービスされ、
ＳＳｓの番号であるＰＰ、はＯＦ□によシチービスされ
、Ｓ８６の番号でるるＯＦ、はＡＰ、［よシチービスさ
れる。
第３３図は、呼プロセッサよシ多くのポートプロセッサ
があり、ｆ理プロセツチよシ多くの呼プロセノチがある
ことを示没している。これは一般的にいい得る。ポート
プロセンナは、音声ポートについて沈黙検出を遂０″ｒ
るから、率−ポートにサービスする場合でさえ、かなシ
話甲であることが予測される。普通、１つのポートは時
折のみ呼を開始するから、多数のポートプロセンナは単
一の呼プロセッサによシチービスされ得る。呼プロセン
サのプログラムメモリは（１当大きいと思われるから、
必要数の呼ブａセンナのみを設けることで１ｉ１１ｉ格
上の利益がある。
１つの呼における管理プロセッサの渋シ合いは小さく、
呼ブロセツチのそれよシ小さくさえあるから、必要とさ
れるｇｊ４プロセッサはｌ乎プロセンすより少ない。管
理プロセッサのデータメモリの必要曲は相当大きいと思
われるから、最小数の管理プロセンナのみを設けるとい
うことで価格上の利益がある。
第３３図は、チーどスセントの階級ｆｒ：意禾意味が、
丁べてのプロセンナは自主釣に一１Ｊｒ′Ｆ−すること
を強調したい。第３３図の例示は、プロセッサブロック
が、ある意味においてその左のプロセッサブロックを１
５′１１１Ａシ得ることを意味することを：ｔＡしない
。代わシに、この図は、右に流れるチービス４求および
圧ｌＣｆ１れるこの井水に対する応答で、チービスの閃
糸を示すことを、狼図している。
上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサによシ実行されよう。
実際に、アーキテクチャには、必然的に佇プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリ全必要とする。
第３３図の関係は、システムが、共有、分配されるリソ
ースで効率的な態様で制御機能全実行することを可能に
する。
バーストスイッチングシステムの若干の具体例、特に切
迫した生残シ可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御装置を、使用者構
内または端末使用者の機器内にさえ配置し得る。この種
の具体例において、２人（またはそれ以上の）残存使用
者間で通信が行なわれるに必要なことは、通信−運搬手
段、例え＃−１残存使用者間で結合されるリンクスイッ
チが相互に利用できるということのみである。
サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したｂｉ接している必要はない。し
かしながら、実際問題として、制御メツセージがよ〕遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセット
のヘッドをセットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。
ポートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング屑アドレスを有することを必要とする。
接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同様に、スイッチング網リソースは、これらのＭＵ”
ｄによって全く専用されない。
第１図において、使用者Ｘが使用者Ｙと電話によ）通信
することを希望すると仮定する。第３４図は、単純な呼
び全設定し終了させるだめの制御プロセッサ間における
代表的バーストトラフィックを示す。
ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰＸにニジ検出される。
ＰＰは、適当な制御バーストｌｘの呼プロセッサＣＰｘ
に送る。
ステップ２において、ＣＰｘは制御バーストをＰＰｘに
送１）、ＰＰｘにダイヤルトーンをＸに送出させる。ダ
イヤルトーン全問くと、ＸはＹの電話番号のダイヤルを
開始する。
ステップ３において、Ｐ　Ｐ　ｘはＸによりダイヤルさ
れた第１のデイジットヲ検出する。ＰＰｘは、このテイ
ジットヲ制御バーストとしてＣＰｘに送る。このプロセ
スは、ディジットごとに後〈。
ステップ４において、ＰＰｘはＸでダイヤルされた最後
のテイツク）ｋ検出する。ＰＰｘはこのディジットｆ　
ＣＰ　ｘに制御バーストとして送る。
ステップ５において、ＣＰｘはＸによシダイヤルされた
Ｙのディレクトリ電話番号およびＣＰｘの装置アドレス
をＸの管理プロセッサ人Ｐｘに制御バーストとして送出
する。Ａ　Ｐ　ｘは、Ｙの呼プロセッサＣＰｙおよびＹ
のポートプロセッサＰＰｙの装置アドレスを捜索する。
ステーブ６において、λＰＸは、ＣＰｙおよびＰＰ７に
対する装置アドレスｆｃＰｘに制御バーストとして送出
する。
ステップ７において、ＣＰｘは制御バーストをＣＰｙに
送）、ＰＰｙが空であるかどうか全尋問する。この制御
バーストは、ＣＰＸおよびＰＰＸの装置アドレスを含む
。
ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
ｙが空であるかどうかを指示する制御バーストを送る。
（もしもＰＰｙが空でなけれは、ＣＰｙは、制御バース
ト１ｃ、ｐｘに送シ、ＣＰＸは、話中信号トーンｔｘの
ラインに供給する。この偶発状態については第３４に示
されていない。）第３４図の例においでは、ＰＰｙが空
であると仮定される。
ステップ９において、ＣＰＸおよびＣＰｙは、制御バー
ストをそれぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへの
制御バーストは、ＰＰｘの装置アドレスを含み、ＰＰ７
ｆしてＹＯ電話機のリンギング全開始させる。ＰＰｘへ
の制御バーストは、ＰＰ７の装置アドレス金倉み、Ｐ　
Ｐ　７　ｔしてＸのｔ詰機へのリングバック信号を開始
させる。この点で、両ポートプロセッサは、他のパーテ
ィのスイッチング網アドレスを知る。
ステップ１０において、Ｙが送受器をもち上げる。ＰＰ
）ｒは、Ｙのオフフック状態全検出し、この状＝＋桁指
示る制御８バースト”ｚｃＰ７に送る。
ステップ１１において、ＣＰｙば、Ｙのオフフック状態
全指示する制御バースト？−ＣＰｘに送る。
ステップ１２において、ＣＰＸは、ＰＰＸに制御バース
トラ送ｐ、ＰＰｘをしてＸのライン上のリングバック信
号を終了させる。
その後、パーティの先に送られた長周アドレスを使って
ＸおよびＸ間の全２重会話が胱〈。ＰＰｘから発するバ
ーストは、管理諸経費なしに直接ＰＰｙに送られ、同様
にＰＰｙからのバーストはＰＰｘに直接送られる。各パ
ーティのポートプロセッサは、他のパーティのポートプ
ロセッサのスイッチング網アドレスヲ知る。
ステップ１３において、ＰＰｙは、Ｙが切ったことを検
出する。ＰＰ７は、Ｙのオンフック状ＴＢ全指示しかつ
利用情報を含む制御バーストをＣＰｙに送る。
ステップ１４において、ＰＰｘはＸのオフフック状態全
検出する。ＰＰｘは、Ｘのオンフック状態を指示しかつ
利用情報を指示する制御バーストをＣＰｘに送る。
ステップ１５において、ＣＰｘは、ＩＩＩトの完了全指
示しかつ請求および／または管理目的のため時間および
利用情報を含む制御パース）ｋＡＰｘに送る。
ステップ１６において、ＡＰｘは、ステップ１５におい
て送られた制御バーストの受領を確認する制御バースト
ｆｃＰｘに送る。
バーストスイッチングシステムにおいて、デー夕装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよ）も若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）およびＹ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法によシ設定できる。
ステップ１において、Ｘは、ｆｆ！戒または評イニシャ
ライズ部およびＹのディレクトリ番号を含む呼要求メツ
セージを伝送する。ＰＰｘはこの伝送を検出、受信する
。ＰＰｘは、Ｙのディレクトリ番号ｆ　ＣＰ　ｘに制御
バーストとして送る。このステップは、第３４図に示さ
れるステップ１〜４に対応する。
ステップ２において、ＣＰ　ｘは、Ｙのディレクトリ番
号およびＣＰｘのｈｉアドレスｆ　Ａ　Ｐ　ｘに制御バ
ーストとして送る。ＡＰｘは、ＣＰｙおよびＰＰｙの装
置アドレスを捜索する。このステップは、第３４図に示
される方法のステップ５に対応する。
ステップ３において、人Ｐｘは、ＯＦ２およびＰＰ７の
装置アドレスを０ＰｘＫ制呻バーストドして送る。この
ステップは、第３４図に示される方法のステップ６に対
応する。
ステップ４において、ＯＰｘは、ＰＰ７が空であるかど
うかを尋問する制御バーストを（１１’７に送る。この
制御バーストは、ＯＰｘおよびＰＰｘの装置アドレスを
含む。このステップは、第３４図に示される方法のステ
ップ７に対応する。
ステップ５において、ＯＰｙはＯＰｘに応答する。もし
もＰＰ７が話中であると、ＯＰＹは、ＰＰｙの話中状態
を指示する制御バーストを０ＰｘＫ送る。ＰＰ７が空で
あると、ＯＦ２は、接続が可能であることを指示する刊
−バーストをＯＰｘに送る。このステップは、′＠３４
図に示される方法のステップ８に対応する。
ステップ６において、ＯＰｘおよびＯＦ２は、各々制御
バーストをＰＰｘおよびＰＰ７にそれぞれ送る。
ＰＰ７に対する＄１１ｕｄＪバーストは、ＰＰｘ（ＤＨ
装置アドレス含み、ＰＰｙをして１報メッセージをＹの
データ装置に送出せしめる。ＰＰｘに対する制御バース
トをＰＰｙの装置アドレスを含み、ＰＰｘをしてＸのデ
ータ装置上に「被接続」メツセージを表示させる。この
点にて、両ＰＰｘおよびＰＰｙは１０のパーティのスイ
ンテンプ４４アドレスを凡る。
これは、第３４図に示される方法のステップ９〜１２に
対応する。
その麦、ＸおよびＹのデータ装置間に全２重データ父換
が行なわれ得る。
データ呼に対する呼ひのｌ、ｌＪ、仇手植は、各パーテ
ィのオンフック状１便のイ炙出が過当なデータ転送路ｒ
状態の検出によ装置さ代えられる点を除き、第６４図、
ステップ１３〜１６ＩＣ示される方法に類似でめる。
データ呼は、琳３４図の方法にしたがって設定できる。
この場合、データに、過当なインタフェース装（に列え
はモデムを弁してシステムと結合される。しかしながら
、データラインとの結合が好ましい。
いずれの方法においても、呼の接続は、発呼パーティの
ポートプロセンナおよび被呼パーティのポートプロセン
ナが各々他のパーティの装置アドレスを知るときに設定
される。それによシ、呼の完Ｔ梗呼を終了させることを
除き、呼は制御装置によシ他の動ｆなしに伝送、受信さ
れ得る。伝送レベルでは、＋を報が送られつつあるとき
しか帯威幅がいずれかのガロにおいて利用されないとし
ても１．ｔｉｉｌ　ａレベルでは呼び接続が昇圧する。
バーストスイッチングシステムの・ｌｆ域幅の切回割当
ての→舐企強調下るため、回路切破え接続に対比して、
「仮１但接続（バーテユアル）」なる用語が採用される
。回路切替え接続においては、全伝送帯域が接続の、継
続のため４ｄ四に刷シ当てられる。
いずれの方法においても、各：］テブロセグチは、七の
サービスセットにおける各ポートプロセンナの枯ＩＰ／
望状嗜を准泣Ｔる。
第３５図は、第３４図に示されるＪ−？−設定およびテ
ークダクンの万宍における若干の＃ｉ　師バーストを開
示している。システム１００の一部を示す図面において
、制御バーストに、−］示の１而のためｌ［ｉ’ｌｌ　
ｆＡブロセツチ間の鎖線として示されている。竺＋ｔｄ
ｌ−パースＨｃ、柚の形式のバーストと同様にスイッチ
ング網を介して伝送される。図面における否号汀きのス
テップは、上述の査号寸ぎのステップに対応している。
ＰＰＸおよび２２１間の鎖線は、ＸおよびＹ間の音声会
話（双ガロ）を指示している。
第３５図はまた、システム１００に対する代衣釣刊呻ア
ーキテクチャを示している。ＯＰｘは、ＰＰｘを♂む多
数のポートプロセンナに対する呼プロセッサである。同
様に、０ＰｙｔｉＳ’Ｙおよび多数の他の使用者にサー
ビスする呼プロセンチである。ＡＰＩは、ＯＰｘをよむ
多数の呼プロセンナに対するａ理ブロセツチである。Ａ
ＰｙはＯＦ２に対する叶プロセンナである。Ｘが呼の発
言者であるから、ＡＰｙは、＋ｑ−設定およびテークダ
クン方法のこの具不列においては責任を有さない。方法
の他の具体列、待に注文の時機が実弛される場合、ＡＰ
ｙは、呼設定およびテークダクンにおいて役割を演じよ
う。ＸおよびＹは異なるリンク群の使用者であり、図１
ＥｉにおいてそれぞれのＭＩｌ、１１プロセツサの異な
るサービスセットにあるものとして示されているが、ア
ーキテクチャにおいてこの配置を必要とすることは何も
ない。例えば、ＣＰｙはＡ　Ｐ　ｘのチーどスセットに
あってもよいし、それに加えて、または単独で、ＯＰｘ
がＰＰｘお：びＰＰ７にサービスすること本あり得る。
如何なる１１ｒｌｊ−レベルでも、サービスのメンバが
１（または煩孜の）リンク群に駆足される必要なない。
第３４図に４４図示されるように、バーストスイッチン
グシステムにおいては、呼は調度に分配された別坤アー
キテグ六ヤで設定され、テークダクンできる。必要とさ
れる最高レベルの＋１ｔｌｌ岬は、申犬蜀に位置するの
でμなく場合よく配置されたリンクスイッチまた社へブ
ライツテの一部と結合される″Ｕ埋プロセッサのレベル
である。刊−アトラフインクは、移送のためライツカン
グ網それ１不を利用する。ＸおよびＹが臣に局部で必れ
ば、呼を実行するに必要な制御装置μ、Ｘのラインにチ
ービスする。１１ｉｌＩＩｇｌプロセッサの位置よシ遠
くに位置しないであろう。上述のように、この劃−アー
キテクヂャは、規ｉ：ｌ＋＋的呼サービスに加えて注文
の待機を冥弛するのに採用できる。
チービスセットにｉ’！’Ｉｆ　１Ｉ１１ブロセツチを
加えて、セットのヘッドのスイッチング網アドレスそ制
御プロセンナに送ることもできる。その鎌、耐胆プロセ
ンナは、七のサービス要求を七のチービスブロセツチ、
丁なわちサービスセットのヘッドに送ることになる。サ
ービスセントのヘッドが割当てメツセージのセンダであ
る必要はないが、七うする場合もしばしばある。−設面
に、第１のａｔｌｌ呻プロセンナが、第２のｉ’ｌ　ｌ
（１１４ブロイグサを第３１憫呻プロセンナのチービス
でノドに割り当てることができる。
第３３図を参照すると、ＣＰ、は、その（ｃｐ。
の）アドレス’ｒ　ｐ　ｐ　、に制御バーストとして加
えることによＦ）、ＰＰｘ　ｋそのサービスセットに加
え、ＡＰＩは、その（ＡＰ、の）アドレスをＣＰ。
に制御バーストに送ることによｌ）、ＣＰＩ　ｋそのサ
ービスセットに加える。第３４図において、ＰＰＸは、
呼設定における制御バースト通信のためＣＰｘのアドレ
スを処理する。
サービスセットの設定は、制御ＭＷのプロセッサ間にお
ける制御バーストの送出によ）遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。
ｆｆ１ｌＪ御プロセツサが故障の場合、故障のプロセッ
サのサービスセットのメンバを、代わシの制御プロセッ
サのサービスセットに再割当てする手段が存在しなけれ
はならない。これは、サービスセット再割当てのための
信号全制御バーストで送ることによシ、スイッチング網
内で容易に遂行できる。
第３３凶において、ＣＰｌが故障の場合、ポートプロセ
ッサｐＰｌ−ＰＰ、（一般に１つの群には２以上のポー
トプロセッサがある）を他のサービスセットに再割当て
することが必要である。おそらく、これをなすもつとも
簡単な方法は、それらの各々１ｃＰ２のアドレスに送る
ことによシ、それらｙｃｐ、のサービスセットに割シ当
てることである。これは約２倍のＣＰｚの負荷となるか
も知れない。よシ一様な再分配がよいかも知れない。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、１つが故障で
あると仮定する。残シのＮｌの呼プロセッサの各々は、
故障の呼プロセッサのサービスセットにおけるポートプ
ロセッサの１７Ｎ−１″ｆ、ピックアップし僧よう。こ
の場合、各制御プロセッサの負荷は、Ｎ／Ｎ　−Ｉ　Ｌ
か増加しないであろう。他の手法として、制御プロセッ
サに他のプロセッサに取って代わる緊急容ｆｆｉ’に合
体することもできる。
１つの重要な特徴は、既存のバーストスイッチングシス
テムに制御容ｆｆｉ’（ｚ追加することが容易なことで
ある。例えば、システムがＮの等しくロードされた、ま
たは概ね等しくロードされた呼プロセッサを有し、追加
の制御容量が所望されると仮定しよう。新しい呼プロセ
ッサが空ポートに設置され、ポートプロセッサの１／（
Ｎ＋１　）が新しい佇プロセッサのサービスセットに再
割当てされるならば、得られたシステムはＮ＋１の呼プ
ロセッサを有する。もしも再割当てされたポートプロセ
ッサが、原のＮのサービスセットから一様に抜かれるな
らば、得られたシステムは、Ｎ＋１の等しくロードされ
たすなわち概ね等しくロードされた呼プロセッサを有す
る。この場合、原の呼プロセッサの各々は、比例的に、
すなわち係数１／（Ｎ−Ｈ）だけ減ぜられた負荷ヲ壱す
ることになる。このように、追加の容量は、インクリメ
ントにそして使用者サービスに実質的に乱れを生ぜずに
システムにＶ置できる。
＄ｌＪ御プコプロセッサーストスイッチングシステム内
に設定されてしまうと、ソフトウェアの設置はスイッチ
ング網内で遂行できる。特定のプロセッサに対するソフ
トウェアは、システム中でダウロードされ、イニシャラ
イズおよび始動試験も同様にスイッチング到内で遂行で
きる。プロセッサ、すなわち、実際にどのプロセッサに
対するソフトウェアの変更も、スイッチング網中で自動
的に設置できる。スイッチング網内におけるこの始動能
力は、バーストスイッチの内包する保守および管理能力
の一側面であ）、これは迅速なしスボンスと最小の価格
でシステムリソースの変幻性のある管理を可能にする。
一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特別の切替ネットワークが
必要とされないことである。
再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいてしばしば見出される１
：１の冗長性と異なシ、きわめて閣だ的でろシ、効率的
であることである。
切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要である。パーストスイツチング
制御装置において、プロセッサの故１５は、試験メツセ
ージトラックの応答の欠如によシ決定される。サービス
セットの再限定は、歿存用呼プロセッサとともに動作す
る管理プロセッサによ）調整される。
バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。普通のマルチプロセッサシステムは、共通
のバスまたは共有のメモリを使ってプロセッサ間に緊密
な結合を提供する。このようなアーキテクチャは、それ
自体故障を受けるか゛ら、２重化されねばならない。バ
ーストスイッチング網において、マルチプロセッサシス
テムは、スイッチング網を介してのメツセージ又換によ
シ緩く結合されるプロセッサから形成される。この緩い
結合は、システムリソースの管理および拡張の容易さに
おいて相当に大きい変灯性および経済性を与える。容量
は、空ポートにプロセッサを追加することによシ拡張で
きる。追加されるプロセッサは、この新しいプロセッサ
が呼プロセッサであれ管理プロセッサであれ、サービス
セットの再限定によシ容易にサービス下に置くことがで
きる。
マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない。
冗長バスおよび共通メモリは必要とされない。−万のバ
スと他方のバス間の切替回路、または１つの共通メモリ
と他のメモリ間の切替えは必要とされない。故障が起こ
ったかどうか全決定するための感知まだは比較回路は必
要とされない。これらの理由のため、保守は、代表的１
：１冗長装置において必要とされるよシも複雑でないと
思われる。
バーストスイッチング制御装置は、今日の中央局および
ＰＢＸ回路スイッチの制御アーキテクチャと異なるアー
キテクチャを提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。
１　容易な容量の再分配および拡張ニジステムは単一（
または数Ｉｖｉ）の制御プロセッサの故障によシネ勧化
されない。制御プロセッサが故障の場合、残シの制御プ
ロセッサは故障のプロセッサに置き代えられるから、使
用者のサービスは維持される。
使用者のサービスに実質的に乱れを生じずに制御容量ヲ
システムに段階的に加えることができる。
２　各活動プロセッサに対する時期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。
五　簡単化されたアーキテクチャのため保守機能の複軸
さの低減。
４　呼プロセッサの動作が独立的であるため、バースト
スイッチングシステムは、システムに存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
をもたらす。
５　先の諸利点のため、システムのリソースをよシ経済
的に利用し得る。
以上、本発明の好ましい具体例全図示説明したが、技術
に精通したものであれば本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかでち
ろう。
第１図はバーストスイッチングシステムの一実施例を示
す構成図、第２図はバーストのディジタルフォーマット
の好ましい一実施例を示すａＫ図、第３図は本発明によ
るリンクスイッチの構成図、第３Ａ図はリンクスイッチ
によって処理される走行中のバーストの４つの形式を例
示する説明図、第３Ｂ図は本発［！１）の種々の実施例
で使用できる代表的な従来技術の並列優先度解決回路を
例示する構成図、第４品は特にハブスイッチのスイッチ
ングユニット間およびリンク群との結合を示すハブスイ
ッチの構成図、第５図は本発明によるハブスイッチの構
成図、第６図は入力および出力ポートプロセッサと２４
の末端使用者Ｐｌ器との間に結合されたディジタルマル
チプレクサを示すリンクス２７ろ イツテの他の実施例の構成図、第７図はリンクスイッチ
の中央メモリにバーストの一部分を含むダイナミックバ
ッファのフォーマットを示す概略図、第８図はリンクス
イッチ内の待ち行列の３つのバーストに対するバッファ
間の連結を例示する構成図、第９Ａ図および第９Ｂ図は
それぞれバッファの入力および出力インデックスを例示
するためにリンクスイッチを通るバーストの処理におけ
るリンクスイッチのキャラクタメモリ内のバッファを異
なる２つの時刻において示す概略図、第１ｏ図はリンク
スイッチの入力および出力プロセッサとキャラクタメモ
リを通る４つのバーストの流れを例示する説明図、第１
１Ａ図乃至第１１Ｅ図は最初のバイトの到来時から最後
のバイトの伝送詩才でのリングスイッチを通るバースト
の処理の権々の段階での大力および出力プロセッサとリ
ンクスイッチの中央メモリの待ち行列およびバッファと
の連結をそれぞれ示す構成図、第１２Ａ図および第１２
Ｂ図は出力チャネルにフンテンションが存在する場合に
リンクスイッチ内の出力チャネルに対するバーストの割
当てを例示する説明図、第１３図は４つのヘッダバイト
内に特定のフィールドを含むバーストの好ましいフォー
マツトラ示す説明図、第１４図は本発明によるデータリ
ンク・エスケープ手続きを要約して示す説明図、第１５
図はバーストスイッチング網において使用されるハブス
イッチの構成図、第１６図は第１５図のハブスイッチの
単一のスイッチングユニットの構成図、第１７図は第１
６図に示したスイッチングユニットのハブスイッチング
素子を示すブロック図、第１８図は時分割多重ハブフレ
ーム中のハブチャネルとへブリング循環周期との関係を
示す説明図、第１９図はハブスイッチによって処理され
るディジタルバースト信号の７オ一マツトヲ例示する説
明図、東２０図はハブスイッチのスイッチングユニット
の動作を要約した説明図、第２１図は待ち行列シーケン
スならひにスイッチングプロセッサノ種々の実施例、あ
るいはファームウェアのＬ　Ｌを示す代表的なリンクス
イッチのブロック図、第２２図は基本スイッチングプロ
セッサのアーキテクチャのブロック図、第２３図は３つ
の状態ヲ示すスイッチングプロセッサの有限状態マシン
に対するキャラクタ状Ｍ線図、第２４図は８つの状態を
示すスイッチングプロセッサの有限状態マシンに対する
チャネル状態線図、第２５図は本発明による待ち行列シ
ーケンサのアーキテクチャのブロック図、第２５Ａ図は
スイッチングプロセッサまたは待ち行列シーケンサにお
いて任意のインターフェースとして使用できるハンドシ
ェイク論理全使用するインターフェース回路のブロック
図、第２６図は待ち行列シーケンサのマイクロコードフ
ォーマットを示す概略図、第２７図はスイッチングプロ
セッサのマイクロコードフォーマットを示す概略図、第
２８図は待ち行列のメモリ形態を示す説明図、第２９図
はスイッチングプロセッサのメモリ形態ヲ示す説明図、
第３０図はリンクスイッチの入力プロセッサに対する機
能的フローチャート、第３１図はリンクスイッチの出刃
プロセッサに対する機能的７ａ−チャート、第３２図は
第３図および第６図に示すようなリンクスイッチの構成
要素として使用できるアナログラインに対するポート回
路のブロック図、第３３図はバーストスイッチングシス
テムに対する代表的制御アーキテクチャにおけるサービ
スセットおよびサービス提供者の階層全例示するブロッ
ク図、第３４図はバーストスイッチング電話通信システ
ムにおいてポートＸから発信してポートＹ″′ｃ終了す
る単一の呼を設定するのに必要な種々の制御プロセッサ
によって実行される段階を示す概略図、第３５図は代表
的なバーストスイッチング制御アーキテクチャにおいて
制御プロセッサ間に伝送されるある制御パース）ｋ例示
する説明図である。
１００：バーストスイッチングシステム１０２：ハブス
イッチ １０３．１０４：リンクスイッチ １０６：時分割多重通信リンク １０８：末端使用者機襞 １１２．１３０．１３２．１３４．１９０．１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービック １７８：ポート回路 １８０．１８２：へプ １８４：ハブスイッチングユニット ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ３００．３２０：バツ７ア ３１０：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ５６０．３６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０３：ハブバス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：基本スイッチングプロセッサ ９５０：ポート回路 七ノＪπもＩＩｊ”ＪＯ）Δトｊシ」”（ＰＪＡＦｌ、
１ＮＰＩＪＴ、ＴＥＸＴ（ＳＰＣＯＤＥ３）　　　　０
５１０井＋・噂喝＋噌時＋噌−―−−噌＋轡−―＋嘴−
一１−−−＋噌−一一―−―−―Ｊ′ｇに叉吏なし） ３／８５　　１０：３１：３７ ｅｏｌＪ　　ｅａＤａｏｌＪ　　　＝　　ＬＪＵＵＬＪ
　　。
ｏｏｕｏｏ○００ Ｏ○８２００００ （１１０３［’）０００ （１１（１１４０　ｔ、、）　Ｏ○ Ｃ５） ０２ＬＩＩ４００００ ０２ａｎａ（）ｔノＯ ○２８’ｌｉつり００ ０２８５０ＬＪｉ１０ ０ｊ　８　（”、、＋○○Ｏ０ −Ｒ’）５１！− （１１Ｊ８１４０００３ ＬＪＩＬｊと口Ｕ１→ ＯＮ９０ｔＪＩＬ４ Ｆｉ”ｉｃ７：　、３Ａ。
Ｆ”ｉｃｒ、ｉ４゜ Ｂ”ｉｃ７．ｉ、σ 丁続浦正書（方式） 昭和６１年１１月２１［］ 特許庁長官　黒　１）明　雄　殿 ！ＩＩ′件の表示　昭和６１年　特願第１８０２８３　
　吋発明の名１？＋：　　　バーストスイッチング通信
システム補正をする者

Claims (78)

    【特許請求の範囲】
  1. （１）（ａ）少なくとも１つのハブスイツチと（ｂ）少
    なくとも１つのリンクスイツチと、（ｃ）少なくとも１
    つの通信リンクであつて、中間のスイツチを通ることな
    く互に通信する能力を有する前記スイツチの任意の２つ
    スイツチ間に１つ存在し、各々時間の各秒内の複数のフ
    レームで時分割され、各フレームが複数のチヤンネルを
    有し、各チヤンネルが、各々１２進数字より成る予定数
    のビツトから成る１バイトの伝送のための通信容量を有
    するリンクと、 （ｄ）各々前記スイツチの１つのスイツチの１要素であ
    り、各々制御プロセツサ、端末使用者機器または他の通
    信システムと、ポートインターフエース回路を介して結
    合する手段を提供する複数のポートと、 （ｅ）システムを介してオリジンポートからデステイネ
    ーシヨンポートへ、デステイネーシヨンポートアドレス
    、情報部分およびバースト端部の終了部分を含む複数バ
    イトより成るバーストをルート指定する手段と を含み、該ルート指定手段が、 （ｉ）バーストを１つのスイツチを介して、該スイツチ
    のオリジンポートから該同じスイツチのデステイネーシ
    ヨンポートへルート指定する手段と、 （ｉｉ）バーストを１つのスイツチを介して、該スイツ
    チのオリジンポートから、デステイネーシヨンポートに
    向う前記スイツチのリンクへルート指定する手段と、 （ｉｉｉ）バーストを１つのスイツチを介して、該スイ
    ツチに入るリンクから該スイツチのデステイネーシヨン
    ポートにルート指定する手段と、（ｉｖ）バーストを１
    つのスイツチを介して、前記スイツチに入るリンクから
    デステイネーシヨンポートに向う前記スイツチのリンク
    にルート指定する手段と を含み、そして （ｆ）ポートからリンクへおよびリンクからリンクへル
    ート指定する該手段が、バーストのリンク内のチヤンネ
    ルへの動的割当てを採用していて、バーストが伝送され
    るときのみ任意のチヤンネルが割り当てられ、その他の
    場合は前記チヤンネルは他のバーストの伝送のために利
    用可能とされ、各スイツチはルートに沿つて順次、バー
    ストの第１のバイトを受信し、該バーストがデステイネ
    ーシヨンに向う前記スイツチのリンク上で伝送されるこ
    とを決定後、前記デステイネーシヨンポートに向う前記
    リンクの第１のフレームの第１の利用可能なチヤンネル
    で前記第１バイトを伝送し、前記チヤンネルを前記バー
    ストに割り当て、各スイツチは前記ルートに沿つて順次
    、前記バーストの第２のすなわち後続のバイトを受信後
    、前記リンクの第２のすなわち後続のフレームの前記の
    割当てられたチヤンネルで前記第２のすなわち後続のバ
    イトを伝送し、各スイツチは、前記ルートに沿つて順次
    、前記バーストの最後のバイトを伝送後、前記バースト
    の最後のバイトの伝送直後のフレームで他のバーストに
    対して割当を行なうため、前記の割り当てられたチヤン
    ネルを解放する ことを特徴とするバーストスイツチング通信システム。
  2. （２）少なくとも１つのスイツチがポートバスを備え、
    前記スイツチの前記ポートが、前記ポートバス上に逐次
    結合され、前記ポートバスが時分割され、前記ポートバ
    ス上の各ポートと関連する時間間隔を有している特許請
    求の範囲第１項記載のバーストスイツチング通信システ
    ム。
  3. （３）少なくとも１つのスイツチがマルチプレクサ回路
    を備えており、前記スイツチのポートが該マルチプレク
    サ回路と結合している特許請求の範囲第１項記載のバー
    ストスイツチング通信システム。
  4. （４）各々前記ポートの１つと結合されている複数のポ
    ートインターフエース回路を備える特許請求の範囲第１
    項記載のバーストスイツチング通信システム。
  5. （５）前記ポートインターフエース回路の少なくとも１
    つが、端末使用者機器と結合するための手段を有するラ
    イン回路である特許請求の範囲第４項記載のバーストス
    イツチング通信システム。
  6. （６）前記ライン回路がシステムの使用者の構内の近傍
    に配置され、前記ライン回路と前記ポートを結合するデ
    イジタルラインが存在する特許請求の範囲第５項記載の
    バーストスイツチング通信システム。
  7. （７）前記ライン回路が前記使用者の前記構内に配置さ
    れている特許請求の範囲第６項記載のバーストスイツチ
    ング通信システム。
  8. （８）前記ライン回路が端末使用者機器内に配置されて
    いる特許請求の範囲第７項記載のバーストスイツチング
    通信システム。
  9. （９）少なくとも１つの制御プロセツサを備えており、
    該制御プロセツサが、システムのポートと前記制御プロ
    セツサ間のインターフエースを提供するように構成され
    た前記ポートーインターフエス回路の１つと結合されて
    いる特許請求の範囲第４項記載のバーストスイツチング
    通信システム。
  10. （１０）前記制御プロセツサが呼プロセツサである特許
    請求の範囲第９項記載のバーストスイツチング通信シス
    テム。
  11. （１１）前記制御プロセツサが管理プロセツサである特
    許請求の範囲第９項記載のバーストスイツチング通信シ
    ステム。
  12. （１２）前記ポートインターフエース回路が、制御機能
    を実施するための手段を有するポートプロセツサを備え
    る特許請求の範囲第４項記載のバーストスイツチング通
    信システム。
  13. （１３）前記ポートインターフエース回路が、システム
    の使用者の構内の近傍に配置され、前記ポートインター
    フエース回路と前記ポートとを結合するデイジタルライ
    ンが存在する特許請求の範囲第１２項記載のバーストス
    イツチング通信システム。
  14. （１４）前記ポートインターフエース回路が前記使用者
    の構内に配置されている特許請求の範囲第１３項記載の
    バーストスイツチング通信システム。
  15. （１５）前記ポートインターフエース回路が端末使用者
    機器内に配置される特許請求の範囲第１４項記載のバー
    ストスイツチング通信システム。
  16. （１６）前記ポートインターフエース回路が、他の通信
    システムと結合するための手段を有するトランク回路で
    ある特許請求の範囲第４項記載のバーストスイツチング
    通信システム。
  17. （１７）前記ビツトが８ビツトである特許請求の範囲第
    １項記載のバーストスイツチング通信システム。
  18. （１８）前記通信リンクがＴキヤリヤリンクである特許
    請求の範囲第１項記載のバーストスイツチング通信シス
    テム。
  19. （１９）デイジタル化スピーチを含むバーストに対して
    前記ポートで受信される伝送速度が、通信リンク上にお
    けるバースト伝送速度に概ね等しく、前記スイツチ内に
    おけるスピーチバーストの速度緩衝が必要とされない特
    許請求の範囲第１項記載のバーストスイツチング通信シ
    ステム。
  20. （２０）各バーストが、バーストの終了部分に少なくと
    も１つの予め割り当てられたフラグキヤラクタを有して
    おり、該フラグキヤラクタまたは当該データーリンクエ
    スケープキヤラクタのいずれかと同じ形態を有するバー
    ストのデータバイトの直前に予め割り当てられたデータ
    リンクエスケープキヤラクタが挿入されており、それに
    より、システムが、フラグキヤラクタと同じビツト形態
    を有するデータバイトとターミネータとしてのフラグキ
    ヤラクタを区別し得る特許請求の範囲第１７項記載のバ
    ーストスイツチング通信システム。
  21. （２１）前記フラグおよびデータリンクエスケープキヤ
    ラクタが、それぞれアナログ入力信号の最大の正および
    最大の負の振幅を表わすデイジタルｃｏｄｅｃ出力に等
    しい、またはその逆に等しい予め割り当てられたビツト
    形態を有する特許請求の範囲第２０項記載のバーストス
    イツチング通信システム。
  22. （２２）前記フラグおよびデータリンクエスケープキヤ
    ラクタが、それぞれアナログ入力信号の最小の正および
    最小の負の振幅を表わすデイジタルｃｏｄｅｃ出力に等
    しい、またはその逆に等しい予め割り当てられたビツト
    形態を有する特許請求の範囲第２０項記載のバーストス
    イツチング通信システム。
  23. （２３）前記バーストが可変長情報部分と、該情報部分
    に先行する４バイトヘツダと、前記情報部分に続く１バ
    イトターミネータとを有し、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第１７
    項記載のバーストスイツチング通信システム。
  24. （２４）少なくとも１つのリンク群を備えており、該リ
    ンク群が、複数のリンクスイツチと、１対のリンクスイ
    ツチ間に結合された少なくとも１つの通信リンクを備え
    ており、リンク群の各リンクスイツチが、中間のスイツ
    チであるハブスイツチなしに同じリンク群の１つ置きの
    リンクスイツチと通信し得、該リンク群が通信リンクを
    介してハブスイツチと結合されている特許請求の範囲第
    １項記載のバーストスイツチング通信システム。
  25. （２５）バーストが、異なるリンク群を通るときのみ、
    ハブスイツチ中を通る特許請求の範囲第２４項記載のバ
    ーストスイツチング通信システム。
  26. （２６）バーストが、そのデステイネーシヨンポートが
    前記第１スイツチ以外のスイツチの１要素であるときの
    み第１スイツチから出る通信リンクを介して伝送される
    特許請求の範囲第１項記載のバーストスイツチング通信
    システム。
  27. （２７）任意のリンク群のリンクスイツチの数が３２に
    等しいかそれより小さい特許請求の範囲第２４項記載の
    バーストスイツチング通信システム。
  28. （２８）任意のリンクスイツチのポートの数が３２に等
    しいかそれより小さい特許請求の範囲第１項記載のバー
    ストスイツチング通信システム。
  29. （２９）各スイツチが、それと結合された複数の通信リ
    ンクを有する特許請求の範囲第１項記載のバーストスイ
    ツチング通信システム。
  30. （３０）複数のハブスイツチを備える特許請求の範囲第
    １項記載のバーストスイツチング通信システム。
  31. （３１）複数のリンクスイツチと、 （ａ）少なくとも１つの通信リンクであつて、中間のス
    イツチを通ることなく互に通信する能力を有する前記ス
    イツチの任意の２つスイツチ間に１つ存在し、各々時間
    の各秒内の複数のフレームで時分割され、各フレームが
    複数のチヤンネルを有し、各チヤンネルが、各々１２進
    数字より成る予定数のビツトから成る１バイトの伝送の
    ための通信容量を有するリンクと、 （ｂ）各々前記スイツチの１つのスイツチの１要素であ
    り、各々制御プロセツサ、端末使用者機器または他の通
    信システムとポートインターフエース回路を介して結合
    する手段を提供する複数のポートと、 （ｃ）システムを介してオリジンポートからデステイネ
    ーシヨンポートへ、デステイネーシヨンポートアドレス
    、情報部分およびバースト端部の終了部分を含む複数バ
    イトより成るバーストをルート指定する手段と を含み、該ルート指定手段が、 （ｉ）バーストを１つのスイツチを介して、該スイツチ
    のオリジンポートから該同じスイツチのデステイネーシ
    ヨンポートへルート指定する手段と、 （ｉｉ）バーストを１つのスイツチを介して、該スイツ
    チのオリジンポートから、デステイネーシヨンポートに
    向う前記スイツチのリンクへルート指定する手段と、 （ｉｉｉ）バーストを１つのスイツチを介して、該スイ
    ツチに入るリンクから該スイツチのデステイネーシヨン
    ポートにルート指定する手段と、（ｉＶ）バーストを１
    つのスイツチを介して、前記スイツチに入るリンクから
    デステイネーシヨンポートに向う前記スイツチのリンク
    にルート指定する手段と を含み、そして （ｄ）ポートからリンクへおよびリンクからリンクへル
    ート指定する該手段が、バーストのリンク内のチヤンネ
    ルへの動的割当てを採用していて、バーストが伝送され
    るときのみ任意のチヤンネルが割り当てられ、その他の
    場合は前記チヤンネルは他のバーストの伝送のために利
    用可能とされ、各スイツチはルートに沿つて順次、バー
    ストの第１のバイトを受信し、該バーストがデステイネ
    ーシヨンに向う前記スイツチのリンク上で伝送されるこ
    とを決定後、前記デステイネーシヨンポートに向う前記
    リンクの第１のフレームの第１の利用可能なチヤンネル
    で前記第１バイトを伝送し、前記チヤンネルを前記バー
    ストに割り当て、各スイツチは前記ルートに沿つて順次
    、前記バーストの第２のすなわち後続のバイトを受信後
    、前記リンクの第２のすなわち後続のフレームの前記の
    割当てられたチヤンネルで前記第２のすなわち後続のバ
    イトを伝送し、各スイツチは前記ルートに沿つて順次、
    前記バーストの最後のバイトを伝送後、前記バーストの
    最後のバイトの伝送直後のフレームで他のバーストに対
    して割当を行なうため、前記の割り当てられたチヤンネ
    ルを解放する ことを特徴とするバーストスイツチング通信システム。
  32. （３２）少なくとも１つのスイツチがポートバスを備え
    、前記スイツチの前記ポートが、前記ポートバス上に逐
    次結合され、前記ポートバスが時分割され、前記ポート
    バス上の各ポートと関連する時間間隔を有している特許
    請求の範囲第３１項記載のバーストスイツチング通信シ
    ステム。
  33. （３３）少なくとも１つのスイツチがマルチプレクサ回
    路を備えており、前記スイツチのポートが該マルチプレ
    クサ回路と結合している特許請求の範囲第３１項記載の
    バーストスイツチング通信システム。
  34. （３４）各々前記ポートの１つと結合されている複数の
    ポートインターフエース回路を備える特許請求の範囲第
    ３１項記載のバーストスイツチング通信システム。
  35. （３５）前記ポートインターフエース回路の少なくとも
    １つが、端末使用者機器と結合するための手段を有する
    ライン回路である特許請求の範囲第３４項記載のバース
    トスイツチング通信システム。
  36. （３６）前記ライン回路がシステムの使用者の構内の近
    傍に配置され、前記ライン回路と前記ポートを結合する
    ディジタルラインが存在する特許請求の範囲第３５項記
    載のバーストスイツチング通信システム。
  37. （３７）前記ライン回路が前記使用者の前記構内に配置
    されている特許請求の範囲第３６項記載のバーストスイ
    ツチング通信システム。
  38. （３８）前記ライン回路が端末使用者機器内に配置され
    ている特許請求の範囲第３７項記載のバーストスイツチ
    ング通信システム。
  39. （３９）少なくとも１つの制御プロセツサを備えており
    、該制御プロセツサが、システムのポートと前記制御プ
    ロセツサ間のインターフエースを提供するように構成さ
    れた前記ポート−インターフエース回路の１つと結合さ
    れている特許請求の範囲第３４項記載のバーストスイツ
    チング通信システム。
  40. （４０）前記制御プロセツサが呼プロセツサである特許
    請求の範囲第３９項記載のバーストスイツチング通信シ
    ステム。
  41. （４１）前記制御プロセツサが管理プロセツサである特
    許請求の範囲第３９項記載のバーストスイツチング通信
    システム。
  42. （４２）前記ポートインターフエース回路が、制御機能
    を実施するための手段を有するポートプロセツサを備え
    る特許請求の範囲第３４項記載のバーストスイツチング
    通信システム。
  43. （４３）前記ポートインターフエース回路が、システム
    の使用者の構内の近傍に配置され、前記ポートインター
    フエース回路と前記ポートとを結合するデイジタルライ
    ンが存在する特許請求の範囲第４２項記載のバーストス
    イツチング通信システム。
  44. （４４）前記ポートインターフエース回路が前記使用者
    の構内に配置されている特許請求の範囲第４３項記載の
    バーストスイツチング通信システム。
  45. （４５）前記ポートインターフエース回路が端末使用者
    機器内に配置される特許請求の範囲第４４項記載のバー
    ストスイツチング通信システム。
  46. （４６）前記ポートインターフエース回路が、他の通信
    システムと結合するための手段を有するトランク回路で
    ある特許請求の範囲第３４項記載のバーストスイツチン
    グ通信システム。
  47. （４７）前記ビツトが８ビツトである特許請求の範囲第
    ３１項記載のバーストスイツチング通信システム。
  48. （４８）前記通信リンクがＴキヤリヤリンクである特許
    請求の範囲第３１項記載のバーストスイツチング通信シ
    ステム。
  49. （４９）デイジタル化スピーチを含むバーストに対して
    前記ポートで受信される伝送速度が、通信リンク上にお
    けるバースト伝送速度に概ね等しく、前記スイツチ内に
    おけるスピーチバーストの速度緩衝が必要とされない特
    許請求の範囲第３１項記載のバーストスイツチング通信
    システム。
  50. （５０）各バーストが、バーストの終了部分に少なくと
    も１つの予め割り当てられたフラグキヤラクタを有して
    おり、該フラグキヤラクタまたは当該データーリンクエ
    スケープキヤラクタのいずれかと同じ形態を有するバー
    ストのデータバイトの直前に予め割当てられたデータリ
    ンクエスケープキヤラクタが挿入されており、それによ
    り、システムが、フラグキヤラクタと同じビツト形態を
    有するデータバイトとターミネータとしてのフラグキヤ
    ラクタを区別し得る特許請求の範囲第４７項記載のバー
    ストスイツチング通信システム。
  51. （５１）前記フラグおよびデータ−リンクエスケープキ
    ヤラクタが、それぞれアナログ入力信号の最大の正およ
    び最大の負の振幅を表わすデイジタルｃｏｄｅｃ出力に
    等しい、またはその逆に等しい予め割り当てられたビツ
    ト形態を有する特許請求の範囲第５０項記載のバースト
    スイツチング通信システム。
  52. （５２）前記フラグおよびデータリンクエスケープキヤ
    ラクタが、それぞれアナログ入力信号の最小の正および
    最小の負の振幅を表わすデイジタルｃｏｄｅｃ出力に等
    しい、またはその逆に等しい予め割り当てられたビツト
    形態を有する特許請求の範囲第５０項記載のバーストス
    イツチング通信システム。
  53. （５３）前記バーストが可変長情報部分と、該情報部分
    に先行する４バイトヘツダと、前記情報部分に続く１バ
    イトターミネータとを有し、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第４７
    項記載のバーストスイツチング通信システム。
  54. （５４）バーストが、そのデステイネーシヨンポートが
    前記第１スイツチ以外のスイツチの１要素であるときの
    み第１スイツチから出る通信リンクを介して伝送される
    特許請求の範囲第３１項記載のバーストスイツチング通
    信システム。
  55. （５５）任意のリンクスイツチのポートの数が３２に等
    しいかそれより小さい特許請求の範囲第３１項記載のバ
    ーストスイツチング通信システム。
  56. （５６）各スイツチが、それと結合された複数の通信リ
    ンクを有する特許請求の範囲第１項記載のバーストスイ
    ツチング通信システム。
  57. （５７）（ａ）リンクスイツチと、 （ｂ）各々該スイツチの１要素であり、各々制御プロセ
    ツサ、端末使用者機器または他の通信システムと、ポー
    トインターフエース回路を介して結合する手段を提供す
    る複数のポートと、 （ｃ）システムを介してオリジンポートからデステイネ
    ーシヨンポートへ、デステイネーシヨンポートアドレス
    、情報部分およびバースト端部の終了部分を含む複数バ
    イトより成るバーストをルート指定する手段と を含み、該ルート指定手段が、バーストを１つのスイツ
    チを介して、該スイツチのオリジンポートから該同じス
    イツチのデステイネーシヨンポートへルート指定する手
    段を備えるバーストスイツチング通信システム。
  58. （５８）前記スイツチがポートバスを備え、前記スイツ
    チの前記ポートが、前記ポートバス上に逐次結合され、
    前記ポートバスが時分割され、前記ポートバス上の各ポ
    ートと関連する時間間隔を有している特許請求の範囲第
    ５７項記載のバーストスイツチング通信システム。
  59. （５９）前記スイツチがマルチプレクサ回路を備えてお
    り、前記スイツチのポートが該マルチプレクサ回路と結
    合している特許請求の範囲第５７項記載のバーストスイ
    ツチング通信システム。
  60. （６０）各々前記ポートの１つと結合されている複数の
    ポートインターフエース回路を備える特許請求の範囲第
    ５７項記載のバーストスイツチング通信システム。
  61. （６１）前記ポートインターフエース回路の少なくとも
    １つが、端末使用者機器と結合するための手段を有する
    ライン回路である特許請求の範囲第６０項記載のバース
    トスイツチング通信システム。
  62. （６２）前記ライン回路がシステムの使用者の構内の近
    傍に配置され、前記ライン回路と前記ポートを結合する
    デイジタルラインが存在する特許請求の範囲第６１項記
    載のバーストスイツチング通信システム。
  63. （６３）前記ライン回路が前記使用者の前記構内に配置
    されている特許請求の範囲第６２項記載のバーストスイ
    ツチング通信システム。
  64. （６４）前記ライン回路が端末使用者機器内に配置され
    ている特許請求の範囲第６３項記載のバーストスイツチ
    ング通信システム。
  65. （６５）少なくとも１つの制御プロセツサを備えており
    、該制御プロセツサが、システムのポートと前記制御プ
    ロセツサ間のインターフエースを提供するように構成さ
    れた前記ポート−インターフエース回路の１つと結合さ
    れている特許請求の範囲第６０項記載のバーストスイツ
    チング通信システム。
  66. （６６）前記制御プロセツサが呼プロセツサである特許
    請求の範囲第６５項記載のバーストスイツチング通信シ
    ステム。
  67. （６７）前記制御プロセツサが管理プロセツサである特
    許請求の範囲第６５項記載のバーストスイツチング通信
    システム。
  68. （６８）前記ポートインターフエース回路が、制御機能
    を実施するための手段を有するポートプロセツサを備え
    る特許請求の範囲第６０項記載のバーストスイツチング
    通信システム。
  69. （６９）前記ポートインターフエース回路が、システム
    の使用者の構内の近傍に配置され、前記ポートインター
    フエース回路と前記ポートとを結合するデイジタルライ
    ンが存在する特許請求の範囲第６８項記載のバーストス
    イツチング通信システム。
  70. （７０）前記ポートインターフエース回路が前記使用者
    の構内に配置されている特許請求の範囲第６９項記載の
    バーストスイツチング通信システム。
  71. （７１）前記ポートインターフエース回路が端末使用者
    機器内に配置される特許請求の範囲第７０項記載のバー
    ストスイツチング通信システム。
  72. （７２）前記ポートインターフエース回路が、他の通信
    システムと結合するための手段を有するトランク回路で
    ある特許請求の範囲第６０項記載のバーストスイツチン
    グ通信システム。
  73. （７３）前記ビツトが８ビツトである特許請求の範囲第
    ５７項記載のバーストスイツチング通信システム。
  74. （７４）各バーストが、バーストの終了部分に少なくと
    も１つの予め割り当てられたフラグキヤラクタを有して
    おり、該フラグキヤラクタまたは当該データーリンクエ
    スケープキヤラクタのいずれかと同じ形態を有するバー
    ストのデータバイトの直前に予め割当てられたデータリ
    ンクエスケープキヤラクタが挿入されており、それによ
    り、システムが、フラグキヤラクタと同じビツト形態を
    有するデータバイトとターミネータとしてのフラグキヤ
    ラクタを区別し得る特許請求の範囲第７３項記載のバー
    ストスイツチング通信システム。
  75. （７５）前記フラグおよびデーターリンクエスケープキ
    ヤラクタが、それぞれアナログ入力信号の最大の正およ
    び最大の負の振幅を表わすデイジタルｃｏｄｅｃ出力に
    等しい、またはその逆に等しい予め割り当てられたビツ
    ト形態を有する特許請求の範囲第７４項記載のバースト
    スイツチング通信システム。
  76. （７６）前記フラグおよびデータリンクエスケープキヤ
    ラクタが、それぞれアナログ入力信号の最小の正および
    最小の負の振幅を表わすデイジタルｃｏｄｅｃ出力に等
    しい、またはその逆に等しい予め割り当てられたビツト
    形態を有する特許請求の範囲第７４項記載のバーストス
    イツチング通信システム。
  77. （７７）前記バーストが可変長情報部分と、該情報部分
    に先行する４バイトヘツダと、前記情報部分に続く１バ
    イトターミネータとを有し、前記ヘツダが前記デステイ
    ネーシヨンポートアドレスを含む特許請求の範囲第７５
    項記載のバーストスイツチング通信システム。
  78. （７８）前記リンクスイツチのポートの数が３２に等し
    いかそれより少ない特許請求の範囲第５７項記載のバー
    ストスイツチング通信システム。
JP61180283A 1985-08-02 1986-08-01 バ−ストスイツチング通信システム Pending JPS6297492A (ja)

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