JPS6297490A - 分散制御通信システムにおいて制御プロセツサを設置し割り当てる方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信システムに関し、特定すると分散制御ア
ーキテクチャを有する通信システムに関する。

従来の技術 通信使用者、特に遠距離通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナログ形式で伝送され
、スイッチングされていた。

ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。

ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。

データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要へか生じた。ここでは、「デー
タ通信」はディジタル化された音声信号以外のディジタ
ル通信網を介して伝送された任意の情報と広く定義する
ことにする。

今日、最も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（＠像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。

現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１ブロツクまたは１頁を構成するレターあるい
はキャラクタのディジタル表示の伝送ではなくて１ブロ
ツクまたは１頁の情報のイメージの伝送である。ビデオ
伝送はイメージ伝送に動きを加えたものである。これは
完全に動きのあるカラーテレビジョン信号の伝送から一
連の逐次の静止画像であるコマ止めビデオにまで及び得
る。

イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が劇的に増大している。疑いもなく、種
々のサービスおよびトラヒック容置に関して、将来、さ
らに大きな通信ｍ要があろう。

ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多電化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化は複数の音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラブル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。

ディジタル通信網またはシステムは、この通信網または
システムが通常の装置および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合には、「総合」、
あるいは「総合サービス」を提供するといわれる。総合
通信システムの特質は制御のために通信網の種々の点に
おいてインテリジェント・プワセツサを使用することで
ある。

制御は通信網全体の制御が複数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を使用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域全体に分散される。特に、局部プロセッ
サによって行なわれる必要のあるスイッチングの決定は
局部プロセッサがただちに利用できる情報により行なう
ことができる。大規模な通信システムにおいては、分配
された制御は局部トラヒックのルート選択に必要なイン
テリジェンスがそばにあるので、一般に効率を高める。

また、分配された制御は遠方の制御位置が働かない場合
に自己制御されているシステムの局部は動作可能状態に
あるから、生き残り性を高める。

伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムのＴ１キャリヤでは通信リンクは毎秒１５
４４メガビツトを搬送する。かなり高いビットレートの
リンクが現在の技術によってさえ実現できる。高速度通
信リンクによる総合サービスの提供は通信網を通じての
情報の伝送を制御する新しい方法、手続きおよびプロト
コルを特徴とする特に、ルーチング（ルーシ選択）およ
び管理、すなわち、「オーバヘッド」のためにシステム
によって要求される追加の帯域幅は最小限にすべきであ
るが、環境の変化に順応するように通信網内に合理的な
融通性を持たせるべきである。総合スイッチング装置は
Ｔル−トおよびそれより高いビットレートで情報を伝送
し、ルート選定し、１０）ｋ＠のチャネル利用ができる
ようにすべきである。

通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の６４成（アーキテクチャ）および手続きを追求してい
る。

もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。

発明の目的 従って、本発明の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。

本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。

本発明の他の目的はＴ１またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。

本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。

本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送網を介して融通性を
もってかつ使用者サービスの事実上の中断なしに、完全
に達成でき、しかも制御プロセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
残った制御プロセッサに再割当てすることができる通信
システムを提供することである。

本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。

本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。

本発明の他の目的は低価格のモジュール構成素子を特徴
とし、かつ超大規模集積（超ＬＳＩ）技術で実現するの
に十分に適した非常に冗長な回路を備えた総合通信シス
テムを提供することである。

本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。

本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。

本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。

本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。

本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
リンクスイッチであるハブスイッチを提供することであ
る。

本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたはｖＩ数の
構成素子として実施できる高速度スイッチングプロセッ
サを提供することである。

本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。

本発明の他の目的は基点（オリジン）ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。

本発明の他の目的はディジタル化音声を含むバースＦに
対するポートで受信した伝送レートが通信リンクを通じ
てのバースト伝送レートにほぼ等しく、従ってリンクス
イッチ内の音声バーストの速度バッファ手段が必要でな
い総合通信システムを提供することである。

本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。

本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、ハブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するポート回路を提供することである。

本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。

本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。

本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に迫加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。

〔発明の概要〕

本発明の１側面に依れば、これらの目的は、少なくとも
１つの第１の制御プロセッサと、少なくとも１つの第２
の制御プロセッサと、前記制御プロセッサ間において制
御バーストを伝送する手段を有する分散制御通信システ
ムにおいて、第１の制御プロセッサを第２の制御プロセ
ッサのサービスセットに割り当てる方法を提供すること
により遂行される 各制御プロセッサは、通信システムのスイッチのポート
と結合される。第２の制御プロセッサのサービスセット
は、第２の制御プロセッサが制御サービスを提供するシ
ステムの全プロセッサを含む。バーストスイッチングシ
ステムにおいて、制御バーストは、システムの管理例え
ば呼設定、テークダウン等に必要または所望される制御
情報を含むプロセッサ間で送られる通信ないしメツセー
ジである□ 第１の制御プロセッサを第２の制御プロセッサのサービ
スセットに割り当てる方法は、下記の段階、すなわち 葎）　システムを介して、制御バーストのサービスセッ
ト割当てメツセージを第１制御プロセツサに伝送する段
階 を含み、そしてこのサービスセット割当てメツセージは
、第２制御グνセツサのポートアドレスを含んでいる。

−ｆｆ的場合において、サービスセット割当てメツセー
ジは、第５の制御プロセッサにより伝送され得る。好ま
しい具体例において番ま、第２の制御プロセッサが、ｆ
ｓｌの制御プロセッサをそれ自身のサービスセットに割
り当てるように、割当てメツセージは、第２制御プ！セ
ツサにより送られる。

割当てのプ四セスは再割当てのプロセスを含んでおり、
それにより割当ては、第３の制御プロセッサの故障の結
果として行なわれ得る。故障の制御プロセッサは、第１
の制御プロセッサが割り当てられた先行のサービスセッ
トのヘッドすなわちサービス提供機器の場合もあるし、
他の制御プロセッサの場合もあり得よう。割当てまたは
再割当″Ｃは、断制御プロセッサのシステムへの追加の
結果として、あるいは全システムを通じて制御の責任を
より均等に分配する目的のためになされ得る。

本発明の１側面に依れば、少なくとも１つの第１の制御
プロセッサと、システムの制御プロセッサ間においてバ
ーストを伝送する手段を有する分散制御通信システムに
第２の制御プロセッサを設置する方法が提供される。ｖ
置は、ハードウェアとソフトウェアの設置を必要とする
。第１制御プロセツサは、システムの第１のポートと結
合され、第２制御プロセツサは、設置後、システムの第
２のポートと結合される。

設置方法は、次の賭段階、すなわち、 （１）　　システム中へ第２制御プロセツサのハードウ
ェアの設置を遂行する段階と、 （ｂ）　　スステム中に第２制御プロセツサのソフトウ
ェアの設置を遂行する段階と、 （Ｃ）　　システムを介して、制御バーストのサービス
セット割当てメツセージを第２制御プロセツサに伝送す
る段階と を含み、そしてこのサービスセット割当てメツセージは
、第１制御プロセツサのポートアドレスを有している。

他の具体例の方法は、ソフトウェアをシステムを介して
第２制御プロセツサにダウンシードすることを含む。さ
らに他の具体例の方法は、システムを介して行なわれる
ソフトウェアイニシャライズおよびセットアツプ試験を
含む。

サービスセラ）１０）ＩＪ当てメツセージは、制御プロ
セッサのポートアドレスを有しており、これによりメツ
セージの受取り機器に制御サービスが提供される。制御
階層としてポートプレセッサ、呼プロセッサおよび／ま
たは管理プロセッサを含み得る他の具体例においては、
ポートプレセッサは、呼プｐセッサまたは管理プロセッ
サのいずれかのサービスセットに割り当てることができ
、そしてｆｆ７’０セツサは管理プロセッサのサービス
セットに割り当てることができる。しかしながら、一般
的に、サービスセットへの割当てに必要なことは、１つ
のｉｌＪ　御フロセッサが他の制御プロセッサに制御サ
ービスを提供する制御規則のみである。

このようにして、現在および来るべき将来の通信需要の
増大に適合する高度に効率的な統合された通信システム
が提供される。本システムは、追って詳細に説明される
ような多くの特徴および利点を備えるものである。

実施例 以−ド添付図面を参照して本発明の実施例について詳細
九説明する。

バーストスイッチングはダイジタル化された音声（ボイ
ス）およびデータ全完全に統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がバーストスイッチングによって処理できる。バース
トスイッチングシステムは代表的には大巾に分散された
小型スインｔ、分配された制呻（コントロール）、およ
び同上された帯域幅効率を特徴としている。

第１図はバーストスイッチングシステム１００の好まし
い一実施例を示す。このシステム１００は高容量ハブス
イッチ１０２および複数のリンクスイッチ１０４を含む
。リンクスイノ−：？−１０４は代表８９にはガえば３
２またはそれ以上のポートを取り扱う（サービスする）
小型スイッチング素Ｐである。Ｔ１スパンは２４７−ヤ
ネルであるので２４ポートが好ましい数である。これら
スイッチは時分割多嵐通帖リンク１０６、例えばＴ１ス
パンによって互いに結合されでいる。複数の末端便用猾
ｄ器１　ｏ　ａがライン１１０を介してライン回路（図
示せず）と結合されでもよい。これらライン回路はリン
クスイッチ１０４の構成要素であるポートと結合される
。リンクスイッチのポートは使用者、制呻プロセッサ、
あるいは他の別個の通信システムがシステム１００にア
クセスする手段を提供する。ボー　トインターフェース
回路がそのような１史用者、１ｂｌＩ師プロセンナ、あ
るいは他の通信システムとの適当なインターフェースを
提供する。末端使用者機器とインターフェースするとき
には、ポートインターフェース回路は、本明細署では、
ライン回路と表示される。他の通１Ｊシステムとインタ
ーフェースするときには、ポートインターフェース回路
は、本明細斗では、トランク回路と表示される。制御プ
ロセッサとインターフェースするときには、または痣称
的にいうときには、本明細僅では１−ポートインターフ
ェース回路１まだは「ポート回路」という用語が１史用
される。

本明細帯においては、Ｔキャリヤは音声またはスビープ
”および他の信号をパルス符号ｆ調（ＰＯＭ）および時
分割多層（ＴＤＭ）技術を使用してディジタル形式で搬
送するように設計された一階層（へイアラーキ）のディ
ジタル伝送システムからなる。Ｔ１キャリヤは２４０Ｐ
ＯＭスピーチチャネルを有する。各信号は毎秒８．００
０回サンプルされる。各サンプルは８ビツトコードによ
って表わされる。各フレーム紘２４のスビーｔｆヤネル
のそれぞれに対するサンプルとフレームの終シに１ビツ
トのフレーム回期ビットを有する１９６ビツトである。

Ｔ１ラインレートは毎秒ｔ５４４メガビットである。Ｔ
２キャリヤは６５１２メガビツトのラインレートを有し
、９６のＰＯＭ音声チャネルまたは等端物を搬送する。

Ｔキャリヤのこれら定義は単に例示として示すだけであ
る。従って、これら定義は本発明の＠乍あるいは説明に
は臨界的なものではない。

リンクスイン力はリンク群に構成してもよい。

１つのリンク群内の任意のリンクスイッチがハブスイッ
チを通過する通信なしに同じリンク群内の任意の池のリ
ンクスイッチと通信する能力を有する。第１図において
、人、Ｂ、Ｑ、およびＤと指示された４つのリンク群が
図示されている。リンクスイッチ１０３とリンクスイッ
チ１１２間の任意の通信は必ずハブスイッチ１０２を通
過しなけれはならない。従って、リンクスイッチ１０３
とリンクスイッチ１１２は異なるリンク群にある、丁な
わちリンク群ＡおよびＤにそれぞれある。ハブスイッチ
１０２は別個のリンク群を相互接続する。

小形のバーストスイッチングシステムはハブスイッチを
・ふ要としないでおろう。例えは、リンク４＃Ａはハブ
スイッチ１０２なしで完全なシステムとして慎吐し得る
。これに対し、大形のバーストスイッチングシステムま
たは高い残存性の要件を有するシステムは１つ以上のハ
ブスイッチを必要とするであろう。

システム１００としては星形、リング形、トリ＝（木）
形形態およびこれらの組合せのような櫨々の他の形態が
あシ、各形態は特定の適用例の要注に依存して多かれ少
なかれ開運するある利点および欠点を有する。第１図に
示すようなシステム１００は後記する理由のためにパー
ストスイン力の好ましい一実施例である。

システム１００は代表的には９８．０００ラインおよび
トランクをサービスするための浮量を有する今日の中央
局または構内交換機（ＰＢＸ）に対応する。バーストス
イッチングにおいて、スイッチング機能は分散されてい
る、すなわち、使用者の近くにもたらされている。リン
クスイッチは小形であ）、従ってこれらリンクスイッチ
は使用者の近傍または会社に分散することができる。代
表的なリンクスイッチは居住区域の小形分配変圧４に非
常によく似たボールに取付けて本、あるいは商用ビルの
便所（物入れ）の債に取付けて吃よい。

第１図に示されたスイッチング機能の大巾な分散はバー
ストスイッチングの自問をイ絢足する。電話産業は外部
の鋼玉４（プラント）に大規模な投資をしている。この
外部の工場はスイッチングおよび端末設備に匹敵するＪ
Ｊ［要な洒直を有している。

バーストスイッチングはこの工場の用途をυ丁しいサー
ビスにまで拡大し、確立されているサービスの効率を同
上することによってこの工場の有用さを拡張する。

痣合サービスディジタル網（Ｉ８ＤＮ）は１つの倉しい
サービス碩域である。この網は加入者愼滲または端末に
おいて２８８．０００ビット／秒の帯域幅を安水するか
も知れない。恐ら＜Ｅ！ｉびヤード離れたリンクスイッ
チに至る短かいループの方が中央局に狛る１乃至３マイ
ルの長い２線対よりも良好にこの帯域幅を維持すること
ができる。

バーストスイッチングは現存する工・易にスイッチング
の大部分を移動させることによってこの工場から新しい
サービスおよび帯吠］娼な引き山王ことができるものと
予期されている。１圃面の効果として、”Ｆ均ループ長
が非常に短かくなってインピーダンスの変化が非さに少
なくなり、へイブリッド回路網においてよシーノー良好
な妥協を見つけることができるようになる。バーストネ
ットワークを通じて若干の遅延があるかも知れないが、
バーストスイッチングはエコー抑圧装置を必要としない
０ 」しい部Ｐｅ１Ｊあるいはビルに設置する場合に、また
は設備を交換する場合に、バーストスイッチループを設
をするのに必要な鋼の量は典形的なスイッチを設置する
のに必要な鋼の量よ）も大巾に少ない。ジー・ティー・
イー・ラボラトリーズによって行なわれた最近の用途研
究によれば、約２０００回線の地方区域に設置したバー
ストスイッチは現在の集中式設備が必要とした外部工場
の僅か１５％しか必要とし々かったということを示して
いる。

バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
ｐスイッチされる。同様に、任意形式のディジタル化さ
れたアナログ信号、例えばイメーンバプントはバースト
スイッチングシステムによって完全に統合された態様で
処理される。完全に統合されたスイッチは短期間のおよ
び長期間のトラヒツクミンクスの変化に良好に順応する
。

万一、将来において音声に対するデータの割合が増大し
ても、バーストスイッチはデータを音声と同じ態様でス
イッチするので、再構成することなしにそれに順応する
。バーストスイッチングは１つの時定例においてはデー
タと音声とを差別処理さえする。音声チンプルは消滅し
やすい。過度の遅延は音声サンプルを無用のものにする
。−万、データメツセージは非常に長く遅延させても認
知し得る性能を有する、すなわち識別することができる
。これに対し、音声は冗長性を有する。従って、若干の
音声サンプルがなくなっても音声の質を損なうことがな
い、すなわち音声を判別することができる。−万、デー
タは冗長性を有さないのでいかなるバイトも失なわれて
はならない。

それ故、バーストスイッチングは音声サンプルをデータ
よ如高い優先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第１のｔヤンスを有す
るようにする。これは音声サンプルの損失（クリッピン
グ）を最小にする。

データキャラクタはコンテンションの場合にはバッファ
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。

バーストスイッチングにおける統合の他の例においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこにで
も出現し得る。トランクはアカログまたはディジタルの
どちらでもよい。

バーストはディジタル化され九音声（ま九はスピーチ）
あるいはデータメツセージを含んでいてもよい。本明細
書では、ディジタル化されたスピーチ以外の通信を含む
バーストがデータ通信として処理される。「トークスパ
ート」は単一シラブルの発音中に生じるような音声エネ
ルギの単一の連続放射である。通常の会話における話者
はその会話時間の３５〜４０％の間音声エネルギを発す
る。バーストスイッチングは送るべ＊　ｉｉ報が存在す
るときにのみ、丁なわち、バースト中のみ、伝送六ヤネ
ルのようなシステムリソースがもっばら使用されるよう
にするために沈黙（またはスピーチ）の検出を行々う。

バーストの終ｒ時に、このチャネルは他のバーストに割
当てるのに利用できる。かくして、バーストスイッチン
グはそのリソースを、呼の全継続時間の間１つの会話に
対して１つのチャネルを専用する典型的な回線スイッチ
ングの効率の２〜３倍の効率で利用することになる。

第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面にＢＬ、Ｂ１、Ｂ１、お
よびＢ、と指示された４バイトのヘッダから始まる。こ
のバーストスイッチングの実施例においては、および本
明細書においては、１バイトは８ビツトである。勿論、
この仮定は本発明にとって臨界的なものではない。他の
実施例においては、１バイトは１ビツト、または４ビツ
ト、または任意のあらかじめ定められた故のピントから
なるものでよい。この実施例において８ビツトを選択し
たのはＴキャリヤチャネルの容量が８ビツトであるため
と、印刷り能なキャラクタが代表囚には８ビツトコード
、例えばＡ３０１０）（アスキー）コードによって表わ
されるからである。

１バイトを８ビツトと定義したことによシ、用語「キャ
ラクタ」は本明細書ではバイトと弘羨注をもって使用で
きる。

バースト１２０において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがスイッチに入力すると、
ヘッダはめて先ポートに至るスイッチからの適当なリン
ク（またはポート）を選択するように解釈される。ヘッ
ダはバーストを音声、データ、または制御バーストとし
て記述する情報を含む。後で詳細に説明するように、制
御バーストはスイッチプロセッサ間で交換されるメツセ
ージである。ヘッダ情報は所望の優先度で出力するため
Ｋおよび他の管理の目的のためにバーストの行列をつく
るのに使用される。

ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘッダチェックサムである。デ
ータの場合にはバーストを間違つて発送するよυもバー
ストを打切シ、再伝送に頼る方がよいとみなされている
。音ノーバーストを再伝送する試みはなされていない。

音声バーストの４ｍは非なに短かく、音声バーストを正
しく発送するのに１回のチャンスしかない。−＋：のチ
ャンスを失なった場合には、七のバーストは杏子ぎて役
に立たない。

ヘッダに続いてバースト１２０はＮ（任意の贅数）のバ
イトからなる情報部分を有する。バースト１００は図１
川にＴとｊ８示された単一のバースト終ｒバイトで終丁
する。あるいは後ボするように１つ以上の終ｒバイトを
使用してもよい。バースト終ｆバイトは不明細身ではＦ
ＬＡＧとも呼はれる。

かくして、各バーストごとに５つのオーバヘッドキャラ
クタが存在する。丁なわち、４つのヘッダキャラクタと
１つの終ｒキャラクタである。

１１’　Ｌ　Ａ　Ｇが受信されると、受信所ｔ」バース
トか完ｆしたことを知る。バーストは連続する伝送せで
の任意の戊さの４のでよい。Ｆ　Ｌ　Ａ　Ｇ　ｉｉまた
、チャ隼ル少きキャラクタとしても使用でき、従つて次
のバーストが始まるまでＦ　ＬＡ　Ｇが空きプヤネＡ・
中に送られる。

Ｆ　Ｌ　Ａ　Ｇに対して選択されるビットの絹自セはバ
ース１−で送られるべきキャラクタ中に起り得る。

データソースに利用できるキャラクタ・セットにいかな
る制限もあってｉ、ｉ：　ｉｔらない。任意の組合せの
２進データを送ることができなくて目ならない。

データリンク・エスケープ、Ｔなわちｉ）　Ｌ　Ｈ、キ
ャラクタは終ｒバイトとしてのＦＬＡＧキャ゛ラクタと
通常のデータと１−７でのＦＬＡＧキャラクタビットの
組合せとを区別するのに使用される。ソースにおいて、
送らｉするべ巻データ中に生じる各ＦＬＡＧｉたはＤＬ
Ｅは、余分のＤ　Ｌ　Ｅに先導される。あて先において
、受信されカーＤＬＥは、ｊ”てられ、とのＤＬＥに続
くキャラクタがＦ　Ｌ　Ａ、　Ｇ　ｉたけＤ　Ｌ　Ｅの
検會乃しに受（Ｉｔされ、それによってキャラクタスト
リームをソースのキャラクタストリームに戻丁。ＤＬＥ
によって先導されない受信Ｆ　Ｌ　Ａ　Ｇ　ｔｊ、バー
スト終！キャラクタとしてＳ＊される。

各挿入されたＤ　Ｉ、　Ｅは実際のデータをｄ延さセ・
る。Ｆ　Ｌ　Ａ　ＧおよびＤＬＥはそオｌらが送られる
べき音声サンプル擾たはデータ中にめつｆｒｙに７，１
ミじないように選択されるべきであり、Ｄ　Ｌ　Ｅの仲
人遅延を可能な限＃）導入しないユうにする。音声トラ
ヒックｉ′ｉ呼世紀の終りまでデータより１“−が多い
と予期されるから、これらキャラクタにχ１して選択さ
れる好ましい値はアナログ音声信ｌ」の最大の市および
以の振ｊ−を表わ丁コーデック（丘声Ａ　ｌ）〜１）　
Ａ　ｇ侠４）の出力である。他の７択は最゛小の正およ
び負の値であろう３、この選択し」、これら最小値が最
小バックグラウンドノイズ・スレッショルド以Ｆ（絶対
値で）である場合に・侍に有利でＡｆ＞る。

いずれにしでも、ｉ４Ｊ＋ｔｉ！Ｉ　＊Ｆ　ｅなキャラ
クタは恐らくデータおよびテギストの伝送中に高頻度で
ノドしるから、これらＩ４］１Ｉｉｌｌ川１氾なキャラ
クタを表わ−「ビット構成は選択されるべきではない。

第１図において、スイッチ間の通ｊＨ９ンク１１］６は
、他のレート、例えばばＴ２またはそれより高いスパン
が使用できるけれど、Ｔ１スパンである。

バーストはこのスパンの時分割多重チャネルでスイッチ
間に送られ、バーストの稜絖のキャラクタはこのスパン
の後続の７１／−ムで送信される。Ｔ１キャリヤのチャ
ネル内のキャラクタレートは毎秒８、０００キヤラクタ
であシ、これはコーデックのキャラクタ発生レー　トと
合致する。バーストスイッチングにおいて、通信リンク
を通じての音声キャラクタ伝送レートはスビー″カキャ
ラクタソースおよび受信者に対Ｔるキャラクタレートに
合せられる。従って、音声バーストに対するリンクスイ
ッチにおいては速度のベラフッ平反は必要でない。

ただし、碕述するように、コンテンションの場合にはバ
ッファ手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やリンクスイッチから始まり、
従ってジンクスイッｔを通じての遅延は２ｆ′ヤネル時
間、例えば１０マイクロ秒程度の極く短かい時間にし得
る。

Ｔキャリヤチャネルを使用することはバーストスイッチ
ングと音声バブラトスイツチングとの重要な相違である
。バブラトスイツチングにおいては、パケットはリンク
の全帯域幅全便用して節点間に伝送され、パケットのキ
ャラクタを連続して伝送する。パケットのキャラクタは
ソース（コーデック）レートで累積され、セしてよυ高
いレートで伝送される。このことけより高いレートの伝
送が始まる前にパケットのキャラクタがバッファ作用を
受けなりればならないというととを意味する。累積の時
間は遅延を導入するから、音声パケットのサイズは厳密
に制限される。さもＡいと、エコーが重大な問題になる
からである。短かいパケットはヘソダオーバヘンドが重
要になるということを意味する。例えば、音声パケット
は８０００キャラクタ／秒の発生レートで８サンプル、
または１ミリ秒分のデータに制限されると仮定する。

ヘンダオーバヘンドが５キヤラクタ／パグツトであるな
らば、１６キヤラクタが８つの音声サンプルをあて先に
送るために伝送されなければならず、帯域１嘔効率は１
’　５または６２％となる。３つのへラダキャラクタの
みが必要であるならば、音声パこれに対し、ス１−−テ
伝送し・−トはバーストスイッチングにおいてｉｌ！発
生レートに等しいから、伝送が始オる前にスビーナバー
ストをバッファする必要がない。ｆ′込はバーストの受
信が始まった後で１キャラクタ時間４′Ｊ１ｍ：始まり
、そＩ７てパルストは任意の１時間の間続く。〜ラダの
伝１べｂ、バースト１漫１１回だけ必要とｆる。

トークスパートの平均長は使用（−２，沈黙検１ｔｉア
ルゴジズムに依存Ｔるが、一般には１００ミリ秒を越え
る。１００≧す秒のパース１′に対するバーストスイッ
チングの帯域幅効率は８００　／　８０５ｆあり、これ
ｌ、ｊ：　９９％を越える。

将来、舅、　（Ｅ　＊及１１．ている１／−トより高い
呼出しレートが予期される。人＠け電話をまず′−１：
す種々の用途に使用し続りるであろうということが経験
的に予測さｆｌている。″−例として１０年あるいは２
０年前には実際に存在し々、かった、データ通信の伝送
が増大していることがあげられ２、。

他の重要な例は呼を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランザクション端末、
例えはクレジットカード検証端末である。この予期され
ている発呼レートの増大がどの程度重要であるかを決定
１−ることＬ現在は不０１′能である。叱れでもなお、
バーストスイッチングの１つの目ｌは増大する発呼レー
ト（呼率）に合致するように優美に増大し得る、かつマ
、ル六プロセッサ中央処理装置の俟雑さを・呈しないス
イッチ制φ４ｊ素子の燐１宜（アーキテクチャ）を決）
ｙすることである。

共】角＋ｔｉｌｌ肖１に対°す゛る典形的な解決岐は決
定を（’Ｙなう、Ｘ子（共通制［ｌ１４１）をスイッチ
の中心に配置し、周辺愼器からの刺激（加入者からの信
号づ？−生および監視）を引き入れ、そしてスイッチ′
および周辺機器（列えば、呼出し信→に対して）に接続
のために指令を発Ｔることである１゜ より耕しい１世１ｆｉｌｔｌ横ｆ在はＩｆ斗に遠隔スイ
ツテン′グユニットにおいて、ある処理能力をスレーブ
プロセッサの形式で憫周辺機器の方へ桜丁ことである。

これらスレーブプロセッサノはある低レベルの予備の処
理を行なうことができるが、最終の決定をイｉなうの杜
通例、中央制御点に残っている。

バーストスイッチングの解決策にの分散傾向をその限＃
まで拡大−「る。Ｉ）ｆ確立および特砿実何輪埋Ｌリン
クまカーはへプスイッテのポートに関連したプログラマ
ブルプロセッサに配置される。バースト網のポートの数
が増加するど、制御プロセンサの数が非常に自然カニ態
様で増加する。処理能力の増大はブロセンヅ〜をマルチ
プロセッサバスに追加することによって必然的に生じる
複雑さおよび故障時間なしに空きポートにプロセッサを
加えることによって達成できる。バーストスイッチング
システムにおいては、同時に伝搬され得るバーストの数
はシステムのポートプロセッサの故およびチャネルの故
によってのみ制限される。ポートプロセッサは後で詳細
に説明するポート回路のプロセッサ構成素子である。

メツセージは制御ブσセツヅ°間で交換される。

例えば、発呼者プロセッサと被呼者ブロセッチ間のメツ
セージの交換はＩＥ風の呼を設定することを必要とする
。このメツセージトラヒックは通常の方法でバーストと
して搬送され、従って、メツセージトラヒックは東金で
ねないけれど、罰によってｇＩ！込された全トクヒック
に加えらハる。それぞれが音声エネルギを３５％の時間
にわたって発生する２つのパーティ間の６分の呼は白“
力の音声サンプツシを発生させる。呼を設定し、放出す
る必要がある制御メツセージの交換は１００以Ｆのキャ
ラクタを必要とし、僅かに貝荷の１０１％に、−ｆぎな
い。

外部メツセージの交換ｔよ必ずしも必要としない。、１
つのリンクスイッチでのポ・−トーポート呼は外部の１
ｔｔｌｌ（財）メツセージトラヒックを必要とすること
なしに、リンクスイッチ内で冗♀に確立できる。

リンクスイッチの分散されたプロセッサは、たとえ事故
によってバースト網領域が網の浅部と通信することがで
きなくても、網内の連続した動作を０丁　ぼヒ　に　１
「　る　。

バーストスイッチングシステムにおいて決定を行なう制
御が周辺愼イＪＫ移烙れだけれど、ある半巣中ナービス
ブロセソｆ磯叱は残る。符に、デイレフトリ番号および
装置番号間の変換（ダイアルされた番号−バーストスイ
ッチアドレス）ｉｔバースト網全全体分散されたいくつ
かのデータベース探索（ルックアップ）マシーンによっ
て実行される。他の同様の網ｍ能は呼の終了時に伝票を
発行するための使用情報の記録である。後述するように
、これら”ｇ浬プロセスは呼プロセンチあるいはｇ理プ
ロセッサにおいて実行できる。これら制御プロセッサの
いずれがシステムの空きポートと結合されてもよい。

制御を分散したことによる利点は、プロセッサの過負荷
状態が除去されるということ、ポートが増えるにつれ処
理能力が自然にかつ容易に増えること、および中央また
はその曲のプロセッサが故障してもバーストスイクｔン
グ網がだめにならないということである。

第５図はリンクスイッチ１６２の好ましい一実施例のブ
ロック図を示す。リンクスイツｆ１６２は第１図に示す
ようにシステム１００のリンクスイッチ１６０と１５４
との間に結合される。このような構成において、リンク
スイツｆ′１３２は次に示す４つの形式の通過するバー
ストを処理する。

第１はリンク−リンクまたＬ通丁最トラヒック、丁なわ
ち、入リンクからリンクスイッチ１３２を通って出リン
クに至るバーストであり、第２はリンク−ポートまたは
層信トラヒック、すなわち、入リンクに到来し、そして
リンクスイッチ１３２に対してローカルなポートに看信
するバーストであり、第３＃′ｉ、ポート−リンクまた
は発信トラヒック、すなわち、リンクスイッチ１６２に
対してローカルなポートから発信し、出リンクから出て
行くバーストであり、第４はポート−ポートまたはリン
ク内スイツテトラヒンク、すなわち、リンクスイッチ１
５２に対してローカルなポートから発信し、ローカルな
ポートに麿信するバーストである。第６Ａ図に示す破線
の矢印はリンクスイッチをど［る上記４つの通過形式の
バーストを例示する。これら４つの通過形式り第１０図
にも示されている。

第６図において、９ンクスイツテ１３２は次の６つの高
速プロセッサと結合された中央メモリ１６０を含む。第
１はリンクスイッチ１３０から到来する通信を処理する
リンク人力プロセッサ（ＬＩＰ）１６１であシ、第２Ｆ
ｉ、リンクスイン力１６０へ出て行く通信を処理するリ
ンク出力プロセンｆ（ＬＯＦ）１６２であシ、第３＃″
１．ジンクスイツｆ１３４から到来する通信を処理する
ＬＩＰ１６４であシ、第４はリンクスイッチ１６４へ出
て行く通信を処理するＬＯＰ１６６であシ、第５は２４
のポート回路１７８から到来する通信を処理するポート
入力プロセッサ（ＰＩＦ）１６Ｂであり、第６は２４の
ポート１０）！回路１７８へ出て行く通信を処理するポ
ート出力プロセッサ（ＰＯＰ）１７０である。これら各
プロセッサはキャラクタおよびバッファを処理するよう
になっている特殊スイッチングプロセッサである。後で
詳細に説明するように、僅かに相違するソフトフェアま
たはファームクエアを備えた同じ高速プロセンナが６つ
のリンク−スイッチプロセッサ機能を満足するように構
成できる。高速直接アクセスメモリを有する中央メモリ
１６０はメモリアービンタ１７２と結合されておシ、従
ってリンクスイッチ１６２の１つのプロセンサのみが１
回にアクセスできることになる。メモリ１６０は種々の
プロセッサ間の通信の唯一の手段である。

「ポート」という用語鉱ポート回路１７８を含まない。

ポート回路１７８はリンクスイッチ１３２に隣接してｖ
Ｊ４的に位置付けしても、あるいは使用者の趙物または
木４ｆ用者の機器内にのように遠方に位置付けしてもよ
い。ポート回路１７８は、リンクスイッチ１３２が末４
使用者機器と結合されるときには、ライン回路であり、
またリンクスイツｆ″１６２が他の通信システムと結合
されるときにはトランク回路である。リンクスイツｆ″
１３２のポート回路はまた、制御の目的のため、例えば
呼設定のために、呼プロセッサまたはα理プロセンナと
結合してもよい。かくして、リンクスイッチのポートは
、本明細書で使用されるときに杖、外部回路または装置
と結合するためのリンクスイッチ内の手段をいうが、こ
の外部回ｉ＠またＬ装置はポートの一部ではない。

メモリ１６００大部分は通１にリンクまたはポートのア
クティブチャネルに割当てることができるダイナミック
バラノアに分割される。キャラクタは入力カヤネルに対
するバーストに割当てられたダイナミックバラノアの入
力に記憶され、出力に対するキャラクタは出力チャネル
に割当てられたバッファから抗酸られる。

ダイナミックバッファはリングまたは循環バッファとし
て使用され、従ってバッファの最後の記１意位ＩＫは第
１の記憶位置に相当する。同時の入力および出力が主じ
るｄ［層性があり、キャラクタが入力として記はされた
後の該キャラクタ時間のみこのキャラクタが出力として
読出される。故キャラクタのみが入力されているときと
同じレートで出力されているバーストのバッファに存在
する。

バッファ記憶位置はラクンド・ロビン寒様で１更用され
、出力が入力を収キャラクタ遅れて（ａいかける。

通茗の場合はパンフッ′中に故キャラクタのみを有する
同時入力および出力であるけれど、ダイプーミンクバン
ファ技術により単一のバッファの記憶空間よシ多（の紀
１空間が必委なときに複数のバッファを一緒にチェイニ
ング（連鎖）することがｄ易に行なえる。谷バンファが
、４鎖の次のバッファのアドレスを保持するときに連鎖
のバッファが形成される。この連鎖傳竜は、例えは、デ
ータ／（−ストがコンテンションのために出力から一時
的に阻止され、出力が始まるまでバーストのキャラクタ
が１つ以上のバッファの連鎖にバッファされているとき
に、使用できる。

出力の準備ができたバーストは適当な出力通信リンクま
たはポートと関連したキューに配置される。これらキュ
ーはメモリ１６０に保持される。

キューエントリは２部分のデータを含む。すなわち、キ
ューの第１のバーストの第１のバッファのアドレスとキ
ューのＭｋｄｋのバーストの第１のバッファのアドレス
でおる。キューは利用ＯＴ能な出力チャネルへの割当て
を待つバーストに対する基準を含む。

各出力リンクと関連する６つのキューが存ＥＥする。丁
なわち、高優先度、正規の優先度、および低優先度のキ
ューである。制御バーストはＳｉ優先度キューの列に加
わる。何故ならば、制御バーストをスイツチ網を介して
急送することが望ましいからと、制御バーストは代表１
１’Ｊには１０または２０のバイトのみからなシ、従っ
てチャネルを短時間占有するだけであるからである。音
声バーストは正規の優先度で処理され、データバースト
は低優先度で処理される。音声サンプルは遅延が大きい
と役に立たなくなるので、音声はデータよシも優先され
る。データバーストはバッファおよび遅延が可能であシ
、許谷注能限界内に保持することができる。

出力リンクチャネル処理においては、空きチャネルに出
会ったときにはいつでもリンクキューが検査される。こ
れらキューの少なくとも１つにバーストが存在する場合
に杖、最１４ｉ１ｉ優先度のバーストが七のキューから
移送され、そのチャネルに割当てられ、バーストの第１
のキャラクタ（またはバイト）が伝送される。１つのバ
ーストが出力リンクの列に加わった唯一のバーストであ
るときにこのバーストが出力リンクキ二一に配される場
合を考えてみる。バーストが夕１ｊに加わった後で生じ
る第１の空きチャネルはその伝送を引き受け、従ってカ
ヤネル間の遅延を最小にする。一般には、伝Ａカヤネル
は受信のチャネルとは相違する。

９ンクスイノテ１６２の６つのプロセッサはメモリ１６
０へのアクセスを競争する。プロセッサカキューにバー
ストを配置しているときに、例えは、メモリが曲のプロ
セッサによって使用できるようになる面に割込みなしに
１つ以上のメモリアクセスが要求できる。そうでない場
合には、バーストに対するキューの基準が不完全になる
。リンクキューｆ１３２を通るすべての通信はメモリ１
６０を通らなけれはならないから、リンクキュー−ｙ−
１３２の速度はメモリ１６０の速度に依存する。これら
理由のために、メモリ１６０はメモリアービッタ１７２
の制御Ｆにある。

メモリ調停手段（メモリアービッタ）はこの技術分野で
は知られている。第３Ｂ図は従来技術の並列優先度解決
回路４５０を示す。この回路４５０は１９８６年にアカ
デミツク・プレスより発ｆすされたワイ・バキール（Ｙ
、Ｐａｋｉｒ）著の１プルカプロセツサ・システム」の
９１頁より引用したもので、適当な変更を行なうことに
より第、う図のアービツタ１７２に１ｌＩＴるものとな
ろう、、複数のブロヒツサからメモリアクセスの要求が
出ているときには、遊間の優先度の要求が回路４５０に
よって最初にサービスを受ける。優先度はＪＳ求のカテ
ゴリおよび１守間にコニって決定され、より關いランク
の力戸ゴリ内の要求が第１にサービスを受け、同じカテ
ゴリ内の要求は一社番待合せの基準でサービスを受ける
。１つの要求だけか出ている場合には、直ちにサービス
を受ける。１９８４年にパン・ノストランド・９インボ
ールド・カンパニー・インコーホレイテッドよシ発行さ
れたアーチ−・エツトザイドマンおよびイワシ・７　Ｃ
１アーズ編集による「デ・パンドブツク・オプ・コンビ
ューダーズ・アンド・コンピユーテイング」の第２２７
頁〜第２６２頁、ならびに＄２５２貞に引用された参考
文献も６照されたい。

メ七す１６０はｄ出しおよびＭ込みバ／Ｉ／スを発生す
るクイミングコントａ−ル、およびランダム・アクセス
・メモリ（ＲＡＭ）を會む。バッファアドレスおよびキ
ャラクタインデックス（これらはスイツテングブ１７・
レツサによってキャラクタ、）七すバスを介して送られ
る）はう型口のキャラクタのアドレスを形成するように
連結される。

バーストは入力リンクから出力リンクー＼ジンクスイン
チを通って次の段階を経て狽む。

ｔ　人通信 （ａ）　　バーストの最初のバイトが割当てられてい々
いリンク入力カヤネルから受信される。このバイトはメ
モリのバッファに記憶される。

ｔｂｌ　　ｄ初のバイトがルート割当てに対する十分な
情報を含む場合には、−上記バッファは適当なリンク出
力キューに配置される。

（ｃ）　　２　酢１，１のバイトが受信され、記憶され
る。

バーストが最初のバイトでルート割当てされず、かつ２
４目のバイトがルート割当てに対する十分なｔ＃報を含
む場合には、そのバッファが適当なリンク出力キューに
配置される。

（ｄ）５番目のバイトが受信され、記憶される。

バーストが壕だルート割当てされていない場合には、同
じリンクスイソブ°の１つのポートに予定される。３番
目のバイトはこのローカルポー１・を識別する。

（ｃ）４′Ｗｉ目のバイトが受信され、記憶され、そし
てヘッダ・チェックサムが計算される。

（ｆ）　　上記チェックサムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト終ｒバイトＦ
ＬＡＧの面の後続のバイトが放棄される。

ｋ）　　チェックサムが良好である場合には、受信した
バイトはバースト終ｒバイトＦＬＡＧが受信されるまで
バッファに記憶される。

（ａ）　　ｆヤネルのふ（そうは出力リンクの空ｔ！チ
ャネルよりも多くのバーストがリンクの出力キューに存
在するときに生じる。システムはチャネルのふくそうが
めったにしか起きないように工学的に設計されるべきで
ある。

ｔｂ）　　バーストが空き出力チャネルの割当てを待つ
間、入力はバッファに留まっている。

ｌｅ）　　音声＝２ミリ秒分の音声ナンブルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。

これはクリッピングと呼はれる。スレッショルド１直は
り変である。

（ｄ）　　データ：データキャラクタを累積するバッフ
ァが一杯である場合には、他のバッファが取得され、第
１のバーストにリンク結合される。データはその伝送が
遅延されるかも仰れないが、チャネルのふくそうによっ
ては放棄されない。

五　出通信 （、）　　空きリンク出力チャネルが生じると、出力プ
ロセッサは最高優先度の空でないキューから第１のバー
ストを移動し、このバーストの第１のバイトを出力する
。

ｔｂ）　　その後各引続くチャネル時間において、バー
ストの次の（引続く）バイトが同じ出力チャネルで出力
される。入力および出力は同時に進行する。

ｌｃ）　　Ｆ　Ｌ　Ａ　Ｇがバンファから収り出される
と、上記チャネルで送られ、パンファはツリー・リスト
ニ戻り、チャネルは空きに戻る。このチャネルは、今、
他のバーストの伝送のために便用できる。

へブスイッテはバーストスインテング網における高渠中
点で使用される蔦速ｆｉｌＪ各蓋バーストスインカであ
る。へブスインテの毛な機能はリンク群間に通信を伝送
することである。第４図はリンク群人、Ｂ、０、および
Ｄと結合するための手段を有するシステム１００のへプ
スイッｆ１０２を示す。図面に８Ｕとしてそれぞれ示さ
れた４つのスイッチングユニットは２つのへブ１８０お
よび１８２のまわりにリングに接続されている。へプ１
８０は１つの方向に少なくとも１バイトの並列伝送を可
能にし、へブ１８２は反対の方向に同じ並列容量を有す
る。

第４図の実施例において、各ハブスイッチングユニット
は２つのリンク群と結合されている。

８Ｕ１８４は通信リンク１８８を介してリンク群人のリ
ンクスイッｆ１９２と結合される。５Ｕ１８４はまた、
通信リンク１８６を介してリンク群Ｂのリンクスイッチ
１９０と結合される。この構成の利点はシステム１００
の各リンク群が２つのスイッチングユニットと結合され
るということである。１つのスイッチングユニットが故
障した場合に、そのリンク群は他方のスイッチングユニ
ットを介しての別の通信ルートがあるために隔絶されな
い。

第５図はへブスイッテ１０２の８Ｕ１８４のブロック図
を示す。第４図に示すように、８Ｕ１８４はリンク＃人
のリンクスイッチ１９２およびリンク＃Ｂのリンクスイ
ッ＋１９０と結合される。第５図において、通信リンク
１８８は入力ライン１９８（へブスインカ１０２に対す
る）および出力ライン２００として図示されておシ、通
信リンク１８６は入力ライン１９４および出力ライン１
９６として図示されている。

５Ｕ１８４の構造はリンクスイッｆ１５２（Ｑ構造と若
干類似している。中央メモ９２０２はこの実施例では次
の通シの８つの高速プロセッサと結合されている。第１
はリンクスイッチ１９０から到来する通信を処理するリ
ンク入力プロセンナ（ＬＩＰ）２０４であシ、第２はリ
ンクスイッｔ１９０に出力する通信な処理するリンク出
力ブロセツｆ（ＬＯＰ）２０６であシ、第３はリンクス
イツｆ１９２から到来する通信を処理するＬＩＰ２０８
であり、第４はリンクスイッｆ１９２に出力する通信を
処理するＬＯＰ２１０であシ、第５はへブスイツテング
素子（ＨＯＢ）２２０からメモリ２０２に到来する通信
を処理するへブ入カプロセッサ（ＨＩＰ）２１２であり
、第６はメモリ２０２からＨ８，Ｅ　２２０へ出力する
通信を処理するへブ出カプロセンナ（ＨＯＰ）２１４で
あり、第７はＨ８Ｅ２２２からメモリ２０２に入力する
通信を処理するＨＩＰ２１６であシ、そして第８はメモ
リ２０２からＨ８Ｅ　２２２へ出力する通信を処理する
ＨＯＰ２１８である。へブスインテング素子の主な機能
は通信をへプにおよびへブから伝送することである。第
５図に示すように、Ｈ８Ｅ２２０は一万の方向に伝送す
るサービスをへブ１８２に提供し、ＨＳ　Ｈ２２２は反
対の方向に伝送するサービスをへブ１８０に提供する。

メモリ２０２は１つのプロセッサだけが任意の時定の時
間にアクセスすることができるようにメモリアービッタ
２２４と結合される。第５図において、破線Ａ−Ａの右
側に対する５Ｕ１８４の嘴遺はリンクスイッチの４１　
（ａと非常に類似している、すなわち、中央メモリが種
々の特沫目【Ｏの高速プロセッサと結合されている。Ｈ
ＩＰ、ＨＯＰ、およびＨ８Ｂはそれぞれファームウェア
またはソフトウェア変更手段を備えたＬＩＰおよびＬＯ
Ｐと同じプロセッサである。

例えば、２５６のスイッチングユニットが第４図に示す
配置でへブリングを形成するように結合される。他の実
施例においては、さらに多くのスイッチングユニットが
へブリングに結合される。

九艮注のためとハブスイツカ内の利用できる伝送チャネ
ルの数を２倍にするために、へブスインカに例えハへブ
１８０および１８２のように２つあるいはそれ以上のへ
ブリングが存在してもよい。

第５図に示すへブスイツテの実１ｍ　ＩＭＪを参照する
と、ハブ１８０および１８２は時分割多点化される。各
Ｔ１フレーム時間中３２のチャネルがハブに存在する。

各へブテヤネルは２５６のクロックチックに分割される
。各りｌニア　７クテツクはへブリングの１ワードを１
つの８０から次の８Ｕへ進める。へブテヤネル（２５６
テツク）内で各８Ｕは、へブリングに２５６のスイッチ
ングニー　ットが存在するので、ハブワードを任意の他
のＳＵへ送ることができる。かくして、各へブテヤネル
において、２５６のオリジン８Ｕは２５６０ノＮブワー
ドを２５６のあて先８Ｕへ送ることができる。１ハブワ
ードはハブで同時に転送することができるとットの完全
（平行）補数である。

ハブが１バイトの幅であると仮定すると、バブリング・
グロックレートは（ｃｏｏｏフレーム／抄）Ｘ（５２チ
ヤネル／フレーム）ｘ（２５６−ｆ−クク／六ヤネル）
　−６５，５３＜Ｓ、　０００　ｔンク／抄である。４
バイト幅のハブはこのレートの７Ｔなわち、１４３８４
．０００チック／秒のレー　トを必要とする。どんな１
晶のハブであっても「ビジィ」ビットと呼はれる追加の
１　＋ｔｌｌＪ呻ビットが存在する。

各へブイｇ＠−ラインはたった１つの負荷、すなわち、
引続＜Ｈ２Ｎの対応するビットの負荷、のみを有する。

この形態においては篩７アン・アウトバス構造において
１丁能であるよシも高しル−トが維持できる。

第４図に示すように、各８Ｕは代表的には遠隔のリンク
スイン力に達する２つのＴ１リンクを有する。２５６の
ＳＵを備え九へブスイツテはべの転送′ｇ′ＩＬを有す
る。すなわち、（２５６のＳＵ）×（２つのＴ１リンク
／５Ｕ）Ｘ　（２４のＴｌｆヤ不ルネルンク）Ｘ（８０
００バイト／秒／ｌヤネ／Ｉ／　）　−９８，３０４，
０００バイト／秒。上記したように、１バイトの１陽を
有するへブリング（従って、各クロックチックごとに１
バイトがハブで進められる）は６５．５３６．０００尤
ンク／秒のまたは等価数のバイト７秒のｄ量を有する。

それ故、２５６のスイッチングユニットを有するへブス
インテの実例を保持するためには２つの７１ブリングが
必要である。

第５図に示され九へプスイツカ１８４は好ましい一実施
例であるが、他の実施例もＯＴ　９１：であシ、通信シ
ステムの１４殊の要件に合致させるために望まれる可能
性がある。

後述するようＫ、オリジンのＨ８Ｅからあて先のＨ２Ｎ
へバーストを送るためには、オリジンのＩ（８Ｂが送信
空きであシかつあて先のＨ２Ｎが受信空きであるへブテ
ヤネルを選択する必要がある。

その後バーストの浅ヤが七のチャネルで送られる。

へブスイヅテを通るバーストの進９行はリンクスイッチ
を通るバーストの進行と類似している。

（ＩＬ）　　バーストが入力リンクから到着し始める。

（ｂ）　　バーストのキャラクタがスイッチングユニッ
トの中央メモリにバッファされる。あて先のＨ２Ｎの７
ドレスがバーストのヘッダから決定される。

（ｃ）　　バーストが一万のハブまたト他方のへフチ伝
送のために待ちイ）゛列化される。

（ｄｌ　　空きチャネルがハブで選択される。

（＠）　　バーストの引続くバイトが選択されたへプテ
ヤネルの引続く発生でハブで伝送される。

２　各中継のＨ２Ｎにおいて （ＩＬ）　　バーストのバイトはスイッチングユニット
の中央メモリを通過することなしに直接１１８　Ｆｉを
通ってハブに沿って転送される。

＆　あて先のＨ２Ｎにおいて （ａ）　　バーストのバイトは１（８Ｂによってハブか
ら取り出され、バイトが到着したときにスイッチングユ
ニットの中央メモリに記憶される。

ｔｂ）　　ヘッダバイトは翻訳されて適当な出力リンク
を決定する。

（ｃ）　　バーストは適当な出力リンクで待ち行列化さ
れる。

（ｄｌ　　第１の空き出力リンクチャネルで出力が始ま
る。

好ましいバーストスイッチング網形態においては、各リ
ンクスイッチは任意の他のリンクスイツツテに達する少
なくとも２つの通イぎリンクを有する。ルートａが類似
している場合にはいずれのリンクも便用できる。事故の
場合に他のリンクがルートを提供する。リンクスイン力
と結合された自律制御プロセンナは通信することができ
るすべてのリンクスイツを間でサービスの継続をｏＴＩ
ＦＡにする。

ハブスイッチはバーストを伝搬するためにそれぞれが使
用できる２つの負荷分割へブリングを含むことが好まし
い。へブリングが故障の場合には、他のへブリングが任
意のバーストに対して使用できる。上記したように、単
一のバブリングはピークトラヒックを処理するのに十分
な容量を有さないかも知れない。へブリング全１本が１
枚のカードにおさまる程十分に小さくなることが１１８
１の超ＬＢＩ化によって予期される。この場合に、ハブ
スイッチは各組の＝一方のバブリングが常時アクティブ
であシ、各組の他方のへブリングがバンクアップ６董で
ある２組の２八ブリングを含んでいてもよい。

他の例＃−Ｌ１つ以上のハブスイッチを有するバースト
スイッチ網を購成し、ハブスイッチの完全な故障（ハブ
スイッチでの２つ以上の同時故障を必要とする）によっ
てもスイッチ網の一部だけの通（ｉｔが停止されるよう
にすることである。この？ｌＪは、敵対行為のためにお
よびランダムな回路の故障のために通信の事故が生じ得
る軍用装置の場合のような一度の生き残勺注を必要とす
る装置において魅力がある。

リンクスイッチの分散により東甲式スイッチの場合の修
俣よすも修復が困難になる。バーストスイクｔング網り
かなシの診断能力を有丁べきであり、故障の場所が確認
でき、迅速に補修行為が行なえるようにするべきである
。

バーストスイツカング網はピーク負荷時間以外に自動的
に走行する練習ルーカンおよびバンクグラクントチスト
を有丁べきである。例えば、隣接するリンクスイッチは
一定の間隔でテストメツセージを交換することができる
。規定された時間内に予期されるテストメツセージを受
信しなかったリンクスイッチは別のリンクスイッチを介
してサービスプロセッサに通報を行なう。

中央局にループが出現しないから、リンクスイッチは自
動的にまたは人間操作の保全位置からの制御で、ループ
および加入者機器のテストを実行し、その結果のレポー
トを戻Ｔ）？ｌＡ力を有するべきである。

第１図に示すシステムの構造の他Ｋ、任意数の他の実施
例のバーストスイッチングシステムｄ（する。以下は他
のシステムの構造および実施例の例である。これら例は
代表であって全部ではない。

バーストスイッチングシステムは複数のポートにサービ
スを提供する単一のリンクスイッチを含んでいてもよい
。バーストスイッチングシステムは単一のリンク群に複
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムは単一のハブを有する、あるいは２つ
以上のハブを有していてもよいハブスイッチによって結
合された′４Ｉ数のリンク群を有していてもよい。バー
ストスイッチングシステムは１つ以上のハブをそれぞれ
が有する４ｊｉ、奴のハブスイッチによって相ｔ′Ｌ接
続された複数のリンク群を含んでいてもよい。これらシ
ステムにおいて、各リンクスイン力は１つ以上のポート
にサービスを提供する。ポートがライン回路を介して使
用者末端機器と結合されてもよく、あるいはトランク回
路を介して他の通信システムに達するトランクと結合さ
れてもよく、あるいはポートが呼プロセッサまたは管理
プロセッサと結合されてもよい。前記したように、バー
ストスイッチは列えば星形、リング、トリー形態および
それらの組合せのような種々の形態で通信リンクによっ
て結合される。通イハリンクは全二層通信Ｔキャリヤス
パンであってもよい。

第１図において、リンク群Ａの使用者Ｘがリンク＃Ｂの
使用者Ｙと接続を汀なったと仮定する。

この接続は率にＹのアドレスをＸが知っていることより
なるおよびその逆よりなるので仮想（バーカニアル）接
続と呼はれるかも仰れない。システムのリソースはバー
ストが走ｆ丁中であるときを除き（支）用されない。

ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹにｉｌす
るバーストの走行を委約すると次の通シである。

Ｉ　Ｘの音声検出語（ポート回路に位ｑ＋す１された）
が音声を感矧すると、この検出ＫＡはバーストヘッダを
Ｘのリンクスイッチへ出力する。ヘッダはＹのアドレス
を含む。

２、Ｘのリンクスイッチはヘッダから、バーストがへブ
スイツテにルート選定されねばならないということを決
定する。Ｘのリンクスイッチｉｆ　八：ｌ；ｒスイッチ
に遅する通信リンク中の第１の目出チャネルを選択し、
バーストの第１のバイトを送信する。

五　へブスイツテにより近い各リンクスイッチが同じ手
続きを実ｒテし、ヘッダアドレスを翻訳し、へブスイツ
テに達する通信リンクの第１の自由チャネルでバースト
を送（Ｉｔする。

４、　ハブスインｆはバーストヘッダから、どのリンク
群がポートＹを含むか全決定する。へプスイツ六はハブ
を通じてバーストをＹのリンク群に送る。

５、　　Ｙのリンク群の各リンクスイッチはヘッダアド
レスを翻訳し、Ｙのリンクスイッチに達する通信リンク
中ンナの自由カヤネルでバーストを送る。

＆　バーストを受イ８゛すると、Ｙのリンクスイッチは
ヘッダを放棄する。何故ならは、ヘッダはバーストをＹ
へ導ひくその目的を米したからである。

Ｙのリンクスイッチはバーストの＋１＠ｉ部分をＹへ送
る。

２　外部への（外向き）チャネルを割当てた後、各リン
クスイッチは１バイトづつバーストを各リンクスイッチ
を通過させ、内部への（円向き）リンクのカヤネルで各
バイトを受信し、外向きリンクで割当てたチャネルで各
バイトを送出する。

ａ　谷すンクスインカは、バーストの終ｆバイトを受信
したときに、口ｉ１にバーストに割当てられた外向きリ
ンクのカヤネルを解放する。このチャネルは今、池のバ
ーストに割当てるために使用できる。

あて先のリンクスイッチを除く各ジンクスイツｆ″は第
１のヘッダバイトだけに基づいてそのルートの選定を行
なう。へグスイソテは第２（２番目）のバイトにＹのリ
ンク群番号を見出す。Ｙのリンクスイツｆは第３（３番
目）のバイトにＹのポート番号を見出Ｔ。各ジンクスイ
ンｆＦｉ、バーストを一対のキャラクタ時間だけ、これ
らバーストキャラクタを一緒に通すときに、遅延させる
。バーストがＸからＹへ進むときにバーストが観察でき
たとした場合には、中継のジンクスイツを全部にわたっ
て配置されかつバーストの数キャラクタを各リンクスイ
ッチが保持しているバーストを観察することになる。

各リンクスイツｔはそれを自分の外向きリンクのチャネ
ルに割当てる。一般に、パース）Ｆｉ、１つの内向きリ
ンクのチャネルでリンクスイッチに到層し、異なる外向
きリンクのチャネルで出て行く。

バーストがそのオリジンとそのあて光間でＮ１固（Ｎは
任意の整数）の通信リンクを通る場合には、Ｎの独立し
たチャネルの割当てがある。

ＸおよびＹが同じリンク群に存在した場合には、バース
トはへブスインテを通らない。ＸおよびＹが凹じリンク
スイッチに存在した場合には、バーストは通信リンクを
通らない。

リンクスイッチ リンクスイッチ１３２は第１図ではその隣接するリンク
スイッチに関して左側にリンクスイッチ１３０、右側に
リンク群番号−＃１５４があるように示されている。リ
ンクスイツｊ１３２を通るバーストの丁べてのバイトが
第６図に示すように中央メモリ１６０を通る。中央メモ
リは通信リンクまたはポートの時分割多重化チャネルに
ダイナミックに割当てることができるパン７アに分割さ
れる。中央メモリは共通であし、いくつかのスイッチン
グプロセンナ間の唯一の通信経路である。メモリにアク
セスする同時の要求はメモリアービック１７２によって
調停される。

これらスインカンググロセグｆは中央メモリとリンクチ
ャネルまたはポート回路間のキャラクタの移動を管理す
る。第６図の実弛例において、すンクスイツテ１６２は
６つのスインｔングプロセッサを有し、各スインテング
プロセッサは基本的には同じプロセッサである。リンク
スイッチ内の異なる適用例においては、各プロセッサは
僅かに異なるプログラムを実行する。各プロセンサに対
する制御プログラムはそれぞれのプロセッサ内のリード
・オンリー・メモリ（ＲＯＭ）に記憶される。各プロセ
ッサはｈ６部ランダム・アクセス・メモリ（ＲＡＭ）を
有し、プロセッサによってサービスを受ける各リンクチ
ャネルおよびポートに対する状態およびバッファアドレ
ス情報が保持される。

スインカングブロセンチは高速度に４応し＊特殊目的プ
ロセッサである。列えばＬ１０）”１６１は、リンク１
４０のチャネルでキャラクタを受信したときに、チャネ
ル時間内に七のキャラクタを入力するためのすべての必
要なステップを実行する。

これらステップにはバッファ保全、チャネル割当で、等
に必要な内部１を帽スデソブが含まれている。

ＬＩＰ１６０ｄ次のチャネルで到来する他のべ一ヌトの
キャラクタに対して同じステップを繰返すことができな
ければならない。同様に、ＬＯＰ１６２はＴル−トでキ
ャラクタを処Ｊ里し、出力することができなければなら
ない。１つのＴｊ７″ヤネルは５．２１マイクロ秒の継
続時間である。

第３図において、ＰＩＰｌ＜Ｓ８およびＰＯＰ１７０は
入力ポートバス１７４および出力ポートバスをそれぞれ
使用し、周ＡＡ的態様でポート回路を走査し、その結果
各バスの各ポートと関連した時間期間または「チャネル
」が存在する。かくして、処理ポートチャネルにおける
ポートプロセッサの作用は＋６４リンクチヤネルにおけ
る入力および出力プロセンナの作用に類似している。第
３図の実施列においては、２４のポート回路がポートバ
ス１７４および１７６に直列に結合されている。

各ポート回路１７８は個々のポートに関係した、バース
ト発生、音声ポートに対する沈黙／スピーチ検出、音声
ポートに対するアナログ−ディジタルおよびディジタル
−アナログｆｍ、ならひに典形的なディンタルスイッチ
ングシステムにおけるラインカードと関連した標準の機
能である必要なりＯ几ｓｃｎ’ｌ’（ポルシュド）の機
能を含む機能を実行する。

第６図はＰＩＰ１６８、ＰＯＩ’１７０とポート回路１
７８間の第３図に示すポートバスをディジタルマルチプ
レクサ回路２５０と置き遺えたリンクスイッチ１３２の
他の実施例を示す。マルチプレクサ回路２５０け２４の
並列ディジタルライン２５６とＰＩＦ１６ＢへのＴ１経
路２５２との間を、およびＰＯＰ１７０からのＩｒ１経
路２５４と２４の並列ディジタルライン２５６との間を
多点化する。

リンクスイッチのこの実施例は第３図の実施例に勝る多
くの利点がある。ＰＩＦおよびＰＯＰの外部インターフ
ェースは今、ＬＩＰおよびＬＯＰのものとそれぞれ同じ
Ｔ１インターフェースである。ポート回路２５８は今、
末端使用者機器、例えば電話機に配置することができ、
リンクスイッチに対するディジタルクインの相〃接続を
提供し、そしてディジタル伝送が提供する誰音排除注お
よび遠隔からテストすることができるという利点を有す
る。

上記したように、中央メモリ１６０は複数のダイナミッ
クバッファに区分されている。第７図はこれらバッファ
に対する受は入れ町１１目なフォーマントを示Ｔ。パン
７ア６００は走行中のバーストと関連している。例えば
、バーストはリンクチャネル１のリンクスイッチに到来
し、リンクチャネル５で出て行く。入力プロセンサの＠
部メモリにおいて、バッファ６００はチャネル１とＦ＠
達しておシ、また出力プロセッサの局部メモリにおいて
、バッファ６００はチャネル５と関連している。それ故
、バッファ６００は入カテヤネル（またはポート）およ
び出力チャネル（またはポート）と関連している。

バッファ３００は一定数のワード、例えは５つのワード
を含み、各ワード社１バイトである。また、関連した３
つのパラメー″夕を有する。第１のパラメータであるＮ
ＥＸＴは待ち行列（キュー）の次のバーストの第１のバ
ッファのアドレスを含む。峙ち行列に次のバーストが存
在しない場合に鉱、ＮＥＸ’ｌ’は例えば０（ゼロ）の
ようなあらかじめ定められたキャラクタに設定される。

第２のパラメータであるＯＮＴ＃−ｉバフフッ６０口に
書込まれ、かつ読み出されていないキャラクタの故であ
る。第６のパラメータである５ＵＯＯはこのバ・−スト
の後任のバッファのアドレスである。後任のバッファが
存在しない場合には、５ｕ００ｉｊ、０（ゼロ）のよう
なあらかじめ定められたキ々ラクタに設定される。バッ
ファ３００の清報部分ＩＮＦＯＩ、ＩＮＦＤ２、・・、
ＩＮＦＯＮ（この例ではＮ−５）は走行中のバーストの
バイトを含む。バッファ５００は分り祐くするために５
つの情報バイトを含むものとして図示されている。好ま
しい一実施例においては、バッファ６００は５２の情報
バイトを含む。

通常は、１つのバッファのみが１つのバーストに対して
必要であり、キャラクタは入力からバッファを通って出
力へ流れる。一時的に不十分なリンクチャ＃−ルのため
にデータバーストが遅婬された場合には、１つ以上のバ
ッファがバーストのキャラクタを出力チャネルが割り当
てられるまで保持するのに必要とガる。この場合に、こ
れらバッファは一緒に４鎮され、そして各バッファの８
ＵＯＯフイールドがバーストのその後任のバッファのア
ドレスを保持する。

待ち行列が出力通信リンクまたはポートと関連しており
、かつバースト優先度形式とも関連している。第８図に
示すように、各待ち行列は待ち行夕１」ヘッダおよびバ
ーストパン７アを含む。待ち行列ヘッダは２つのデータ
素子、すなわち待ち行列の第１のバーストの第１のパン
７アのアドレスＦルＳＴと、待ち行列のｊｒｋ後のバー
ストの第１のバッファのアドレスＬＡ８’Ｉ’からなる
。

Ｉｆ！８図ｔ１３つのバーストを有する待ち行列３１０
を示す。第１のバーストはアドレスＡおよびＢを有する
２つのバッファよすなり、第２のバーストはアドレスＣ
を有する１つのバッファよシなシ、第５のバーストはア
ドレスＤを有する１つのバッファよりなる。待ち行列ヘ
ッダ３１２はバッファ基のアドレスを含むＦＲ８Ｔと、
バッファＤのアドレスを含むＬＡＳＴとからなる。図中
の矢印は種々のバッファと待ち行列ヘッダ間の連結を示
す。

バクフ７の↑＃報部分は、バッファのｅ後の情報ｃｒ’
７−シヨンが第１の（最初の）ｉ１ｆ報ロケーションに
取って代わられる本のとして取扱われるサイクリックま
たはリングバッファである。バッファは入力プロセッサ
と出力プロセッサ間の交換媒体として使用される。入力
プロセッサはパン７アアドレス（その第１のロケーショ
ンのメモリアドレス）およびＰＵＴＩＮＤＸと呼ばれる
第１０ロブ−ジョンからの入力オフセントを使用してバ
ッファにバーストのバイトを記憶する。同時に、出力プ
ロセッサはバッファアドレスおよびＧＥＴＩＮＤＸと呼
ばれる第１のロケーションからの出力オフセットを使用
してバッファからバーストのキャラクタを抗山王。オフ
セントは、受信されるべきバーストの次のキャラクタが
記憶されるまたはバーストの次のキャラクタが送（ｉさ
れるバッファのロブ−ジョンを指定するまたは示す。

両プロセンナはＯＮＴ、Ｔなわち、バッファに書き込ま
れたがしかし読み出されていないキャラクタの計数値を
使用する。ＯＮＴは入力プロセンチによって、一杯のパ
ン７アにキャラクタを記憶しないというととを確実にす
るために使用され、また出力ブロセツナによって、空の
バッファからキャラクタを読み出さないということを確
実にするためＫｆ用される。ここで「空」という、を味
はバッファ中のすべてのキャラクタが既に出力されてい
るということである。

第９Ａ図および第９Ｂ図は例示のために５つのＩＮＦＯ
ロケーションを有するバッファ５２０を示す。第９Ａ図
において、入力プロセッサはバ−ストの初めの６つのキ
ャラクタａ１ｂ、およびＣを記憶している。出力プロセ
ンナ＃′ｉ、まだバーストを出力し始めていない。第９
Ｂ図においては、出力プロセッサはバーストの初めの３
つのキャラクタを出力しでおり、入力プロセッサは３つ
の追加のキャラクタｄＳｅ、およびｆを記憶している。

ＰＵＴ工ＮＤＸおよびＧＥＴ、［ＮＤＸのそれぞれの位
置は各図に示されている。第９Ｂ図においてｂおよびＣ
を通る水平ラインはこれらキャラクタが消去されていな
いけれど既に出力されているということを示Ｔ。

第１０図は図面にＡ、Ｅ、ＯｌおよびＤと指示された４
つのバーストのリンクスイッチ６３０を通る流れを例示
するものである。バースト人およびＢのキャラクタは内
向きリンクの２つのあらかじめ割当てられたカヤネルで
到来しており、−万バースト０およびＤのキャラクタは
２つのローカルポートから到来している。各バッファＢ
ＵＦ１乃至Ｊ３ＵＦ４はバーストの１つをそれぞれ割当
てられている。

バーストＡのキャラクタは次のようにしてジンクスイッ
チ３６０中を進行する。バーストＡが到来しているチャ
ネルが現われると、ＬＩＰはそのカヤネルからバースト
の次のキャラクタを受信し、それをＢＵＦｌに置く。Ｂ
ＵＦｌのアドレスはパース）Ａの入力カヤネル番号と関
連した局部メモリでＬ　Ｉ　Ｐが使用できる。

パース）Ａが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦ　１から次のキャラクタを収り出し、それを
割当てられた外向きリンクチャネルで送る。Ｂ　Ｕ　Ｆ
　１のアドレスはバーストＡの出力チャネル番号と関連
した局部メモリにおいてＬＯＰが使用できる。

パース）Ｂ、０．およびＤのキャラクタは同様の帽様で
処理される。これら４つのバーストはリンクとポルト間
のリンクスイッチ内の４つの組合せを衣わＴ０バースト
Ａは人力リンクからリンクスイッチ内６６０を通って出
力リンクへ進む。バーストＢは入力リンクから出力ポー
トへ進む。バーストＣは入力ポートから出力リンクへ、
Ｊ恒む。でしてバーストＤＨ入カポ−トから出力ポート
へｓむ。

リンクスイッチを通るバーストの連続する流れを庄意丁
べきでおる。バッファに個々のキャラクタを記憶−４−
ることについてＬ既に記載した。ある時間期間にわたっ
て、バイトの渡れ、すなわちバーストハ直通（ストレー
ト・フォワード）論理および高＠率でバッファ中を流れ
る。これらパン７アはリンクスイッチを通る走行中のパ
ース）Ｋ対してダイナミックに割当１られる。これは、
オリジンおよびあて先ポートの両方が同じリンクスイッ
チに対してローカルであっても、間えはバーストＤ（Ｚ
）４合であっても、いえることである。

以上において、バーストは第１のバイトまたはキャラク
タの到来時からリンクスイッチを通ってＮｋ後のキャラ
クタが送出されるまで追跡された。

第１１ｈｕＢバーストの第１のキャラクタが到来する前
の中央メモリ３４０の状態を示す。図面にＢＵＦと指示
されたバッファは後でバーストに割当てられるが、自由
リストＦ［におる。この自由りストｒは割当てのために
使用できるバッファのアドレスを含む待ちでテ列である
。矢印６４２はｒが割当てのために使用できるものとし
てＢＵＦを指示しているということを示す。

第１１ＪＢ図は第１のキャラクタが到来した後の中央メ
モリ６４０の状態を示す。ＬＩＰはＥＵＦをｒから移し
、入力リンクチャネルと関連した間部メモリの部分にＢ
　Ｕ　Ｆのアドレスを記憶している。矢印３４６は人カ
リンクテヤネルとＢＵＦ間のＬＩＰのメモリの岡遵を示
す。ＬＩＰはキャラクタをＢＵＦに記憶し、第１の−・
ラダキャラクタ中のバーストのあて元アドレスから、バ
ーストが出力リンクを介して込られるべきであるという
ことを決定し、そしてバーストを外向さリンク待ち行列
Ｑに置いている。Ｑは特定の通信リンクに出力するため
にチャネルの割当てを侍っているバーストに対する基準
を含む。矢印６４４はＱがこのＱと関連した出力リンク
の開放チャネルに割当てることができるものとしてＢＵ
Ｆを指示しているということを示す。

第ｉｔｏ図は出力リンクチャネルが割当てられた説の中
央メモリ３４０の状態を示す。１．ＯＦは自由出力チャ
ネルを見出し、バーストが利用できる出力チャネルに割
当てることができるか否かを仰るためにＱを検音してい
る。その上、ＬＯＰはＱ中のバーストのバッファアドレ
スを見出し、Ｑからバーストを移し、出力チャネルと関
連した局部メモリの部分にバク７アアドレスを記憶し、
セしてＢＵＦからバーストの第１のキャラクタを読み出
してそれを出力チャネルで伝送している。矢印３４８は
ＥＵＦと出力カヤネル間のＬＯＰのメモリの関連を示す
。これらＬＯＰの作用は２つのプロセンナが中央メモリ
３４０を介して通信している場合および中央メモリへの
アクセスを取シ合っている可能性がある場合を除き、Ｌ
ＩＰと独立に実行される。

第１１０図に示す状態はバーストの浅シの大部分に対し
て優勢である。バーストの人カテヤネルが現われると、
ＬＩＰはバーストの次のキャラクタを取シ出してそれを
ＢＵＦに記憶する。バーストの出力チャネルが現われる
と、ＬＯＰはバッファから次のキャラクタを読み出して
それを出力する。ＬＩＰおよびＬＯＰはそれぞれ、各プ
ロセッサが七の＃ｆＩＪ部メモリにバッファアドレスを
記憶しているので、バッファの一致を知る。

通常の場合には、ＬＩＰはＬＯＰよシラキャラクタ進ん
でいるから、ＢＵＦは任意の時間に１キヤラクタを含む
。出力チャネルの割当てに遅延があると、ＬＩＰはＬＯ
Ｐよシ１キャラクタ以上進み、最後のキャラクタの伝送
の場合を除き、バースト中１つ以上のキャラクタがバッ
ファに存在する。

第１１Ｄ図はＬＩＥがバーストの終了時に終了キャラク
タを検出した後の中央メモ９３４０の状態を示す。ＬＩ
Ｐは終了キャラクタをＢＵＦに記憶し、ＢＵＦｆｒ：＠
部メモリの入力チャネルから分離する。Ｌ　Ｉ　Ｐは、
ＬＯＰが第１のバーストを出力するために古いバッファ
を便用しているので、存在する場合には中央メモリの新
しいバッファに記憶される他のバーストを同じ入カヂャ
ネルで受信し始める準備ができている。ＬＯＰはＬＩＰ
とは独立にＥＵＦの残っているキャラクタを出力し続け
る。

第１１Ｅ図はＬＯＰがＢＵＦに終了キャラクタを見出し
た後の中央メモリ３４０の状態を示す。

ＬＯＰｉｉＢＵＦから終了キャラクタを読み出してそれ
を伝送し、セしてＢＵＦを自由リストに戻している。

出力チャネルに対してコンテンションが存在する状態に
おいてバーストｘ対する出力チャネルの割当てを拡大す
るために次の例が用意されている。

第１２Ａ図は２つのチャネルだけしか存在しない通信リ
ンク３６４を介してリンクスイッチ６６２と結合された
リンクスイツｆ−５６０を示す（従ってこの例は短かい
）。３人の使用者Ａ、Ｅ、およびＣはシンク６６４を通
じて４つのバーストを送ることを望んでいる。２つのバ
ーストは使用番人から発信し、使用者ＢおよびＣからそ
れぞれ１つのバーストが発信する。これらバーストは同
じ優先度のクラスにあるものと仮定する。

第ｊ２Ｂ図はリンクスイッｆ６６０からリンクスイッチ
３６２へのリンク６６４の図解図であシ、２つのチャネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。図面に示すように、時間は左側へ進み、従っ
て最も右−のスロットが１守間円に最も早い。ｔＬ初に
、両チャネルは両チャネルスロット６６６および６６８
にＸで指示されているように空いている。時刻ａにおい
て、ジンクスイッチ３６０は使用者Ａから第１のバース
トＡ４　の第１のバイトを受信する。リンクスイッチ３
６０ｉ１Ａ、の第１のキャラクタを、時刻ａの後で現わ
れる第１の空き出力チャネルであるスロット３７０で送
信する。スロット６７０はチャネル１を表わ丁。チャネ
ル２はスロット６７２で示Ｔように空きのままである。

時刻すにおいて、ジンクスイッチ３６０ｉｊ［月番Ｂか
らバーストの第１のバイトを受信する。第１のＩＦｊ！
用ｏＴ能な出力スロットはスロット３７４のチャネル２
であり、バーストＢの第１のキャラクタはこのｔヤイ−
／ｌ／２で送信される。

時刻Ｃにおいて、使用者Ｃからのバーストの第１のバイ
トがリンクスイッチ３６０によって受信される。両チャ
ネルとも割当てられているから、バーストＣは中央メモ
リのバッファに累積され（時間の長さはバースト０が音
声バーストかデータバーストかに依存する）、チャネル
が使用できるまで待ち行列に置かれる。スロット６７６
申のＡ１の上部のバーはバーストＡｌｑ）終了キャラク
タをＮ　示ｆる。従って、カヤネル１は引続くフレーム
中自由である。パース）Ｏの第１のキャラクタはスロッ
ト３７８で送イぎ烙れる。

時刻ｄにおいて、第２のバーストＡ、の第１のバイトが
リンクスイッチ３６０によって受信される。両ヂャネル
が占有されるので、Ａ、は累積され、待ち行列に置かれ
る。バーストＢはスロット３８０で終了し、バースト人
、の第１のキャラクタがスロット３８２で送信される。

スロット３８４において、バーストＣは終ｒする。伝送
を侍っている割当てられていないバーストは存在しない
から、チャネル１扶スロツト３８６で空きとなる。同様
に、カヤネル２はスロット３８８でのバースト人、の終
ｒｔスロット３９０でヂきとなる。

この例は出力カヤネルのコンテンション甲のバーストの
待ちげ列化を例示し、そのチャネルの割当てはバースト
の継続時間だけである。この例はさらに、使用者Ａの第
１のバーストがチャネル１に割当てられ、人の第２のバ
ーストがチャネル２に割当てられたということを例示し
ている。

バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートの装置アドレスに基づいてバ
ーストラそのあて先ポートへ進める。第１図を参照して
、バーストがリンク群人のポートＸで発信し、そのあて
先がリンク群Ｂのボー）Ｙであると仮定する。ポートア
ドレスは３つの構成要素を有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のポート番号である。

各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列す有する。制御（コントロール）、音声、およびデ
ータの５つの形式のバーストが存在する。制御バースト
は高い優先度を有する。制御バーストはシステムの応答
性（敏感さ）を保持するためにシステム中全迅速に伝搬
することが望ましい。制御バーストは短かいから、長時
間の間チャネルを占有しない。データバーストは低い優
先度を有する。データバーストは音声バーストよシも良
好に遅延に適応し？９るから、この形式のバーストは有
効にバッファすることができる。

音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストよシも優先する。

第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよシなシ、４バイトのヘッダ
が可変長の情報部分の前にあシ、バーストの終）に終了
キャラクタが絖いている。第１のへラダワードは３つの
フィールドを含む。すなわち、バーストの形式、群、お
よびあて先リンクスイッチであシ、それぞれ図面にＢＴ
。

Ｇ、およびＤＬ８と指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。群ビットＧは０または１でよい。Ｇ＝１のときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。Ｇ−０のとき
には、バーストヘッダはあて先ポートのリンク群に現在
配置されている。バーストヘッダがハブスイッチを通っ
てあて先リンク群に達したときにＧビットがリセットさ
れるといりことを注意すべきである。ＤＬＳは０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。

第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの＠囲に及ぶあて先リンク群番号を含む
。ヘッダの３＠目のバイトはＤＰｌすなわち、０から３
１までの範囲に及ぶあて先ポート番号を含む。このあて
先ポート番号はあて先リンクスイッチ内にあυ、あて先
リンクスイッチはあて先リンク群内にある。４番目のヘ
ッダバイトＨＣＳはヘッダチェック・シーケンス全台む
。

ＨＯ２は０から２５５までの範囲に及び、バーストヘッ
ダの初めの３つのワードの誤シのない受信を確証するだ
めの手段を提供する。

バーストヘッダの後にバーストの情報部分が続く。この
情報部分は可変数のバイｌｒ有し、情報バイトの数が一
般に各バーストで相違するということを意味している。

制御およびデータバーストにおいて、情報部分の最後の
２つのバイトは図面にｒ（ＢＣ８）Ｊと指示されたバー
ストチェック・クーケンス金倉んでいてもよい。このバ
ーストチェック・シーケンスはバーストの受信した情報
部分に存在する誤シが検出できる手段を提供する。

誤シが検出されると、受信者は誤シ補正技術によシ誤シ
ヲ補正しようとしても、あるいは受信者はバーストの再
伝送を要求してもよい。

終了キャラクタＴＣはバーストの終了を明示する。後述
するように、終了キャラクタと１」１合せてデータリン
クエスケープ・キャラクタを使用することは終了キャラ
クタをバーストの中間で生じるデータキャラクタとして
および終了キャラクタをバーストの終了時に生じるター
ミネータとして識別するだめの手段を備えたシステムを
提供する。

終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。

種々のシステムの形態に対して過当する多くの他のバー
ストフォーマットの定−が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階において特宇のバース
トのルートを選定する。

１　バーストの第１のヘッダバイト全受信すると、リン
クスイッチはＧビットを検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねけならない。リンクスイッ
チはハブスイッチに達する通信リンクの適当な優先度の
待ち行列にこのバースト装置く。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク群にあシ、第
１のヘッダバイトのＤＬＳフィールドは、リンクスイッ
チそれ自身があて先のリンクスイッチであるか否かを決
定するために、検査されねばならない。このリンクスイ
ッチがあて先のリンクスイッチでない場合には、バース
トはあて先のリンクスイッチに達するリンクの適当な優
先度の待ち行列に置かれる。このリンクスイッチそれ自
身があて先のリンクスイッチである場合には、リンクス
イッチは第１のヘッダバイトを保持し、ヘッダの残シを
、特にあて先ポートが特定される３番目のヘッダバイト
、ヲ待つ。

２、　あて先リンク群にない（Ｇビットセット）リンク
スイッチによってバーストの２ａ目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う四当
てられた通信リンクで２番目のヘッダバイトを伝送する
。あて先リンク群内の（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
であるか否か全決定する。このリンクスイッチがあて先
のリンクスイッチでない場合には、リンクスイッチはあ
て先のリンクスイッチに向う割当てられたリンクで２番
目のヘッダバイト全伝送する。

リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、３番目
および４番目のヘッダバイトを待つ。

２番目のヘッダバイトはリンク群ｎｉｊのバーストのル
ートを選定するためにハブスイッチによっで使用される
。あて先リンク群へのバーストのルートを選定するプロ
セスにおいて、ハブスイッチは第１のヘッダバイトのＧ
ビットをリセットし、あて先リンク群内のリンクスイッ
チがバーストの第１のへラダワードからバーストの状態
を決定できるようにする。１つ以上のハブスイッチが存
在する場合には、バーストをあて先リンク群へ伝送する
ハブスイッチ、すなわち、バーストが通過する最後のハ
ブスイッチがＧビットをリセットする。

五　バーストの３番目のへラダバイ）ｋ受信すると、リ
ンクスイッチの作用は、書び、このリンクスイッチがあ
て先のリンクスイッチであるが否かに依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先のリンクスイッチに向５割当てら
れたリンクで３番目のヘッダバイトを伝送する。リンク
スイッチそれ自身があて先のリンクスイッチである場合
には、このリンクスイッチは５番目のヘッダワードのＤ
Ｐフィールドからあて先ポートを決定する。

４、　バーストの４番目のヘッダバイトラ受信すると、
リンクスイッチは１１　Ｃ８フィールド中のヘッダチェ
ック・シーケンスをチェックする。ＨＯ２が不良であ漫
、少なくとも１つの誤シがバーストヘッダ中に存在する
ということを示す場合には、リンクスイッチはバースト
の伝送を打ち切シ、バーストの残）の代シに終了シーケ
ンスを送出する。

１１Ｃ８が良好である場合には、リンクスイッチの作用
はこのリンクスイッチがあて先のリンクスイッチである
か否かに依存する。このリンクスイッチがあて先のリン
クスイッチでない場合には、リンクスイッチはあて先の
リンクスイッチに達する割当てられたリンクで４番目の
ヘッダバイトを伝送する。リンクスイッチそれ自身があ
て先のリンクスイッチである場合には、このリンクスイ
ッチはバーストへツタ全体を放棄し、バーストラあて先
のポートへの待ち行列に伽゛く。

バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えばｖ４シのために受信されなかった場合
に、安全度を高くする。

終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる流れ（ストリー
ム）を含む任意のキャラクタの流れをリンクまたはハブ
スイッチを通じて送出することかできなけれにならない
。終了キャラクタがバーストの終了を示すものと意図さ
れているときにバーストの終了として詔１できる、ある
いは流れのデータキャラクタを示すものと意図されてい
るときに流れのデータキャラクタとして認識できる方法
が必要である。

終了キャラクタをデータキャラクタと区別するために使
用される方法は２巡回期通信のエスケープ技術からす１
き出される。これはＨＤ　Ｌ　Ｃ（ハイ・レベル・デー
タ伝送制御）のビット・スタフイング技術に類似してい
る。ただし、この場合には、方法がバイト・スタフイン
グ技術である場合を除く。スタフされる（詰め込まれる
）または挿入されるバイトはデータリンク・エスケープ
キャラクタと呼ばれる第２の特殊キャラクタである。以
下において、終了キャラクタはＴ　ＲＭと指示され、デ
ータリンク・エスケープキャラクタはＤＬＥと指示され
る。

ソースにおいて、ＴＲＭまたはＤＬＩＥビット形態が送
出するべきデータ中に生じると、ＤＩＰ；は伝送のため
にデータキャラクタの前に挿入される。

かくして、ソースの変換は次の通シである。

ＴＲＭがＤＬＥ　　ＴＲＭとｔｋ換される。

ＤＬＥがＤＬＥ　　ＤＬＥと旭換される。

ＸがＴ　ＲＭまたはＤＬＥに等しくない場合には、Ｘが
Ｘと置換される。

あて先においてＤＬＲが受イΔされると、それは放棄さ
れる。放棄したＤＬＲにすぐ続いて受信したキャラクタ
は制御の有意性を検査することなしに受は入れられる。

かくして、あて先の変換はＤＬＥＹがＹと置換されると
とであ漫、Ｙは任意のキャラクタである。

ＴＲＭがその前に接頭のＤＬＥなしに受信された場合に
は、とのＴＲＭはバースト終了キャラクタと翻訳される
。第１４図はデータリンク・エスケープ手続きを要約す
る略図である。

各挿入されたＤＬＥはバーストの実際のキャラクタを遅
延させる。従って、ＴＲＭおよびＤＬＥに対するコード
はそれらが送出されるべき音声サンプルおよびデータ中
にめったに現われないように選択されねはならない。予
知することができる未来のうちに音声はデータよシも童
が優勢になるということが予期されるから、これらキャ
ラクタの値に対する価値のある選択はアナログ音声信号
の正の最大振幅および負の最大振幅を表わすコーデック
（音声Ａ／ＤおよびＤ／Ａ　）出力である。

前記したように、最小の振幅は適当な環境における別の
選択である。

既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが承−のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいは雑音によってＸ　　ＴＲＭに変更された任
意のＤＬＲＴＲＭがスイッチにこのバーストを２つの別
個のバーストとして処理させることになろう。今、誤っ
て第２のバーストとして処理されたオリジナルのバース
トの後者の部分は恐らくヘッダチェック・シーケンスの
テス）ｋすることができず、従ってこの第２のバースト
はその意図するあて先へ送給されない。逆に、２つの実
際のパース）　ｆｔｊＪの単一のＴＲＭが雑音によって
ＴＲＭでないキャラクタに変更されたと仮定する。今、
誤って第１のバーストの一部分として処理された第２の
バーストは第１のバーストのあて先ポートに間違って送
給される。

１０口 これら誤シの可能性は、バーストが単一のＴＲＭによっ
てではなく冗長シーケンスのＴＲＭキャラクタによって
終了するということを必要とすることによって任意所望
の小さな値に減じることができる。例えば、終了キャラ
クタシーケンスが５つの’Ｉ’ＲＭキャラクタよシな夛
、そしてバーストの終了が任意の５キヤラクタのシーケ
ンス内に３つのＴＲＭキャラクタを受信したときに宣言
されるようにすることができる。との場合にバーストの
終了誤シが発生するためには、５つのＴＲＭでないキャ
ラクタがＴＲＭキャラクタに変更されねはならないか、
あるいは３つのＴＲＭキャラクタがＴ　ＲＭでないキャ
ラクタに変更されねばならない。

誤シの確率は単−ＴＲＭキャラクタの手続きの場合より
も相当に小さくなる。

バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計１１！１１　（スキーム）が存在す
る０任意特定のシステムに対する選択はシステムの特性
および設計目標に依存する。本明細書で記載する例は利
用可能な広範囲のオプションを例示することを意図して
いる。

本明細書で記載するリンクおよびへブスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容散を有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力ヲ肩する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチはぢ１絖くチャ
ネルに含まれる情報に対して手続きを繰返す用意ができ
ておシ、以下同様である。かくして、スイッチの処理は
大部分は通信リンクのチャネルおよび７レームタイミン
グと同期している。若干の実施例においては、実チヤネ
ルスロットタイミングがスイッチングアルゴリズムの開
始に対する再開始信号または割込みとして使用される。

既に説明したように、スイッチングアルゴリズムはスイ
ッチを通って走行中のバーストの伝送を開始し、継続し
、そして終了することができなければならない（他の機
能のうちで）。

バーストスイッチングは音声およびデータバーストラ完
全に統合する。一般的にいって、１キャラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならｄ１音声伝送レートがＴル−トと合致し
ているからである。

バーストスイッチはダイナミックバッファを通じてすべ
てのバーストラ移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にデータ）は失なわれない
。

バーストスイッチを通じての遅延は音声伝送のための重
要な性能パラメータである。遅延しすぎることはエスー
ヲ許容できないものにする。バーストスイッチングにお
いて、バーストのキャラクタは一般に４チャネル時間よ
シ少ない遅延でスイツチを通過する。速度のバッファリ
ングは必要でなく、従って、エコー抑圧装置もエコー取
消し装置も必要としない。

同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間よシ小さい。それ
故、トークスパート間の可変遅延は事実上、認知し得い
程度である。

バーストは任意の長さのものでよく、単一のヘッダです
べてのバーストに対して十分である。代表的なトークス
パートは平均約２５０ミリ秒、または２０００パルスコ
ード変調キヤラクタである。

バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトでちる。割合で表わした平均トークスハート
に対するバーストヘッダ・オーバヘッドは５／２０００
または１％以下である。

１バイトのターミネータの代シに５バイトのターミネー
タシーケンスが使用される場合には、バーストヘッダ・
オーバヘッドは依然として１％以下である。

バーストスイッチは６４にビット／秒（Ｋｂ／＊）以下
のレートでデータの伝送を簡単に処理する。

データが６４　Ｋｂ／ｇ以下のレートで使用者から受信
されると、かかるデータの都合のよい大きさのブロック
がポートプロセッサに累積される。このブロックはその
後６４　Ｋｂ／Ｂのレートでバーストとしてシステムを
介して伝送される。バーストスイッチングチャネルレー
トが６４　Ｋｂ／ｓ以外の場合にも同じ方法が適用され
よう。

将来のスイッチングサービスは、例ｔｉ１′１２ｏ。

ビット／秒の低速度データ端末から１６乃至６４Ｋｂ／
ｇのディジタルコード化音声を経て高速度データ装置お
よびディジタルコード化ビデオに及ぶまでの広範囲のビ
ットレートを必要とするということが予期されている。

「帯域幅効率」という用語はしばしは、スイッチが種々
の伝送レートを処理する容易さを表わすために使用され
ている。バーストはメツセージ構造およびチャネル化動
作を有するから、チャネルレートよシ高い伝送レートは
単一のバーストの伝送のために複数のチャネルを一緒に
使用することによって比較的容易に処理することができ
る。６４　Ｋｂ／＋ｓのチャネルレートを有するバース
トスイッチングにおいては、ＮＸ６４Ｋｂ／ｓのバース
トがそれぞれ６４　Ｋｂ／ｓのレートでＮの別個の（し
かし関連した）バーストとして処理される。ここで、Ｎ
は１よシ大きい整数である。Ｎの関連したバーストは別
個のチャネルでバーストのあて先に伝送され、そしてオ
リジナルのＮ　Ｘ　６４　Ｋｂ／ａのバーストに再びア
センブルされる。バーストスイッチングのメツセージ構
造は、たとえＮの関連したバーストが位相同期状態であ
て先に到着しなくても、適正な順序で関連したバースト
の再アセンブリを可能にする。

将来のスイッチングサービスはよシ大きなディジタルデ
ータ処理能力を必要とすることが予期さレル。バースト
スイッチングシステムはテータバ−ストに対してリンク
スイッチレベルｔ＋　ｂチェックおよび再伝送モードで
動作し得る。各データバーストは各スイッチにおいて完
全にバンファされる。バーストに対する誤シチェックテ
ストはバーストがルートに沿って次のスイッチに再伝送
される前に通されなけれにならない。別の誤シチェック
モードはエンド・ツー・エン１０チエツクである。この
モードにおいて、データバーストの誤シチェックはあて
先リンクスイッチによってのみ実行される。ｉｂチェッ
クが失敗した場合には、あて先リンクスイッチはオリジ
ンのリンクスイッチによるデータバーストの再伝送ｅ［
求する。

エンド・ツー・エンド誤りチェックの一般概念は、誤シ
チェツクがポートプロセッサにおいて実行され、これら
ポートプロセッサが使用者の建物にあるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造によシ可能なエンド・ツー・エンドディ
ジタル伝送能力は、例えｔｆＤ断能力の向上、ならびに
音声およびデータ通信の保安性およびプライバシーの向
上１〔］７ のような他の利点舎もたらす。後者の場合には、ディジ
タル通信の暗号化および暗号解読がまた、ポートプロセ
ッサにおいて実行できるととになる。

ハブスイッチ 第１５図に例示されたハブスイッチ５００け、任意のリ
ンク群から任意の内向きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外向き
リンクチャネルに転送するための高速度高答ｆｌｔＴ　
ＤＭスイッチである。

ハブスイッチ５００はリングに接続されたＮのスイッチ
ングユニット５０１を含む。冗長性の利点を提供するた
めに、２つのハブバス５０２および５０５が設けられ、
リングのまわシにいずれの方向にも信号を伝搬すること
ができる。各スイッチ’ｙｆユニットは１つ以上のＴＤ
Ｍリンク通（ｇリンク５０４によってリンク群に接続さ
れている〇入リンクチャネルのテイジタルコード化情報
のバイトｆ！：９倍するオリジンのスイッチングユニッ
トはリングにそのバイトを置く。このバイトはメツセー
ジバーストに含まれるアドレス情報によって指定された
そのあて先のスイッチングユニットに達するまで、リン
グのまわシラスイツチングユニットからスイッチングユ
ニットへと送られる。

第１９図に例示するように、バーストはヘッダ（ＨＤＲ
）、転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３）
よシなる。ヘッダはバーストがこのバーストの他の識別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は全化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さである０終了キヤラ
クタシーケンスの終了キャラクタ（バイト）はバースト
の終了を指示する。終了キャラクタのシーケンスはチャ
ネルが空きのま−である間はそのチャネル内に連続する
。

へブリングのまわ）のディジタルコード化［１のバイト
の転送は内向きおよび外向きＴＤＭリンクチャネルと同
じフレーム周期を有するＣへブチヤネルで生じる。ハブ
チャネル時間スロット中、オリジンのスイッチングユニ
ットからあて先のスイッチングユニットへへブリングの
まわシを移動する各バイトはハブチャネル時間スロット
に等しいリング循環周期においてへプリングのまわシを
完全に伝搬するようなレートでスイッチングユニットか
らスイッチングユニットへ転送されねばならない。１つ
のスイッチングユニットから次のスイッチングユニット
へのバイトの移動は中央クロック５０５の各チック中に
生じる。

第１８図に例示されるように、各フレーム中、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロック升　りが存在する。例示の実施例に
おいては、フレーム時間は１２５マイクロ秒であシ、リ
ンク通信リンク５０４のリンクチャネルのＴ１フレーム
時間と同じである。フレーム当シのハブチャネルの数Ｃ
は３２である。Ｃはリンクチャネルの数（ＴＩシステム
においては２４）よυ少なくてはいけない。フレームの
クロックチックの数はＣＸＮである。例示の実施例では
、スイッチングユニットの数Ｎは２５６である。

ハブスイツチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
ければならない。ハブスイツチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つ叶なけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。

ハブスイツチのスイッチングユニットにおいてふくそう
があシ、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルが′すぐに利用できないから、かつ
チャネル間の若干のチャネルスリップはさけられないか
ら、各スイッチングユニットはバッファメモリおよびプ
ロセッサを含み、メモリを管理しなけれはならない。第
１６図はスイッチングユニットを例示する。このスイッ
チングユニットはハブスイッチリングのまわりに一方向
にバイトラ転送するためにハブバス５０２に接続された
第１のハブスイッチ素子５１５を含む。

第２のハブスイッチ素子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわりに反対方向にバイト
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の↑〃報ヲ管理するた
めにメモリ５１６およびプロセッサを含む。メモリ５１
６に関して指定されているこれらプロセッサは入リンク
チャネルとメモリ旧」に２つのリンク入力プロセッサ（
ＬＩＰ）５２１および５２６と、メモリと出リンクチャ
ネル間に２つのリンク出力プロセッサ（ＬＯＰ　）５２
２およびｓ２ｙｗ自む。へブ入カプロセッサ（ＨＩ　Ｐ
　）　５２３とへブ出カプロセッサ（ＨＯＰ　）５２４
はハブスイッチ素子５１５とメモリ５１６とのｒｔＪｌ
にある。第２のハブスイッチ素子５１７と関連するプロ
セッサはＨＩ　Ｐ　５１８とＨＯＰ５ｊ９である。

これらプロセッサの主な機能はメモリ５１６とへブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティングを制御すること
である。また、これらプロセッサはチャネルの捕そくな
らびにメモリ５１６内のダイナミックメモリバッファの
へプおよびリンクチャネルへの割当ておよび割当て解除
を含む他の機能も有する。これらおよびシーケンス化お
よび待ち行列化のような他の機能は、前に詳細に記載し
たリンクスイッチによって同様の機能が遂行されたのと
本質的に同じ態様で、管理される〇ハブスイツチ素子５
１５を通じてメモリ５１６からバブリング５０２ヘパイ
トを転送する機能およびハブスイッチ素子５１５を通じ
てへブリング５０２からパイ）ｋ転送する機能はＨＯＰ
　５２４およびＨＩＰ５２３によって制御される。メモ
リ５１６、ＨＩＰ５２５およびＨＯＰ５２４はＬＩＰお
よびＬＯＰとともに、リンク群とハブスイッチ素子５１
５間のインターフェースとして鋤く一種１１ろ のリンクスイッチ’ｅ　ＺＩＧ実上形成する。第２のハ
ブスイッチ素子５１７と関連したプロセッサはメモリ５
１６とへプリング５０３間にバイトラ転速する際に対応
する態様で機能する。

要約すると、メツセージバーストは１つのリンク群の入
チャネルからへプスイツチを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。

入リンクチャネルでオリジンのハブスイッチングユニッ
ト５０１に到来したバーストのバイトはスイッチングユ
ニットメモリ５１６においてバッファされる。バースト
の初めのバイト、すなわち、ヘッダはアドレス情報４含
み、１つのバイト、特定すると２番目のバイト、はあて
先リンク群を指定し、従ってあて先スイッチングユニッ
トを指定する。受信されたバイトはハブバスで伝送のた
めに待ち行列化される。オリジンのスイッチングユニッ
トが送信空きでかつあて先スイッチングユニットが受信
空きであるハブチャネルが選択される。

バーストのバイトは各八ツチャネルフレーム中１バイト
づつ、選択され九へブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで瞬
接する中間に介在するスイッチングユニットのへプスイ
ッチ素子間に直接転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記憶される。ヘ
ッダバイトは、１つ以上のリンク群があて先スイッチン
グユニットと関連している場合に、適当な出力リンク群
管決定するために翻訳される。これらバイトは適当な外
向きリンクに待ち行列化され、最初の空き外向きリンク
チャネルに出力が始まる。

ハブチャネル転送の概要 第１７図はスイッチングユニツ）５（Ｍの第１のハブス
イッチ素子５１５を例示するブロック図である。このハ
ブスイッチ素子５１５はバブリングバス５０２に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、ＨＯＰおよびＨＩ
Ｐの制御のもとで、ハブスイッチ素子５１５は、スイッ
チングユニットがオリジンであるときにメモリ５１６か
らリングにバイトをロードし、またスイッチングユニッ
トがあて先であるときに外向きリンクチャネルで伝送す
るためにリングからメモリ５１６ヘアンロード（ダンプ
）する。

各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含む。また、各ハブスイッチ素子はあて先カウン
タ５５１を含み、このあて先カウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り田ツクチック（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。

また、各チックで、リングを循環するかつハブスイッチ
素子のＴＨＩＳ−８Ｕ記憶レジスタ５３２に存在するバ
イトはハブバス５０２でマルチプレクサ５３３によって
次の後位のスイッチングユニットの記憶レジスタに転送
される。同時に、前位のスイッチングユニットのレジス
タ内のバイトはスイッチングユニットのＴＨＩＳ−ＳＵ
レジスタ５３２に移動する。

スイッチングユニット５０１のハブスイッチ素子５１５
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスロット中に転送
されるべきバイトはハブチャネルタイムスロットの開始
時にハブ入力（ＨＵＢ−ＩＮ）データ直列レジスタ５３
９を通ってＨＯＰによってハブ入力（ＨＵＢ−ＩＮ）デ
ータレジスタ５３５に置かれ、リングへの転送を待つ。

同時に、ハブスイッチ素子がハブチャネルを必要とする
ということを指示する活動（アクティビティ）ビットが
チャネル要求（ＮＥＥＤ　　ＣＨＡＮＮＥＬ）レジスタ
５４５に置かれる。また、あて先スイッチングユニット
アドレスがハブチャネルタイムスロットの開始時にまた
はリング循環周期の開始時に、あて先メモリ５４０から
あて先レジスタ５３６に置かれる。あて先カウンタ５３
１の内容をあて先レジスタ５３６中のアドレスと同じに
させるり四ツクチツクで、コンパレータ５３７は出力を
発生する。この合致の指示は、マルチプレクサ５３３に
ＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではなくてハ
ブ入力データレジスタ５３５の内容を後位のスイッチン
グユニットに対するハブバスに転送させるチャネル捕そ
くおよびデータ転送セクションに供給される。

上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングニニツトヘ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送され
る。リング循環周期およびハブチャネルを開始させる次
のチックで、ＴＨＩＳ−８Ｕレジスタ５３２に記憶され
たバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジスタ
５４８に転送され、その後ＨＩＰによってメモリ５１６
に置かれ、そしてＬＯＰによって外向きリンクチャネル
で伝送される。

ハブチャネル捕そくの概要 ハブチャネルの後続のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　　とあて先スイッチングユニットのＨＩＰとの調整
を意味する。Ｔ（ＯＦはオリジンのスイッチングユニッ
トのメモリからバイトを取り出してそれをバブリングパ
スに置くことを制御し、あて先スイッチングユニットの
ＨＩＰはバブリングパススからバイトを取り出してそれ
をメモリに置く。

ＦＩＯＰ　　は各ハブチャネルまたはリング循環周期中
、１バイトだけの移動および関連する機能を処理するこ
とができ、ＨＩＰは各ハブチャネルまたはリング循環周
期中、１バイトだけの移動および関連する機能を処理す
ることができる。かくして、各バーストごとに、オリジ
ンのスイッチングユニットが送信空きでかつあて先のス
イッチングユニットが受信空きである自由ハブチャネル
が見つけ出されなければならない。

ハブチャネルを捕そくする要求は入リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する情報を有さねばならない。

ハブチャネルのリング循環周期中、各スイッチングユニ
ツＦの受信ビジィ／空き状態に関する情報をバブリング
パス５０２に提供するために、活動ライン５４１がバブ
リングパス５０２と並列にバブリングに設けられる。受
信活動（ＲＣＶＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのたブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態を指示するピッＦが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニットからスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−８Ｕレジ
スタ５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。

オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰはチャネ
ル要求レジスタ５４５をセットし、ハブ入力データレジ
スタ５３５にバイトを伝送するためのハブチャネルの要
求を指示する。

あて先方ウンタ５５１の内容があて先レジスタ５３６の
内容と同じであるときのフレックチックで、コンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングパス５０２にロードするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＨＩ　Ｓ−８Ｕレジスタ５３２の活動ビット
はあて先スイッチングユニットの受信ビジィ／空き状態
を指示し、また送信活動メモリ５５９のピッＦはオリジ
ンのスイッチングユニットのハブスイッチ素子の送信ビ
ジィ／空き状態を指示する。このハブチャネルに対して
あて先スイッチングユニットが受信空きでかつオリジン
のスイッチングユニットが送信空きであることをこれら
ビットが指示する場合には、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットヘバースＦを
送出するためのハブチャネルが見つけられたことになる
。

オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、バーストの第
１のバイトはマルチプレクサ５３５によりハブ入力デー
タレジスタ５３５から後位のスイッチングユニットへラ
イン５０２で転送される。その上、チャネル捕そくおよ
びデータ転送セクション５３８はチャネル捕ソ＜　（Ｃ
ＨＡＮＮＥＬ　５ＥＩＺＥＤ）　レジスタ５４６をセッ
トし、バブリングバスに関して上首尾のハブチャネル捕
そくおよびデータ挿入がなされたということをＨＯＰに
指示する。ＨＯＰはメモリ５１６に適当な情報を記憶し
、その結果バーストの引続くバイトは引続くフレーム巾
揃そくしたハブチャネルであて先のスイッチングユニッ
トへ伝送するために適当な時間にハブ入力データレジス
タ５３９および５３５に転送される。捕そくしたハブチ
ャネルは今、送信ビジィであるということの指示は送信
活動（ＴＲＮ　ＡＣＴ）メモリ５５９に置かれ、そして
ハブチャネルに対するあて先スイッチングユニットのア
ドレスはあて先メモリ５４０に誼かれ、ハブチャネル捕
そく手続きを完了する。

活動ライン５４１で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の下流のスイッチングユニットはあて
先のスイッチングユニットが現在のハブチャネルに対し
て受ｆｆｉビジィであるということに気がつく。かくし
て、異なるスイッチングユニットによる同じあて先に対
するハブチャネルの実質的に同時の要求からいかなる混
乱も生じない。

１つのハブチャネルを豪２了して次のハブチャネルを開
始するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５！１
２内のバイトはハブ出力データレジスタ５４８に転送さ
れ、活動ビットは受信活動メモリ５４３へ転送される。

受信活動メモリ５４３内に置かれた受信活動ビットは同
じハブチャネルの次のフレーム中に活動ライン５４１で
伝搬される。

ハブ出力データレジスタ５４８内のパイ）　＄１ハブ出
力データ直列レジスタ５４９に転送され、そしてＨＩＰ
によってメモリ５１６に直列に転送される。

ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴＨＩＳ−８Ｕレジ
スタ５３２内の活動ビットから意図するあて先が受信ビ
ジィであることを見出した場合には、オリジンのスイッ
チングユニットは次のハブチャネルを可能性としてため
してみなければならない。オリジンのスイッチングユニ
ットがすべてのハブチャネルを検査し、かつ送信空きで
あるチャネルを見つけることができず、意図したあて先
スイツチングユニツＦが受信空きである場合には、適当
な自由ハブチャネルはそのときにそのハブに存在しない
。第１５図および第１６図に示すハブスイッチの形態に
よれば、オリジンのスイッチングユニットは他のハブス
イッチ素子５１７およびバブリングバス５０３をためす
ことができる。また、オリジンのスイッチングユニット
は適正なリンク群と相互接続可能な他のあて先スイッチ
ングユニットをためすことができる、あるいはチャネル
サーチ千級、きが自由ハブチャネルを見つけるまで繰返
される。自由ハブチャネルを繰返しサーチする手続きは
僅かに遅延しただけのチャネルを提供できる。何故なら
ば、代表的には僅か数百ミリ秒の時間で、すなわち、即
−のバーストの長さで、ハブチャネルが割当てられかつ
保持されるからである。オリジンのスイッチングユニッ
トがハブチャネルにおける送信空きになったときに、あ
るいはあて先のスイッチング二二ツＦがハブチャネルに
おける受信空きになったときに、自由ハブチャネルは利
用できるようになる。

ハブスイッチの詳細な動作 関連するＨＩＰおよびＨＯＰの制御のもとての、バブリ
ングバス５０２のハブチャネルのリング循環周期中のス
イッチングユニット５０１、特にハブスイッチ素子５１
５の動作について詳細に説明する。第２０図の説明図は
種々の組の状態のもとてのハブチャネル中のハブスイッ
チ素子内の動作の概要を示す。

１つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＨＩＳ−８Ｕレジスタ５６２へ転送される。第２０
図の説明図の第１欄（最も左側の欄）に示すように、バ
イトはハブ出力データレジスタ５４８内に置かれ、また
活動ビット（ビジィ）は受信活動メモリ５４５内に置か
れる。ＨＩＰはハブ出力データ直列レジスタ５４９を介
してメモリ５１６にバイトを転送し、外向きリンクチャ
ネルで伝送するためにＬＯＰによって処理される。

ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報はＨＩＰによって処理され１バ
ーストの終了を認識する。ハブチャネル状態はハブチャ
ネルの引続くフレーム中オリジンのスイッチングユニッ
トによって空きに変更される。

また、始動クリックチックで、スイッチングユニットが
丁度始動したバブリングバス５０２（Ｆ）次のハブチャ
ネルにおける受信ビジィであるか受信空きであるかを指
示する受信活動メモリ５４３内のビットがマルチプレク
サ５３３を通って後位のスイッチングユニットに対する
活動ライン５４１に送られる。これら動作は第２０図の
第１１Ｍ１に示されている。

ハブチャネルの第１のチック（０またはＮ）であて先カ
ウンタ５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたｃ前のフレーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハブチ
ャネルはチック０ごとに進められるハブチャネルカウン
タ５５０によって指定される。ＨＯＰによってハブ入力
データ直列レジスタ５５９を通じてハブ入力データレジ
スタ５３５ヘパイトがメモリ５１６からロードされる。

チャネルを必要とするということを指示するビットはＨ
ＯＰによってチャネル要求レジスタ５４５内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ５４０からあて先レジスタ５３６ヘロードされる。

各引続くチックであて先カウンタ５３１はカウントづつ
カウントダウンされ、バイトおよび活動ビットはＴＨＩ
Ｓ−８Ｕレジスタ５３２ヘレードされる。コンパレータ
５３７の出力によって指示されるようにあて先カウンタ
５３１とあて先レジスタ５３６の内容が合致しない場合
には、ハブ入力データレジスタ５３５内のバイト（もし
あるならば）に関してスイッチングユニットは何等のア
クシロンも取らない。り田ツクの次のチックでＴＨＩＳ
−８Ｕレジスタ５３２の内容は変更なしにマルチプレク
サ５３３によって後位のスイッチングユニットへ送られ
る。この状態は第２０図の第２欄に示されている。

あるチックであて先カウンタ５５１がデクリメントされ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中乃プチ
ャネルを捕そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、丁ＨＩ３−８Ｕレジスタ５５
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５３３に、ハブ入力データレジスタ５３５の内容および
ビジィ活動ピッＦを後位のスイッチングユニットへ転送
させる。この状態は第２０図の説明図の第３桐に示され
ている。

バーストの第１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第１のチック
であて先カウンタ５５１はオリジンのスイッチングユニ
ットのアドレスにセットされる。ＨＯＰは意図されたあ
て先スイッチングユニットのアドレス清報をハブ人力デ
ータ直列レジスタ５３９へ転送する。

ＨＯＰ　　はまた、チャネル要求レジスタ５４５をセ１
ろ２ ツシしてチャネルが要求されていることを指示する。チ
ャネル要求レジスタ５４５からのチャネル要求指示、送
信活動メモリ５５９からのチャネル送信空き指示、およ
びハブチャネルサーチが始まっていないということを指
示する捕そく状態レジスタからの空きまたは不活動状態
指示の組合せに応答して、ハブ入力データ直列レジスタ
５５？内のアドレス情報は新しいあて先レジスタ５５２
に転送され、捕そく状態レジスタ５５１は新しいあて光
情報が受信されたということを指示するように変更され
る。次に、転送されるべきであるバーストのｔＪｌのバ
イトが第１バイトレジスタ５５５にロードされる。この
バーストの第１バイトはアドレス情報が転送されたとき
にハブ入力データ直列レジスタ５３９に既に転送された
バイトである。

捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
４ｄｉ　Ｃ％特定すると３２．１３ろ をｐ−ドする。その後新しいあて先レジスタ５５２内の
アドレス情報があて先レジスタ５３６にｐ−ドされ、第
１バイトレジスタ５５５内のバイトがハブ入力データレ
ジスタ５３５に四−ドされる。

あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクリックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。ＴＨＩＳ−８Ｕレジスタ５５２内の活動ビットはあて
先スイッチングユニッＹがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５３８に指示する。ＴＨＩ
Ｓ−８Ｕ　　レジスタ５３２内の活ｖノビットが空き状
態を指示する場合には、チャネル捕そくおよびデータ転
送セクション５３８はマルチプレクサ５５３に、バス入
力データレジスタ５３５内のバーストの第１バイトおよ
びビジィ活動状態ビットを後位のスイッチングユニット
に転送させる。チャネル捕そくレジスタ５４６はセット
され、データがハ１ろ４ ブリングに挿入されたということを指示し、かつハブチ
ャネルが捕そくされたということおよびバーストの引続
くバイトがそのハブチャネルの引続くフレームに送出さ
れるべきであるということをＨＯＰ　　に報知する。そ
の上、このハブチャネルに対する送信ビジィビットは送
信活動メモリ５５９内に記憶され、あて先のスイッチン
グユニットのアドレスは引続くフレームで使用するため
にあて先レジスタ５３６からあて先メモリ５４０に転送
される。捕そく状態レジスタ５５１は不活動状態に戻さ
れる。この状態は第２０図の説明図の第４欄に示されて
いる。

コンパレータが合致を指示したときのリング循環周期の
チックでＴＨＩＳ−８Ｕレジスタ５３２内の活動ビット
がビジィを指示する場合には、あて先スイッチングユニ
ットに対するこのハブチャネルは他のスイッチングユニ
ットによって既に捕そくされている。第２０図の説明図
の第５１１ｉに示されているこれら肴状態のもとでは、
ハブ人カデ、−タ１：ルジスタ５３５内のバイトはバブ
リングに転送されない。代りに、ＴＨＩＳ−８Ｕレジス
タ５３２の内容が後位のスイッチングユニットに送られ
る。チャネル捕そくレジスタ５４６は変更されず、チャ
ネルが捕そくされていないということをＨＯＰに指示す
る。送信活動メモリ５５９のあるいは捕そく状態レジス
タ５５１の変更はなく、サーチが始まっているというこ
とを依然として指示する。

各ぢ１続くハブチャネルの開始時にチック０（またはチ
ックＮ）で、捕そく状態レジスタ５５１がらのサーチ進
行中の指示が存在すると、試行カウンタ５５６は１カウ
ントだけデクリメントされる。

送信動作ではない次のハブチャネルで（送信活動メモリ
５５９内の送信活動ビットが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容（取り換えられるまで残存すル）ハハブ入力データレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。かくして、ハブスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容が０の値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６が０に達したときに、捕そく状態レジスタ５５１は
不活動状態にワセッ）される。■（ＯＰはまた、第１の
バイトをハブスイッチング素子に送出した後で現われた
チャネルの数を計数する。かくして、ＨＯＰはまた、Ｃ
ハブチャネル周期の間チャネル捕そくレジスタ５４６か
らハブチャネル捕そく指示を受信しなかったので、サー
チが中断された時点を知る。

バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットは終了キャラクタのシーケンスを
ハブチャネルであて先スイッチングユニットに送信し、
バーストの終了を指示する。

バーストが完了したというこの通報を受信すると、あて
先のスイッチングユニットのＩ（ＩＰはこの状態を反訣
する（表わす）ためにそのメモリ５１６の内容を管理す
る。次のフレーム中、ハブチャネルの開始で受信活動メ
モリ５４３内の受信空き活動ビットは活動ライン５４１
に清って伝送され、スイッチングユニツＦが今やそのハ
ブチャネルにおける受信空きであることを指示する。

スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング荊で
ある。バーストがポートを介してこの網に導入されると
、このバーストはこの纒の節点によりヘッダにおいて指
定されたバーストのあて先ポートにルート選定される。

スイッチング網は外部制御の介在なしにバーストをその
あて先のポートへ送る。この分散された網スイッチング
インテリジェンスは本質的には２つの特殊設計の高速プ
ロセッサ、すなわち、スイッチングプロセッサと待ち行
列シーケンサ、によって提供される。ファームウェアに
おいてのみ相違するいくつかの種類のスイッチングプロ
セッサがある。バーストスイッチは一般に、例えばバー
ストヘッダの内容がいかにあるべきかを決定する他の高
レベル制御プ四セッサを有する。ここで、インラインス
イッチング機能と関連したインテリジェンスに対しての
み焦点を向けることにする。これら機能を遂行するプロ
セッサは名前で呼ばれる待ち行列シーケンサを除き、ス
イッチングプロセッサと呼ばれる。各スイッチングプロ
セッサは待ち行列シーケンサと協働して動作する。

リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびボー）と中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。

汎用プ四セフすはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる〇実験用のバー
ストスイッチがジー・ティー・イー・ラボラトリーズに
おいて構成された。このバーストスイッチはそのスイッ
チングプロセッサとして０ツクウエル６５０２マイクロ
プロセツサを有している。しかしながら、この実験用の
モデルはその通信リンクに４チヤネルのみを維持した□
バーストスイッチはその通信リンクに２４．５２、ある
いはそれ以上のチャネルを維持することが大いに望まし
い。

スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイ）に対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。日−ロツバの標準である５２
のチャネルを有するキャリヤにおいては、チャネル時間
は３．９マイクロ秒である。スイッチングプロセッサは
現在にとどまるためにはチャネル時間当り約５０の動作
を遂行できなければならないということが決められてい
る。この厳しい速度要件に鑑み、特殊設計のスイッチン
グプロセッサは完全補数のチャネルを実現する必要があ
る。

５．２または五９マイクロ秒の時間当り約５０の動作を
遂行できる商業的に入手可能なマイクマプロセツサは存
在しない。

前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制御論理は１つのプロセッサ
のみが任意の時間にアクセスすることができるというこ
とを要求する。従って、メモリアクセスを調停する必要
がある。メモリの調停の結果として、スイッチングプロ
セッサは、他のプロセッサがメモリの使用を完了するま
で待機しなければならず、従って利用できるインライン
処理時間を減少させる。この待ち時間はある状態のもと
では相当になるから、並列処理能力が要求される。

リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。檀々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。

メモリのフンテンシミンは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（櫨々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび／または書込
みが可能になる（待ち行列の複数のバッファを結合する
ことが必要となり得る）。

待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと貯ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により２つの速度上の利点が生じる。第１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインフィンの負担を免かれさせると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／または書込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不平渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない。

第２１図は時分割多重通信リンク６３０および６３２間
に結合された代表的なリンクスイッチ６００の一例を示
すブ田ツク図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいは７アーム
ウエアの変形例を示すものである。各入力あるいは出力
スイッチングプリセッサＬＩＰ６１０、ＬＩＰ６１２、
ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０、あるいは
ＰＯＰ６１Ｂは待ち行列シーケンサバス（ＱＳバス）６
５４との、キャラクタメモリバス（ＣＭＳバス６３６と
の、および通信リンクまたはポートバスとのインターフ
ェースをそれぞれ有する。待ち行列シーケンサ（ＱＳ）
４０ＢはＱＳバス６３４と待ち行列メモリ（ＱＭ）６０
２を調停する１、第２１図の待ち行列メモリ６０２は待
ち行列シーケンサ６０８とは別個の構成要素として概念
的に示されている。キャラクタメモリ（Ｃ〜’Ｉ）６０
６は０Ｓバス６３６に結合されている。各ポートインタ
ーフェース（ＰＩ）回路６２２（図には２４のポートが
指示されている）はＩ）　Ｉ入力バス６４０およびＰＩ
出力バス６３８と結合されている。

ＰＩ入カバス６４０およびＰＩ出力バス６３８はＰＩＰ
５１４およびＰＯＰ５１８とそれぞれ結合されている。

ＱＳバス６３４および０Ｓバス６３６は調停されるバス
である。上部右すみに三角形６４２を有する４２１図の
各ブロックは基本スイッチングプロセッサの７アームウ
エアの変形である。基本スイッチングプロセッサはまた
、ハブスイッチの対応部（カウンターバート）において
も使用されている。

衝突あるいはデータの改悪がＣｒシバス６３６およびＱ
Ｓバス６３４の両方に生じないことを確実にするために
、かつ０Ｍ６０６およびＱＭ６０２のアクションに対す
るすべての要求が公正にサービスを受けることを確実に
するために、０Ｓバス６３６およびＱＳバス６３４の両
方についての調停が必要となる。これらバスのそれぞれ
についてのコンテンションは第３Ａ図に示すように、適
当に変更した優先度調停論理を使用して解決することが
できる。第２１図において、ＣΔ＝Ｔ　６０６およびＱ
Ｍ６０２はそれぞれ内部読み出しおよび書込みパルスを
発生するためのタイミングコントロールおよびランダム
・アクセス・メモリ（ＲＡＭ）を含む。０Ｍパス６３６
およびＱＳバス６３４を通るすべての転送は１マシンサ
イクルかかる。１サイクルに対する調停はバスの転送と
同時に実行することができ、従って１つの転送は各サイ
クルごとに実行することができる。

第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブ四ツク図を示す。コントロール７１０はプ
ログラムメモリ７０２からの命令を実行する。好ましい
一実施例においては、プログラムメモリ７０２は図面に
ＰＲＯＭと指示されたブ四グラマプル・リード・オンリ
ー・メモリとして実現されている。レジスタ７０４、演
算処理装置（ＡＬＴＪ）７０６、およびデータメモリ、
ずなわち、ＲＡＭ７０８が存在する。待ち行列シーケン
サバスとのインターフェース（ＱＳ　−ｒ　ｒ゛）７１
４、キャラクタメモリバスとのインターフェース（ＣＭ
−ＩＦ）７１８、および通信リンク、ポート、あるいは
ハブと結合するための手段を提供する外部インターフェ
ース（ＥＸ−ＩＰ）７２０が存在する。

デュアルボ〜）ＲＡＭ（ＤＰ−ＲＡＭ）７１６はキャラ
クタメモリの現在バッファアドレスを提供する（現在の
チャネル番号の関数として）ための手段を含む。有限状
毅マシン（ＦＳＭ）７２２は入バーストに関して各チャ
ネルの状態を決定するための手段を含む。ＦＳＭ７２２
の代表的なチャネル状態は、チャネル空き、バースト待
ち、特定のヘッダバイト受信、情報バイト受信、ＤＬＥ
（データリンク・エスケープ）バイト受信、およびＦ　
Ｌ　Ａ　Ｇ　（バーストの終了）キャラクタ受信、であ
る。

スイッチングプロセッサ７００の各構成要素はＰ　ＲＯ
Ｍ　７０２およびＤＰ−ＲＡＭ７１６を除き、データ／
アドレスバス７１２と結合される。Ｐ　ＲＯＴｈ□１７
０２は命令バス７２４およびマイク四コードアドレスバ
ス７２６を介してコントロール７１０と結合される。Ｄ
Ｐ−ＲＡＮＩｉ７１／ｉはバス７２８および７３０によ
ってＱ　Ｓ　−Ｉ　Ｆ　７１４およびＣＭ−ＩＦ７１８
間にそれぞれ結合される。Ｆ　Ｓ　Ｍ７２２はバス７３
２を介してＥＸ−ＩＦ７２０と結合される。ＦＳＭ７２
２はまた、ジャンプアドレスバス７３４を介してコント
四−Ａ／７１０と結合される。図面に示すように、コン
トルールア１０から各構成要素に至る制御ラインが存在
する。コントリール７１０はチャネルカウンタ手段、例
えば放送チャネルカウントまたは放送チャネルクロック
から発生されるカウント、を含む。制御ライン７３６は
外部チャネルクロック源からコント四−ル７１０へ入力
を提供する。

スイッチングプロセッサ７００によって実行される命令
は命令バス７２４を介してＰＲＯＭ７０２から読み出さ
れる。コント四−ル７１０は実行されるべき次の命令の
アドレスをアドレスバス７２６を介して提供する。スイ
ッチングプロセッサの各実施例に対して、マイクロコー
ド化プ四グラムは変更されない。それ故、プログラムメ
モリはＲＯｒ、４である。

ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの長さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送およびＡＬＵ動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、１つのレジスタが
命令ワードの割当てられたビット位置に１つのビットが
存在することによってアドレスできる。いくつかのレジ
スタの動作は同じ命令サイクル内に生じ得る。命令はパ
イプライン態様で実行される。命令フェッチ（取出し）
は命令実行とオーバラップする。特定の命令の実行サイ
クル中、次の番の命令が取出される。かくして、スイッ
チングプロセッサはサイクル当り１命令を実行する。次
の番の命令は現在命令がジャンプ命令でないならば、実
行されるべき次の命令である。

ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイクルを必要
とする。

ＲＡＭ７０８は１０２４バイトを含む。このＲＡＭ７０
８はスイッチングプロセッサ７００に対する局部データ
メモリとして餉く。ＲＡＭ７０Ｂはスイッチングプロセ
ッサのチャネルのそれぞれに対する種々の状態変数およ
びパラメータを含み、例えば、バーストがそのあて先に
向ってルート選定されたか否かを指示する指示器である
。データメモリアドレスは命令から利用できるフン）０
−ルア１０内のチャネルカウンタ（５ビツト）およびオ
フセット（５ビツト）のＭｔＨである。

ＡＬＵ７０６は標準の演算および論理動作を実行する。

デュアルボー）ＲＡＭ７１６はアクティブバッファアド
レスに対するスイッチングプロセッサの記憶装置である
。スイッチングプロセッサはチャネルカウンタでＤＰ−
ＲＡＭ７１６をアドレスすることによってバッファアド
レスを待ち行列シーケンサまたはキャラクタメモリに送
る。これはそのチャネルに対するアクティブバッファを
読み出す。読み出されたアクティブバッファは自動的に
待ち行列シーケンサまたはキャラクタメモリに送られる
。待ち行列シーケンサが与えられたチャネルに対するア
クティブバッファを更新するときには、チャネ／Ｌ’番
号でＤＰ　−ＲＡＭ７１６をアドレスし、そして新しい
バッファアドレスを書込むことによってこれご行なう。

ＤＰ−ＲＡＭ７１６は商業的に入手できるデュアルボー
）　ＲＡＭを使用して、あるいはアドレスおよびデータ
バスについての多重化回路を有するシングルボー）　Ｒ
Ａ　Ｍおよびフンテンション１４．Ｉｊ御論理を使用し
て、実現することができる。

レジスタ７０４は１８のレジスタがらなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。

スイッチングプロセッサレジスタは次の表１に示されて
いる。

ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントロール７１０は単にコマンドま
たはリクエストを発生するだけである。ＱＳ−ＩＦ７１
４は調停された待ち行列シーケンサバスにアクセスし、
リクエストを待ち行列シーケンサに転送するための手段
を有する。待ち行列シーケンサはスイッチングプロセッ
サとは独立にリクエストを実行する。待ち行列シーケン
サは、適当なときに、情報の単一区分をスイッチングプ
ロセッサ７００に戻す、すなわち、特定のチャネルとと
もに使用されるべきキャラクタメモリ内の新しいバッフ
ァのアドレスまたは番号を戻す。このバッファアドレス
はＱＳ　−Ｉ　Ｆ　７１４からバス７２８を介してＤＰ
−ＲＡＭ７１６に直接送られ、そしてチャネル番号によ
ってアドレスされたＤｒ−ＲＡＭ７１６のロケーション
に記憶される。

入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０　Ｂに記憶されたインデ
ックスと連結された、ＤＰ−ＲＡＭ７１（Ｓによって供
給されるバッフ７番号を含む。ＣＭ−ＩＦ７１８はバッ
ファアドレスが供給された後独立にキャラクタメモリへ
のアクセスまたはキャラクタメモリからのアクセスを実
現するための手段を有する。

各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として働く。外
部インターフェースと呼ばれるＷＸ−ＩＦ７２０はスイ
ッチングプロセッサの特定の実施例に依存してリンク、
ポート、またはハブに対するインターフェース手段を提
供する。中央メモリの入力側のスイッチングプロセッサ
において、ＥＸ−ＩＦ７２０は受信したバイトをバス７
３２を介してＦＳＭ７２２に提供するための手段を有す
る。

Ｆ　Ｓ　Ｍ　７２２の目的はコントロール７１０と並行
に入バーストと関連した論理を実行することによってコ
ントロール７１０を援助することである。

入バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。

このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクロコード化サブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。

適当なジャンプアドレスは本質的には２つの基準または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ’　Ｓ　Ｍ　７２２により決定される。理解で
きるように、入バイトの状態は、一般に、同じバースト
またはチャネルの前位のハイドの状態に依存する。状態
の関連は以下に記載するように状態図に最良に例示され
ている。

第２３図はキャラクタ状態図７５０を示す。キャラクタ
状態には次の３つの状態、すなわち、ブロック７５２の
クリア、ブロック７５４のＤ　Ｌ　ＴＣ検出、およびブ
ロック７５６のＦＬＡＧ検出である。各状態は入バイト
および同じバーストまたはチャネルの前位のバイトの状
態によって決定される。このプ四セスはクリア状態にお
いて初期設定される。ＤＬＥまたはＦＬＡＧキャラクタ
以外のバイトが受信される場合には、状態はクリアにと
どまる。受信バイトがＤＬＥである場合には、状態はＤ
ＬＥ検出に変わる。受信バイトがＦＬＡＧである場合に
は、状態はクリアからＦＬＡＧ検出に変わる。クリア状
態はいずれかの形式のバーストキャラクタ、すなわち、
制御キャラクタまたは情報キャラクタ、が受信できると
いうことを指示する。２つの制御キャラクタはＤ　Ｌ　
ＬおよびＦ　Ｔ、　Ａ　Ｇである。

状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。１）　Ｌ　Ｅに絞く任意のキ
ャラクタは制御キャラクタではなくて情報キャラクタと
して解釈される。

状態がＦ　Ｔ、　Ａ　Ｃ検出であるときに、他の制御キ
ヤラクタ以外の任意のキャラクタが受信されると、状態
はクリアに戻る。別のＦ　ＬＡＧキャラクタが受信され
ると、状態はＦＬＡＧ検出にとどまる。

ＤＬＥキャラクタが受信されると、状態はＤＬＥ゛検出
に変わる。次のキャラクタがデータキャラクタであると
いうことをＤＬＥキャラクタが指示する場合には、ＤＬ
Ｅ検出から直接ＦＬＡＧ検出に変わる可能性はない。Ｆ
ＬＡＧはバーストの終了または空きチャネルを指示する
。ＦＬＡＧ検出がらクリアへの転移は第１の制御でない
キャラクタ、すなわち、ＦＬＡＧでもなく、またＤＬＥ
でもないキャラクタを受信したときに生じる。

第２４図はチャネル状態図８００を示す。この図は入バ
ーストを処理しているときのチャネル状態間の制御の流
れを示す。初期状塵はブロック８０２のバーストヘッダ
の第１のバイトの受信を待つ状態である。いずれかの制
御キャラクタ（ＤＬＥまたはＦＬＡＧ）が受（１される
場合には、状態は変わらない。好ましい一実施例におい
ては、ＦＬＡＧキャラクタは空きチャネルで伝送される
。

バーストの第１のバイトが受信されると、状態はブロッ
ク８０４の第２のヘッダキャラクタを待つ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０８の第３お
よび第４のヘッダバイトを待つ状態にそれぞれ変わる。

ブロック８０４．８０６、および８０８において、状態
はＤＬＥを受信したときには変化しない。

ヘッダの処理中、ＦＬＡＧが受信される場合にハ、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理由のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（１３ＣＣは上ではへラダチェックシー
ケンスと呼ばれている。）バーストの伝送が打ち切られ
ると、バーストのバイトはＦＬＡＧが受信されるまでブ
ロック８１４において再伝送されることなしに処理され
、ＦＬＡＧの受信により状態はブロック８１２の終了シ
ーケンスの受信を待つ状態に変わる。システム終了シー
ケンスが単一の７ラグである場合には、制御は直接ブロ
ック８１２を通ってブロック８０２の空き状態に戻る。

終了シーケンスが１つ以上のキャラクタ、例えば５キヤ
ラクタの少なくとも３つのＦＬＡＧである場合には、制
御は終了シーケンスを首尾よく受信するまで、ブロック
８１２にとどまる。

ブロック８０８において第４のヘッダバイトを受信し１
かつバーストチェックキャラクタの土石１６の確認の後
、制御はブロック８１０に通み、このブロック８１０に
おいてバーストの情報部分が処理される。ＦＬＡＧを受
信したときに、状態はブロック８１２における終了シー
ケンスを待つ状態に変わる。

制御バーストは、内部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制御バース
トの一例はスイッチのルーティングテーブルの変化であ
る。制御バーストはブロック８０８において検出するこ
とができる。制御バ−ストが受信される場合には、状態
はブロック８１６に進み、ここで制御バーストが処理さ
れる。

ＦＬＡＧを受信すると、制御はブロック８１６からブロ
ック８１２に進み、ここで終了シーケンス（もしある場
合には）を待つ。

有限状態マシン７２２は第２３図の３つのブロックに示
す５つのキャラクタ状態と、第２４図の８つのブロック
に示す８つのチャネル状態を有する。両図面の各ブロッ
クはＦＳＭ７２２の独自の状態に対応する。第２２図を
参照すると、入バーストを処理するための論理はフン（
ロール７１０とＦＳＭ７２２との間に込み入った状態で
結合される。コントロール７１０はＦＳＭ７２２を初期
設定する。入バイトを受信したときに、ＦＳＭ７２２は
その適正な状態を決定し、この状態に対応するジャンプ
アドレスをバス７３４に置く。本明細書において使用さ
れるときには、「バス」という用語はバス７３４および
他の場合と同様に、シングルエントリ・シングルエグジ
ット・データ経路を含む。コントローＮ７１０は入バイ
トを処理するための適当なマイクロコード化サブルーチ
ンのロケーションであるバス７６４のアドレスにジャン
プする。バイトを処理した後、コント０−ルア１０はデ
ータ／アドレスバス７１２を介してＦＳＭ７２２にフィ
ードバックを提供する。コントロール７１０によって提
供されるフィードバックを使用して、ＦＳＭ７２２は次
の７レームの同じチャネルで次のバイトを受信するため
の適正な状態を決定する。かくして、各構成要素はスイ
ッチングプロセッサの適正な機能に肝要な情報を他の構
成要素に提供する。

スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４群の命令、すなわぢ、
移動、演算処理装置（ＡＬＵ　）命令、ジャンプ、およ
び麺命令がある。

スイッチングプロセッサの一般的動作は次の通りである
。

１　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。

２　次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。

五　チャネル状態および受信バイトに基づいて処理が行
なわれる。

４　次のキャラクタが入力プロセッサによってキャラク
タメモリに、あるいは出力プロセッサに対する外部イン
ターフェースに出力される。

５、　適当なリクエストが待ち行列シーケンサインター
フェースを介して待ち行列シーケンサに発生される。各
スイッチングプロセッサは各チャネル時間ごとに待ち行
列シーケンサリクエストを発生する。

待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモり管理プルセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリな介して互いに通信する入力および出
力プロセッサを含む。

入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。

出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッファの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接続する。

待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。

未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（工ラスチック）記憶装置を提
供するような態様で他のバッファに連鎖される。

バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。

バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バッファの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバラファを自由待ち行列リストに置くように指
示する「プツト・バッファ」リクエストを発生する。

待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。

データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバースＦのデータキャラクタを処理している間「デコ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。

待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに置く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバツ７アを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。

第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。コントロール８６０、レジスタ
８５４、ＡＬＵ８５６、およびＲＡ、Ｍ８５Ｂはそれぞ
れ内部データ／アドレスバス８６２と結合されている。

ＦＲＯＭ８５２は命令パス８７６およびアドレスバス８
７４を介してコントロール８６０と結合されている。こ
れらブロックはスイッチングプロセッサに関して上記し
たのと本質的に同じ機能を実行する。第２５図のＲＡＭ
８５　Ｂは待ち行列シーケンサの内部の一部として示さ
れている。第２１図において、ＱＭ６０２は待ち行列シ
ーケンサから離れた別個のメモリ構成要紫として概念的
に示されている。第２５図は好ましい一実施例である。

待ち行列シーケンサは図面にＱＳ　−ＢＵＳと指示され
た待ち行列シーケンサバスを介してスイツチングプロセ
ッサとインターフェースする。このインターフェースは
２つの部分、すなわち入力および出力、に分割される。

出力インターフェース（ＯＵＴ−ＩＦ）８６４はデータ
／アドレスバス８６２と結合される入力インター７エー
ス（ＩＮ−ＩＦ）８６６はファーストイン・ファースト
アウトバッファ（ＦＩＦＯ）８６８と結合され、ＦＩＦ
Ｏ８６Ｂはスイッチングプロセッサと待ち行列シーケン
サ間の入力バッファの場合のように動作する。種々のス
イッチングプロセッサは独立に待チ行列シーケンサにリ
クエストを発生する。

スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＦＩＦＯ８６
８の頂部にリクエストを記憶する。

待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６Ｂの底部から得る。ＰＩＦ０８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。

ＰＩＦｏ　８６　Ｂは種々のスイッチングプロセッサか
らのリクエストを優先度群内に先着順サービスの順序で
記憶する。これらＦＩＦＯは商業的に入手できるＦＩＦ
Ｏ集積チップおよび制御論理を使用して実現できる。各
ＦＩＦＯの出力は次の未決定のリクエストである。この
リクエストはＦＲＯＭ８５２のアドレスにルックアップ
テーブルを介してマツピングされる。このアドレスはそ
のリクエストに対応するマイクロコードルーチンに対す
るジャンプアドレスとしてコントロール８６０によって
使用されるものである。待ち行列シーケンサ８５０は一
組が通常優先度のリクエストに対するＦＩＦＯであり、
他の組が高い優先度のリクエストに対するＦＩＦＯであ
る２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意
のリクエストが存在する場合には、その出力は次の未決
定のリクエストとして取り出される。その他の場合には
、通常優先度のＦＩＦＯの出力が使用される。

エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理な含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのＡＮＤをとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取り出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。

第２は、インデックスレジスタ内のバースト形式に対応
するビットは、デキューされるバーストがそのバースト
形式の最後のバーストの未決定である場合に、リセット
されなければならない。こねはインデックスと最高優先
度のバースト形式の未決定の補数とのＯＲをとることに
よって行なうことができる。エンキュー／デキュー論理
によって実行される動作はまた、コントロール８６０に
よっていくつかの命令で実行することができ、あるいは
上述した動作が論理に組込まれたカスタムＡＬＵを使用
して行なうことができる。

待ち行列シーケンサにおいて、ＦＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長さを有する。

命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。

ＲＡＭ　８５　Ｂは２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭ８５８に記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。

ＡＬＵ８５．６の演算および論理動作はインクリメント
およびデクリメン（するための手段を含む。

レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーケンザレジスタ
は表３に特定されており、次の通りである。

スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。

この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のブロック図９９００である。

第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プａセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によって制御
される。データを受信するために、プロセッサＢは受信
ライン９１０を付勢し、その内部バス９１２からデータ
を読み出す〇 この形式のインターフェースは同期または弁開期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。

この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１Ｂは後者の形式のものであ
る。第２５図において、０ＵＴ−Ｉ　Ｆ８６４およびＩ
Ｎ−ＩＦ８６６もまた、後者の形式のものである。

待ち行列シーケンサの基本命令セットは表４に示されて
いる。

表　　４ 待ち行列シーケンサ命令セット ｍｏママ−ジスタからレジスタへの移動レジスタからメ
モリへの移動 メモリからレジスタへの移動 ｊｎｎ　　等しくない場合にジャンプ ｊｎｇ　　大きい場合にジャンプ ｊｎｌ　　小さい場合にジャンプ ｊｆｕ　　無条件ジャンプ ｊｆｅ　　等しい場合にジャンプ ｊｆｌ　　小さい場合にジャンプ ｉｎｃ　　　バッファカウントパラメータをインクリメ
ントｄｅｃ　　　バッファカウントパラメータをデクリ
メントｅ１ｎ　　　インデックスレジスタへのバースト
の付加を許容旧１　　インデックスレジスタからのバー
ストの除去を許容 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦ０８６８に置がれたコマンドまたは
リクエストによって制御される。

各リクエストはＦＲＯＭ８５２に記憶されたマイクロコ
ード化サブルーチンに対応する。、動作開始時に、待ち
行列シーケンサはＲＡＭ８５日を初期設定する。このタ
スクはすべての待ち行列を空きにセットし、すべてのバ
ッファを空きにセットし、そしてすべてのバッファを自
白待ち行列リスＦに置くことよりなる。

待ち行列シーケンサは、次に、その空きループに入る。

この空きループにおいて待ち行列シーケンサはＰＩＦ０
８６Ｂを質問してリクエストが到着したか否かを決定す
る。リクエストが存在するときには、ＦＩＦＯジャンプ
命令が実行される。

これは特定のリクエストを実現するマイクロコード化ル
ーチンの始めに制御を転送する。

ルーチンの終了時に、ＰＩＦＯ８６８は再び次のリクエ
ストに対して、もしある場合には、質問される。他のリ
クエストが存在する場合には、このリクエストを実現す
るために適正なＦ！ＦＯジャンプが実行される。リクエ
ストが存在しない場合には、待ち行列シーケンサ空きル
ープが再び始められる。

上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの総合スイッチングを遂行させるのに必要な速度上の
利点を提供する。この速度上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのコ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。

スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。

より短かい命令ワードは追加のデコード遅延をまねき、
そして命令当り１つの動作のみを維持する。

命令取出しが前の命令の実行とオーバラップする動作の
バイブラインモードは非パイプラインモードの動作より
も動作の速度が速い。

スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、終了まで
動作し続ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもっと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、種々のインターフェー
ス、およびエンキュー／デキュー論理である。

スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。

表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（７アクタ）の推定を含む。

表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イク賞プロセッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな推定である。これら表の係
数は独立でもなければ相互に排他的でもない。

従って、インラインスイッチング機能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら表はそれぞれのプロセッサのアーキテク
チャを理解する補助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。

この相当な速度の上昇係数は上記した柿々のインライン
スイッチング機能の実行を可能にする。

表　　５ スイッチングプロセッサ 速度上昇係数の推定 特徴　　　　　　係数　　メカニズム 減少命令セット　　５　　より速いサイクル時間；外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） キャラクタおよびチ　ｔ５　より少ない命令ヤネル状態
に対する　　　　（約３３％）有限状態マシン 独立インターフェ　ｔ６　ソフトウェアのバス認ｎ丁を
一ス　　　　　　　　　　　待っ必要なしデュアルポー
ト　　１６　待ち行列シーケンサからイＲＡＭ　　　　
　　　　　　　ンタラプトを待つ必要なし表　　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インターフエ　１３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待つ必要なしエンキュー／デ
キ　１５　臨界的経路においてニューハードウェア　　
　　デキューに対する９つの命令およびエンキューに対
す る６つの命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 待ち行列シーケンサ　２　　スイッチングプロセッサが
連続およびメモリ管理機能 を実行する必要なし 待ち行列シーケンサ　１５　スイッチングプロセッサか
のＦＩＦＯ待ち行列シーケンサの準備 状伸を待つ必要なし 待ち行列シーケンサがロー クロードをバランスできる 別個の待ち行列シー　ｔ５　メモリへの並行アクセスケ
ンサおよびキャラ　　　　各バスのコンテンション減り
タメモリバス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも祷数の特殊レジスタ
、ＲＡＭ、および他のハードウェア構造を制御するマイ
クロプログラムを有する。

これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れ情報も含む。マイクロプログラム
フォーマットは制御されるバードウエアに特定している
。各ハードウェア機能を制御する１つのビットまたは一
群のビットがある。

待ち行列シーケンサに対するマイクロコードフォーマッ
トは第２７図に示されている。マイクロフードは６４ビ
ツトの幅を有し、８つの８ピツ）バイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このパスはまた、
レジスタを通じて制御することもでき、この場合にはア
ッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がｔべ
て１である。マイクロコードの第２（２番目）のバイト
はローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ　）
および選択コード（ＳＥＬ）を含む。ローγ−・アドレ
スパラメータは局部メモリをアドレスするために使用さ
れる。選択コードは本質的にはジャンプおよび分岐を制
御する次のマイクロコードアドレスがどこから到来する
かを決定する。

マイクロコードの第３（Ｓ番目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即値（イミデイエイト）データ（ＤＡＴＡＯＵＴ）を
含む。これは定数がマイクロコードから任意のレジスタ
に導入されることを可能にする。マイクロコードの第５
（５番目）のバイトはＮＡＥＮビットと５つの書込み許
容（イネーブル）ビット（ＷＥＮ）を含む。ＮＡＥＮビ
ットはケース分岐を制御する。このビットがアクティブ
であると、次のマイクロコードアドレスは実行されるべ
き次のルーチンを含むマツピングＦＲＯＭから取出され
る。これはマイクロプログラマブル・コンピュータの命
令を取出してデコードすることに類似している。鶴込み
許容ビットはレジスタへの情報の書込みを制御する。こ
れらビットの任意のものがアクティブであると、データ
バスにあるものはすべて指定されたレジスタに書込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の５
つの書込み許容ビットがある。インデツクスレジスタＩ
　ＲＥＧ　、バッファ出力レジスタＢＵＦＯ，主（局部
）メモリＭＭ　Ｅ　Ｍ、データレジスタＤＲＥＧ、およ
び一時しジスタＴＥＭＰである。

マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
（インデックスレジスタから１つのビットを取り除く）
、Ｘ　Ｎ　ＯＲ回路（インデックスレジスタに１つのビ
ットを加える）、カウンタＣＮＴＲ，バッファレジスタ
ＢＵＦＦ、マイクロプログラムワードのデータ出力フィ
ールド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタ
ＤＲＥＧ、および一時しジスタＴＥＭＰである。

マイクロプログラムワードの第７（７＠目）のバイトは
アッパーアドレスビット（ＵＡＥＮ）およびミドルアド
レスビット（ＭＡＥＮ）を含む。これらビットの制御の
もとで、レジスタからの情報はアドレスバスにあるいは
アドレスバスの一部に１８かれる。任意の与えられた時
間に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブで
ある。次の３つのミドルアドレスレジスタがある。バー
スト形式レジスタＢＴＹＰ、インデックスレジスタＩＲ
ＥＧ、およびシーケンサからのデータ５ＥＱＵである。

これらはデータをアドレスバスの３つの最下位ビットに
置く。５つのアッパーアドレスレジスタはデータをアド
レスバス全体に置く。これらはバッファレジスタＢＵＦ
Ｆ、シーケンサデータ５ＥＱＵ、待ち行列レジスタＱＵ
ＥＵＥ１データレジスタＤＲＥＧ。

および一時レジスタＴＥＭＰである。

マイクロコードワードの第８（８番目）のワードは雑制
御ピッ）（ＭＩＳＣ）を含む。ＤＱＲｌおよびＤＱＲＯ
はデキューリクエストの完了をＬＯＰｌおよびＬＯＰＯ
にそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリアド
レスビットを制御し、従ってバッファパラメータまたは
待ち行列パラメータをアドレスする。Ｂ／Ｔは待ち行列
インデックス（これは優先度によって未決定の仕事のト
ラックを保持する）の操作のためにインデックスレジス
タまたはバースト影式レジスタのいずれかの選択を制御
する。Ｄ／ＵはＬＩＰおよびＬＯＰに対するバッファカ
ウントの操作のために、カウンタがアップ計数するか、
あるいはダウン計数するかを決定する。ＣＮＴＥＮはカ
ウンタの動作を制御する。ＰＳＴＲおよびＮ５ＴＲは高
優先度および通常優先度のＦＩＦＯの出力レジスタをそ
れぞれストローブする。

第２６図はスイッチングプロセッサに対するマイク四コ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が相違する。第１のバイトはスイッチングプロ
セッサに対して５ビツトだけであるアドレス出力データ
（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビット
は局部メモリの最上位アドレスビットを制御し、従って
チャネルパラメータまたはスイッチングプロセッサのル
ーティングテーブルをアドレスする。マイクロコードの
第２のバイトは次のアドレスフィールド（ＮＥＸＴＡＤ
Ｄ）を含み、第３のバイトはデータフィール）”（ＤＡ
ＴＡＯＵＴ）である。これらは待ち行列シーケンサマイ
クロコードの同じフィールドに類似している。

スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが樽込まれることを可能にする。これら場所は局部
メモリＬＭＥＮ　　ＩＮ。

バースト形式レジスタＢＴＹＰ、出力レジスタ０ＵＴＰ
。

ＡＬＵの入力しジスタＡＲＥＧ、キャラクタ状態レジス
タＣＨＲ８ＩＮ、チャネル状態レジスタＣＩ（ＮＳＩＮ
、インデックスレジスタＩＮＤＸ、待ち行列レジスタＱ
ＵＥＵ、待ち行列シーケンサリクエストラッチＱＳＲＥ
Ｑ、および入力ストローブラッチＩＮＰＵＴ　　ＳＴＲ
である。

マイクロワードの５番目のバイトはデータ許容コントロ
ール（ＤＤ）を含む。これらはデータがレジスタからデ
ータバスに転送されることを可能にする７つのビットで
ある。この７つのレジスタはマイクロワードデータ出カ
フイールドからのデータ５ＥＱＤ、スイッチングプロセ
ッサの局部アドレススイッチ０ＷＮＳ、キャラクタ状態
出力レジスタＣＨＲ８ＯＵＴ、ＡＬＵ出力レジしタＡＬ
ＵＯ１入力レジスタＩＰＵＴ、バッファレジスタＢＵＦ
Ｆ、および局部メモリＬＭＥＭ　ＯＵＴである。

マイクロワードの６番目のバイトはスイッチングプロセ
ッサのＡＬＵを制御する。これはＡＬＵに加算、減算、
シフト、ｘＯＲｌあるいは他の機能を遂行させるように
指示する６ビツトのフード化制御ワードを含む。マイク
ロワードの第７のバイトは２つの書込み許容、すなわち
、チャネルスタートラッチのリセットＲ８Ｔ　　５ＴＲ
ＴとデキューリクエストラッチコントロールＤＥＱを含
む。第８のバイトは命令のシーケンスを制御するビット
を含む。これらはマイクロワードのＮＥＸＴＡＤＤフィ
ールドから次のアドレスを取す出すビットＥＰＡ　　Ｓ
ＥＬ、キャラクタおよびチャネル状態に依存して次のア
ドレスを選択するビットＮＡ　　ＳＥＬ。

およびスイッチングプロセッサの他の部分からの御する
４ビツトＳＥＬである。

マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。

これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部を発生する。

アセンブラ出力ステートメントが同じマイクルコードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。

メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反映して、異なっている。待ち行列シーケンサのメ
モリ形態は給２８図に示されている。

待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。

すなわち、バッファパラメータは（ｂ、　＊＊＊＊＊＊
）によってアドレスされ、他方待ち行列パラメータは（
ｑ、来来来来来来来）によってアドレスされる。

次の５つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るも（７）（ＳＵＣＣ
）、およびこのバーストと同じ待ち行列の次のバッファ
（ＮＥＸＴ）である。これらパラメータはローア−アド
レスバスによってアドレスされ、通常はシンボル定数（
ＡｃＮＴ、ｈＳＵＣＣ。

４ＮＥｘＴ）によってアドレスされる。検査されている
バッファはアッパーアドレスバスを通じてアドレスされ
、また定数でまたはレジスタの内容でアドレスすること
ができる。例えば、ステートメント ｍｏｗ　−ｄｒａｇ　＝　（ｂ、　−ｂｕｕｉｆ、　’
３　ｃｎｔ　）■ はバッファレジスタ内のバッファ（通常は与えられたチ
ャネルに対する現在バッファ）のカウントパラメータを
データレジスタに移動させることを意味する。

待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ）、待ち行列の最初の（最も古い）バーストの
アドレスを含む待ち行列頂部（ＴＯＰ）、および与えら
れたあて先に対するバースト形式のうちでアクティブバ
ースを有するもののトラックを保持する待ち行列インデ
ックス（ＩＮＤＥＸ）である。このインデックスはバー
スト形式〇においてのみアクティブであり、従って通常
は定数（ｑ。

−ｑｕｅｕｅ、　＃００００．４１ｎｄｘ　）でアドレ
スされる。

頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｍｏｖ　（ｑ、　−ｑｕｅｕｅ、　−ｔｙｐ、　与ｂｏ
ｔ　）＝−ｂｕｆｆはバッファレジスタの内容を待ち行
列レジスタ内の待ち行列のもとのバースト形式レジスタ
のバースト形式の底部パラメータに移動させる。通常、
これは現在待ち行列の底部に現在バッファを加えること
になる。また、待ち行列パラメータは定数でアドレスす
ることができ、従ってステートメント ｍｏｖ　−ｔａｍｐ　＝　（ｑ、　−ｑｕｅｕ、　＃０
００２．　奉ｂｏｔ　）、および ｍｏｖ　−ｔａｍｐ　＝　（ｑ、　！：ｆｒｓｅｑ、　
４ｔｏｐ　）はイ１効なステートメントである。

スイッチングプロセッサは異なるメモリアドレスフオー
マットを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。

スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。

スイッチングプロセッサの局部メモ１）は２つのアドレ
スバスによってアドレスされる。アッパーアドレスバス
はマイクロワードから直接制御され、１０のパラメータ
のうちの１つをアドレスする。

これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで到来する
キ・ヤラクタの状態（ＣＩ（ＡＲ５Ｔ　：ＦＬＡＧまた
はＤＬＥキャラクタにそうぐうしたか）、チャネルの状
ｆｉ（ＣＨ５ＴＡＴ：バーストの始まりまたは終了、等
）、アクティブバッファの次のキャラクタのインデック
ス（ＬＩＰ＄ｔよびＰＩＰに対してＰＵＴＩＮＤＳＬＯ
ＰおよびＰＯＰに対してＧＥＴＩＮＤＬ誤り制御パラメ
ータ（ＢＣＣ５ＡＶ）、ルート選定／ルート不選定指Ｉ
示器（ＭＡＲＫ）、や「しいバーストを配置すべき待ち
行列（ＯＵＴＰＲＴ）、および変更されるべきルーティ
ングテーブルアドレスおよびそれを変更するデータ（Ｔ
ＡＢＡＤＨおよびＴＡＢＤＡＴ）である。アッパーアド
レスバスの１つ以上のアドレスがルーティングテーブル
エントリを制御する。これらエントリはバーストもルー
ト選定する通信リンクを決定するために使用され、リン
ク事故の場合に変更される。

スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。

全部のチャネルパラメータに対して、これはチャネルカ
ウンタによって自動的に制御される。しかしながら、ル
ーティングテーブルにアクセスするときには、ローア−
アドレスバスはインデックスレジスタによって制御され
る。かくして、命令ｍ（５ｖ　（’４　ｅｈａｒｇｔ　
）　＝　−ｃｈｒ＋ｓはその特定のチャネルに対するキ
ャラクタ状態パラメータに対するアドレスにおいてキャ
ラクタ状態レジスタの内容を局部メモリに移動させる。

このように、スイッチングプロセッサのハードウェアは
他のチャネルに対して使用でき、他方その特定のチャネ
ルに対するパラメータは次のフレーム時間において使用
するためにセーブされる。これに対し、ステートメント ｎｏｖ　（−１ｎｄｘ　）＝　Ｉｏ　Ｏ０１はインデッ
クスレジスタによってアドレスされたルーティングテー
ブルロケーションに定数１を移動させる。このロケーシ
ョンはチャネル番号とは独立である。それ故、同じルー
ティングテーブルが共通のリソースとしてすべてのチャ
ネルに利用できる。

ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。

２つの形式のジャンプステートメントがある。

通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。

ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの優先度があ
る。１つの優先度内でリフニスｔは先着順の基準でサー
ビスされる。

スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦＲＯＭから取り出される。有限状
態マシンは各チャネルに対するタスクのシーケンス化を
制御する。例えば、バーストの第２のバイトが特定のチ
ャネルで処理された後、有限状態マシンは第３のバイト
が次であるということを指示し、適当なマイクロコード
への分岐を制御する。ＦＩＦＯジャンプステートメント
のフォーマットは次の通りである。

ｊｆ” 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００　　次の命令に入る ｊｎｕ　　Ｏｊ　　　無条件のジャンプｊｎｅ　　０２
　　　等しい場合にジャンプｊｕｎ　　０３　　　等し
くない場合にジャンプｊｎｇ　　０４　　　大きい場合
にジャンプｊｎｌ　　０・５　　小さい場合にジャンプ
である。これらはある絶対値とデータレジスタの内容と
を比較した結果に基づいている。

スイッチングプロセッサの場合には、条件はＡＬＵ状態
レジスタからかあるいはある外部のハードウェアライン
から取り出される。スイッチングプロセッサに対して利
用できる条件は　Ｅ　Ｌ ００　次の命令に入る ｊｎｕ　　０１　　無条件のジャンプ ｊｎｅ　　０２　　等しい場合にジャンプｊｎｎ　　０
５　　ｅしくない場合にジャンプｊｎｂ　　０５　　バ
ッファがない場合にジャンプである。例えば、命令シー
ケンス ％１ｏｏｐ　ｊｎｓ　４１ｏｏｐ ｏｐ は次のチャネルのスタートまでループを構成する。

ｎｏｐステートメントは不動作を表わし、１命令すイク
ルの時間をとる。

待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ｐ！Ｉｔ ｊｎｓ ｅｃ １ｎ ｉｎ である。ｎｓｔ命令は通常優先度のＦＩＦＯの出力レジ
スタをストループし、従って次のリクエストを出力レジ
スタにラッチする。ｐｓｔ命令は高優先度のＦＩＦＯの
出力レジスタをストローブする。ｎ１０）ｔ命令は通常
優先度ルーチンによって実行されねばならず、ｐａｔ命
令は高優先度ルーチンによって実行されねばならず、さ
もないとＦＩＦＯ出力レジスタの内容は変更されないま
＼であり、同じリクエストが多くの回数サービスされる
ことになる。Ｉｎｃ命令はカウンタをインクリメントし
、ｄｅｃ命令はカウンタをデクリメントする。これらは
バッファのカウントパラメータを操作するのに使用され
る。

ｓｉｎ命令はインデックスレジスタにバーストを追加す
ることを可能にし、他方ｄｉｎ命令はバーストの除去を
可能にする。インデックスレジスタは特定のあて先に対
してなすべき仕事を有する待ち行列のトラックを保持す
るために使用される。新しいバーストが待ち行列に加え
られたときにあるいは古いバーストが除去されたときに
、トラックを更新することは重要なことである。

スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｓｔ ｓｔ ｍｏｗ　−ｏｕｔｐ　：　＝　−１ｎｐｕｔ山＋ｏｐｅ
ｒａｔＩｏｎ ｒｅｑ号ｒｅｑｕｅｓｔ である。

ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＩ
Ｐの場合には、これは入リンクまたはポートからの入力
をラッチする。

ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＦの場合には、共有メ
モリへの書込みを開始させる。ＬＯＰおよびＰ　ＯＰの
場合には、出力が出リンクまたはポートに送られる。

スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
制御するために使用される。このＡＬＵは複数のコード
に応答して１５レジスタ（−ａｒｅｇ）とＱレジスタ（
内部）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ動作は ａｌｕ　　ｂｉｎｅｑ；ＡＲＥＧをインクリメント、Ａ
ＬＵＯおよびＱＲＥＧへ出力 ａ　１１１　１１１　ｔ　ｏ　ｑ　；　Ａ　ＲＥ　Ｇの
内容をＱＲＥＧへ転送ａｌｕ　　番ａｎｄ；ＡＲＥＧお
よびＱＲＥＧのＡＮＤを実行、ＡＬＵＯへ出力 ａｌｕ　　奉ａｎｄｑ；ＡＬＵＯおよびＱＲＥＧへの出
力についてＡＮＤを実行 ｒｅｑ命令は待ち行列シーケンサの仕事を要求する。こ
れはリクエストをスイッチングプロセッサＩＤ、チャネ
ル番号、およびバッファパラメータとともに共有バスを
通じて送出し、それを待ち行列シーケンサのＦＩＦＯ中
にラッチすることによってなされる。待ち行列シーケン
サが実行できるという各ルーチンに対するリクエストパ
ラメータが存在する。例えば、命令 ｒｓｑ　４１ｎｃｓｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、蘭連したバッファのカラントパラメー
タをインクリメントすることを要求する。

待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。

リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。

かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。

表　　８ 待ち行列シーケンサリクエスト ルーチン　　　定　砂 ｉｎｅｓｉｍ　　　ｓｉｍｐｌｓ　ｉｎｃｒｅｍｅｎｔ
　ｃｏｕｎｔｉｎｅｕｎｃ　　　ｉｎｃｒｅｍｅｎｔ　
ｗ／ｇｅｔｂｕｆｉ　ｎ　ｃ　ｕ　ｎ　１　　１ｎｃｕ
ｎｅ　ｗ／ｅｎｑｕｅｉｎｅｃｏｎ　　　Ｉｎｃ　、　
ｃｏｎｄｉｔｉｏｎａｌ　ｇｓｔｂｕｆｉｎｅｃｒｅ　
　　ｉｎｃ　、　ｃｏｎｄｉｔｉｏｎａｌ　ｒｅｓｅｔ
ｉｎｅｅｎｑ　　　ｌｎｃｒｅｍｅｎｔ　ａｎｄ　ａｎ
ｑｕｅｒ　ｅ　ｓ　ｅ　ｔ　　　　　　　ｒｅｓｅｔ　
　ｃｏｕｎｔｒｓｑｕｎ　　　ｒｅｓｓｔ　、　ｇｅｔ
ｂｕｆ　、　ｅｎｑｕｓｒｅｓｅｎｑ　　　ｒｅｓｅｔ
　ａｎｄ　ｅｎｑｕｅｄｅｑｐｒｉ　　　ｐｒｌｏｒｉ
ｔｙ　ｄｅｑｕｅ　（ＬＯＰＯ／１　）ｄｅｑｎｒｍ　
　　ｎｏｎ−ｐｒｉｏｒｔｔｙ　ｄｓｑｕｅ＝ＰＯＰｄ
ｅａｃｏｎ　　　ｄｅｃｒｅｍｅｎｔ　、　ｃｏｎｄ　
、　ｃｈａｉｎｐｕｔｂｕｆ　　　ｒｅｔｕｒｎ　ｂｕ
ｆｆｅｒ　ｔｏ　ｆｒｅｅｑｇｅ　ｔｂｕｆ来　ｇｅｔ
　ｂｕｆｆ＠ｒ　ｆｏｒ　ｔｈｅ　Ｌ　Ｉ　Ｐｓｅｔｂ
ｕｆ来　ｓｅｔ　ｂｕｆｆｅｒ　ｐａｒａｍｅｔａｒｓ
未印のルーチンは初期設定においてのみ使用される。

１つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することかできる。ＬＩＰま
たはＰＩＰはｉｎｃｓｉｍ、　１ｎａｕｎｅ。

１ｎｃｕｎｔ、１ｎｃｅｏｎ、１ｎａｏｒｅ、ｉｎｃ＠
ｎｑ、ｒｅｓｅｔ、ｒｅｑｕｎ。

あるいはｒｅａｅｎｑリクエストを送出することができ
る。ＬＯＰはｄｅｑｐｒｉ、　ｄｅａｃｏｎ、あるいは
ｐｕｔｂｕｆリクエストを送出することかでき、他方Ｐ
ＯＰはｄｅｑｎｒｍ、　ｄｅｅｅｏｎ、あるいはｐｕｔ
ｂｎｆリクエストを送出することができる。このように
、待ち新装シーケンサは常にその送出のフレーム時間内
にリクエストを処理することができる。ｄｓｑｐｒｉは
最高の優先度を有し、ＬＯＰに対するバッファをエンキ
ューするルーチン（１ｎｃｕｎｌおよび１ｎｅｅｎｑ　
）は第２に高い優先度を有し、他のすべてのルーチンは
低い優先度を有する。

各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルポート
バッファメモリに書込まれる。

各スイッチングプロセッサはそれがＬＩＰ。

ＬＯＰ、ＰＩＰ、あるいはＰＯＰであるかに依存して異
なる一組のマイクロコードを実行する。このマイクロコ
ードの構造はすべての組とも類似している。各チャネル
はチャネル時間内で独立に処理される。この時間中、局
部メモリからのパラメータが読み出され、待ち行列シー
ケンサに対してリクエストがなされ、キャラクタが人力
され、処理されて出力され、そしてパラメータが次のフ
レームの同じチャネルに対する局部メモリに記憶される
。

第５０図はリンクスイッチの入力プロセッサの機能的フ
ローチャートである。ＬＩＰおよびＰＩＰマイクｐフー
ドはコードの共通セクションとして構成され、これはそ
の後ｊｆｕ命令を通じて特定のルーチンに分岐する。こ
の共通コードはチャネル時間の開始までループをなし、
局部メモリからキャラクタ状態およびチャネル状態レジ
スタをロードし、キャラクタ状態有限状態マシンの出力
を局部メモリに記憶する。各ルーチンは通信リンクまた
はポートからキャラクタを入力し、適当な処理をなし、
キャラクタを共有メモリに置き、待ち行列シーケンサか
ら待ち行列処理を要求し、次のフレーム時間に実行され
るべきルーチンを計算し、そしてこの情報を局部メモリ
に記憶する。

第３１図はリンクスイッチの出力プロセッサの機能的７
ｐ−チャートである。ＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは出
力リンクまたはポートに向けられたバースＦを見つけ出
してこのバーストの次のバイトを出力することだけを必
要とする。出力に利用できるパース）が存在しないとき
には、Ｆ　Ｌ　Ａ　Ｇキャラクタが送出される。ＬＯＰ
の場合には、時間拘束が厳しいのでデキューは最高の優
先度を有する。ＰＯＰの場合には、時間拘束は厳しいと
いう程ではないので低い優先ｌＷのデキューが使用でき
る。

待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の優先度で処理する。第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。

リクエストには次の３つの優先度がある。デキニーリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先着順の基準でサービスされる。通常のリクエストは
すべての優先度リクエストが完了されるまで、サービス
されない。デキューリクエストはリンク出力プロセッサ
によって発生され、最高の優先度を割当てられ、従って
それらはつくられたのと同じチャネルでサービスされる
。デキューリクエストは同じチャネルでサービスされる
から、スイッチングプロセッサが待ち行列シーケンサに
識別（アイデンティフィケーション、ＩＤ）を転送する
必要はない。優先度および通常のリクエストは待ち行列
シーケンサがそれらに対する時間を有するときに、サー
ビスされるべきＦＩＦＯにｐ−ドされる。これらリクエ
ストはスイッチングプルセッサ香号とリクエストがなさ
れるチャネルを含むそれらのＩＤを伴なわなければなら
ず、その結果待ち行列またはバッファの応答を正しく戻
すことができる。

第２列の調停はプロセッサの機能による。ＬＩＰ。

ＬＯＰ、ＰＩＰ、およびｐｏｐはその順序の優先度で配
置されている。スイッチに任意形式の複数のプロセッサ
がある場合には、この形式内の優先度は随意に選択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストおよびそのＩＤを待ち行列シーケンサの
ＦＩＦＯにロードする。

待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮＯＲ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速度の
動作を達成するために、条件コード選択フィールドを除
き殆んどすべてのビットが直線的にフード化される。連
続する処理以外には２つのプログラム制御命令、すなわ
ち、条件付きジャンプ命令および条件なしジャンプ命令
だけである。

待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするバイブライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。

不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。

すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって生じる不動作）に移行する。リクエ
ストが見つけられると、待ち行列シーケンサは適当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。この点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの該別（
ＩＤ）は必要である。サブルーチンの初期において、ス
トローブが適当なＦＩＦＯに発生され、次のリクエスト
のために道を飾る。ストロープの間、現在リクエストＩ
Ｄはバッファレジスタにクロック入力される。

待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制御）に優先度を与えられる
。各通信リンクに対する８つの優先度に対応する８つの
リンク待ち行列と同じ数だけあり得る。

４つのロケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがある。バッファ
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ポインタを含む。優先度インデックスレジスタは
リンク待ち行列の０番目の待ち行列状態に保持される。

ＬＩＰがある形式の新しいバーストを受信すると、ＬＩ
Ｐは既にセットされていないインデックスレジスタに対
応する優先度ビットをセットする。同様に、ＬＯＰが空
のチャネルに対する次のタスクを要求すると、待ち行列
シーケンサはこのタスクを最高優先度の待ち行列に戻す
。その待ち行列が空であるならば、ＬＯＰはインデック
スレジスタ内の対応するビットをクリアする。

待ち行列シーケンサは１２．５　ＭＨｚで動作するよう
に設計されている。スイッチングプロセッサは１０ＭＨ
ｚで動作するように設計されている。

バーストスイッチングマロクロコートトいつ題名の付表
はマイクルコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの棺々の実施例、例えば、ＬＩＰ、ＬＯ
Ｐ、ＰＩＦＳＰＯＰ、等に対するコメント（注釈）を含
む。

ポート回路 バーストスイッチングシステムにおけるポート回路下な
わちポートインターフェース回路の目的は、スイッチポ
ートの１バ号の形式をポート便用者のｔＳ定の信号形式
に変換し、またその逆を行なうことである。丁なわち、
アカログ電話愼、ディジタル也話機、データ装置、アカ
ログトランク等は、各々その固有の形式のポート回路を
必要とし、そのボー）＋！？Ｊ路により、その信号の特
注は共通のバーストポート信号形式に′＆遺される。

櫨々の形式の装置のポート回路は異なるが、すべて、バ
ーストを生成し終端させるための＋段、音声ライン上に
おける沈黙／音、ｎ検出および七の１川の市り仰機能を
含む。

以ドには、アナログ屯話機に対するポート回路について
記述する。ついで、１１１１の形式のポート回路のアナ
ログ電話峨ポート回路に対する関係について説明する。

第３図および第６図に１、ポート回路１７８および２５
８か、それぞれリンクスイツカ１３２のポートと接続さ
れるものとして示されている。第３２図は、アナログラ
インに対するポート回路９５０の１　ｆｙｌｊのブロッ
ク図を示しているが、この回路は、ポートｌ！２回路１
７８またはポート回路２５８として採用し得る。

第！１２図には、いわゆるＢＯＲ８Ｏ）ｆＴ機能の若干
のものがポート回路９５０に含まれている。これは、バ
ーストスイン力の高度に分数される制御の待機と一貫す
る。［ＢＯＲ８０１（ＴＪなる用語は、従来よりデイジ
タルスイッチングシステムにおけるラインカードと関連
する襟卓銭罷を表わす略語である。これらの憬能は下記
のごとくである。Ｐは電池供給（Ｅａｔｔｅｒｙ　ｆａ
ｅｄ）の４語であシ、加入者愼を診へ直流バイアスまた
はル−プ磁流を供給することを意味する。０は過−１ｆ
床譲（Ｑｖｅｒｖｏ−１ｔａｇｅ　　ｔｒａｎｓｉｅｎ
ｔ）の略語であシ、伝送ライン近傍の４ａｌｌによシー
起されるトランジェントのような高市圧トランジェント
による損錫を床護することを意１禾する。几はリンギン
グ（Ｒｉｎｇｉｎｇ）の略語であり、加入者ライン上に
誘起されるリンギング信号を制御することを意味する。

Ｓは監視（Ｓｕｐｅｒｖｉｓｉｏｎ）の略語であり、遣
々の加入首哉器状態を検出するためラインを監視Ｔるこ
とを意味する。Ｃは、コード化（Ｃｏｄｉｎｇ）の略語
であり、加入者音声信号をディジタルキャラクタに変換
することおよびその逆を何なうことを意味する。

■はへイブリッド（Ｈｙｂｒｉｄ）の略語であシ、２線
式加入者ラインと４線式コード化部門において必要とさ
れる２−４線変換を遂行することを意味する。Ｔは試＄
Ｌ（Ｔｅｓｔ）の略語でめシ、聞えば加入者ライン上に
おいて故障条件を決定する試験を遂行することを意味す
る。ＢＯ几ｓ　ｃｕ’ｉ’磯罷のよシ詳細な説明につい
ては、Ａｒ１ｈｕｒ　Ｂ、Ｗｉｌｌｔ−ａｍａ著［Ｄｅ
ｓｉｇｎｅｒ　’ｓ　Ｈａｎｄ　Ｂｏｏｋ　ｏｆ　Ｉｎ
ｔｅ　−ｇｒａｔｅｄ　０ｉｒｃｕｉｔＪ　、ＭｃＧｒ
ａｗ−）ｆｉｌｌ　ＢｏｏｋＯｏｍｐａｎｙ、　１９８
４年発行、第４４１：を参照されたい。

ポート回路９５０からの谷形成のバーストは、ポートパ
スとマイクＵブ゛ＩＪ七ツナ９５２間においてインター
フェース９５４を荊ってバイト′雌に進行する。インタ
ーフェース９５４は、ポートバスの特注をマイクロプロ
センｆ９５２のバスに型合させる。Ｚｉｌｏｇ　Ｚ８０
Ａとして入手し得るマイクロプロセッサは、マイクロプ
ロセンｆ９５２として十分である。

マイクロプロセッサ９５２に到達する到来音声のバイト
は、ディジタル−アナログ（Ｄ／Ａ）コア／＜−ｙｑｓ
６に供給される。Ｄ／Ａコンバータ９５６は連続アナロ
グ信号を兄生じ、そしてこの信号灯５ＬＩＯ９５８に伝
送される。

加入者ラインインターフェース回４　（ＳＬＩＣり９５
８は、へイブリント丁なわぢ４−２線変換機１ｊヒ、電
池供給子なわちＴ４ｉ、話磯の一力供給、リング１区王
のラインへの印加およびオフーフック検出を含むＢＯ几
５ＯＨＴ機罷の多くのものを遂行する商業上人・トし得
る回路である。再構成されたアナログ信号は、５Ｌｉ０
９５８によす２−４＠アナログライン９６０に供給され
る。

アカログライン９６０上の端末団月番機器列えはセ話愼
から到虐したアナログ１６号は、５ＬＩＯ９５８を通り
、アナログ−ディジタル（Ａ／１））コンバータ９６２
に供給される。Ａ／１）コンバータ９６２は信号をディ
ジタル化して、キャラクタ列をマイクロプロセンナに供
給Ｔる。マイクロプロセンｆ９５２は、このキャラクタ
列に対して音ＰＩ／沈黙検出アルゴリズムを実行する。

マイクロプロセッサ９５２Ｆｉ、１＃報エネルギが脊圧
すること、同えは便用者が話中であることを決定すると
、バーストを宣言し、ヘッダを予め固定し、バーストの
バイトをインターフェース９５４を介してポートバスに
送シ、そしてバーストの終ｒ時にターミネータすなわち
ターミネー／ヨンシークンスヲ付加する。Ｄ／Ａコンバ
ータおよびＡ／Ｄコンバータは、−緒にされてしはしｔ
ゴｃｏｄｅｒ／ｃｌｅｃｏｄｅｒに対する略［ｃｏｄｅ
ｃＪ　　と称される。このように、バーストの発生およ
びＰ！ｒがポート回路で行なわれる。この特徴は、ポー
ト回路がジンクスイッｔの近傍から使用者の近傍、究極
的には端末の使用者のｆ！Ａ器自器内体内されるとき特
に重要である。

バーストスインテングアーキテクテヤは、発信使月番か
らディンタル屯詰機を含むデスティネーション便用者へ
のディジタル伝送を支持する。

斤戸／沈黙検出アルゴリズムは技術的に周知である。検
出アルゴリズムはディジタル信号で動作するから、ディ
ンタルスピーチ補間（Ｄ８Ｉ）アルゴリズムが適当であ
る。例えは、ＤＳＩアルゴリズムの１同として、Ｓ、Ｊ
、　Ｏａｍｐａｎｅｌｌａの論文［Ｄｉｇｉｔａｌ　５
ｐｅｅｃｈ　ＩｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏｏｍｓ
ａｔ　Ｔｅｃｈ、　　Ｒｅｖ、　　Ｖｏｌ、　　（Ｓ、
Ｎ１１　１２７〜１５８Ｒ１１９７６年春発行を参照さ
れたい。

また、Ｊ支術上周知の寺１曲なＴＡＳ工（時間割当てス
ピーチ仲間）技術を参照されたい。

ポート回路９５０に時定の状態が起こると、マイクロプ
ロセッサ９５２は制御バーストを生成してそれをインタ
ーフェース９５４を介して送出し、閥位のプロセンナに
これらの法帖について報矧する。かかる状態として、オ
ンフックまたはオフフック、およびトーン検出ｒｆ９ｓ
４からのトーン検出を含む。キートーンのようなアナロ
グトーンの受信にて、トーン検出４診９６４は、そのト
ーンのディジタルコード化信号をマイクロプロセッサ９
５２に供給する。適当なトーン検出滲の列は、Ｇ工Ｅマ
イクロ回路、部品Ｆ＆１Ｇ８８７０Ａである。

マイクロプロセンナ９５２は、インターフェース９５４
から制御バーストを受信すると、１ｌｌｌｌ　＃バース
トの形式に依存する個々の動作を取シ得る。

マイクロプロセンナ９５２はリンが９６６をターンオン
することができ、このリンガは２０　Ｈｚ　のリング電
圧を発生し、ラインに取シ付けられ九′填話機を鳴動さ
せる。市１０）　６１４Ｊバーストは、アナログトーン
を表わ丁−運のバイトを、マイクロプロセッサのメモリ
から読み出させＤ／Ａコンバータ９５６に送出すること
かできる。これによシ、トーン例えばダイアルトーンま
たは話中イイ号が９詰機に送られる。制御バーストはま
た、ＤＡコンバータ出力をルックパンク回路９６８を介
してＡ／Ｄコンバータ入力に直接接続することもできる
。これにより、バーストスインｔングシステムの広範囲
の遠隔診断能力が０Ｔ能となる。

ポート回路を循環させることによシ、広範囲の試験モー
ドのだめの手段が提供される。インターフェース９５４
から受１ｇされた音声バーストは、Ｆ記の回路部品を通
った麦インターフェースに音声バーストとして戻される
。すなわち、インターフェース９５４、−フィクロプロ
セッサ９５２、Ｄ／Ａコンバータ９５６、ループバック
９６８、Ａ／Ｄコンバータ９６２、マイクロブロセツｆ
９５２およびインターフェース９５４を通る。尚位プロ
センナによシ受信された音声バーストは、送られたもの
とディジタル的に比較でさ、これらの部品の動作開力を
決定できる。また、トーン検出器９６４によシ、受信さ
れたトーンは、マイクロプロセッサ９５２から送られた
ものと比較できるから、トーン検出４９６４のｍＪ　Ｙ
Ｆ−ＮＱ力を監イ丸できる。

この試雀岨力は、アナログライン９６０をｉＰＫ験状態
のまま・戊子。ポート回路９５０は、屯しもポートバス
インターフェース９５４がデインタルブインインターフ
ェースによりｉき代えられれば、リンクスイッチからア
ナログ端末愼器に移すことができる。列えは、第３図の
ポート回路１７８がア尤ログ端末礪４の近くにｑｌＩＪ
埋的に配置されるならば、ポート回路９５０は、第６図
に示されるポート回路２５８の機能を遂汀Ｔる。加入猾
近傍（おそらく加入者イ・４内または端末使用者装置内
さえも）の線はディジタルラインとなシ、遠隔ポート回
路を含む全ラインは、ルー１７９７７回路９６８を使っ
て試験できる。

ポート回路９５０は、もしも５ＬＩ０９５８内のハイブ
リッドおよび市電供給回路およびトーン検出４９６４が
除去されるならは、ディジタル音声磁詰機に作用する。

Ｄ／Ａコンバータ９５６の出力は直接嘔話機受話器に向
い、α詰機マイク出力は直接Ａ／Ｄコンバータ９５２に
同う。

ディジタＡ／端末に適当なポート回路は、インターフェ
ース９５４、ポートｌ！’！Ｉａ各のマイクロプロセッ
サ９５２、さらにＵ　Ａ　ＲＴ　（Ｕｎｉｖｅｒｓａｌ
Ａｓｙｎｃｈｒｏｎｏｕｓ　　ルｅｃｅｉｖｅｒ　Ｔｒ
ａｎｓｒｎｉｔｔｅｒ）と呼される商業的に入手し得る
並−直および百−並コンパータよＦ）を連成されよう。

ポート回路９５０は、既イｆ、稜前の回路９ノ替えされ
るライン回路のＡＤを遂行する。しかして、この回路は
、ｃｏｄｅｃ　（Ｄ　／　ＡおよびＡ／Ｄコンバータ９
５６および９６２）および８Ｌ工０９５８よシ成る。

ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。

ｔ　ディジタルラインおよびポート回路の遠隔配置の使
用を町Ｉ泪にするインターフェース９５４を含む。

２、　制御バーストの解釈および沈黙／音声の検出を口
ｒ能にするマイクロブロセツ−ｆ９５０を含む。

五　多くのライン！！１４に対するリング覗王の共通の
発生でなく、リング（圧のｌｌｉｌｌ部−発生をｏＴ能
にする舖４ＥｆＪ９ンガ回路９６６を含む。

４、　多くのライン回路に共有される共通のトーン検出
器に１べ仔せず、信号トーンの局部的検出を＝ｒ浦にす
るトーン４喫出＋＜ｉ　９６４を含む。

５、　８ＬＩＯ９５８を除きポート回路の丁べての遠隔
試験を１１２Ｔ能にするルックバック回路９６８を含む
。

分散制御 第１図は、リンクにより４ｔ１１ｉ接続されたリンクス
インｆ″網よシ成るバーストスイツカングシステム１０
０を示している。バーストＰｉ、ｙヌ未使用者と績合さ
れたポートを介してスイッチ網に出入できる。システム
１００において、関用者Ｘは使用者Ｙと通信することを
希孟するものと仮定する。

ヘッダにＹのアドレスをもってＸのポートにてスイクｆ
網に入るバーストは、スイッチ網によシＹポートにルー
ト設定されねはならない。このルート設定は、リンクス
イッチがそのデスティネーションに同ってバーストを送
信できるように、谷すンクスインテがスイッチ網のＵｌ
　＋ｉｔを有することを必要とする。さらに詳述すると
、各リンクスイッチは、バーストヘッダからド記のもの
を決定するに十分の清報を有しなければならない。Ｔな
わちｔ　デスティネーションがそれ自体にとって局部的
でなければ、どのリンクがデスティネーションに同って
もつとも直接的に導かれるか。一般に、１以上のリンク
がリンクスイン力に接続される。

Ｚ　デスティネーションがそれ１棒によってト荀１祁的
であれは、バーストがどのポートに供給されるべきか。

バーストスイツｆ′１１１０）Ｊ御装置は、各々スイッ
チ網のポートに現われる１組のマイクロプロセッサを１
えてしする。谷ｎｊｌｊ呻ブロセツナは、市Ｉｆ　＋Ａ
Ｊバーストと称されるメツセージを送信し、受信する。

１６１Ｊ峙装置には、３つのｄ能力に異なる形式のプロ
セッサが存在する。丁なわち、ポートプロセッサと、発
呼プロセッサと、□ｌｆ　１里プロセッサとを有する。

上述のごとく、各システムポートは、ポート回路例えは
ライン回路に位置してポートプロセッサを有する。ポー
トプロセッサは、その発呼プロセッサと市り呻バースト
を交侯し得る。ポートプロセッサは、オフフック、トー
ン専のような外部は号をポート回路の池の回路とともに
検出し得、そしてポートプロセンナは、応答して市す呻
バーストを送出する。ポートプロセッサは、１山の巾す
耐（転）プロセッサから制御バーストを受信し得、そし
てポートプロセッサは、応答してリング、トーン寺のよ
うな外部毎号をポート回路の池の回路とともに送出する
。外部イＱ方のｌ生實は、ポート回路の形式に１へ存し
て変わる。このように、ポートプロセッサは、外部１６
号と内部制御バースト間のコンバータとして働く。

各ポート回路はポートプロセッサを有する。一般に、経
済的理由のため、ポートプロセッサのメモリを小さく維
持することが望ましいから、ポートプロセッサプログラ
ムは大きくない。ポートの種類の変動、列えばライン、
トランク等はポートプロセッサで取シ扱われるから、市
り呻バーストインターフェースは、Ｔべての形式のポー
トに対して殆んど同じである。

バーストスイッチングシステムにおける高位論理愼１泪
の大半は、呼ゾ１１センナに配置される。呼プロセッサ
は、呼の設７１、カストム呼の特徴の実行１．４々の保
守タスク等を取シ扱うことができる。

タスクの分散の結果、１１ｔブロセソチのプログラムメ
モリは相当大きくなり得る。

谷呼プロセンｆは、ポートの様相を有する。丁なわち、
呼びゾロセラｆＦｉ、スイッチ網にとってはそれがデー
タ装置であったかのように見える。

七のスイッチ網の様相はに月番のコンピュータの様相で
おる。しかし、これは、以ドに記述されるように、スイ
ッチそれ１不の・−１−には直接包含されない。スイン
テ巾り岬装置鉦は、一般に、スイッチの呼処Ｊ１４１銭
荷、利用可能性およびＡ存町罷注のために必要とされる
のと同数の多数の呼プロセッ・すを必要と゛［る。Ｍｏ
ｔｏｒｏｌａ　６８０００のような現在入手し得るマイ
クロプロセッサは、呼プロセッサとして十分の処理Ｉｊ
ヒカを提供し得よう。

バーストスイッチングシステムは、必然釣に多数の’ａ
ｒ　Ｌ’ｉｌプロセスを含む。例えば、゛電話システム
において、代−＆的−１＃４プロセスは、ディレクトリ
番号−装置番号変換、時間および利用累積、最近の変化
、保守等である。これらのプロセスが主としてデータベ
ース活動である。このように、ｆ埋プロセスは、大きな
データ蓄積の込費および過度のプログラム蓄償の必要に
よυ特徴づけられる。

小形のシステムにおいては、管理プロセスは、呼プロセ
ンサにより遂行できるかも知れない。大杉のシステムに
おいてＵ、ｆｊｌｌプロセスは、おそらく別個の・Ｕ理
プロセンチによシ遂行されよう。

大形の応用においては、管理プロセッサは、大形の蓄積
能力をもつ呼プロセンナを備えることができ、呼プロセ
ッサ自体に対してはポートインターフェースしか必要と
しない。かくして、リンクスイッチのポートは、使用者
のリンクまたは池の通信システムに対するトランクと結
合してもよいしくこれらの結合はポートプロセッサを含
む）、あるいは呼プロセッサまたは管理プロセッサと結
合してもよい。

バーストスイッチ制御装置は、システムの管理処４瓜荷
、利用町面注および主残り町１Ｄ注のために必要とされ
るのと同数のｆ４プロセンナを含むことになろう。

上述のように１．ｕｌｌ鐸装Ｖｔは、各使用者ポートに
対するポートプロセッサ、若干数の呼プロセッサおよび
若干数のｄ理プロセッサを含む。以ドの論述は、これら
の部材が１１１す呻愼能を如何に遂行するかを説明する
。単一面原理は、サービス提供である。すべてのプロセ
ッサは、究儲旧に匣月番に対−［るサービスを提供−「
る。ポートプロセッサは、使用者に対するサービスを直
接面に逐行する。呼ブロセノｆは、ポートプロセッサに
メ１するサービスを遂行する。ｇ埋プロセッサは、呼プ
ロセッサに対するサービスを遂「テする。慣々の＋６’
ｌ　１ｉ１４１プロセンナ間の規則を公式化するため、
各プロセッサと関連する「サービスセット」の概念を紹
介することは有用である。このため、Ｆ記の定翔が適用
される。

サービスプロセッサ二池のものにサービスを提供するプ
ロセンナ。

チービスセント：プロセンチかサービスを提供するすべ
てのもの。

サービスセットメンバ：プロセッサがサービスを提供す
るもの。

サービスセットに対するサービスを提供するプロセッサ
。

第６６図は、サービスセントの定戎およびチービス提供
装置の階級を示すもので、Ｆ記の点を注意されたい。

各ポートプロセッサは、七のチービスセットに１人の便
用者を有する。

各呼プロセッサは、七のチービスセットに多数のポート
プロセッサを有する。

各管理プロセンチは、そのサービスセットに多数の呼ブ
ロセツチを有する。

第３３図において、１例として４群の使用者がＧ□、Ｇ
１、Ｇ８およびＧ４として示されている。各群は、簡単
にするため図面に示されるように必ずしも２つでなく、
適当数の使用者を含む。各使用者は、それが結合される
それぞれのポートプロセッサｐｐに対するサービスセン
トである。各群のポートプロセッサは、群が結合される
呼プロセッサ（ＣＰ）に対するサービスセント（ｓｓ）
を含む。Ｇ詳の呼プロセッサは、詳が結合される゛ｇ理
プロセッサ（ＡＰ）に対するサービスセットを含む。か
くして、ＵＳＥ几、はＰＰ、によシチービスされ、ＳＳ
、の番号であるＰＰ、はＯＦ、によリチービスされ、Ｓ
Ｓ、の番号であるＯＦ、はＡＰ、によシチービスされる
。

第３５図は、呼プロセッサよシ多くのポートプロセニソ
サがあり、α３里プロセンチより多くの呼プロ七ツチが
あることを示吸している。これは一般的にいい得る。ポ
ートプロセッサは、音声ポートについて沈黙検出を遂行
するから、率−ポートにサービスする場合でさえ、かな
シ話中であることが予測される。普通、１つのポートは
時折のみ呼を開始するから、多数のポートプロセッサは
単一の呼プロセッサによシチービスされ得る。呼プロセ
ッサのプログラムメモリは相当大きいと思われるから、
必髪畝の呼プロセッサのみを設けることで価格上の滞り
益がある。

１つの呼における官埋プロセンナの掛シ合いは小さく、
呼プロセッサのそれより小さくさえあるから、必要とさ
れる−［ｆ４プロセッサは１１−１−プロセンすよシ少
ない。管埋プロセッサのデータメモリの必要曲は相当大
きいと思われるから、最小数の管理プロセンナのみを設
けるということで価格上の利益がある。

第６６図は、チーどスセットの階級を′ｆ！ｔ、味する
が、すべてのプロセンｆは自主的に・ｌｌ７１ｒＦ、す
ることを強調したい。第６３図の例示は、プロセッサブ
ロックが、ある意味においてその左のプロセッサブロッ
クを制御し得ることを意味することを意図しない。代わ
シに、この図は、右に流れるチービス要求および左に鑞
れるこの要求に対する応答で、サービスの関係を示すこ
とを、依図している。

上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサによシ実行されよう。

実際に、アーキテクチャには、必然的に貯プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする。

第５３図の関係は、システムが、共侑、分配されるリソ
ースで効率的な独様で制御機能を実行することを可能に
する。

バーストスイッチングシステムの若干の具体例、特に切
迫した生残シ可能性の要求を有するものにオイては、ポ
ート回路インテリジェンスを含む制御装置を、使用者樋
内または端末使用者の機器内にさえ配置し得る。この種
の具体例において、２人（またはそれ以上の）残存使用
者間で通信が行なわれるに必要なことは、通信−、、ｌ
搬手段、例えは残存使用者間でｋｆ合されるリンクスイ
ッチが相互に利用できるということのみである。

サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したシ隣接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されわけならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセット
のヘラトラセットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。

ポートプロセッサとその呼プロセッサ間の制御パースト
ド２ヒツクは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスを有することを必要とする。

接続がこれらの要件で定義されると、サービスセットの
他の定−雀は、セットの各メンバとセットのヘッド間に
接続があるということである。すべての他のパース）ｆ
＆続と同様に、スイッチング網リソースは、これらのｍ
　１２によって全く専用されない。

第１図において、使用者Ｘが使用者Ｙと電話により通信
することを希望すると仮定する。第５４図は、単純な呼
びを設定し終了させるだめの制御プロセッサ間における
代表的バーストトラフィックを示す。

ステップ１において、Ｘのすフッツク信号がＸのポート
プロセッサＰＰｘによシ検出される。

ＰＰは、適当な制御バーストなＸの呼プロセッサＣＰｘ
に送る。

ステップ２において、ＣＰｘは制御バーストをＰＰｘに
送ｐ、ＰＰｘにダイヤルトーンｌｘに送出させる。ダイ
ヤルトーンを聞くと、ＸはＹの電話番号のダイヤルを開
始する。

ステップ３において、ＰＰｘ！；ｔＸによシダイヤルさ
れた第１のディジットを検出する。ＰＰｘは、このテイ
ジットヲ制御バーストとしてＣＰｘに送る。このプロセ
スは、ディジットごとに後く。

ステップ４において、ＰＰＸはＸでダイヤルされた最後
のテイジットヲ検出する。ＰＰｘはこのディジット’＜
ＣＰｘに制御バーストとして送る。

ステップ５においで、ＣＰｘはＸによシダイヤルされた
Ｙのブイレフ）　ＩＪ電電番番号よびＣＰｘの装置アド
レスｌｘの管理プロセッサＡ　Ｐ　ｘに制御バーストと
して送出する。Ａ　Ｉ’　ｘは、Ｙの呼プロセッサＣＰ
７およびＹのポートプロセッサＰＰｙの装置アドレスを
捜索する。

ステープ６において、人Ｐｘは、ＣＰｙおよびＰＰ７に
対する装置アドレスｋｃＰｘに制御バーストとして送出
する。

ステップ７において、ＣＰｘは制御パース）ｔＣＰ７に
送Ｊ、Ｐｒｙが空であるかどうかを尋問する。この制御
バーストは、ＣＰｘおよびＰＰｘの装置アドレスを含む
。

ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
ｙが空であるかどうかを指示する制御バーストラ送る。

（もしもＰＰｙが空でなければ、ＣＰｙは、制御バース
トをＣＰｘに送り、ＣＰｘは、話中信号トーンをＸのラ
インに供給する。この偶発状急については第３４に示さ
れていない。）第３４図の例においては、ＰＰｙが空で
あると仮定される。

ステップ９において、ＣＰＸおよびＣＰｙは、制御バー
ストラそれぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへの
制御バーストは、ＰＰＸの装置アドレスを含み、ＰＰｙ
をしてＹの［＆］ｊｈのリンギング全開始させる。ＰＰ
ｘへの制御バーストは、ＰＰｙの装置ｄアドレスを含み
、ＰＰ）”！ｚしてＸの電話機へのリングバック信号を
開始させる。この点で、両ポートプロセッサは、他のパ
ーティのスイッチング網アドレスｆｆｉ　知る。

ステップ１０において、Ｙが送受器ヲもち上げる。ＰＰ
ｙは、Ｙのオフフック状ＦＷ’に検出し、この状態を指
示する制御パース）ｋｃＰｙに送る。

ステップ１１において、ＣＰｙは、Ｙのオフフック状１
＝ｉｔｉ　’ｋ　Ｊ１ｉ示するｉｉ’ｌＪ御バーストｋ
ＣＰｘに送る。

ステップ１２において、ＣＰ　ｘは、ＰＰｘに制御バー
ストを送’）　、Ｐ　Ｐ　ｘ　ｆしてＸのライン上のリ
ングバックｊ、ｒ　８ヲ終了させる。

その後、パーティの先に送られた装置アドレスを使って
ＸおよびＸ　ｉｔ］の全２重会話が続く。ＰＰｘから発
するバーストは、♀を環１行経費なしに直接ＰＰｙに送
られ、同様にＰＰｙからのバーストはＰＰｘに直接送ら
れる。各パーティのポートプロセッサは、他のパーティ
のポートプロセッサのスイッチング網アドレスを知る。

ステップ１３において、ＰＰｙは、Ｙが切ったことを検
出する。ＰＰｙは、Ｙのオンフック状態を指示しかつ利
用情報を含む制御バーストなＣＰｙに送る。

ステップ１４において、ＰＰｘはＸのオンフック状態全
検出する。ＰＰｘＧ；ｊＳＸのオンフック状態を指示し
かつ利用↑ｄ報を指示する制御バーストをＣＰｘに送る
。

ステップ１５において、ＣＰｘは、叶の完了を指示しか
つ請求および／またはｉτ理目的のため時間および利用
情報を含む制６１１１バース）’ｋＡＰｘに送る。

ステップ１６において、Ａ、Ｐｘは、ステップ１５にお
いて送られた制御バーストの受領を確紹する制御バース
トをＣＰｘに送る。

バーストスイッチングシステムにおいて、デー夕装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよシも若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）およびＹ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法によシ設定できる。

ステップ１において、Ｘは、１０）Ｐ＆戒または呼イニ
シャライズ部およびＹのディレクトリ番号を含む呼要求
メツセージを伝送する。ＰＰｘはこの伝送を検出、受信
する。ＰＰｘは、Ｙのディレクトリ番”ｆ’ｔ　ＣＰ　
ｚに制御バーストとして送る。このステップは、第３４
図に示されるステップ１〜４に対応する。

ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
およびＣＰｘの装置アドレス’１ＡＰｘにｆｌｉｌＪ　
ｍバーストとして送る。Ａ　Ｐ　ｘは、ＣＰｙおよびＰ
Ｐｙの装置アドレスを捜索する。このステップは、第３
４図に示される方法のステップ５に対応する。

ステップ３において、Ａ　Ｐ　ｘは、ｏｐｙおよびＰＰ
ｙの装置アドレスをＱ　Ｐ　ｘにｉｌ＋ｌＩ　ｎバース
トとして送る。このステップは、第６４図に示芒れる方
法のステップ６に対応する。

ステップ４において、ＯＰｘは、ＰＰｙが空であるかど
うかを尋問する制御バーストをｃＰｙに送る。この制御
バース）Ｕ、ＯＦｘおよびＰＰｘの装置アドレスを含む
。このステップは、第３４図に示される方法のステップ
７に対応する。

ステップ５において、ＯＰｙはＯＰｘに応答する。もし
もＰＰ７が話中であると、ＣＰｙは、ｐｐｙｏ話中状態
を指示する制御バーストをＯＰｘに送る。ＰＰ７が空で
あると、ＯＰｙは、接続が可能であることを指示する。

ｌ１ｌｌ（２）バーストをＯＰｘに送る。このステップ
は、第３４図に示される方法のステップ８に対応する。

ステップ６において、ＯＰｘおよびＯＰｙは、各々１０
）ｉ′ＩＪ呻バースト全バーストよびＰＰｙにそれぞれ
送る。

ＰＰｙに対する中リーバーストは、ＰＰｘの装置アドレ
スを含み、ＰＰ７をして一部メッセージをＹのデータ装
置に送出せしめる。ＰＰｘに対する制御バーストをＰＰ
７の読直アドレスをよみ、ＰＰｘをしてＸのデータ装置
上に「被接続」メツセージを表示させる。この点にて、
両ＰＰｘおよびＰＰｙは他のパーティのスインテング網
アドレスを預る。

これは、第３４図に示される方法のステップ９〜１２に
対応する。

七の仮、ＸおよびＹのデータ装置間に全２嵐データ父換
が行なわれ得る。

データ呼に対する呼ひのＬｉ１Ｊ妨手頑は、各パーティ
のオンフック状態の４炙出が適当なデータ伝送路ｒ状態
の検出によりｉき代えられる点を除き、第３４図、ステ
ップ１６〜１６に示される方法に類似である。

データ呼は、第３４図の方法にしたがって設定できる。

この場合、データは、過当なインタフェース装ｈ　ｙｅ
ｔえはモデムを片してシステムと結合される。しかしな
がら、データラインとの結合が好ましい。

いずれの方法においても、呼の接続は、発呼パーティの
ポートプロセンナおよび被呼パーティのポートプロセッ
サが各々他のパーティの装置アドレスを知るときに設定
される。それにより、呼の完ｒ後呼を終了させることを
除き、呼Ｆｉ、制御装置により他の＠作なしに伝送、受
信芒れ得る。伝送レベルでは、情報が送られつつあると
きしか帯域幅がいずれかの方間において々Ｕ用されない
としても、制御レベルでは呼び接続が存在する。バース
トスイツカングシステムの・計城１嘔の動回割当ての特
徴を強調するため、回路切替え接続に対比して、「仮想
接続（へ−デュアル）」なる用語が採用される。回路切
替え接続においては、全伝送蛍域が接続の継続のため連
続的に削り当てられる。

いずれの方法においても、各呼プロセッサは、そのサー
ビスセットにおける谷ポートブロセツチの枯申／望状、
慴を維持する。

＄６５丙は、第５４図に示される呼設定およびテークダ
クンの方法における若干の市ｌＮａ１ｌバースト２４ろ を開示している。システム１００の一部を示す区間にお
し１て、ｒ！ｊｌＪ　ｎバーストは、開示の目的のため
＋１ｉ１１　ｍプロセッサ間の鎖線として示されている
。竺＋Ｉｒ１０）　ＸＩバーストは、曲の形式のバース
トと同様にスイツ六ング網を介して伝送される。区間に
おける着呼付きのステップは、上述の番号けきのステッ
プに対応している。Ｐ’ｌ’ｘおよびＰＰ７間の鎖線は
、ＸおよびＹ間の音声会話（双方向）を指示している。

第６５図はまた、システム１００に対する代表的ｉｌｌ
　Ｉｎｎアーキテクチャ示している。ＯＰｘは、ＰＰｘ
を含む多数のポートプロセッサに対する呼プロセンナで
ある。同様に、ＣＰｙは、Ｙおよび多数の他の１走用者
にサービスする呼プロセツナである。ＡＰｘは、ＯＰｘ
を言む多数の呼プロセンナに対する′＃理プロセンナで
ある。ＡＰｙはＣＰｙに対する呼ブロセツナである。Ｘ
が呼の党信者であるから、ＡＰｙは、呼設定およびテー
クダウン方法のこの具体例においては責任を有さない。

方法の他の具体列、→に注文の特徴が実弛される場合、
Ａｒ１は、呼設定およびテークダクンにおいて役割を演
じよう。ＸおよびＹは異なるリンク群の使用者であシ、
区間においてそれぞれの制御プロセッサの異なるサービ
スセットにあるものとして示されているが、アーキテク
チヤにおいてこの配置を必要とすることは何もない。−
えば、ＯＦ２はＡＰｘのサービスセットにあってもよい
し、それに加えて、または単独で、ＯＰｘがＰＰｘおよ
びＰＰｙにサービスすることもあり得る。

如何なる制御レベルで４、サービスのメンバが１（また
はＯｌａの）リンク４１Ｐ　Ｋ限定される必要はない。

第３４図にａ略図示されるように、パーストスインテン
グシステムにおいては、呼ハ間度に分配された制御アー
キテクチヤで設定され、テークダクンできる。必要とさ
れる最尚レベルの１１１呻は、中央局に位置するのでは
なく都合よく配置されたリンクスイツカまたはへブスイ
ッ六の一部と結合される”ａＪ里ブＵセッサのレベルで
ある。中リーアトラフインクは、移送のためスイッチン
グ網七れ１庫を利用する。ＸおよびＹが岳に局部であれ
は、呼を実げするに・ｂ費な山り岬装置ｒよ、Ｘのライ
ンにサービスする１０す岬プロセッサの位置よシ遠くに
位Ｉ１１シないであろう。上述のように、この例−アー
キテクカヤＬ、規目１］的呼サービスに加えて注文の待
１蚊を実軸するのに採用できる。

サービスセットに別（２）プロセッサを加えて、セット
のヘッドのスインテング刊４アドレスを市り呻プロセン
ナに送ることもできる。そのｆ硬、］ｆｆ１ｌ　＋卸ブ
ロセツｆは、七のサービス安水を七のサービスプロセッ
サ、−［なわちサービスセットのヘッドに送ることにな
る。サービスセントのヘッドが割当てメツセージのセン
ダである必要はないが、そうする＃Ｊ合もしはしＶＪ：
ある。一般的に、第１の由り御）゛ロセツサが、第２の
ｒｉｉｌ、ｌ　１１１１プロセツサを第３巾１１１１１
４１ブｌフセンナのサービスセントに割り当てることが
できる。

第３３図を参照すると、ｃｐ、は、子の（ＣＰ。

の）アドレス’１Ｐｐｌに制御バーストとして加えるこ
とによＦ）、Ｐ　ＰＩ　ｆそのサービスセットに加え、
ＡＰＩは、そ（２）　（Ａ　Ｐ　Ｉ　（Ｄ　）アドレス
ｆ　ＣＰＩに制御バーストに送ることによ’）、Ｃｒｔ
　’ｒ−そのサービスセットに加える。第３４図におい
て、ＰＰＸは、呼設定における制御バースト通信のプこ
めＣＰｘのアドレスを処理する。

サービスセットの設定は、制御装置のプロセッサ間にお
ける制御バーストの送出により遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。

制御プロセッサが故障の場合、故障のプロセッサのサー
ビスセットのメンバを、代わシの制御プロセッサのサー
ビスセットに再割当てする手段が存在しなければならな
い。これは、サービスセット再割当てのためのイイ号ケ
制御バーストで送ることによシ、スイッチング網内で容
易に遂イエできる。

第３５図において、ＣＰＩが故障の場合、ポートプロセ
ッサＰＰ、％ＰＰ、（一般に１つの７１１には２以上の
ポートプロセッサがある）を他のサービスセットに再割
当てすることが必要である。おそらく、これをなすもつ
とも簡単な方法は、それらの各々Ｉｃｐ、のアドレスに
送ることによシ、それら１ｃｐ２のサービスセットに割
シ当てることである。これは約２倍のＣｒ２の負荷とな
るかも知れない。より一様な再分配がよいかも知れない
。例えは、システムがＮＯ等しくロードされた、または
概ね等しくロードされた呼プロセッサを有し、１つが故
障であると仮定する。残ルのＮ−１の呼プロセッサの各
々は、故障の呼プロセッサのサービスセットにおけるポ
ートプロセッサの１７Ｎ−１をピックアップし得よう。

この場合、各制御プロセッサの負傭は、Ｎ／Ｎ　−Ｉ　
Ｌ、か増加しないであろう。他の手法として、制御プロ
セッサに他のプロセッサに取って代わる緊急容量全合体
することもできる。

１つのＭｘ要な特徴は、既存のバーストスイッチングシ
ステムに制！１１谷ｂｋｆ追加することが谷易なことで
ある。例えば、システムがＮの等しくロードされた、ま
たは概ね等しくロードされた呼プロセッサを有し、追加
の１ｌ１０）Ｉ御谷１社御所１されると仮定しよう。新
しい貯プロ七ツザが空ポートに設置痘され、ポートプロ
セッサの１／（Ｎ＋１　）が新しい貯プロセッサのサー
ビスセットに再割当てされるならｄ１得られたシステム
はＮ＋１の呼プロセッサを有する。もしも再割当てされ
たポートプロセッサが、原のＮのサービスセットから一
様に抜かれるならば、得られたシステムは、Ｎ＋ｌの等
しくロードされたすなわち概ね等しくロードされたけプ
ロセッサを有する。この場合、原の貯プロセッサの各々
は、比例的に、すなわち係数１　／（Ｎ＋１　）だけ減
ぜられた負荷ヲ廟することになる。このように、追加の
容量は、インクリメントにイして使用者サービスに実質
的に乱れ音生ぜずにシステムにｖ置できる。

制御プロセッサがバーストスイッチングシステム内に設
定されてしまうと、ソフトウェアのｖｔ＝−はスイッチ
ング網内で遂行できる。特定のプロセッサに対するソフ
トウェアは、システム中でダウロードされ、イニシャラ
イズおよび始動試験も同様にスイッチング網内で遂行で
きる。プロセッサ、すなわち、実際にどのプロセッサに
対するソフトウェアの変更も、スイッチング網中で自動
的に設置できる。スイッチング網内におけるこの始動能
力は、バーストスイッチの内包する保守および管理能力
の一側面であシ、これは迅辻なしスボンスと最小の価格
でシステムリソースの変幻性のある管理を可能にする。

一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が７Ｒ要である。第１に、特別の切替ネットワーク
が必要とされないことである。

再９」当ては、完全に既存のネットワークを介して遂行
される。第２に冗長性のあるｆＩ、ＩＪ御容量の割当て
カ、現在のデュプレックスシステムにおいてしばしは見
出される１：１の冗長性と異なり、きわめて変幻的であ
シ、効率的であることである。

切替えが行なわれりする前にプロセッサが故障している
ことを決定することが必要である。パーストスイツチン
グ制御装置において、プロセッサの故障は、試験メツセ
ージトラックの応答の欠如によシ決定される。サービス
セットの再限定は、残存用呼プロセッサとともに動作す
る管理プロセッサによう調整される。

バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスク全遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。普通のマルチプロセッサシステムは、共通
のバスまたは共イＪのメモリを使ってプロセッサ間に緊
密な結合を提供する。このようなアーキテクチャは、そ
れ自体故障を受けるから、２京化されねばならない。バ
ーストスイッチング網において、マルチプロセッサシス
テムは、スイッチング網を介してのメツセージ交換によ
シ綬＜結合されるプロセッサから形成される。この綬い
結合番Ｊ１システムリソースの管理および拡張の容易さ
において相当に大きい変幻性および経済性を与える。容
量は、空ポートにプロセッサを追加する仁とによシ拡張
できる。追加されるプロセッサは、この新しいプロセッ
サが呼プロセッサであれ管理プロセッサであれ、サービ
スセットの再限定によシ容易にサービス下に置くことが
できる。

マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない。

冗長バスおよび共通メモリは必要とされない。一方のバ
スと他方のバス間の切替回路、または１つの共通メモリ
と他のメモリ間の切替えは必要とされない。故障が起こ
ったかどうかを決定するためのｒ察知または比較回路は
必要とされない。これらの理由のため、保守は、代表的
１：１冗長装置において必要とされるよシも複雑でない
と思われる。

バーストスイッチング制御表置は、今日の中央局および
ＰＢＸｈ路スイッチの制御アーキテクチャと異なるアー
キテクチヤ全提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。

１　容易な容量の再分配および拡張ニジステムは単一（
または数個）の制御プロセッサの故障によシネ勧化され
ない。制御プロセッサが故障の場合、残シの制御プロセ
ッサは故障のプロセッサにｉｔ代えられるから、使用者
のサービスは維持される。

使用者のサービスに実質的に乱れを生じずに制御容量ヲ
システムに段階的に加えることができる。

２　各活動プロセッサに対する時期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。

５　簡単化されたアーキテクチャのため保守機能の複雑
さの低減。

屯　呼プロセッサの動作が独立的であるため、バースト
スイッチングシステムは、システムに存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
會もたらす。

５、先の諸利点のため、システムのリソース會よセ経済
的に利用し得る。

以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれに本発明の技術思想から逸脱する
ことなく種々の変形、変更がなしイ（Ｉることは明らか
であろう。

第１　図ＬＪ：バーストスイッチングシステムの一実施
例を示す構成図、第２図はバーストのディジタルフォー
マットの好ましい一実施例を示す概略図、第３図は本発
明によるリンクスイッチの構成図、第３Ａ図はリンクス
イッチによって処理される走行中のバーストの４つの形
式を例示する説明図、第３Ｂ図は本発明の柚々の実施例
で使用できる代表的な従来技術の並列簀先度解決Ｎ路を
例示する構成図、第４図は特にハブスイッチのスイッチ
ングユニット間およびリンク群との結合を示すハブスイ
ッチのＭ成因、第５図は本発明によるハブスイッチの構
成図、第６図は入力および出力ポートプロセッサと２４
の末☆１１１ｉ使用者機器との間に結合されたディジタ
ルマルチプレクサを示すリンクスインチの他の実施例の
構成図、第７図はリンクスイッチの中央メモリにバース
トの一部分を含むダイナミックバッファのフォーマット
を示す概略図、第８図はリンクスイッチ内の待ち行列の
５つのバーストに対するバッファ１１１］の連結を例示
する構成図、第９人図および第９Ｂ図はそれぞれバッフ
ァの入力および出力インデックスを例示するためにリン
クスイッチを通るバーストの処理におけるリンクスイッ
チのキャラクタメモリ内のバッファを異なる２つの時刻
において示す概略ＵＮＩ　、第１０図はリンクスイッチ
の入力および出力プロセッサとキャラクタメモリを通る
４つのバーストの流れを例示する説明図、第１１Ａ図乃
至第１１Ｅ図は最初のバイトの到来時からｆｉ　？、Ｇ
のバイトの伝送時までのリンクスイッチを通るバースト
の処理の棺々の段階での入力および出力プロセッサとリ
ンクスイッチの中央メモリの待ち行列およびバッファと
の連結をそれぞれ示す構成図、第１２八回およびｍ１２
Ｂ図は出力チャネルにコンテンションカ存在する場合に
リンクスイッチ内の出力チャネルに対するバーストの割
当てを例示する説明図、第１３図は４つのヘッダバイト
内に特定のフィールドを含むバーストの好ましいフォー
マットを示す説明図、第１４図は本発明によるデータリ
ンク・エスケープ手続きを要約して示す説明図、第１５
図はバーストスイッチング網において使用されるハブス
イッチの構成図、第１６図は第１５図のハブスイッチの
単一のスイッチングユニットの構成図、第１７図は第１
６図に示したスイッチングユニットのハブスイッチング
素子を示すブロック図、第１８図は時分割多重ハブフレ
ーム中のハブチャネルとバブリング循環周期との関係を
示す説明図、第１９図はハブスイッチによって処理され
るディジタルバースト信号のフォーマツトラ例示する説
明図、第２０図はハブスイッチのスイッチングユニット
の動作を要約した説明図、第２１図は待ち行列シーケン
スならひにスイッチングプロセッサの種々の実施例、あ
るいはファームウェアの変形を示す代表的なリンクスイ
ッチのブロンクシ１１第２２図は基本スイッチングプロ
セッサのアーキテクチャのブロック図、第２３図は３つ
の状ＰＭ　’を示すスイッチングプロセッサの有限状態
マシンに対するキャラクタ状態線図、８１Ｓ２４図は８
つの状態を示すスイッチングプロセッサの有限状独マシ
ンに対するチャネル状態線図、第２５図は本発明による
持上行列シーケンサのアーキテクチャのブロック図、第
２５Ａ図はスイッチングプロセッサまたは待ち行列シー
ケンサにおいて任意のインターフェースとして使用でき
るハンドシェイク論理を使用するインターフェース回路
のブロック図、第２６図は待ち行列シーケンサのマイク
ロコードフォーマットを示す概略図、第２７図はスイッ
チングプロセッサのマイクロコードフォーマットを示す
概略図、第２８図は待ち行列のメモリ形り、ｑ　＋示す
説明図、第２９図はスイッチングプロセッサのメモリ形
態ヲ示す説明図、第５０図はリンクスイッチの入力プロ
セッサに対する機能的フローチャート、第３１図はリン
クスイッチの出力プロセッサに対する機能的フローチャ
ー１・、第５２図は第３ｒＡおよび第６図に示すような
リンクスイッチの構成ａｔとして使用できるアナログラ
インに対するポート回路のブロック図、第３５図はバー
ストスイッチングシステムに対する代表的制御アーキテ
クチャにおけるサービスセットおよびサービス提供者の
階層全例示するブロック図、第３４図はバーストスイッ
チングｉＲ話通信システムにおいてボー）Ｘから発信し
てポートＹ′″Ｃ終了する単一の呼を設定するのに必要
な種々の制御プロセッサによって実行される段階舎示す
概略図、第３５図は代表的なバーストスイッチング制御
アーキテクチャにおいて制御プロセッサ間に伝送される
ある制御バーストを例示する説ｔＪＪ図である。

１００：バーストスイッチングシステム１０２：ハブス
イッチ １０３．１０４：リンクスイッチ １０６：時分割糸１１【通信リンク １０８：末端使用者機器 １１２．１３０．１５２．１３４．１９０．１９２　：
　リンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービック １７８：ポート回路 １８０．１８２：ハブ １８４ニハブスイツチングユニツト ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ５００．３２０：バッファ ３１０：待ち行列 ５１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ３６０．３６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０５：ハブバス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：基本スイッチングプロセッサ ９５０：ポート回路 明糾書の浄Ｗ（内容に ＪＡＦｌ、ＩＮＰＵＴ、ＴＥＸＴ（５ＰＣＯＤＥ３　）
　　　　　０５１０８／８５勿更なし） １０：３１：３７ ｅｑｌＪｔａＤａｏｌＪ＝ｕｕＬＪＵ。

００３９００ｏ０ ＪＡＦｌ、ＩＮＰＵＴ、ＴＥＸＴ（’５ＰＣＯＤＥ３）
　　　　０５１０８、ｎｏｐ　　； ｎｏｐ　　； ｎｏｐ　　； ｎａｐ　　； １１開口ｏ６２−Ｊ７牝υ（６８） ／８５　　　　１０：３ゴ：３７ ｎｏｐ　　； −１ｏｏｐ　　ｔｈｒｏｕｇｈ　ａｌｌ　　ｔｈｅ　ｃ
ｈａｎｎｅｌｓ、ｒｅｓｅｔ＃ｌ八八、−１ｈへへ　　
　　　　　ｉｃｅ　　（Ｉｎ４＋’１Ｍ　　’ＪＡＦｌ
、ＩＮＰＵＴ、ＴＥＸＴ（５ＰＣＯＤＥ３）　　　　　
０５１０８／８：（１０：３１：３７ ３　　　！−−−−−−−−−−−−−−−−−−−−
−ｏＡＴＡｏｕ−Ｕｌ、４ソｔリリＵ５ 明細書の浄Ｗ（内容に変更な１− ＪＡＦｌ　、ｌＮ１１ｕ丁汀ＥＸＴ（ＱＳ）　　　　　
０５／２８／８５　　　　１０：３に３３ Ｊｎｎ；υｌＪａ、３　５ｅｒｒＯｒ　　；田／＋　　
４ ０２９３００１’４ ロＯｐ　； ｎＯｐ　； （（Ｇ） ０２’１２００１＋４ ０２１＋７００１１↓ Ｆｉ”ｉｇ＝　３゜ Ｆｉ”ｉｇ、　、３Ａ　。

Ｆ″ｉｃ１．ｉｉＡ。

Ｆ”ｉｃｌ、　１１Ｂ。

Ｆ”ｉｑ　ｉｉＣ。

Ｆｉ”ｉｑ、　ｉ　ｉＥ。

ｆασ１４゜ Ｆ”ｉｑｉθ 今１ちη’ｙ＝１シー１７文ｔ一つ７大−マ・ソＹＦｒ
Ｉｉｃ１２Ｂ。

７．１−ノナン２゛プ０〜？ソ７ｙυ）７τ−マ・ント
Ｆ”ｉｃ７．２Ｂ。

手続補正群 昭和６１年１０月２９０ 特許庁長官　黒　１）明　雄　殿 事件の表示　昭和６１年特　願第１８０２８１　　号発
明の名称　分散制御通信システムにおいて制御プロセッ
サを設置し割り当てる方法 補正をする者

Claims (14)

【特許請求の範囲】
1. （１）システムの第１のポートと結合される少なくとも
   １つの第１の制御プロセツサと、システムの第２のポー
   トと結合される少なくとも１つの第２の制御プロセツサ
   と、前記制御プロセツサ間において制御バーストを伝送
   する手段を有する分散制御通信システムにおいて、第１
   の制御プロセツサを第２の制御プロセツサのサービスセ
   ツトに割り当てる方法において、 （ａ）前記システムを介して、制御バーストのサービス
   セツト割当てメツセージを前記第１制御プロセツサに伝
   送する段階を含み、該サービスセツト割当てメツセージ
   が、前記第２制御プロセツサのポートアドレスを有して
   いることを特徴とする第１制御プロセツサの第２制御プ
   ロセツササービスセツトへの割当て方法。
2. （２）前記サービスセツト割当てメツセージが、前記第
   ２制御プロセツサにより前記第１制御プロセツサに伝送
   される特許請求の範囲第１項記載の第１制御プロセツサ
   の第２制御プロセツササービスセツトへの割当て方法。
3. （３）前記第１制御プロセツサがポートプロセツサであ
   り、前記第２制御プロセツサが呼プロセツサである特許
   請求の範囲第１項記載の第１制御プロセツサの第２制御
   プロセツササービスセツトへの割当て方法。
4. （４）前記第１制御プロセツサが呼プロセツサであり、
   前記第２制御プロセツサが管理プロセツサである特許請
   求の範囲第１項記載の第１制御プロセツサの第２制御プ
   ロセツササービスセツトへの割当て方法。
5. （５）前記第１制御プロセツサがポートプロセツサであ
   り、前記第２制御プロセツサが管理プロセツサである特
   許請求の範囲第１項記載の第１制御プロセツサの第２制
   御プロセツササービスセツトへの割当て方法。
6. （６）前記システムが、少なくとも１つの第３の制御プ
   ロセツサを有しており、前記割当てが、該第３制御プロ
   セツサの故障の結果として行なわれる特許請求の範囲第
   １項記載の第１制御プロセツサの第２制御プロセツササ
   ービスセツトへの割当て方法。
7. （７）前記システムが複数の制御プロセツサを有してお
   り、前記割当てがなされた後、前記第２制御プロセツサ
   のすべてが、それらの各サービスセツトに概ね同数のメ
   ンバを有している特許請求の範囲第１項記載の第１制御
   プロセツサの第２制御プロセツササービスセツトへの割
   当て方法。
8. （８）制御プロセツサが前記システム中に新たに設置さ
   れたものであり、前記割当てが前記設置の結果なされた
   ものであり、この新たに設置された制御プロセツサが、
   第１の制御プロセツサ、第２の制御プロセツサまたは第
   ３の制御プロセツサである特許請求の範囲第１項記載の
   第１制御プロセツサの第２制御プロセツササービスセツ
   トへの割当て方法。
9. （９）少なくとも１つの第１の制御プロセツサと、シス
   テムの制御プロセツサ間においてバーストを伝送する手
   段を有する分散制御通信システム中に第２の制御プロセ
   ツサを設置する方法であつて、設置にハードウエアとソ
   フトウエアの設置を必要とし、前記第１制御プロセツサ
   がシステムの第１ポートと結合され、前記第２制御プロ
   セツサが、設置後、システムの第２ポートと結合される
   ものにおいて、 （ａ）システム中への前記の第２制御プロセツサのハー
   ドウエア設置を遂行する段階と、 （ｂ）システム中への前記の第２制御プロセツサのソフ
   トウエア設置を遂行する段階と、 （ｃ）システムを介して、制御バーストのサービスセツ
   ト割当てメツセージを前記第２制御プロセツサに伝送す
   る段階と を含んでおり、前記サービスセツト割当てメツセージが
   、前記第１制御プロセツサのポートアドレスを有してい
   ることを特徴とする分散制御通信システム中への第２制
   御プロセツサの設置方法。
10. （１０）前記段階（ｂ）が、ソフトウエアを前記システ
    ムを介して前記第２システム中にダウンロードすること
    を含む特許請求の範囲第９項記載の分散制御通信システ
    ム中への第２制御プロセツサの設置方法。
11. （１１）前記段階（ｂ）が前記システムを介して行なわ
    れるソフトウエアイニシヤライズおよびスタートアツプ
    試験を含む特許請求の範囲第９項記載の分散制御通信シ
    ステム中への第２制御プロセツサの設置方法。
12. （１２）前記第２制御プロセツサがポートプロセツサで
    あり、前記第１制御プロセツサが呼プロセツサである特
    許請求の範囲第９項記載の分散制御通信システム中への
    第２制御プロセツサの設置方法。
13. （１３）前記第２制御プロセツサが呼プロセツサであり
    、前記第１制御プロセツサが管理プロセツサである特許
    請求の範囲第９項記載の分散制御通信システム中への第
    ２制御プロセツサの設置方法。
14. （１４）前記第２制御プロセツサがポートプロセツサで
    あり、前記第１制御プロセツサが管理プロセツサである
    特許請求の範囲第９項記載の分散制御通信システム中へ
    の第２制御プロセツサの設置方法。