JPS6232796A - 分配制御通信システムにおいて接続を設定し終了させる装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、分配ないし分散制御アーキテクチャを有する
ディジタル通信システムに関し、特定するとこの種通信
システムにおいて呼を設定し、テークダウンする方法に
関する。

従来の技術 通信使用者、特に遠距離通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナワグ形式で伝送され
、スイッチングされていた。

ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。

ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経、済的な方法
であった。

データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要洩が生じた。ここでは、「デー
タ通信」はディジタル化された音声信号以外のディジタ
ル通信網を介して伝送された任意の情報と広く定義する
ことにする。

今日、最も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。

現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１プ田ツタまたは１頁を構成するレターあるい
はキャラクタのディジタル表示の伝送ではなくて１ブロ
ツクまたは１頁の情報のイメージの伝送である。ビデオ
伝送はイメージ伝送に動きを加えたものである。これは
完全に動きのあるカラーテレビジョン信号の伝送から一
連の逐次の静止画像であるコマ止めビデオにまで及び得
る。

イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が劇的に増大している。疑いもなく、種
々のサービスおよびトラヒック容量に関して、将来、さ
らに大きな通信需要があろう。

ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多重化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化は複数の音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラプル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。

ディジタル通信網またはシステムは、この通信網または
システムが通常の装置および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合には、「総合」、
あるいは「総合サービス」を提供するといわれる。総合
通信システムの特質は制御のために通信網の種々の点に
おいてインテリジェント・プロセッサを使用することで
ある。

制御は通信網全体の制御が複数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を使用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域全体に分散される。特に、局部プロセッ
サによって行なわれる必要のあるスイッチングの決定は
局部プロセッサがただちに利用できる情報により行なう
ことができる。大規模な通信システムにおいては、分配
された制御は局部トラヒックのルート選択に必要なイン
テリジェンスがそばにあるので、一般に効率を高める。

また、分配された制御は遠方の制御位置が働かない場合
に自己制御されているシステムの局部は動作可能状態に
あるから、生き残り性を高める。

伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムのＴ１キャリヤでは通（ｆｊリンクは毎秒
１５４４メガビツトを搬送する。かなり高いビットレー
トのリンクが現在の技術によってさえ実現できる。高速
度通信リンクニヨる総合サービスの提供は通信網を通じ
ての情報の伝送を制御する新しい方法、手続きおよび）
！トコルを特徴とする特に、ルーチング（ルーＦ選択）
および管理、すなわち、「オーバヘッド」のためにシス
テムによって要求される追加の帯域幅は最小限にすべき
であるが、環境の変化に順応するように通信網内に合理
的な融通性を持たせるべきである。総合スイッチング装
置はＴル−トおよびそれより高いビットレートで情報を
伝送し、ルート選定し、段着のチャネル利用ができるよ
うにすべきである。

発明が解決しようとする問題点 通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の構成（アーキテクチャ）および手続きを、追求してい
る。

もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。

発明の目的 従って、本発明の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。

本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。

本発明の他の目的はＴ１またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。

本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。

本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送網を介して融通性を
もってかつ使用者サービスの事実上の中断なしに、完全
に達成でき、しかも制御プリセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
歿った制御プロセッサに再割当てすることができる通信
システムを提供することである。

本発明の他の目的は＠線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。

本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に顆応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。

本発明の他の目的は低価格のモジュール構成素子を特徴
とし、かつ超大規模集積（超ＬＳＩ）技術で実現するの
に十分に適した非常に冗長な回路を備えた総合通信シス
テムを提供することである。

本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。

本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。

本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。

本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。

本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容量スイッチであるハブスイッチを提供することであ
る。

本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたはｖＩ＠の
構成素子として実施できる高速度スイッチングプロセッ
サを提供することである。

本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。

本発明の他の目的は基点（オリジン）ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。

本発明の他の目的はディジタル化音声を含むバーストに
対するポートで受信した伝送レートが通信リンクを通じ
てのバースト伝送レートにほぼ等しく、従ってリンクス
イッチ内の音声バーストの速度バッフ７手段が必要でな
い総合通信システムを提供することである。

本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。

本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、ハブスイッチレベルテ、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するポート回路を提供することである。

本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。

本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。

本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。

〔発明の概要〕

本発明の一側面に依れば、これらの目的は、複数の加入
者を有する通信システムにおいてライン回路を介して通
信システムのポートとそれぞれ結合している加入者Ｘ（
発呼パーティ−）および加入者Ｙ（被呼パーティ−）間
に仮想接続（パーチェアル接続）を設定する方法を提供
することにより遂行される。通信システムは、システム
のポートと結合された分配ないし分散制御手段を有する
。

分配制御手段は、Ｘに制御サービスを提供する第１の制
御手段と、Ｙに制御サービスを提供する第２の制御手段
を有する。通信システムは、制御手段間に制御バースト
を伝送する手段と、加入者間において通信を伝送する手
段を有する。

加入者ＸおよびＹ間に仮想接続を設定する方法は、次の
諸段階を含む。すなわち、本方法は、（ａ）　　Ｘの制
御手段により遂行され、Ｘのライン上のオフフック状態
を検出し、ダイヤルトーンをＸのライン上に伝送する段
階と、 （ｂ）　　ｘの制御手段により遂行され、Ｘのライン上
でダイヤルされたＹのディレクトリ番号のディジットを
検出する段階と、 （ｃ）　　Ｘの制御手段により遂行され、Ｙのディレク
トリアドレスの最終のディジットが検出されてしまうま
でＸのライン上でダイヤルされる各ディジットに対して
段階伽）を反復する段階と、（ｄ）　　Ｘの制御手段に
より遂行され、Ｙのディレクトリ番号に基づいてＹのタ
ートアドレスおよびＹの制御手段のポートアドレスを捜
索し、Ｙのラインが話中であるか空であるかを尋問しか
つＸのポートアドレスおよびＸの制御手段のポートアド
レスを含む第１の制御バーストをＹの制御手段に伝送す
る段階と、 （ｅ）　Ｙの制御手段により遂行され、Ｙのラインが話
中であるか空であるかを検出し、Ｙのラインが話中であ
るか空であるかを指示する第２の制御バーストをＸの制
御手段に伝送し、Ｙのラインが空の場合リング電圧をＹ
のラインに印加する段階と、（ｆ）　　Ｘの制御手段に
より遂行され、Ｙのラインが話中の場合、話中信号をＸ
のラインに供給し、Ｙのラインが空の場合、リングバッ
ク信号をＸのラインに供給する段階と、 （ｇ）　　Ｙの制御手段により遂行され、Ｙのオフフッ
ク状態を検出し、Ｙのオフフック状態を指示する第３の
制御バーストをＸの制御手段に伝送する段階と、 ０１）Ｘの制御手段により遂行されＸのライン上のリン
グバック信号を終了させる段階と を含んでおり、それにより、ＸおよびＹまたはその他の
ものの間に仮想接続が設定され、全２重通信が行なわれ
得ることを特徴とする。

加入者ＸおよびＹ間に仮想接続を設定する方法は、他の
具体例として、一方または両方のパーティ−に作用する
ボードプロセッサを有する制御手段を備えるシステム、
一方または両方のパーティ−に作用するボードプルセッ
サおよび呼プロセッサを有する制御手段を備える他のシ
ステムおよび一方または他方のパーティに作用するポー
トブワセツサ、呼プロセッサおよび管理プ胃セッサを有
する制御手段を備えるさらに他のシステムを含むように
拡張される。

他の具体例として、上述のような一方または両方のパー
ティに作用する手段およびプロセッサの同じ組合せを有
する制御手段を備えるシステムにおいて呼を終了させる
方法が提供される。

他の具体例においては、同じ加入者ＸおよびＹ間におい
てデータ呼に対して仮想接続を設定する方法が提供され
る。バーストスイッチングシステムにおいては、データ
装置は、一般に、データ伝送に適合した特別のポート回
路を介してシステムのポートと結合される。加入者Ｘお
よびＹの両者がデータライン回路を介してシステムと結
合されるデータ装置を有する上述のシステムにおいて、
この仮想接続設定方法は、下記の諸段階を含む。

すなわち本方法は、 （ａ）　　Ｘの制御手段により遂行され、Ｙのディレク
トリ番号を含むＸライン上の呼要求メツセージを検出し
受信する段階と、 （ｂ）　　ｘの制御手段により遂行され、Ｙのディレク
トリ番号に基づいてＹのポートアドレスおよびＹの制御
手段のボードアドレスを捜索し、Ｙのラインが話中であ
るか空であるかを尋問しかつＸのポートアドレスおよび
Ｘの制御手段のポートアドレスを含む第１の制御バース
トをＹの制御手段に伝送する段階と、 （ｃ）　　Ｙの制御手段により遂行され、Ｙのラインが
話中であるか空であるかを検出し、Ｙのラインが空であ
るか話中であるかを指示する第２の制御バーストをＸの
制御手段に伝送し、Ｙのラインが空の場合、響報メッセ
ージをＹのラインに送出する段階と、 （ｄ）　　Ｘの制御手段により遂行され、Ｙのラインが
話中の場合、話中メツセージをＸのライン上に送出し、
Ｙのラインが空の場合、被接続信号をＸのライン上に送
出する段階と を含み、それにより、これらのラインを使って、Ｘおよ
びＹまたはその他のものの間に仮想接続が設定され、全
２重データ通信が行なわれ得ることを特徴とする。

他の具体例において、データ呼を設定する方法は、上述
のような一方または両方のパーティに作用する手段およ
びプロセッサの同じ組合せを有する制御手段を備えるシ
ステムに拡張される。

さらに他の具体例においては、上述のような一方または
両方のパーティに作用する手段およびプ胃七ツサの同じ
組合せを有する制御手段を備えるシステムに対してデー
タ呼を終了させる方法が提供される。

実施例 以下添付図面を参照して本発明の実施例について詳細に
説明する。

バーストスイッチングはディジタル化された音声（ボイ
ス）およびデータを完全に統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がバーストスイッチングによって処理できる。バース
トスイツをングシステムは代表Ｅ１９には大巾に分散さ
れ大小型７４７１１分配された制御（コントロール）、
および同上された帯域幅効率を特徴としている。

第１図はバーストスイッチングシステム１００の好まし
い一実施例を示す。このシステム１００は高容量へプス
イツｔ１０２および複数のリンクスイッチ１０４を含む
。リンクスイッチ１０４は代表的には例えば３２または
それ以下のポートを取シ扱う（ｆ−ビスする）小型スイ
ッチング素子である。Ｔ１スパンは２４チヤネルである
ので２４ポートが好ましい数である。これらスイツｔは
時分割多重通信リンク１０６、例えばＴ１スパンによっ
て互いに結合されている。複数の末端使用者機器１０８
がライン１１０を介してライン回路（図示せず）と結合
されてもよい。これらライン回路は９ンクスイグテ１０
４の構成要素であるポートと結合される。リンクスイッ
チのポートは使用者、制御プロセツナ、あるいは他の別
個の通信システムがシステム１００にアクセスする手段
を提供する。ポートインターフェース回路がそのような
使用者、制仰プロセッナ、あるいは他の通信システムこ
の適当なインターフェースを提供する。末端使用者機器
とインターフェースするときには、ポートインターフェ
ース回路は、本明細書では、ライン回路と表示される。

他の通信システムとインターフェースするときＫは、ポ
ートインターフェース回路は、本明細書では、トランク
回路と表示される。制御プａセッチとインターフェース
するときには、または総称的にいうときには、本明細書
では「ポートインターフェース回路」まえは「ポート回
路」という用語が使用される。

本明細書においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号変ＤＩ４（ＰＵＮ）および
時分割多重（ＴＤＭ）技・術を使用してディジタル形式
で搬送するように設計された一階層（へイアラーキ）の
ディジタル伝送システムからなる。ｌｌ１１キヤリヤは
２４のＰＯＭスピーｆｔヤネルを有する。各信号は毎秒
ａ、ｏｏｏ回サンプルされる。各チンプルは８ビツトコ
ードによって表わされる。各フレーム唸２４のスビーｆ
″チャネルのそれぞれに対するチンプルとフレームの終
シに１ビツトのフレーム同期ビットを有する１９３ビツ
トである。Ｔ１ラインレートは毎秒１５４４メガビツト
である。Ｔ２キャリヤは６３１２メガビツトのラインレ
ートを有し、９６のＰＯＭ音声チャネルまたは等両物を
搬送する。Ｔキャリヤのこれら定義は単に例示として示
すだけである。従って、これら定義社本発明の動作ある
いは説明には臨界的なものではない。

リンクスイッチはリンク群に構成してもよい。

１つのリンク群内の任意のリンクスイッチがハブスイッ
チを通過する通信なしに同じリンク群内の任意の他のリ
ンクスイッチと通信する能力を有する。第１図において
、ム、Ｂ、０、およびＤと指示された４つのリンク群が
図示されている。リンクスイッチ１０３とリンクスイッ
チ１１２間の任意の通信は必ずへプスイツｆ１０２を通
過しなければならない。従って、リンクスイッチ１０３
とリンクスインｆ１１２は異なるリンク群にある、丁な
わちリンク群人およびＤにそれぞれある。へプスイツｆ
″１０２は別個のリンク群を相互接続するＯ 小形のバーストスイッチングシステムはハブスインｔを
必要としないであろう。例えば、リンク膵ムはへブスイ
ツｆ１０２なしで完全なシステムとしてＩｉｍ能し得る
。これに対し、大形のバーストスイツをングシステムま
たは高い残存性の要件を有するシステムは１つ以上のへ
プスイッテを必要とするであろう。

システム１００としては星形、リング形、トリー（木）
形形態およびとれらの組合せのような種々の他の形態が
あ夛、各形態は特定の適用例の要件に依存して多かれ少
なかれ関連するある利点および欠点を有する。第１図に
示すよ５表システム１００は後記する理由のためにバー
ストスインチの好ましい一実施例である。

システム１００は代表的には９８，０００ラインおよび
トランクをサービスするための容量を有する今日の中央
局または構内交換機（ＰＥＸ）に対応する。バーストス
イッをングにおいて、スイッチング機能は分散されてい
る、丁なわち、使用者の近くにもたらされている。リン
クスインｔは小形であシ、従ってこれらリンクスイッチ
は使用者の近傍または会社に分散することができる。代
表的なリンクスイッチは居住区域の小形分配変圧器に非
常によく似たボールに取付けても、あるいは商用ビルの
便所（物入れ）の壁に取付けてもよい。

第１図に示されたスイノｔング＋ＩＡ能の大巾な分散は
バーストスインｔングの目的を満足する。電話産業は外
部の則工４（プラント）に大規模表投資をしている。こ
の外部の工場はスイッチングおよび端末設備に匹敵する
点要な価値を有している。

バーストスイッチングはこの工場の用途を新しいチービ
スにまで拡大し、確立されているチービスの効率を同上
することによってこの工場の有用さを拡張する。

延金チービスディジタル網（Ｉ８ＤＮ）は１つの新しい
チービス領域である。この網は加入者機器または端末に
おいて２８８，０００ピント／秒の帯域幅を要求するか
も知れない。恐らく敢Ｃヤード離れたリンクスイッチに
至る短かいループの万が中央間に至る１乃至３マイルの
長い２線対よシも良好にこの帯域幅を維持することがで
きる。

バーストスイッチングは現存する工場にスイッチングの
大部分を移動させることによってこの工場から新しいチ
ービスおよび帯域１隅を引き出丁ことができるものと予
期されている。１面の効果として、平均ループ長が非常
に短かくなってインピーダンスの変化が非常に少なくな
シ、ハイブリッド回路網においてよシ一層良好な妥協を
見つけることができるようになる。バーストネットワー
クを通じて若干の遅延があるかも知れないが、バースト
スイッチングはエコー抑ＩＥｆ装置を必要としない。

新しい部局あるいはビルに設置する場合に、または設備
を交換する場合に、パーストスイノｆループを設置する
のに必要な鋼の量は典形的なスイッチを設置するのに必
要な銅の量よシも大巾に少ない。ジー・ティー・イー・
ラボラトリーズによって行なわれた最近の用途研究によ
れば、約２０００回線の地方区域に設置したバーストス
イッチは現在の集中式設備が必要とした外部工場の僅か
１５％しか必要としなかったということを示している。

バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
りスイクｔされる。同様に、任意形式のディジタル化さ
れたアカログ信号、例えばイメージパクットはバースト
スイッチングシステムによって完全く統合された態様で
も理される。完全に統合されたスイッチは短期間のおよ
び長期間のトラヒツクミンクスの変化に良好に順応する
。

万一、将来において音声に対Ｔるデータの割合が増大し
ても、バーストスイッチはデータを音声と同じ態様でス
イッチするので、再構成することなしにそれに順応する
。バーストスイッチングは１つの特定例においてはデー
タと音声とを差別処理さえする。音声サンプルは消滅し
ゃ丁い。過度の遅延は音声サンプルを無用のものにする
。一方、データメツセージは非常に長く遅延させても認
知し得る性能を有する、すなわち識別することができる
。これに対し、音声は冗長性を有する。従って、若干の
音声サンプルがなくなっても音声の質を慣なうことがな
い、丁なわち音声を判別することができる。−万、デー
タは冗長性を有さないのでいかなるバイトも失なわれて
はならない。

それ故、バーストスイッチングは音声チンプルをデータ
よシ高い優先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第１のチャンスを有す
るようにする。これは音声サンプルの損失（り９ツビン
グ）を最小にする。

データキャラクタはコンテンションの場合にはバク７７
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。

バーストスイッチングにおける統合の他の例においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこＫで
も出現し得る。トランクはアナログまたはディジタルの
どちらでもよい。

バーストはディジタル化された音声（ま九はスピーカ）
あるいはデータメツセージを含んでいてもよい。本明細
書では、ディジタル化されたスビーｙ以外の通信を含む
バーストがデータ通信として処理される。「トークスパ
ート」は単一シラブルの発音中に生じるような音声エネ
ルギの単一の連続放射である。通常の会話における話者
はその会話時間の３５〜４０％の間音声エネルギを発す
る。バーストスイッチングは送るべき情報が存在すると
きにのみ、丁なわち、バースト中のみ、伝送ｔヤネルの
ようなシステムリソースがもっばら使用されるようにす
るために沈黙（またはスビーｔ）の検出を行なう。バー
ストの終Ｔ時に、このチャネルは他のバースＨＣ割当て
るのに利用できる。かくして、バーストスイッチングは
そのリソースを、呼の全継続時間の間１つの会話に対し
て１つのチャネルを専用する典型的な回線スイッチング
の効率の２〜３倍の効率で利用することになる。

第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面に３８、Ｂ３、Ｂ、、お
よびＢ４と指示された４バイトのヘッダから始まる。こ
のパーストスイッチングの実施例においては、および本
明細書においては、１バイトは８ピントである。勿論、
この仮定は本発明にとって臨界面なものではない。他の
実ｍ例においては、１バイトは１ビツト、または４ビツ
ト、または任意のあらかじめ定められた数のピントから
なるものでよい。この実施例において８ピントを選択し
たのはＴキャリヤチャネルの容量が８ピントであるため
と、印ＩＩｊｌ可能なキャラクタが代表旧には８ビツト
コード、例えばＡＳＣＩＩ（アスキー）コードによって
表わされるからである。１バイトを８ピントと定義した
ことにより、用語「キャラクタ」は本明細書ではバイト
と互換性をもって使用できる。

バースト１２０において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがスイッチに入力すると、
ヘッダはあて先ポートに至るスイッチからの過当なリン
ク（またはポート）を選択するように解釈される。ヘッ
ダはバーストを音声、データ、または、！１１　両バー
ストとして記述する情報を含む。後で詳細に説明するよ
うに、利（至）バーストはスイッチプロセッサ間で交換
されるメツセージである。ヘッダ情報は所望の漫先度で
出力するためにおよび他の１埋の目的のためにバースト
の行列をつくるのに使用される。

ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘンダテエノクサムである。デ
ータの場合にはバーストを間遠つて発送するよシもバー
ストを打切シ、再伝送に頼る方がよいとみなされている
。音声バーストを再伝送する試みはなされていない。音
声バーストの寿命は非常に短かく、音声バーストを正し
く発送するのに１回のチャンスしかない。そのチャンス
を失なった場合には、そのバーストは古丁ぎて役に立た
ない。

ヘッダに続いてバースト１２０はＮ（任意のｆｉＩ！１
）のバイトからなる清報部分を有する。バースト１００
は１而にでと指示された単一のバースト終了バイトで終
Ｔする。あるいは後述するように１つ以上の終了バイト
を使用してもよい。バースト終了バイトは本明細書では
ＦＬＡＧとも呼ばれる。

か（して、各バーストごとに５つのオーバヘンドキャラ
クタが存在する。丁なわち、４つのヘッダキャラクタと
１つの終了キャラクタである。

ＦＬＡＧが受信されると、受信者はバーストが完ｒした
ことを知る。バーストは連続する伝送までの任意の貴さ
のものでよい。ＦＬＡＧはまた、ｔヤネル空きキャラク
タとしても使用でき、従って次のバーストが始まるまで
ＦＬＡＧが空きチャネル中に送られる。

ＦＬＡＧに対して選択されるピントの組合せはバースト
で送られるべきキャラクタ中に起シ得る。

データソースに利用できるキャラクタ・セットにいかな
る制限もめってはならない。任意の組合せの２進データ
を送ることができなくてはならない。

データリンク・ニスクープ、丁なわちＤＬＩＩ。

キャラクタは終了バイトとしてのＦＬＡＧキャラクタと
通常のデータとしてのＦＬＡＧキャラクタビットの組合
せとを区別するのに使用される。ソースにおいて、送ら
れるべきデータ中に生じる各ＦＬＡＧまたはＤＬＥは余
分のＤＬＥに先導される。あて先において、受信された
ＤＬＥはすてられ、このＤＬＲに続くキャラクタがＦＬ
ＡＧまたはＤＬＥの検査なしに受信され、それによって
キャラクタストリームをソースのキャラクタストリーム
に戻す。ＤＬＥによって先導されない受信ＦＬＡＧはバ
ースト終了キャラクタとして解釈される。

各挿入されたＤＬＲは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＦＪはそれらが送られるべき音声チンプ
ルまたはデータ中にめったに生じないよりに選択される
べきであ）、ＤＬＥの挿入遅延を可能な限シ導入しない
ようにする。音声トラヒックは介世紀の終りまでデータ
よシ量が多いと予期されるから、これらキャラクタに対
して選択される好ましい値はアナログ音声信号の最大の
正および負の振幅を表わ丁コーデック（音声人Ｄ−ＤＡ
変換器）の出力である。他の選択は最小の正および負の
値であろう。この選択はこれら最小値カ最小バンクグラ
ウンドノイズ・スレッショルド以ド（絶対値で）である
場合に時に有利である。

いずれＫしても、印刷可能なキャラクタは恐らくデータ
およびｒキストの伝送中に高頻度で生じるから、これら
印刷Ｏｒ組なキャラクタを表ゎ丁ビット＋ｓａは選択さ
れるべきではない。

第１図において、スインを間の通信リンク１０６は、他
のレート、例えばばＴ２またはそれよ）高いスパンが使
用できるけれど、Ｔ１スパンでちる。

バーストはこのスパンの時分割多重テヤネルテスイツテ
間に送られ、バーストの後続のキャラクタはこのスパン
の後続のフレームで送信される。Ｔ１キャリヤの六ヤネ
ル内のキャラクタレートは毎秒８、　ＯＯＯキャラクタ
であシ、これはコーデックのキャラクタ発生レートと合
致する。バーストスイッチングにおいて、通信リンクを
通じての音声キャラクタ伝送レートはスピーカキャラク
タソースおよび受信者に対するキャラクタレートに杏せ
られる。従って、音声バーストに対するリンクスイッチ
においては速度のバッファ手段は必要でない。

ただし、浸述するように、コンテンションの場合にはバ
ッファ手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やリンクスイッチから始ま）、
従ってリンクスイッチを通じての遅延は２六ヤネル時間
、例えば１０マイクロ秒程度の極く短かい時間にし得る
。

Ｔキャリヤチャ羊ルを使用することはバーストスイッチ
ングと音声パケットスイッチングこの重要な相違である
。パケットスイッチングにおいては、パケットはリンク
の全帯域幅を使用して節点間に伝送され、パケットのキ
ャラクタを連続して伝送する。パブノドのキャラクタは
ソース（コーデック）レートで累積され、そしてよう高
いレートで伝送される。このことはよシ高いレートの伝
送が始まる前にパケットのキャラクタがバッファ作用を
受けなけれはならないということを意味する。累積の時
間は遅延を導入するから、音声パケットのサイズは厳密
に制限される。さもないと、エコーが重大な問題になる
からである。短かいパケットはヘッダオーバヘッドが重
要になるということを意味する。例えば、音声パケット
は８０００キャラクタ／秒の発生レートで８サンプル、
または１ミリ秒分のデータに制限されると仮定する。

ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１３キヤラクタが８つの音声チンプルをあて先に
送るために伝送されなければならず、帯域幅効率は弓」
たは６２％となる。３つのヘッダキャラクタのみが必要
であるならば、音声パケット帯域幅効率は口または７３
％になる。

これに対し、スピーチ伝送レートはバーストスイッチン
グにおいては発生レートに′４しいから、伝送が始まる
前にスピーチバーストをパン７アする必要がない。伝送
はバーストの受信が始まった後で１キャラクタ時間程度
始ｔｂ、そしてバーストは任意の時間の間続く。ヘッダ
の伝送はパーヌト当＃）１１ｇｌだけ必要とする。

トークスパートの平均長は使用する沈黙検出アルゴリズ
ムに依存するが、一般には１００ミリ秒を越える。１０
０ミリ秒のバーストに対するバーストスイッチングの帯
域幅効率は８００／８０５であシ、これは９９％を越え
る。

将来、現在普及しているレートより高い呼出しレートが
予期される。人類は電話をまＴま子種々の用途に使用し
続けるであろうということが経験的に予測されている。

−例として１０年あるいは２０年前には実際に存在しな
かったデータ通信の伝送が増大していることがあげられ
る。

他の重要な例は呼を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランザクンヨン端末、
例えばクレジットカード検証端末である。この予期され
ている発呼レートの増大がどの程度重要であるかを決定
することは現在は不可能である。それでもなお、パース
トスイノｔングの１つの口重は増大する発呼レート（呼
率）Ｋ合致するように憂美に増大し得る、かつマルチプ
ロセンチ中央処理装置の複雑さを呈しないスイッチ１ｌ
ｆｌＪ仰素子の構造（アーキテクチャ）を決定すること
である。

共ｄ制御に対する典形的な解決策は決定を行なう素子（
共通１１＋１１呻）をスイッチの中心に配置し、周辺機
器からの刺激（加入者からの信号発生および監視）を引
き入れ、そしてスイッチおよび周辺機器（例えば、呼出
し信号に対して）に接続のために指令を発することであ
る。

よシ虜しい制御構造は荷に遠隔スイッチングユニットに
おいて、ある処理能力をスレーブブロセグチの形式で網
周辺機器の方へ格子ことである。

これらスレーブプロセノ＋Ｆｉある低レベルの予備の＠
理を行なうことができるが、最終の決定を行なうのは通
例、中央制御点に残っている。

バーストスインｔングの解決策はこの分散傾向をその限
界まで拡大する。呼確立および特徴実行論進はリンクま
たはハブスイッチのポートに関連したプログラマブルプ
ロセッサに配置される。／（−スト網のポートの数が増
加すると、制御プロセンナの数が非常に自然な０様で増
加する。処理能力の増大はプロセッサをマルテブロセツ
ナノ＜スに追加することによって必然釣に生じる複雑さ
および故障時間なしに空きポートにプロセッサを加える
ことＫよって達成できる。バーストスイッチングシステ
ムにおいては、同時に伝搬され得るツク−ストの数はシ
ステムのポートプロセッサの敏およびｔヤネルの故によ
ってのみ制限される。ポートプロセッサは後で詳細に説
明するポートＩｇＩＮ１のプロセッサ構成素子である。

メツセージはＩＩｆｆＩＩ　呻プロセツチ間で交換され
る。

例えば、発呼者プロセンチと被呼者プロセンチ間のメツ
セージの交換は正規の呼を設定することを必要とする。

このメンセージトラヒックは通虐の方法でバーストとし
て搬送され、従って、メツセージトラヒックは重要では
ないけれど、網によって搬送された全トラヒックに加え
られる。それぞれが音声エネルギを５５％の時間にわた
って発生する２つのパーティ間の３分の呼は百方の音声
サンダルを発生させる。呼を設定し、放出する必要があ
るＬｒｆｉｊｉｇｌメツセージの交換は１００以下のキ
ャラクタを必要とし、僅かに電荷のα０１％に丁ぎない
。

外部メツセージの交換は必ずしも必要としない。

１つのリンクスイッチでのポート−ポート呼は外部の１
ｌｔｌ！御メツセージトラヒンクを必要とすることなし
に、リンクスイッチ内で完全に確立できる。

リンクスイッチの分散されたプロセッサは、たとえ事故
によってバースト網領域が網の残部と通信することかで
きなくても、網内の連続した動作を可能にする。

バーストスイッチングシステムにおいて決定を行なう制
御が周辺機器に移されたけれど、ある半集中チービスプ
ロセンｆ機症は残る。％に、ディレクトリ番号および装
置番号間の変換（ダイアルされた番号−バーストスイッ
チアドレス）はバースト網全体に分散されたいくつかの
データベース探索（ルックアンプ）マシーンによって実
行される。他の同様の網機能は呼の終了時に伝票を発行
するためのｆ月情報の記録である。後述するよりに、こ
れらｆ４プロセスは呼プロセンナあるいは管理プロセッ
サにおいて実行できる。これら１１１Ｊ御プロセツサの
いずれがシステムの空きポートと結合されてもよい。

制御を分散し九ことによる利点は、プロセンチの過負荷
状態が除去されるということ、ポートが増えるにつれ処
理能力が自然にかつ容易に増えること、および中央また
は七の池のプロセッサが故障してもバーストスインカン
グ網がだめにならないということである。

第６図線ジンクスイッチ１３２の好ましい一実施例のブ
ロック図を示す。リンクスイッチ１６２は第１図に示す
ようにシステム１００のリンクスイッチ１３０と１３４
この間に結合される。このような構成において、リンク
スイツｆ１３２は次に示す４つの形式の通過するバース
トを処理する。

第１はリンク−リンクまたは通過トラヒック、丁なわち
、入リンクからジンクスイッチ１３２を通って出リンク
に至るバーストであり、第２はリンク−ポートまたは着
信トラヒック、すなわち、入リンクに到来し、そしてリ
ンクスイツｆ１３２Ｖｃ対してローカルなポートに層信
するバーストであシ、第３はポート−リンクまたは発信
トラヒック、丁なわち、リンクスイッチ１３２に対して
ローカルなポートから発信し、田リンクから出て行くバ
ーストであシ、第４Ｆｉポート−ポートまたはリンク内
スイツテトラヒンク、すなわち、ジンクスイッチ１３２
に対してローカルなポートから発信し、ローカルなポー
トに層信するバーストである。第３Ａ図に示す破線の矢
印はジンクスイッチを作る上記４つの通過形式のバース
トを例示する。これら４つの通過形式は第１０図にも示
されている。

第３図において、リンクスイッチ１３２は次の６つの高
速プロセッサと結合された中央メモリ１６０を含む。第
１はリンクスイノｙ′″１６０から到来する通信を処理
するリンク入力プロセンナ（ＬＩＰ）１６１であシ、第
２はリンクスイッチ１６０へ出て行く通信を処理Ｔるリ
ンク出力プロセラｆ（ＬＯＰ）１６２であシ、第３はジ
ンクスイッチ１３４から到来する通信を処理するＬＩＰ
１６４であシ、第４はリンクスイツ：Ｐ１３４へ出て行
く通信を処理するＬＯＰ１６６であ夛、第５は２４のポ
ート回路１７８から到来する通信を処理するポート人カ
ブロヤツｆ（ＰＵＦ）１６８であシ、第６は２４のポー
ト回路１７８へ出て行く通信を処理するポート出力プロ
センナ（ＰＯＰ）１７０である。これら各プロセッサは
キャラクタおよびバッファを処理するようになっている
荷珠スイツカングブロセンナでちる。後で詳細に説明す
るように、僅かに相違するソフトフェアまたはファーム
クエアを備えた同じ高速プロセッサが６つのリンク−ス
イッチプロセッサ機能を満足するように構成できる。高
速直接アクセスメモリを有する中央メモリ１６０はメモ
リアービッタ１７２と結合されており、従ってリンクス
イッチ１３２のフつのプロセッサのみが１１！２１に７
クセヌできることになる。メモリ１６０＃ｉ檀々のプロ
セッサ間の通信の唯一の手段である。

「ポート」という用語はポート回路１７８を含まない。

ポート回路１７８はリンクスイッチ１３２に隣接して物
理的に位置付けしても、あるいは使用者の建物または末
端便用者の機器内にのように遠方に位置付けしてもよい
。ポート１ｇ回路１７８蝶、ジンクスイッチ１３２が末
端使用者機器と結合されるときには、ライン回路であシ
、またリンクスイッチ１６２が他の通信システムと結合
されるときにはトラ２フ１ のポート回路はまた、制御の目的のため、例えは呼設定
のために、呼ブロセッｆまたはｇ理プロセンナと結合し
て吃よい。かくして、９ンクスインチのポートは、本明
細書で使用されるときには、外部回路または装置と結合
するためのリンクスイッチ内の手段をいうが、この外部
回路または装置はポートの一部ではない。

メモリ１６０の大部分は通信リンクまたはポートのアク
ティブテヤネ／ｌ／に割当てることができるダイナミッ
クバッファに分割される。キャラクタは入力六ヤネルに
対するバーストＫＩＪ当てられたダイナミックバッファ
の入力に記憶され、出力に対するキャラクタは出力チャ
ネルに割当てられたバッファから！１！取られる。

ダイナミックバッファはリングまたは循環バグ７７とし
て使用され、従ってバッファＯｊｌ後の記憶位置は第１
の記憶位置に相当する。同時の入力および出力が生じる
可屈注があシ、キャラクタが入力として記はされた後の
教キャラクタ時間のみこのキャラクタが出力として続出
される。数キャラクタのみが入力されているときと同じ
レートで出力されているバーストのバッファに存在する
。

バッファ記憶位置はラクンド・ロピン態様で便用され、
出力が入力を数キャラクタ遅れて追いかける。

通常の場合はバッファ中に故キャラクタのみを有する同
時入力および出力であるけれど、ダイナミックバッファ
技術により単一のバッファの記憶空間よシ多くの記ｄ１
空間が必要なときに複数のバッファを一緒に六エイニン
グ（連鎖）することが容易に行なえる。各パン７アが連
鎖の次のバッファのアドレスを保持するときに連鎖のパ
ン７アが形成される。この連鎖構造は、例えば、データ
バーストがコンテンションのために出力から一時的に阻
止され、出力が始まるまでバーストのキャラクタが１つ
以上のバッファの連鎖にバッファされているときに、使
用できる。

出力の準備ができたバーストは適当な出力通信リンクま
たはポートと関連したキューに配置される。これらキュ
ーはメモリ１６０に保持される。

キューエントリは２部分のデータを含む。すなわち、キ
ューの第１のバーストの第１のバッファのアドレスとキ
ューの＃後のバーストの第１のバッファのアドレスであ
る。キューは利用ｏｒ能な出力チャネルへの割当てを待
つバーストに対する基準を含む。

各出力リンクと関連する３つのキューが存在する。丁な
わち、高優先度、正規の優先度、および低優先度のキュ
ーである。制御バーストは高優先度キューの列に加わる
。何故ならば、制御バーストをスイツチ網を介して急送
することが望ましいからと、制御バーストは代表的には
１０または２０のバイトのみからなシ、従ってチャネル
を短時間占有するだけであるからである。音声バースト
は正規の優先度で処理され、データバーストは低優先度
で処理される。音声チンプルは遅延が大きいと役に立た
なくなるので、音声はデータよシも優先される。データ
バーストはバッファおよび遅延が可能であシ、許容曲能
限界内に保持することができる。

出力リンク六ヤネル処理においては、空きチャネルに出
会ったときにはいつでもリンクキューが検査される。こ
れらキューの少なくとも１つにバーストが存在する場合
には、最高優先度のバーストがそのキューから移送され
、七のチャネルに割当てられ、バーストの第１のキャラ
クタ（またはバイト）が伝送される。１つのバーストが
出力リンクの列に加わった唯一のバーストであるときに
このバーストが出力リンクキ二一に配される場合を考え
てみる。バーストが列に加わった後で生じる第１の空き
チャネルはその伝送を引き受け、従ってチャネル間の遅
延を最小にする。一般には、伝送チャネルは受信のチャ
ネルとは相違する。

リンクスイッチ１３２の６つのプロセッサはメモリ１６
０へのアクセスを競争する。プロセッサがキューにバー
ストを配置しているときに、例えば、メモリが曲のプロ
セッサによって使用できるようになる前に割込みなしに
１つ以上のメモリアクセスが要求できる。そうでない場
合には、バーストに対するキューの基準が不完全になる
。リンクスインｔ１６２を通るすべての通信はメモリ１
６０を通らなければならないから、す７クスイク：Ｐ１
３２の速度はメモ９１６ｏの速度に依存する。これら理
由のために、メモリ１６０はメモリアービッタ１７２の
１ｆｆｌＪ　＠Ｉドにある。

メモリ調停手段（メモリアービッタ）はこの技術分野で
は知られている。第３Ｂ図は従来技術の並列優先度解決
回路４５０を示す。この回路４５０は１９８３年にアカ
デミツク・プレスよシ発行されたワイ・パキール（Ｙ、
　Ｐａｋｌｒ）著の「マルカブロセンチ・システム」の
９１頁よシ引用したもので、適当な変更を行なうことに
より第３図のアービツタ１７２に通するものとなろう。

複数のプロセンナからメモリアクセスの要求が出ている
ときには、最高の優先度の要求が回路４５０によって最
初にチービスを受ける。優先度は要求のカテゴリおよび
時間によって決定され、より高いランクのカテゴリ内の
要求が第１にチービスを受け、同じカテゴリ内の要求は
順番待合せの基準でチービスを受ける。１つの要求だけ
が出ている場合には、直ちにチービスを受ける。１９８
４年にパン・ノストランド・リインホールド・カンパニ
ー・インコーホレイテッドよシ発行されたアーチー・エ
ッチ・サイドマンおよびイワン・フロアーズ編集による
「デ・パンドブツク・オブ・コンピューターズ・アンド
・コンピユーテイング」の第２２７頁〜第２３２頁、な
らびに第２３２頁に引用された参考文献も参照されたい
。

メモリ１６０は読出しおよび否込みパルスを発生するタ
イミングコントロール、およびランダム・アクセス・メ
モリ（ＲＡＭ）を含む。バッファアドレスおよびキャラ
クタインデックス（これらはスイッチングプロセンナに
よってキャラクタメモリバスを介して送られる）は独自
のキャラクタのアドレスを形成するように連結される。

バーストは入力リンクから出力リンクへリンクスイクテ
を通って次の段階を経て進む。

ｔ　人通信 （ａ）　　バーストの最初のバイトが割当てられていな
い９ンク入力ｔヤネルから受信される。乙のバイトはメ
モリのバッフ７に記憶される。

ｔｂ）　　最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バッファは適当なリンク出力
キューに配置される。

（Ｃ）２番目のバイトが受信され、記憶される。

バーストが最初のバイトでルート割当てされず、かつ２
番目のバイトがルート割当てに対する十分な清報を含む
場合には、そのバッファが適当なリンク出力キューに配
置される。

（ｄ）３番目のバイトが受信され、記憶される。

バーストがまだルート割当てされていない場合には、同
じリンクヌインテの１つのポートに予定される。３番目
のバイトはこのローカルポートを識別する。

（＠）　４番目のバイトが受信され、記憶され、そして
ヘッダ・チェックサムが計算される。

（ｆ）　　上記チェックサムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト終ｒバイトＦ
ＬＡＧｏ前の後続のバイトが放棄される。

霞　チェックサムが良好である場合には、受信したバイ
トはバースト終ＴバイトＦＬＡＧが受信されるまでバッ
ファに記憶される。

＋ＩＬ）　　チャネルのふくそうは出力リンクの空きチ
ャネルよシも多くのバーストがリンクの出力キューに存
在するときに生じる。システムはチャネルのふくそうが
めったにしか起きないよりに工学的に設計されるべきで
ある。

（ｂ）　　バーストが空き出力チャネルの割当てを待つ
間、入力はバッファに留まっている。

ｆｅ）　　音声：２ミリ秒分の音声サンプルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。

これはクリッピングと呼ばれる。スレッショルド値は可
変である。

（ｄ）　　データ：データキャラクタを累積するバッフ
ァが一杯である場合には、他のバッファが取得され、第
１のバーストにリンク結合される。データはその伝送が
遅延されるかも矧れないが、チャネルのふくそうによっ
ては放棄されない。

五　出通信 （１）空きリンク出力チャネルが生じると、出力プロセ
ンナはＩ＆高優先度の空でないキューから第１のバース
トを移動し、このバーストの第１のバイトを出力する。

（ｂ）　　七の浸各引続くカヤネル時間において、バー
ストの次の（引続く）バイトが同じ出力チャネルで出力
される。入力および出力は同Ｉ￥ｆに進行する。

（ｅ）　　Ｆ　Ｌ　Ａ　Ｇがバッファから取シ出される
と、上記チャネルで送られ、バッファはフリー・リスト
に戻シ、チャネルは空きに戻る。このチャネルは、今、
他のバーストの伝送のために使用で亀る。

へプスイクテはパースとスイッチング網における高果中
点で使用される鳩速高容量バーストスイッチである。へ
プスインカの主な機能はリンク群間に通信を伝送するこ
とである。第４図はリンク＄ＡＳＢ、Ｏ，およびＤと結
合するための手段を有するシステム１００のへプスイツ
テ１０２を示す。図面に８Ｕとしてそれぞれ示された４
つのスイッチングユニットは２つのへプ１８０および１
８２のまわシにリングに接続されている。へプ１８０は
１つの方向に少なくとも１バイトの並列伝送を可能にし
、へプ１８２は反対の方向に同じ並列容量を有する。

第４図の実施例において、各へブスイツテングユニット
は２つのリンク群と結合されている。

５Ｕ１８４は通信リンク１８８を介してリンク群人のリ
ンクスインｆ″１９２と結合される。８Ｕ１８４はまた
、通信リンク１８６を介してリンク＃Ｂのリンクスイッ
チ１９０と結合される。この＃成の利点は７スデム１０
０の各リンク群が２つのスイッチングユニットと結合さ
れるということである。１つのスイッチングユニットが
故障した場合に、そのリンク群は他方のスイッチングユ
ニットを介しての別の通信ルートがあるために隔絶され
ない。

第５図はハブスイッチ１０２の５Ｕ１８４のブロック図
を示す。第４図に示すように、８Ｕ１８４はリンク＃Ａ
のリンクスイッチ１９２およびリンク＃Ｂのリンクスイ
ッチ１９０と結合される。第５図において、通信リンク
１８８は入力ライン１９８（へブスイノｆ１０２に対す
る）および出力ライン２００として図示されており、通
信リンク１８６は入力ライン１９４および出力ライン１
９６として図示されている。

ＳＵｌ　８４の構造はリンクスイッチ１６２の構造と若
干類似している。中央メモリ２０２はこの実施例では次
の通υの８つの高速プロセンナと結合されている。第１
はリンクスインｔ１９０から到来する通信を処理するリ
ンク入力プロセンチ（ＬＩＰ）２０４であシ、第２はリ
ンクスインｔ１９０に出力する通信を処理するリンク出
力ブロセツナ（ＬＯＰ）２０６であシ、第３はリンクス
インｔ１９２から到来する通信を処理するＬＩＰ２０８
であシ、第４はリンクスインｆ１９２に出力する通信を
処理するＬＯＰ２１０であシ、第５はハブスイッチング
素子（Ｈ３Ｐ）２２０からメモリ２０２に到来する通信
を処理するへプ入力ブロセツｆ（ＨＩＰ）２１２であシ
、第６はメモリ２０２からＨ８Ｂ２２０へ出力する通信
を処理するハブ出力プロセラ−９″（ＨＯＰ）２１４で
あシ、第７はＨ８Ｂ２２２からメモリ２０２に人力する
通信を処理するＨＩＰ２１６であシ、そして第８はメモ
リ２０２からＨ３Ｐ　２２２へ出力する通信を処理する
ＨＯＰ２１８である。へブスイクをング素子の主な機能
は通信をへプにおよびノ１プから伝送することである。

第５図に示すように、Ｈ８Ｂ２２０は一万の方向に伝送
するサービスをへプ１８２に提供し、Ｈ８Ｂ２２２は反
対の方向に伝送するサービスをハブ１８０に提供する。

メモリ２０２は１つのプロセッサだけが任意の特定の時
間にアクセス下ることができるようにメモリアービッタ
２２４と結合される。第５図において、破線人−人の右
側に対する８Ｕ１８４の構造はリンクスイッチの構造と
非常に類似している、すなわち、中央メモリが檀々の特
殊目的の高速プロセンナと結合されている。ＨＩＰ、Ｈ
ＯＰ、およびＨＢｒはそれぞれファームクエアま九はソ
フトフェア変更手段を備えたＬＩＰおよびＬＯＰと同じ
プロセッサである。

例えば、２５６のスイッチングユニットが第４図に示す
配置でへブリングを形成するように結合される。他の実
施例においては、さらに多くのスイッチングユニットが
へプリングに結合される。

冗長性のためとハプスイツを内の利用できる伝送チャネ
ルの故を２倍にするために、ハブスイッチに例えばハブ
１８０および１８２のように２つあるいはそれ以上のへ
プリングが存在してもよい。

第５図に示すハブスイッチの実施例を参照すると、ハブ
１８０および１８２は時分割多重化される。各Ｔ１７レ
一ム時間中３２のチャネルがハブに存在する。各ハブチ
ャネルは２５６のクロックチックに分割される。各クロ
ックチックはへプリングの１ワードを１つの８Ｕから次
の８Ｕへ進める。ハブチャネル（２５６ｊツク）内で各
８８は、バブリングに２５６のスイッチングユニットが
存在するので、へプワードを任意の他の８Ｕへ送ること
ができる。かくして、各ハブチャネルにおいて、２５６
のオリジン８Ｕは２５６のへプワードを２５６のあて先
ＳＵへ送ることができる。１ハブワードはへプで同時に
転送することができるピクトの完全（平行）補数である
。

へプが１バイトの幅であると仮定すると、へブリング・
クロックレートは（８０００７レ一ム／秒）Ｘ（３２ｆ
ヤネル／フレーム）Ｘ（２５６ｆクク／ｆヤネル）　−
６５，５５４０００チック／秒である。４バイト１嘔の
へプはこのレートの１丁なわち、ｆ　４３８４．００　
ｒＪ六ンク／秒のレートを必要とする。どんな幅のハブ
であっても「ビジィ」ピントと呼はれる追加の１制隣ビ
ツトが存在する。

各ハブ信号ラインはたった１つの負荷、すなわち、引続
＜ＨＯＥの対応するビットの負荷、のみを有する。この
形態においては高ファン・アクトパス構造において可能
であるよシも高いレートが維持できる。

第４図に示すように、各ＳＵは代表的には遠隔のリンク
スイッチに達する２つのＴ１リンクを有する。２５６の
ＳＵを備えたハブスインｔは次の転送容量を有する。丁
なわち、（２５６のＳＵ）×（２つのＴ１リンク／８Ｕ
）Ｘ　（２４のＴ１ｆヤネル／リンク）Ｘ（ｅｏｏロバ
イト／秒／ｆヤネノν）　−９８，３０４，０００バイ
ト／秒。上記したように、１バイトの幅を有するバブリ
ング（従って、各クロンクｔンクごとに１バイトがハブ
で進められる）は６へ５３へ０００六ンク／秒のまたは
等ｌ１ＩＩｉ故のバイト７秒の容量を有する。それ故、
２５６のスイッチングユニットを有するハブスイノカの
実例を保持するためには２つのバブリングが必要である
。

第５図に示されたハブスインテ１８４は好ましい一実ｍ
例であるが、他の実施列も可能であυ、通信システムの
特殊の要件に合致させるために望まれる可能性がめる。

後述するように、オリジンのＨＢＫからあて先のＨＢＫ
へバーストを送るためには、オリジンのＨＢＫが送信空
きであシかつあて先のＨＢＫが受信空きであるへブテヤ
ネルを選択する必要がある。

その後バーストの残シがそのチャネルで送られる。

へブスイク六を通るバーストの進行はリンクスイッチを
通るバーストの進行と類似している。

（ａ）　　バーストが入力リンクから到清し始める。

（１））　　バーストのキャラクタがスイッチングユニ
ットの中央メモリにバッファされる。あて先のＨＯＮの
アドレスがバーストのヘッダから決定される。

（ｅＪ　　バーストが−１のへプまたは他方のへプで伝
送のために待ち行列化される。

（ｄ）　　空きチャネルがハブで選択される。

（、ｅ）　　バーストの引続くバイトが選択されたへプ
テヤネルの引続く発生でへプで伝送される。

２　各中継のＨ８１において （ａ）　　バーストのバイトはスインをングユニットの
中央メモリを通過することなしに直接ＨＯＢを通ってへ
プに沿って転送される。

３、　あて先のｌｌ５Ｅにおいて （ＩＬ）　　バーストのバイトはＨＯＢによってノ１ブ
から取り出され、バイトが到着したときにスイッチング
ユニットの中央メモリに記憶される。

（ｂ）　　ヘッダバイトは翻訳されて適当な出力リンク
を決定する。

（Ｃ）　　バーストは適当な出力リンクで待ち行列化さ
れる。

（ｄ）＠１の突き出力リンクカヤ羊ルで出力が始まる。

好ましいバーストスイッチング網形態においては、各リ
ンクスイッチは任意の他のリンクスイッチテに違する少
なくとも２つの通信リンクを有する。ルート長が類似し
ている場合にはいずれのリンクも便用できる。事故の場
合に他のリンクがルートを提供する。リンクスイッチと
結合された自律制御プロセッサは通信することができる
丁べてのリンクスインを間でナービヌの継続を可能にす
る。

ハブスインｆ拡バーストを伝Ｗ！するためにそれぞれが
使用できる２つの負荷分割へブリングを含むことが好ま
しい。ハブ９ングが故障の場合には、他のへブリングが
任意のバーストに対して使用できる。上記したように、
単一のバブリングはピークトラヒックを処理するのに十
分な容量を有さないかも知れない。へブリング全体が１
枚のカードにおさまる程十分に小さくなることがＨＢＫ
の超ＬａＩ化によって予期される。この場合に、へブス
インテは各、徂の一万〇へプ９ングが常時アクティブで
あり、各組の他方のバブリングがバンクアップｇｔであ
る２組の２バブリングを含んでいてもよい。

他の例は１つ以上のハブスイッチを有するバーストスイ
ンｔＮ４を構成し、ハブスイッチの完全な故障（ハブス
イッチでの２つ以上の同時故障を必要とする）によって
もスイン六組の一部だけの通信が停止されるようにする
ことである。この例は、敵対行為のためにおよびランダ
ムな回路の故障のために通信の事故が生じ得る軍用装置
の場合のような高度の生き残シ注を必要とする装置にお
いて魅力がある。

リンクスイッチの分散により集中式スイッチの場合の修
復よシ本滲僅が困難になる。バーストスイノをング網は
かなシの診断能力を有丁べきてあυ、故障の場所が確認
でき、迅速に補１６行為が行なえるようにするべきであ
る。

バーストスイノｔング網はピーク負荷時間以外に自動的
に走行する練習ルーカンおよびバンクグラクントチスト
を壱丁へきである。例えば、隣接するリンクスインｔは
一定の間隔でテストメツセージを交換することができる
。規定された時間内に予期されるテストメツセージを受
信しなかったリンクスインｔは別のリンクスインｔを介
してチービスプロセンナに通報を行なう。

中央局にループが出現しな、いから、リンクスイッチは
自動的にまたは人間操作の保全位置からのｍｊ仰で、ル
ープおよび加入者機器のテストを実行し、その結果のレ
ポートを戻丁能力を有するべきである。

第１図に示すシステムの構造の他に、任意数の他の実１
ｍ　１５’ｌＪのバーストスイソテングシステムカ６る
。以下Ｖｉ、池のシステムの構造および実施例の例であ
る。これら例は代表であって全部ではない。

バーストスイッチングシステムは複数のポートにサービ
スを提供する単一のリンクスインｔを含んでいてもよい
。パーストスイッチングシステムは単一のリンク群に４
１ａのリンクスイッチを含んでいてもよい。パーストス
イッチングシステムは単一のへブを有する、あるいは２
つ以上のへブを有していてもよいハブスイッチによって
結合された複数のリンク群を有していてもよい。パース
トスイッチングシステムは１つ以上のへプをそれぞれが
有する複数のハブスイッチによって相互接続された複数
のリンク群を含んでいてもよい。これらシステムにおい
て、各リンクスインｔは１つ以上のポートにサービスを
提供する。ポートがライン回路を介して使用者末４４！
！！器と結合されてもよく、あるいはトランク回路を介
して他の通信システムに達するトランクと結合されても
よく、あるいはポートが呼プロセッサまたは管理プロセ
ンナと結合されてもよい。前記したように、バーストス
イノ六は列えば星形、リング、トリー形態およびそれら
の組合せのような種々の形態で通信リンクによって結合
される。通信リンクは全二重通信Ｔキャリヤスパンであ
ってもよい。

第１因において、リンク詳人の使用者Ｘがリンク群Ｂの
使用者Ｙと接続を行なったと仮定する。

この接続は単にＹのアドレスをＸが知っていることより
なるおよびその逆よシなるので仮想（バーテユアル）接
続と呼ばれるかも知れない。システムのリソースはバー
ストが走行中であるときを除き匣用されない。

ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹに達する
バーストの走行を要約すると次の通シである。

ｔＸの音声検出器（ポート１ｇＩＩｊ６に位置付けされ
た）が音声を感知すると、この検出器はバーストヘッダ
をＸのリンクスインｔへ田力する。ヘッダはＹのアドレ
スを含む。

２、Ｘのリンクスインｔはヘッダから、バーストがハプ
スイツｔにノシート選定されねばならないということを
決定する。Ｘのリンクスイッチはノ１ブスイツテに達す
る通（ｆｆリンク中の第１の自由チャネルを選択し、バ
ーストの第１のバイトを送信する。

五　へブスイツｔにより近い各リンクスイッチが同じ手
続きを実行し、ヘッダアドレスを翻訳し、へプスイツｔ
に達する通信リンクの第１の自由チャネルでバーストを
送信する。

歳　へブスイツｔはバーストヘッダから、どのリンク群
がボー）Ｙを含むかを決定する。ハプスイノｆはへブを
通じてバーストをＹのリンク群に送る。

５、Ｙのリンク群の各リンクスイッチはヘッダアドレス
を＠訳し、Ｙのリンクスイッチに違する通信リンクの第
１の自由チャネルでバーストを送る。

＆　バーストを受信すると、Ｙのリンクスイッチはヘッ
ダを放棄する。何故ならば、ヘッダはバーストをＹへ導
びくその目的を果したからである。

Ｙのリンクスインｔはバーストの清報部分をＹへ送る。

Ｚ　′４部への（外向き）チャネルを割当てた後、各リ
ンクスイッチは１バイトづつバーストを各リンクスイッ
チを通過させ、内部への（内向き）リンクのチャネルで
各バイトを受信し、外向きリンクで割当てたチャネルで
各バイトを送用する。

＆　各リンクスイッチは、バーストの終了バイトを受（
１したときに、前にバーストに割当てられた外向きリン
クのチャネルを解放する。このチャネルは今、他のバー
ストに割当てるために使用できる。

あて先のリンクヌインｆｔｔ除＜各リンクスイッチは第
１のヘッダバイトだけに基づいてそのルートの選定を行
なう。へブスイツテは第２（２番目）のバイトにＹのリ
ンク群番号を見出丁。Ｙのリンクスインｔは第３（３番
目）のバイトにＹのポート番号を見出す。各リンクスイ
ンｔはバーストを一対のキャラクタ時間だけ、これらバ
ーストキャラクタを一緒に通すときに、遅延させる。バ
ーストがＸからＹへ進むときにバーストが観察できたと
した場合には、中継のリンクスイッチ全部にわたって配
置されかつバーストの数キャラクタを各リンクスイッチ
が保持しているバーストを観察することになる。

各リンクスイッチはそれを自分の外向きリンクのチャネ
ルに割当てる。一般に、バーストは１つの内向きリンク
のチャネルでリンクスイッチに到涜し、異なる外向きリ
ンクのチャネルで出て行く。

バーストがそのオリジンと七のあて光間でＮ個（Ｎは任
意のｊＩｌ数）の通信リンクを通る場合には、Ｎの独立
したチャネルの割当てがある。

ＸおよびＹが同じリンク群に存在した場合には、バース
トはへプスイツテを通らない。ＸおよびＹが同じリンク
スインｔに存在した場合には、バーストは通信リンクを
通らない。

リンクスイッチ１３２は第１図ではその隣接するリンク
スインｔに関して左側にリンクスイッチ１５０、右側に
リンクスイン＋１３４があるように示されている。リン
クスインｙ′″１３２を通るバーストの丁べてのバイト
が第３図に示すように中央メモリ１６０を通る。中央メ
モリは通信リンクまたはポートの時分割多重化チャネル
にダイナミックに割当てることができるバッファに分割
される。中央メモリは共通でｓｂ、いくつかのスイッチ
ングプロセッサ間の唯一の通信経路である。メモリにア
クセスする同時の要求はメモリアービッタ１７２によっ
て調停される。

これらスイッチングプロセッサは中央メモリとリンクチ
ャネルまたはポート回路間のキャラクタの移動をｆ埋す
る。第３図の実施例において、リンクスインｆ１３２は
６つのスイッチングプロセッサを有し、各スイッチング
プロセッサは基本的には同じプロセンチである。リンク
スイッチ内の異なる適用例においては、各プロセンナは
僅かに異なるプログラムを実行する。各プロセンチに対
する１ｔｌｌＪ　御プログラムはそれぞれのプロセッサ
内のリード・オンリー・メモリ（ＲＯＭ）に記憶される
。各プロセッサは局部ランダム・アクセス・メモリ（Ｒ
ＡＭ）を有し、プロセンナによってチービヌを受ける各
リンクチャネルおよびポートに対する状態およびバンフ
ァアドレス慣報が保持される。

スイッチングプロセッサは高速度に適応した特殊目的プ
ロセッサである。例えばＬＩＰ１６１は、リンク１４０
のチャネルでキャラクタを受信したときに、チャネル時
間内にそのキャラクタを入力するためのすべての必要な
ステップを実行する。

これらステップにはバッファ保全、チャネル割当て、等
に必要な内部ｆ埋ステップが含まれている。

ＬＩＰ１６０は次のチャネルで到来する他のバーストの
キャラクタに対して同じステップを繰返丁ことができな
ければならない。同様に、ＬＯＰ１６２はＴル−トでキ
ャラクタを処理し、出力することができなければならな
い。１つのＴ１ｆヤネルは５．２１マイクロ秒の継続時
間である。

第３図において、ＰＩＰ１６８およびＦｏｒ１７０は入
力ポートバス１７４および出力ポートバスをそれぞれ使
用し、周期釣）唐様でポート回路を走査し、その、１ｉ
ｉ８ｆ果各バスの各ポートと関連した時間期間または「
チャネル」が存在する。かくして、処理ポートチャ；％
　／ｌ／におけるポートブロセツチの作用は処理リンク
チャネルにおける入力および出力プロセンチの作用に類
似している。第３図の実施例においては、２４のポート
Ｌｇｌ路がポートバス１７４および１７６に直列に結合
されている。

各ポート回路１７８は個々のポートに開係した、バース
ト発生、音声ポートに対する沈黙／スピーチ検出、音声
ポートに対するアナログ−ディジタルおよびディジタル
−アナログ変換、ならびに典形釣ナデイジタルスイツテ
ングシステムにおけるラインカードと関連した標準の＊
能である必要なりＯ几５ＯＨＴ（ポルシュド）の機能を
含む機能を実行する。

第６図はＰＩＰ１６８、ＰＯＰ１７Ｑとポート回路１７
８間の第３図に示すポートバスをデイジタルマルテブレ
クｆ回路２５０と置き換えたジンクスイクｔ１６２の他
の実施例を示す。マルテプレクｆｌＥＪ路２５０は２４
の並列ディジタルライン２５６とＰＩＦｌ　６ＢへのＴ
１経路２５２この間を、およびＰＯＰ１７０からのＴ１
経路２５４と２４の並列ディジタルライン２５６この間
を多重化する。

リンクスイッチのこの実施例は第３図の実施例に勝る多
くの利点がある。ＰＩＦおよびＰＯＰの外部インターフ
ェースは今、ＬＩＰおよびＬＯＰＯものとそれぞれ同じ
で１インターフエースである。ポート回路２５８は今、
末端使用者機器、例えば電話機に配置することかでき、
ジンクスイノｔに対するディジタルラインの相互接続を
提供し、そしてディジタル伝送が提供する雑音排除性お
上び遠隔からテストすることかできるという利点を有す
る。

上記したように、中央メモリ１６０は複数のダイナミッ
クバッファに区分されている。第７図はこれらバッファ
に対する受は入れ可能な７オーマントを示す。バッファ
３００は走行中のバーストと関連している。例えは、バ
ーストはリンクカヤネル１のリンクスイッチに到来し、
リンクテヤネＡ１５で出て行く。入力プロセッサの局部
メモリにおいて、バッファ３００はチャネル１と関連し
ておシ、また出力プロセッサの局部メモリにおいて、バ
ッファ３００はチャネル５と関連している。それ故、バ
ッファ３００は入力六ヤネル（またはポート）および出
力チャネル（またはポート）と関連している。

パン７ア３００は一定数のワード、例えば５つのワード
を含み、各ワードは１バイトである。また、関連した３
つのパラメータを有する。第１のパラメータであるＮＥ
ＸＴは待ち行列（キュー）の次のバーストの第１のパン
７アのアドレスを含む。待ち行列に次のバーストが存在
しない場合には、ＮＥＸＴは例えば０（ゼロ）のような
あらかじめ定められたキャラクタに設定される。第２の
パラメータであるＯＮＴはバッファ６００に優込まれ、
かつ読み出されていないキャラクタの故である。−第３
のパラメータである５ＵＯＯはこのバーストの後任のバ
ッファのアドレスである。後任のバッファが存在しない
場合には、５ＵＯＯは０（ゼロ）のようなあらかじめ定
められたキャラクタに設定される。バッファ３００の清
報部分ＩＮＦＯ１、ＩＮＦＯ２、・・・、ＩＮＦＯＮ（
この例ではＮ−５）は走行中のバーストのバイトを含む
。バッファ６００は分夛易くするために５つの情報バイ
トを含むものとして図示されている。好ましい一実施例
においては、バッファ３００は５２の情報バイトを含む
。

通常は、１つのバッファのみが１つのバーストに対して
必要であシ、キャラクタは入力からバッファを通って出
力へ渡れる。一時釣に不十分なリンクチャネルのために
データバーストが遅延された場合には、１つ以上のバッ
ファがバーストのキャラクタを出力チャネルが割ヤ当て
られるまで保持するのに必要となる。この場合に、これ
らバッファは一緒に４ｇされ、そして各バッファの５Ｕ
ＯＯフイールドがバーストのその後任のバッファのアド
レスを保持する。

待ち行列が出力通信リンクまたはポートと関連しておシ
、かつバーストｄ先度形式とも関連している。第８図に
示すように、各待ち行列は苛ち行列ヘッダおよびバース
トバッファを含む。待ち行列〜ラダは２つのデータ素子
、すなわち待ち行列の第１のバーストの第１のバッファ
のアドレスＦ几ｓ’ｒと、待ち行列の最後のバーストの
第１のバッファのアドレスＬＡＳＴからなる。

第８図は３つのバーストを有する待ち行列３１０を示す
。第１のバーストはアドレス基およびＢを有する２つの
バッファよりなシ、第２のバーストはアドレスＣを有す
る１つのバッファよシなシ、第３のバーストはアドレス
Ｄを有する１つのバッファよりなる。待ち行列ヘッダ３
１２は８７７７人のアドレスを含むＦＲ８Ｔと、バッフ
ァＤのアドレスを含むＬＡＳＴとからなる。１中の矢印
は遣々のバッファと待ち行列ヘッダ間の連結を示す。

バッファの１貴報部分は、バッファの１＆後の１＃報ロ
クーシヨンが第１の（最初の）情報ロケーションに取っ
て代わられるものとして取扱われるティクリックまたは
リングバッファである。バッファは入力プロセッサと出
力プロセンナ間の交換媒体として使用される。入力プロ
セッサはバッファアドレス（その第１のログ−ジョンの
メモリアドレス）およびＰＵＴＩＮＤＸと呼ばれる第１
のロケーションからの入力オフセットを使用してバッフ
ァにバーストのバイトを記憶する。同時に、出力プロセ
ッサはバッファアドレスおよびＧＩＴＩＮＤＸと呼ばれ
る第１のロケーションからの出力オフセントを使用して
バッファからバーストのキャラクタを読出丁。オフセン
トは、受信されるべきバーストの次のキャラクタが記憶
されるまたはバーストの次のキャラクタが送信されるバ
ッファのロケーションを指定するまたは示す。

両プロセッサはＯＮ’Ｉ’、Ｔなわち、バッファに書き
込まれたがしかし読み出されていないキャラクタの計数
値を使用する。ＯＮ’ｌ’は入力プロセッサによって、
一杯のパン７７にキャラクタを記憶しないということを
確実にするために使用され、また出力プロセッサによっ
て、空のバッファからキャラクタを読み出さないという
ことを確実にするために使用される。ここで「空」とい
う意味はバッファ中のすべてのキャラクタが既に出力さ
れているということである。

第９Ａ図および第９Ｂ図は例示のために５つのＩＮＦＯ
Ｉｆｆクージョンを有するバッファ５２０を示す。第９
Ａ図において、入力プロセンナはバーストの初めの３つ
のキャラクタａＳｂ、およびＣを記憶している。出力プ
ロセッサはまだバーストを出力し始めていない。第９Ｂ
図においては、出力プロセッサはバーストの初めの３つ
のキャラクタを出力しておシ、入力プロセッサは３つの
追加のキャラクタｄＳｅ、およびｆを記憶している。

ＰＵＴＩＮＤＸおよびＧ］ｉｆ’ｌ’ＩＮＤＸのそれぞ
れの位置は各図に示されている。第９Ｂ図においてｂお
よびＣを通る水平ラインはこれらキャラクタが消去され
ていないけれど既に出力されているということを示す。

第１０図は図面にＡＳＢ、０、およびＤと指示された４
つのバーストのリンクスイッチ３３０を通る流れを例示
するものである。バースト人およびＢのキャラクタは内
向きリンクの２つのあらかじめ割当てられたｔヤネルで
到来しておシ、一方バーストＣおよびＤのキャラクタは
２つのａ−カノνポートから到来している。各バッファ
Ｂ［ＪＦｊ乃至ＥｕＦ３はバーストの１つをそれぞれ割
当てられている。

バーストＡのキャラクタは次のようにしてリンクスイン
テロ３０中を進行する。バーストＡが到来しているチャ
ネルが現われると、ＬＩＰＦｉそのチャネルからバース
トの次のキャラクタを受信し、それをＢＵＦｌに置く。

ＢＵＦｌのアドレスはバーストＡの入力チャネル番号と
関連した局部メモリでＬＩＰが使用できる。

バーストＡが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦＩから次のキャラクタを取シ出し、それを割
当てられた外向きリンクチャネルで送る。ＥＵＦｌのア
ドレスはバーストＡの出力カヤネル番−号と関連した局
部メモリにおいてＬＯＰが使用できる。

バーストＢ、０、およびＤのキャラクタは同様の態様で
処理される。これら４つのバーストはリンクとポート間
のリンクスイッチ内の４つの組合せを表わ丁。バースト
Ａは入力リンクからリンクスイッチ３３０を通って出力
リンクへ進む。バーストＥは入力リンクから出力ポート
へ進む。バースト０は入力ポートから出力リンクへ進む
。そしてバーストＤは入力ポートから出力ポートへ進ム
。

リンクスイッチを通るバーストの連続する流れを庄意丁
べきである。バッファに個々のキャラクタを記憶するこ
とについては既に記載した。ある時間期間にわたって、
バイトの流れ、すなわちバーストは直通（ストレート・
フォワード）論理および高効率でパン７ア中を流れる。

これらパン７アはリンクスインｔを通る走行中のバース
トに対してダイナミックに割当てられる。これは、オリ
ジンおよびあて先ポートの両方が同じリンクスイッチに
対してローカルであっても、例えばバーストＤの場合で
あっても、いえることである。

以上において、バーストは第１のバイトｔたはキャラク
タの到来時からリンクスイッチを通ってｆｉｆｆｌのキ
ャラクタが送出されるまで追跡された。

第１１人囚はバーストの第１のキャラクタが到来する前
の中央メモ９５４０の状態を示す。図面にＥＵＦと指示
されたバッファは浸でバーストに割当てられるが、自由
リストＦ側にある。この自由リスト！は割当てのために
使用できるバッファのアドレスを含む待ち行列である。

矢印３４２は！が割当てのために使用できるものとして
ＥＵＩＦを指示しているということを示す。

第１１Ｅ図は第１のキャラクタが到来した後の中央メモ
リ３４０の状態を示す。ＬＩＰはＥＵＦを！から移し、
入カリンクテヤネルと関連した局部メモリの部分にＥＵ
Ｆのアドレスを記憶している。矢印３４６は入カリンク
テヤネルとＥＴＪＦ間のＬＩＰのメモリの＠運を示す。

ＬＩＰはキャラクタをＢＵＦに記憶し、第１のヘッダキ
ャラクタ中のバーストのあて元アドレスから、バースト
が出力リンクを介して送られるべきであるということを
決定し、そしてバーストを外向きリンク待ち行列Ｑに置
いている。Ｑは特定の通信リンクに出力するためにチャ
ネルの割当てを侍っているバーストに対する基準を含む
。矢印３４４はＱがこのＱと関連した出力リンクの開放
チャネルに割当てることができるものとしてＥＵＦを指
示しているということを示す。

第１１０囚は出力リンクチャネルが割当てられた後の中
央メモリ３４０の状態を示す。ＬＯＰは自由出力チャネ
ルを見出し、バーストが利用できる出力チャネルに割当
てることができるか否かを知るためにＱを検量している
。その上、ＬＯＰはＱ中のバーストのバッファアドレス
を見出し、Ｑからバーストを移し、出力チャネルと関連
した局部メモリの部分にパン７アアドレスを記憶し、セ
してＢＵＦからバーストの＠１のキャラクタを読み出し
てそれを出力チャネルで伝送している。矢　　　□印３
４８はＥＵＦと出力チャネル間のＬＯＰのメモリの関連
を示す。これらＬＯＰＣＩ作用は２つのプロセッサが中
央メモリ３４０を介して通信している場合および中央メ
モリへのアクセスを取り合っている可能性がある場合を
除き、ＬＩＰと独立に実行される。

第１１０図に示す状態はバーストの残シの大部分に対し
て優勢である。バーストの入力チャネルが現われると、
ＬＩＰはバーストの次のキャラクタを取シ出してそれを
ＥＵＰに記憶する。バーストの出力カヤネルが現われる
と、ＬＯＰはバックアから次のキャラクタを読み出して
それを出力する。ＬＩＰおよびＬＯＰはそれぞれ、各プ
ロセンチがその＠部メモリにバッファアドレスを記憶し
ているので、バッファの一致を知る。

通常の場合には、ＬＩＰはＬＯＰよシ１キャラクタ進ん
でいるから、ＢＵＦは任意の時間に１キヤラクタを含む
。出力チャネルの割当てに遅延があると、ＬＩＰはＬＯ
Ｐよシ１キャラクタ以上進み、最後のキャラクタの伝送
の場合を除き、バースト中１つ以上のキャラクタがバッ
ファに存在する。

第１１Ｄ図はＬＩＰがバーストの終了時に終了キャラク
タを検出した後の中央メモリ３４０の状、帳を示す。Ｌ
ＩＰは終了キャラクタをＢＵＦに記憶し、ＢＵＦを局部
メモリの入力チャネルから分離する。ＬＩＰは、ＬＯＰ
が第１のバーストを出力するために古いパン７アを便用
しているので、存在する場合には中央メモリの新しいバ
ッファに紀はされる他のバーストを同じ入カテヤネルで
受信し始める準備ができている。ＬＯＰはＬＩＰとは独
立にＢＵＦの残っているキャラクタを出力し続ける。

第１１Ｅ図はＬＯＰがＢＵＦに終了キャラクタを見出し
た侵の中央メモリ３４０の状態を示す。

ＬＯＰはＥＵＦから終了キャラクタを読み出してそれを
伝送し、セしてＢＵＦを自由リストに戻している。

出力チャネルに対してコンテンションが存在する状態に
おいてバーストに対する出力チャネルの割当てを拡大す
るために次の例が用意されている。

第１２人図は２つのチャネルだけしか存在しない通信リ
ンク３６４を介してリンクスインｆ″３６２と結合され
たリンクスインｆ６６０を示す（従ってこの例は短かい
）。３人の使用番人、Ｂ５およびｏＨリンク３６４を通
じて４つのバーストを送ることを望んでいる。２つのバ
ーストは使用番人から発信し、使用者ＢおよびＣからそ
れぞれ１つのバーストが発信する。これらバーストは同
じ優先度のクラスにあるものと仮定する。

第１２Ｂ図はリンクスイッチ３６０からリンクスイッチ
３６２へのリンク３６４の図解図であシ、２つのチャネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。１面に示すように、時間は左側へ進み、従っ
て最も右側のスロットが時間のに最も早い。最初に、両
ｔヤネルは両チャネルスロット３６６および３６８にＸ
で指示されているように空いている。時刻ａにおいて、
リンクスイッチ３６０は使用番人から第１のバーストＡ
□の第１のバイトを受信する。リンクスイッチ３６０は
Ａ１　の第１のキャラクタを、時刻ａの後で現われる第
１の空き出力チャネルであるスロット３７０で送信する
。スロット３７０はチャネル１を表わ丁。チャネル２は
スロット３７２で示すように空きのままである。

時刻すにおいて、リンクスインｆ３６０は使用者Ｂから
バーストの第１のバイトを受信する。第１の使用可能な
出力スロットはスロット３７４のチャネル２であシ、バ
ーストＥの第１のキャラクタはこのチャネル２で送信さ
れる。

時刻Ｃにおいて、使用者０からのバーストの第１のバイ
トがリンクスイッチ３６０によって受信される。両ｔヤ
ネルとも割当てられているから、バースト０は中央メモ
リのバッファに累積され（時間の長さはバースト０が音
声バーストかデータバーストかに依存する）、チャネル
が便用できるまで待ち行列に置かれる。スロット３７６
中の人、の上部のパーはバーストＡ１の終了キャラクタ
をｇ示する。従って、チャネル１は引続くフレーム中自
由である。バーストＣの第１のキャラクタはスロット３
７８で送信される。

時刻ｄにおいて、第２のバーストＡ、の第１のバイトが
リンクスインｔ３６０によって受信される。両チャネル
が占有されるので、人、は累積され、侍ち行列に置かれ
る。バーストＥはスロット５８０で終了し、バースト人
、の第１のキャラクタがスロット３８２で送信される。

スロット３８４において、バースト０は終了する。伝送
を侍っている割当てられていないバーストは存在しない
から、チャネル１はスロット５８６で空きとなる。同様
に、チャネル２はスロット３８８でのパースＩ−Ａ、　
　の終了後スロット３９０で空きとなる。

この例は出力チャネルのコンテンション甲のバーストの
待ち行列化を例示し、そのチャネルの割当テハハースト
の継続時間だけである。この例はさらＫ、使用番人の第
１のバーストがチャネル１に割当てられ、Ａの第２のバ
ーストがチャネル２に割当てられたということを例示し
ている。

バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートの装置アドレスに基づいてバ
ーストラそのあて先ポートへ進める。第１図を参照して
、バーストがリンク群人のポートＸで発信し、そのあて
先がリンク群ＢのポートＹであると仮定する。ポートア
ドレスは３つの構成要素ヲ有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のポート番号である。

各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列を鳴する。制御（フントロール）、音声、およびデ
ータのＳつの形式のバーストが存在する。制御バースト
は萬い優先度を有する。制御バーストはシステムの応答
性（Ｅ！［’ｌさ）を保持するためにシステム中を迅速
に伝搬することが望ましい。制御バーストは短かいから
、長時間の間チャネルを占有しない。データバーストは
低い優先度を有する。データバーストは音声バーストよ
シも良好に遅延に適応し得るから、この形式ツバ−スト
は有効にバッファすることができる・音声バーストは中
間の優先度を有する・音声バーストは、音声サンプルが
実質的に遅延された場合には価値が減少するので、デー
タバーストよりも優先する。

第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００ｉ示す。バーストは一連の８ビツ
トバイトまたはキャラクタよシなシ、４バイトのヘッダ
が可変長の情報部分の前にあシ、バーストの終シに終了
キャラクタが続いている。第１のへラダワードは３つの
フィールドを含む。すなわち、バーストの形式、群、お
よびあて先リンクスイッチであシ、それぞれ図面にＢＴ
。

Ｇ１およびＤＬＳと指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。群ビットＧは０または１でよい。Ｇ＝１のときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。Ｇ−０のとき
には、バーストヘッダはあて先ポートのリンク群に現在
配置されている。バーストヘッダがハブスイッチを通っ
てあて先リンク群に達し九ときにＧビットがリセットさ
れるといりことを注意すべきである。ＤＬＳは０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。

第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの範囲に及ぶあて先リンク群番号を含む
。ヘッダの３番目のバイトはＤＰｌすなわち、０から３
１までの範囲に及ぶあて先ポート番号を含む。このあて
先ポート番号はあて先リンクスイッチ内にあ）、あて先
リンクスイッチはあて先リンク群内にある。４番目のへ
ラダバイ）ＨＣＳはヘッダチェック・シーケンスを含む
。

ＨＣ８は０から２５５までの範囲に及び、バーストヘッ
ダの初めの３つのワードの膜力のない受信を確証するだ
めの手段上提供する。

バーストヘッダの後にバーストの情報部分が続く。この
情報部分は可変数のノ（イトヲ有し、情報バイトの数が
一般に各バーストで相違するとし１うことを意味してい
る。制御およびデータノ（−ストにおいて、情報部分の
最後の２つの〕くイトは図面にｒ（ＢＯ２）Ｊと指示さ
れたバーストチェック・シーケンスを含んでいてもよい
。このノく一ストチェック・シーケンスはバーストの受
信した情報部分に存在する誤少が検出できる手段を提供
する。

誤シが検出されると、受信者は誤シ補正技術によｌＯを
補正しようとしても、あるいは受信者はバーストの再伝
送を要求してもよい。

終了キャラクタＴＣはバーストの終了を明示する。後述
するように、終了キャラクタと組合せてテータリンクエ
スケープ・キャラクタを使用することは終了キャラクタ
をバーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータとして識別するための手段を備えたシステムを提供
する。

終了キャラクタは空きチャネルで伝送され、バーストに
割当てるためのとれらチャネルの利用可能性を指示する
。

種々のシステムの形態に対して適当する多くの他のバー
ストフォーマット９定輪が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階において特定のバース
トのルー）を選定する。

ｔ　バーストの第１のヘッダバイトを受信すると、リン
クスイッチはＧビットを検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねばならない。リンクスイッ
チはハブスイッチに達する通信リンクの適当な優先度の
待ち行列にこのバーストを置く。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク群にあシ、第
１のヘッダバイトのＤＬＳフィールドは、リンクスイッ
チそれ自身があて先のリンクスイッチであるか否かを決
定するために、検査されねばならない。このリンクスイ
ッチがあて先のリンクスイッチでない場合には、バース
トはあて先のリンクスイッチに達するリンクの遺産な優
先度の待ち行列に置かれる。仁のリンクスイッチそれ自
身があて先のリンクスイッチである場合には、リンクス
イッチは第１のヘッダバイトを保持し１ヘツダの残シを
、特にあて先ポートが特定される３番目のヘッダバイト
、を待つ。

２、アて先リンク群にない（Ｇビットセット）リンクス
イッチによってバーストの２番目のヘッダバイトが受信
されると、リンクスイッチはハブスイッチに向う割当て
られた通信リンクで２番目のヘッダバイト管伝送する。

あて先リンク群内の（Ｇビットリセット）リンクスイッ
チによって２番目のヘッダバイトが受信されると、この
リンクスイッチは自分自身があて先のリンクスイッチで
あるか否かを決定する。このリンクスイッチがあて先の
リンクスイッチでない場合には、リンクスイッチはあて
先のリンクスイッチに向う割当てられたリンクで２番目
のヘッダバイトを伝送する。

リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘツダノ（イトは保持され、３番
目および４番目のヘッダバイトを待つ０２番目のヘッダ
バイトはリンク群間のバーストのルートを選定するため
にハブスイッチによって使用される。あて先すンク詳へ
のバーストのルートを選定するプロセスにおいて、ハブ
スイッチは第１のヘッダバイトのＧビットをリセットし
、あて先リンク群内のリンクスイッチがバーストの第１
のヘッダワードからバーストの状態ｔ決定できるように
する。１つ以上のハブスイッチが存在する場合には、バ
ースト１あて先リンク群へ伝送するハブスイッチ、すな
わち、バーストが通過する最杉のハブスイッチがＧビッ
ト管リセットする。

＆　バーストの３番目のヘッダバイトを受４Ｈｆると、
リンクスイッチの作用は、再び、このリンクスイッチが
あて先のリンクスイッチであるか否かに依存する。リン
クスイッチがあて先のリンクスイッチでない場合には、
リンクスイッチはあて先のリンクスイッチに向う割当て
られたリンクで３番目のヘッダバイトを伝送する。リン
クスイッチそれ自身があて先のリンクスイッチである場
合には、このリンクスイッチは３番目のヘッダワードの
Ｄ？フィールドからあて先ポートを決定する。

４　バーストの４番目のヘッダバイトを受信すると、リ
ンクスイッチはＨＣＳフィールド中のヘッダチェック・
シーケンスをチェックする。ＨＯ２が不良であシ、少な
くとも１つの誤シがバーストヘッダ中に存在するという
ことを示す場合には、リンクスイッチはバーストの伝送
を打ち切シ、バーストの残）の代シに終了シーケンスを
送出する。

ＨＯ２が良好である場合には、リンクスイッチの作用は
このリンクスイッチがあて先のリンクスイッチであるか
否かに依存する。このリンクスイッチがあて先のリンク
スイッチでない場合には、リンクスイッチはあて先のリ
ンクスイッチに達する割当てられたリンクで４番目のヘ
ッダバイトを伝送する・リンクスイッチそれ自身があて
先のリンクスイッチである場合には、このリンクスイッ
チはバーストへツタ全体を放棄し、バーストをあて先の
ポートへの待ち行列に置く。

バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全度を高くする。

終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタフードそれ自身が現われる流れ（ストリー
ム）を含む任意のキャラクタの流れをリンクまたはハブ
スイッチを通じて送出することかできなければならない
。終了キャラクタがバーストの終了を示すものと意図さ
れているときにバーストの終了として詔餉できる、ある
いは流れのデータキャラクタを示すものと意図されてい
るときに流れのデータキャラクタとして認識できる方法
が必要である。

終了キャラクタをデータキャラクタと区別するために使
用される方法は２逸聞期通信のエスケープ技術から引き
出される。これはＨＤＬＣ（／％イ・レベル・データ伝
送制御）のビット・スタフイング技術に類似している。

ただし、この場合には、方法がバイト・スタフイング技
術である場合を除く。スタフされる（詰め込まれる）ま
たは挿入されるバイトはデータリンク・エスケープキャ
ラクタと呼ばれる第２の特殊キャラクタである。以下に
おいて、終了キャラクタはＴＲＭと指示され、データリ
ンク・エスケープキャラクタはＤＬＲと指示される。

ソースにおいて、ＴＲＭまたはＤＬＲビット形態が送出
するべきデータ中に生じると、ＤＬｉは伝送のためにデ
ータキャラクタの前に挿入される。

かくして、ソースの変換は次の通ルである。

ＴＲＭがＤＬＥ　　ＴＲＭと置換される。

ＤＬＲがＤＬＥ　　ＤＬＥと置換される。

ＸがＴＲＭまたはＤＬＲに等しくない場合には、ＸがＸ
と置換される。

あて先においてＤＬＥが受信されると、それは放棄され
る。放棄したＤＬＥにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
くして、あて先の変換はＤＬＩ！ｉＹがＹと置換される
ととでｌり、Ｙは任意のキャラクタである。

ＴＲＭがその前に接頭のＤＬＥなしに受信された場合に
は、このＴＲＭはバースト終了キャラクタと翻訳される
。第１４図はデータリンク・エスケープ手続き″Ｉｆ！
：要約する略図である。

各挿入されたＤＬＲはバーストの実際のキャラクタを遅
延させる。従って、ＴＲＭおよびＤＬＥに対するコード
はそれらが送出されるべき音声サンプルおよびデータ中
にめったに現われないように選択されねはならない。予
知することができる未来のうちに音声はデータよシも盪
が優勢になるということが予期されるから、これらキャ
ラクタの値に対する価値のある選択はアナログ音声信号
の正の最大振幅および負の最大振幅を表わすコーデック
（音声人／ＤおよびＤ／人）出力である。

前記したように、最小の振幅は遮炎な環境における別の
選択である。

既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいは雑音によってＸＴＲＭに変更された任意の
ＤＬＲＴＲＭがスイッチにこのバーストを２つの別個の
バーストとして処理させることになろう。今、誤って第
２のバーストとして処理されたオリジナルのバーストの
後者の部分は恐らくヘッダチェック・シーケンスのテス
トをすることができず、従ってこの第２のバーストはそ
の意図するあて先へ送給されない。逆に、２つの実際の
バースト間の単一のＴＲＭが雑音によってＴＲＭでない
キャラクタに変更されたと仮定する。今、誤って第１の
バーストの一部分として処理された第２のバーストは第
１のバーストのあて先ポートに間違って送給される。

これら膜力の可能性は、バーストが単一の’ＩＲＭによ
ってではなく冗長シーケンスのＴＲＭキャラクタによっ
て終了するということを必要とすることによって任意所
望の小さな値に減じることができる。例えば、終了キャ
ラクタシーケンスが５つのＴＲＭキャラクタよりな）、
そしてバーストの終了が任意の５キヤラクタのシーケン
ス内に３つのＴＲＭキャラクタを受信したときに宣言さ
れるようにすることができる。この場合にバーストの終
了誤シが発生するためには、３つのＴＲＭでないキャラ
クタがＴＲＭキャラクタに変更されねばならないか、あ
るいは３つのＴＲＭキャラクタがＴＲＭでないキャラク
タに変更されねばならない。

誤シの確率は単−ＴＲＭキャラクタの手続きの場合より
も相当に小さくなる。

バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
目標に依存する。本明細書で記載する例は利用可能な広
範囲のオプシロンを例示することを意図している。

本明細書で記載するリンクおよびへプスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容量を有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引続くチャネ
ルに含まれる情報に対して手続きを繰返す用意ができて
おシ、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスイッチングアルゴリズムの開始
に対する再開始信号または割込みとして使用される。既
に説明したように、スイッチングアルゴリズムはスイッ
チを通って走行中のバーストの伝送を開始し、継続し、
そして終了することができなければならない（他の機能
のうちで）０ バーストスイッチングは音声およびデータバーストを完
全に統合する。一般的にいって、１キヤラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートがＴル−トと合致し
ているからである。

バーストスイッチはダイナミックバッファを通じてすべ
てのバースト１移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にデータ）は失なわれない
。

バーストスイッチを通じての遅延は音声伝送のための重
要な性能パラメータである。遅延しすぎることはエコー
を許容できないものにする・バーストスイッチングにお
いて、バーストのキャタクタは一般に４チャネル時間よ
シ少ない遅延でスイツチを通過する。速度のバッファリ
ングは必要でなく、従って、エコー抑圧装置もエコー取
消し装置も必要としない。

同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間よυ小さい。それ
故、トークスパート間の可変遅延は事実上、認知し得い
程度である。

バーストは任意の長さのものでよく、単一のヘッダです
べてのバーストに対して十分である。代衷的なトークス
パートは平均約２５０ミリ秒、ま１；１２０００パルス
コード変調キヤラクタである。

バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バース）Ｏオーバーヘッド
は５バイトである。割合で表わした平均トークスパート
に対するバーストヘッダ・オーバヘッドは５／２０　Ｑ
　Ｏまたは１％以下である。

１バイトのターミネータの代カに５バイトのターミネー
タシーケンスが使用される場合には、ノ（−ストヘッダ
・オーバヘッドは依然として１％以下である。

バーストスイッチは６４にビット／秒（Ｋｂ／ｓ）以下
のレートでデータの伝送を簡単に処理する。

データが６４　Ｋｂ／ｇ以下のレートで使用者から受信
されると、かかるデータの都合のよい大きさのブロック
がポートプロセッサに累積される。このブロックはその
後６４　Ｋｂ／ｓのレートでバーストとしてシステムを
介して伝送される。バーストスイッチングチャネルレー
トが６４　ｘｂ／ｌ以外の場合にも同じ方法が適用され
よう０ 将来のスイッチングサービスは、例えば１２００ビット
／秒の低速度データ端末から１６乃至６４Ｋｂ／ａのデ
ィジタルコード化音声を経て高速度データ装置およびデ
ィジタルフード化ビデオに及ぶまでの広範囲のビットレ
ートを必要とするということが予期されている。「帯域
幅効率」といり用語はしばしば、スイッチが種々の伝送
レートを処理する容易さを表わすために使用されている
。バーストはメツセージ構造およびチャネル化動作を有
スるから、チャネルレートより高い伝送レートは単一の
バーストの伝送のために複数のチャネルを一緒に使用す
ることによって比較的容易に処理することができる。６
４　Ｋｂ／ｓのチャネルレートを有するバーストスイッ
チングにおいては、Ｎ×６４Ｋｂ／ｍのバーストがそれ
ぞれ６４　Ｋｂ／ａのレートでＮの別個の（しかし関連
した）バーストとして処理される。ここで、Ｎは１より
大きい１ｉ、数である。Ｎの関連したバーストは別個の
チャネルでバーストのあて先に伝送され、そしてオリジ
ナル０Ｎｘ４４Ｋｂ／ｓのバーストに再びアセンブルさ
れる。バーストスイッチングのメツセージ構造は、たと
えＮ０Ｖ４連したバーストが位相同期状態であて先に到
着しなくても、適正な順序で関連したバーストの再アセ
ンブリを可能にする。

将来のスイッチングサービスはよフ大きなディジタルデ
ータ処理能力を必要とすることが予期される。バースト
スイッチングシステムはデータバーストに対してリンク
スイッチレベル誤）チェックおよび再伝送モードで動作
し得る。各データバーストは各スイッチにおいて完全辷
バッファされる。バーストに対する誤シチェックテスト
はバーストがルートに沿って次のスイッチに再伝送され
る前に通されなければならない。別の誤シチェックモー
ドはエンド・ツー・エンド誤りチェックである。このモ
ードにおいて、データバーストの誤りチェックはあて先
リンクスイッチによってのみ実行される。誤りチェック
が失敗した場合には、あて先リンクスイッチはオリジン
のリンクスイッチによるデータバーストの再伝送を要求
する。

エンド・ツー・エンド誤シチェックの一般概念は、誤シ
チェックがポートプロセッサにおいて実行され、これら
ポートプロセッサが使用者の建物におるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造により可能なエンド・ツー・エンドディ
ジタル伝送能力は、例えば診断能力の向上、ならびに音
声およびデータ通信の保安性およびプライバシーの向上
のような他の利点をもたらす。後者の場合には、ディジ
タル通信の暗号化および暗号解読がまた、ポートプロセ
ッサにおいて実行できることになる０ハブスイツチ 第１５図に例示されたハブスイッチ５００は）任意のリ
ンク群から任意の内向きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外向き
リンクチャネルに転送するための高速度高容ｆｆｉＴＤ
Ｍスイッチである。

ハブスイッチ５００はリングに接続されたＮのスイッチ
ングユニット５０１を含むｏ冗長性の利点を提供するた
めに、２つのハブバス５０２および５０３が設けられ、
リングのまわシにいずれの方向にも信号を伝搬すること
ができる。各スイッチングユニットは１つ以上のＴＤＭ
リンク通信リンク５０４によってリンク群に接続されて
いる。

入リンクチャネルのディジタルコード化情報のバイトを
受信するオリジンのスイッチングユニットはリングにそ
のバイト装置く。このバイトはメツセージバーストに含
まれるアドレス情報によって指定されたそのあて先のス
イッチングユニットに達するまで、リングのまわシラス
イツチングユニットからスイッチングユニットへと送ら
れる。

第１９図に例示するように、バーストはヘッダ（ＨＤＲ
）、転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３）
よシなる。ヘッダはバーストがこのバーストの他の識別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さである。終了キャラ
クタシーケンスの終了キャラクタ（バイト）はバースト
の終了を指示する。終了キャラクタのシーケンスはチャ
ネルが空きのま＼である間はそのチャネル内に連続する
。

バブリングのまわシのディジタルコード化情報のバイト
の転送は内向きおよび外向きＴＤＭ’Ｊンクチャネルと
同じフレーム周期を有するＣハブチャネルで生じる。ハ
ブチャネル時間スロット中、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバブリング
のまわ）全移動する各バイトはハブチャネル時間スロッ
トに等しいリング循環周期においてへプリングのまわシ
を完全に伝搬するようなレートでスイッチングユニット
からスイッチングユニットへ転送されねばならない。１
つのスイッチングユニットから次のスイッチングユニッ
トへのバイトの移動は中央クロック５０５の各チック中
に生じる。

第１８図に例示されるように、各７レーム中、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロツクチノ　りが存在する。例示の実施例
においては、フレーム時間は１２５マイクロ秒でア）、
リンク通信リンク５０４のリンクチャネルのＴＩ７レー
ム時間ど同じである。フレーム当シのハブチャネルの数
Ｃは３２である。Ｃはリンクチャネルの＠（Ｔ１システ
ムにオイては２４）よシ少なくてはいけない。フレーム
のクロックチックの数はＣＸＮである。例示の実施例で
は、スイッチングユニットの＠Ｎは２５６である。

ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネル管見つけな
ければならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。

ハブスイッチのスイッチングユニットにおいてふくそう
があシ、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチャネルスリップはさけられないから
、各スイッチングユニットはパンツアメモリおよびプロ
セッサを含み、メモリーを管理しなければならない。第
１６図はスイッチングユニットを例示する。このスイッ
チングユニットはハブスイッチリングのまわシに一方向
にバイトを転送するためにへプパス５０２に接続された
第１のハブスイッチ素子３１５を含む。

ｔ４２のハブスイッチ素子３１７はへプバス５０３に接
続され、ハブスイッチリングのまわシに反対方向にパイ
）１転送する。スイッチングユニットはまた、メモリへ
の、メモリからの、およびメモリ内の情報を管理するた
めにメモリ３１６およびプロセッサを含む。メモリ３１
６に関して指定されているこれらプロセッサは入リンク
チャネルとメモリ間に２つのリンク入力プロセッサ（Ｌ
ＩＰ）５２１および５２６と、メモリと出リンクチャネ
ル間に２つのリンク出力プロセッサ（ＬＯＰ）５２２お
よび５２７を含む。へプ入カプロセッサ（ＨＩＰ）５２
３とへプ出カブｏ　セッサ（１４０Ｐ　）５２４はハブ
スイッチ素子３１５とメモリ３１６この間にある。第２
のハブスイッチ素子３１７と関連するプロセッサはＨＩ
　Ｐ　３１８とＨＯＰ３１９である。

これらプロセッサの主な機能はメモリ３１６と八ツチャ
ネル間のバイトのルーティングおよびメモリ３１６とリ
ンクチャネル間のバイトのルーティングを制御すること
である。また、これらプロセッサはチャネルの捕そくな
らびにメモリ３１６内のダイナミックメモリバッファの
へプおよびリンクチャネルへの割当ておよび割当て解除
を含む他の機能も有する。これらおよびシーケンス化お
よび待ち行列化のような他の機能は、前に詳細に記載し
たリンクスイッチによって同様の機能が遂行されたのと
本質的に同じ態様で、管理される。

へプスイツチ素子３１５を通じてメモリ３１６．ｄ−ら
バブリング５０２ヘパイ）を転送する機能およびハブス
ィッチ素子３１５會通じてへプリング５０２からバイト
ラ転送する機能はＨＯＰ５２４およびＨＩＰ５２３によ
って制御される。メモリ３１６、ＨＩＰ５２３およびＨ
ＯＰ５２４はＬＩＰおよびＬＯＰとともに、リンク群と
ハブスイッチ素子３１５間のインターフェースとして働
く一種のリンクスイッチを事実上形成する。第２のハブ
スイッチ素子３１７と関連したプロセッサはメモリ３１
６とバブリング５０３間にバイトラ転送する際に対応す
る態様で機能する。

要約すると、メツセージバーストは１つのリンク群の入
チャネルからへプスイッチを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。

入リンクチャネルでオリジンのへプスイッチングユニッ
ト５０１に到来したバーストの一バイトはスイッチング
ユニットメモリ３１６においてバッファされる。バース
トの初めのバイト、すなわち、ヘッダはアドレス情報金
倉み、１つのバイト、特定すると２番目のバイト、はあ
て先リンク群を指定し、従ってあて先スイッチングユニ
ットを指定する。受信されたバイトはへブパスで伝送の
ために待ち行列化される。オリジンのスイッチングユニ
ットが送信空きでかつあて先スイッチング二二ットが受
信空きであるへブチャネルが選択される。

バーストのバイトは各へプチャネルフレーム中１バイト
づつ、選択されたへプチャネルにロードされる。バイト
はメモリ３１６を通ることなしに各クロックチックで隣
接する中間に介在するスイッチングユニットのへプスイ
ッチ素子間に直接転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記憶される。ヘ
ッダバイトは、１つ以上のリンク群があて先スイッチン
グユニットと関連している場合に、適当な出力リンク群
を決定するために翻訳される。これらバイトは適当な外
向きリンクに待ち行列化され、最初の空き外向きリンク
チャネルに出方が始まる。

ハブチャネル転送の概要 第１７図はスイッチングユニット５０１の第１のハブス
イッチ素子３１５を例示するブロック図である。このβ
プスイッチ素子３１５はバブリングバス５０２に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、ＨＯＰおよびＨＩ
Ｐの制御のもとで、ハブスイッチ素子３１５は、スイッ
チングユニットがオリジンであるときにメモリ３１６か
らリングにバイトをキードし、またスイッチングユニッ
トがあて先であるときに外向きリンクチャネルで伝送す
るためにリングからメモリ３１６ヘアンロード（ダンプ
）する。

各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子３１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含む。また、各ハブスイッチ素子はあて先カウン
タ５３１を含み、このあて先カウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り四ツクチツク（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。

また、各チックで、リングを循環するかつハブスイッチ
素子のＴＲＩ　Ｓ　−８Ｕ記憶レジスタ５３２に存在す
るパイＦはハブバス５０２でマルチプレクサ５３３によ
って次の後位のスイッチングユニットの記憶レジスタに
転送される。同時に、前位のスイッチングユニットのレ
ジスタ内のバイトはスイッチングユニットのＴＨＩＳ−
ＳＵレジスタ５３２に移動する。

スイッチングユニット５０１のハブスイッチ素子３１５
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスロット中に転送
されるべきバイトはハブチャネルタイムスロットの開始
時にハブ入力（ＨＵＢ−ＩＮ）データ直列レジスタ５３
９を通ってＨＯＰによってハブ入力（ＨＵＢ−ＩＮ）デ
ータレジスタ５３５に置かれ、リングへの転送を待つ。

同時に、ハブスイッチ素子がハブチャネルを必要とする
ということを指示する活動（アクティビティ）ビットが
チャネル要求（ＮＥＥＤ　　Ｃ）ＩＡＮＮＥＬ）レジス
タ５４５に置かれる。また、あて先スイッチングユニッ
トアドレスがハブチャネルタイムスロットの開始時にま
たはリング循環周期の開始時に、あて先メモリ５４０か
らあて先レジスタ５３６に置かれる。あて先カウンタ５
３１の内容をあて先レジスタ５３６中のアドレスと同じ
にさせるクロックチックで、フンパレータ５３７は出力
を発生する。この合致の指示は、マルチプレクサ５３３
にＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではなくて
ハブ入力データレジスタ５３５の内容を後位のスイッチ
ングユニットに対するハブバスに転送させるチャネル捕
そくおよびデータ転送セクションに供給される。

上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニットへ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＩＩＩ　Ｓ　−ＳＵレジスタ５３２に転
送される。リング循環周期およびハブチャネルを開始さ
せる次のチックで、ＴＨＩＳ−３Ｕレジスタ５３２に記
憶されたバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレ
ジスタ５４８に転送され、その後）ｆＩＰによってメモ
リ３１６に置かれ、そしてＬＯＰによって外向きリンク
チャネルで伝送される。

ハブチャネル捕そくの概要 ハブチャネルの後続の７レーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　　とあて先スイッチングユニットのＨＩＰこの調整
を意味する。ＨＯＰはオリジンのスイッチングユニット
のメモリからバイトを取り出してそれをバブリングバス
に置くことを制御し、あて先スイッチングユニットのＨ
ＩＰはバブリングバスからバイトを取り出してそれをメ
モリに置く。

ＨＯＰ　　は各ハブチャネルまたはリング循環周期中、
１バイトだけの移動および関連する機能を処理すること
ができ、ＦＩＩＰは各ハブチャネルまたはリング循環周
期中、１バイトだけの移動および関連する機能を処理す
ることができる。かくして、各バーストごとに、オリジ
ンのスイッチングユニットが送信空きでかつあて先のス
イッチングユニットが受信空きである自由ハブチャネル
が見つけ出されなければならない。

ハブチャネルを捕そくする要求は大リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する情報を有さねばならない。

ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をバブリング
バス５０２に提供するために、活動ライン５４１がバブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲＣＶＡＣＴ）メモリ５４３はハブスイッチ素
子３１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空を状態を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニットからスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−８Ｕレジ
スク５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。

オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰはチャネ
Ａ／要求レジスタ５４５をセットし、ハブ入力データレ
ジスタ５３５にバイトを伝送するためのハブチャネルの
要求を指示する。

あて先カウンタ５３１の内容があて先レジスタ５３６の
内容と同じであるときのクリックチックで、コンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングバス５０２に四−ドするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＨＩ　５−８Ｕレジスタ５３２の活動ビット
はあて先スイッチングユニットの受信ビジィ／空を状態
を指示し、また送信活動メモリ５５９のビ°ットはオリ
ジンのスイッチングユニツ）のハブスイッチ素子の送信
ビジィ／空き状態を指示する。このハブチャネルに対し
てあて先スイッチングユニットが受信空きでかつオリジ
ンのスイッチングユニットが送信空きであることをこれ
らビットが指示する場合には、オリジンのスイッチング
ユニットからあて先のスイッチングユニットへバースト
を送出するためのハブチャネルが見つけられたことにな
る。

オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、バーストの第
１のバイトはマルチプレクサ５３３によりハブ入力デー
タレジスタ５３５から後位のスイッチングユニットへラ
イン５０２で転送される。その上、チャネル捕そくおよ
びデータ転送セクション５３８はチャネル捕（−＜　（
ＣＨＡＮＮＥＬ　５ＥＩＺＥＤ）　レジスタ５４６をセ
ットし、バブリングバスに関して上首尾のハブチャネル
捕そくおよびデータ挿入がなされたということを）ＩＯ
Ｐに指示する。ＨＯＰはメモリ３１６に適当な情報を記
憶し、その結果バーストの引続くパイシは引続くフレー
ム中薄そくしたハブチャネルであて先のスイッチングユ
ニットへ伝送するために適当な時間にハブ入力データレ
ジスタ５３９および５３５に転送される。捕そくしたハ
ブチャネルは今、送信ビジィであるというここの指示は
送信活動（ＴＲＮ　ＡＣＴ）メモリ５５９に置かれ、そ
してハブチャネルに対するあて先スイッチングユニット
のアドレスはあて先メモリ５４０に置がれ、ハブチャネ
ル捕そく手続きを完了する。

活動ツイン５４１で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の下流のスイッチングユニットはあて
先のスイッチングユニットが現在のハブチャネルに対し
て受信ビジィであるということに気がつく。かくして、
興なるスイッチングユニットによる同じあて先に対する
ハブチャネルの実質的に同時の要求からいかなる混乱も
生じない。

１つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５４８に転送され、
活動ビットは受信活動メモリ５４３へ転送される。受信
活動メモリ５４３内に置かれた受信活動ビットは同じハ
ブチャネルの次の７レーム中に活動ライン５４１で伝搬
される。

ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、そしてＲｘＰによ
ってメモリ３１６に直列に転送される。

ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴＨＩＳ−８Ｕレジ
スタ５３２内の活動ビットから意図するあて先が受信ビ
ジィであることを見出した場合には、オリジンのスイッ
チングユニットは次のハブチャネルを可能性としてため
してみなければならない。オリジンのスイッチングユニ
ットがすべてのハブチャネルを検査し、かつ送信空きで
あるチャネルを見つけることができず、意図したあて先
スイッチングユニットが受信空きである場合には、適当
な自由ハブチャネルはそのときにそのハブに存在しない
。第１５図および第１６図に示すハブスイッチの形態に
よれば、オリジンのスイッチングユニットは他のハブス
イッチ素子３１７およびバブリングバス５０３をためす
ことができる。また、オリジンのスイッチングユニット
は適正なリンク群と相互接続可能な他のあて先スイッチ
ングユニットをためすことができる、あるいはチャネル
サーチ手続きが自由ハブチャネルを見つけるまで繰返さ
れる。自由ハブチャネルを繰返しサーチする手続きは僅
かに遅延しただけのチャネルを提供できる。何故ならば
、代表的には僅か数百ミリ秒の時間で、すなわち、単一
のバーストの長さで、ハブチャネルが割出てられかつ保
持されるからである。オリジンのスイッチングユニット
がハブチャネルにおける送信空きになったときに、ある
いはあて先のスイッチングユニットがハブチャネルにお
ける受信空きになったときに、自由ハブチャネルは利用
できるようになる〇 ハブスイッチの詳細な動作 関連するＨＩＰお上びＨＯＰの制御のもとての、バブリ
ングパス５０２のハブチャネルのリング循環周期中のス
イッチングユニット５０１、特にハブスイッチ素子３１
５の動作についてｉ＃細に説明する。第２０図の説明図
は種々の組の状態のもとでのハブチャネル中のハブスイ
ッチ素子内の動作の概要を示す。

１つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＨＩＳ−８Ｕレジスタ５３２へ転送される。第２０
図の説明図の第１欄（最も左側の欄）に示すように、バ
イトはハブ出力データレジスタ５４８内に置かれ、また
活動ビット（ビジィ）は受信活動メモリ５４３内に置か
れる。ＨＩＰはハブ出力データ直列レジスタ５４９を介
してメモリ３１６にバイトを転送し、外向きリンクチャ
ネルで伝送するためにＬＯＰによって処理される。

ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報はＨＩＰによって処理され、バ
ーストの終了を認識する。ハブチャネル状態はハブチャ
ネルの引続くフレーム中オリジンのスイッチングユニッ
トによって空きに変更される。

また１始動り四ツクチツクで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信ビジィであるか受信空きであるかを指示す
る受信活動メモリ５４３内のビットがマルチプレクサ５
３３を通って後位のスイッチングユニットに対する活動
ライン５４１に送られる。これら動作は第２０図の第１
欄に示されている。

ハブチャネルの第１のチック（ｏまたはＮ）であて先カ
ウンタ５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートした（前のフレーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハブチ
ャネルはチックＯごとに進められるハブチャネルカウン
タ５５０によって指定される。ＨＯＰによってハブ入力
データ直列レジスタ５３９を通じてハブ入力データレジ
スタ５３５ヘパイトがメモリ３１６からロードされる。

チャネルを必要とするということを指示するビットはＨ
ＯＰによってチャネル要求レジスタ５４５内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ５４０からあて先レジスタ５３６ヘロードされる０ 各引続くチックであて先カウンタ５３１はカウントづつ
カウントダウンされ、バイトおよび活動ビットはＴＨＩ
Ｓ−８Ｕレジスタ５３２へり一ドされる。コンパレータ
５３７の出力によって指示されるようにあて先カウンタ
５３１とあて先レジスタ５３６の内容が合致しない場合
には、ハブ入力データレジスタ５３５内のバイト（もし
あるならば）に関してスイッチングユニットは何等のア
クションも取らない。クロックの次のチックでＴＨＩＳ
−８Ｕレジスタ５３２の内容は変更なしにマルチプレク
サ５３３によって後位のスイッチングユニットへ送られ
る。この状態は第２０図の第２ｉｌ１１に示されている
。

あるチックであて先カウンタ５３１がデクリメントされ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルを捕そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＨＩＮ−８Ｕレジスタ５３
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５３３に、ハブ入力データレジスタ５３５の内容および
ビジィ活動ビットを後位のスイッチングユニツ（へ転送
させる。この状態は第２０図の説明図の第５欄に示され
ている。

バーストの第１のバイトがメモリ３１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第１のチック
であて先カウンタ５３１はオリジンのスイッチングユニ
ットのアドレスにセットされるｏＨＯＰは意図されたあ
て先スイッチングユニットのアドレス情報をハブ入力デ
ータ直列レジスタ５３９へ転送する。

ＨＯＰ　はまた、チャネル要求レジスタ５４５をセット
してチャネルが要求されていることを指示する。チャネ
ル要求レジスタ５４５からのチャネル要求指示、送信活
動メモリ５５９からのチャネル送信空き指示、およびハ
ブチャネルサーチが始まっていないということを指示す
る捕そく状態レジスタからの空きまたは不活動状態指示
の組合せに応答して、ハブ入力データ直列レジスタ５５
９内のアドレス情報は新しいあて先レジスタ５５２に転
送され、捕そく状態レジスタ５３１は新しいあて光情報
が受信されたということを指示するように変更される。

次に、転送されるべきであるバーストの第１のバイトが
第１バイトレジスタ５５５にロードされる。このバース
トの第１バイトはアドレス情報が転送されたときにハブ
入力データ直列レジスタ５３９に既に転送されたバイト
である。

捕そく状態レジスタ５３１はチャネルのサーチがこのハ
ブチャネルに対して始まっているというここの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値Ｃ１特定すると３２、をロードする。その後新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５３６にロードされ＼第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５にロードされる。

あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。ＴＲｌ５−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５３８に指示する。ＴＨＩ
Ｓ−８Ｕ　　レジスタ５３２内の活動ビットが空き状態
を指示する場合には、チャネル捕そくおよびデータ転送
セクション５３８はマルチプレクサ５３３に、バス入力
データレジスタ５３５内のバーストの第１バイトおよび
ビジィ活動状態ビットを後位のスイッチングユニットに
転送させる。チャネル捕そくレジスタ５４６はセットさ
れ一データがバブリングに挿入されたということを指示
し、かつハブチャネルが捕そくされたということおよび
バーストの引続くバイトがそのハブチャネルの引続くフ
レームに送出されるべきであるということをＨＯＰ　　
に報知する。その上、このハブチャネルに対する送信ビ
ジィビットは送信活動メモリ５５９内に記憶され、あて
先のスイッチングユニットのアドレスは引続くフレーム
で使用するためにあて先レジスタ５３６からあて先メモ
リ５４０に転送される。捕そく状態レジスタ５３１は不
活動状態に戻される。この状態は第２０図の説明図の第
４欄に示されている。

フンパレータが合致を指示したときのリング循環周期の
チックでＴＨＩＢ−８Ｕレジスタ５３２内の活動ビット
がビジィを指示する場合には、あて先スイッチングユニ
ットに対するこのハブチャネルは他のスイッチングユニ
ットによって既に捕そくされている。第２０図の説明図
の第３１１に示されているこれら冷状態のもとでは、ハ
ブ入力データレジスタ５３５内のバイトはバブリングに
転送されない。代りに、ＴＨＩＳ−８Ｕレジスタ５３２
の内容が後位のスイッチングユニットに送られる。チャ
ネル捕そくレジスタ５４６は変更されず、チャネルが捕
そくされていないということをＨＯＰに指示する。送信
活動メモリ５５９のあるいは捕そく状態レジスタ５３１
の変更はなく、サーチが始まっているということを依然
として指示する。

各引続くハブチャネルの開始時にチック０（またはチッ
クＮ）で、捕そく状態レジスタ５３１がらのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。

送信動作ではない次のハブチャネルで（送信活動メモリ
５５９内の送信活動ビットが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ３１２の内
容（取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。がくして、ハブスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容がＯの値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６が０に達したときに、捕そく状態レジスタ５３１は
不活動状態にリセットされる。ＨＯＰはまた、第１のバ
イトをハブスイッチング素子に送出した後で現われたチ
ャネルの数を計数する。かくして、ＨＯＰはまた、Ｃハ
ブチャネル周期の間チャネル捕そくレジスタ５４６から
ハブチャネル捕そく指示を受信しなかったので、サーチ
が中断された時点を知る。

バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットは終了キャラクタのシーケンスを
ハブチャネルであて先スイッチングユニットに送信し、
バーストの終了を指示する。

バーストが完了したというこの通報を受信すると、あて
先のスイッチングユニットのＨＩＰはこの状態を反映す
る（表わす）ためにそのメモリ３１６の内容を管理する
。次の７し一人中、ハブチャネルの開始で受信活動メモ
リ５４３内の受信空き活動ビットは活動ライン５４１に
沿って伝送され、スイッチングユニットが今やそのハブ
チャネルにおける受信空きであることを指示する。

スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング網で
ある。バーストがポートを介してこの網に導入されると
、このバーストはこの網の節点によりヘッダにおいて指
定されたバーストのあて先ポートにルート選定される。

スイッチング網は外部制御の介在なしにバーストをその
あて先のポートへ送ル。この分散された網スイッチンク
インテリジェンスは本質的には２つの特殊設計の高速プ
ロセッサ、すなわち、スイッチングプロセッサと待ち行
列シーケンサ、によって提供される。ファームウェアに
おいてのみ相違するいくっがの′Ｆｌｉ頒のスイッチン
グプロセッサがある。バーストスイッチは一般に、例え
ばバーストヘッダの内容がいかにあるべきかを決定する
他の高レベル制御プロセッサを有する。ここで、インラ
インスイッチング機能と関連したインテリジェンスに対
してのみ焦点を向けることにする。これら機能を遂行す
るプロセッサは名前で呼ばれる待ち石列シーケンサを除
き、スイッチングプロセッサと呼ばれる。各スイッチン
グプロセッサは待ち行列シーケンサと協働して動作する
。

リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを　　　：調停する。ハブスイッチに
おいては、スイッチン　　　□グプロセッサは通信リン
クと中央メモリ間のおよび通信ハブと中央メモリ間のバ
イトの移動を調停する。

汎用プロセッサはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる。

実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてロックウェル６５
０２マイクシプロセツサを有している。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した。バーストスイッチはその通信リンクに２４
．３２、あるいはそれ以上のチャネルを維持することが
大いに望ましい〇 スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。ヨーロッパの標準である３２
のチャネルを有するキャリヤにおいては、チャネル時間
は５．９マイクマ秒である。スイッチングプロセッサは
現在にとどまるためにはチャネル時間肖り約５０の動作
を遂行できなければならないということが決められてい
る。この厳しい速度要件に鑑み、特殊設計のスイッチン
グプロセッサは完全補数のチャネルを実現する゛必要が
ある０５．２または五９マイクワ秒の時間当り約５０の
動作を遂行できる商業的に入手可能なマイクロプロセッ
サは存在しない。

前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制御論理は１つのプロセッサ
のみが任意の時間にアクセスすることができるというこ
とを要求する。従って、メモリアクセスを調停する必要
がある。メモリの調停の結果として、スイッチングプロ
セッサは、他のプロセッサがメモリの使用を完了するま
で待機しなければならず、従って利用できるインライン
処理時間を減少させる。この待ち時間はある状態のもと
では相当になるから、並列処理能力が要求される。

リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。種々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと１および待ち行列およびバッファを
管理することである。

メモリのコンテンションは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（種々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび／または書込
みが可能になる（待ち行列の複数のバッファを結合する
ことが必要となり得る）。

待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと呼ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されテイル。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託するＯその後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにさらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクシロンと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により２つの速度上の利点が生じる。第１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングプ
ロセッサのかなりのインラインの負担を免かれさせると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他に、待ち行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／または書込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない□ 第２１図は時分割多重通信リンク６３０および６３２間
に結合された代表的なリンクスイッチ６００の一例を示
すプはツク図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいはファーム
ウェアの変形例を示すものである。各入力あるいは出力
スイッチングプロセッサＬＩＰ６１０、ＬＩＰ、６１２
、ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０、あるい
はＰＯＰ６１８は待ち行列シーケンサバス（ＱＳバス）
６５４この、キャラクタメモリバス（ｏＭバス）６３６
この、および通信リンクまたはポートバスこのインター
フェースをそれぞれ有する。待ち行列シーケンサ（ＱＳ
）６０８はＱＳバス６３４と待ち行列メモリ（ＱＭ）６
０２を調停する。第２１図の待ち行列メモリ６０２は待
ち行列シーケンサ６０８とは別個の構成要素として概念
的に示されている。キャラクタメモリ（ＣＭ）６０６は
０Ｍバス６３６に結合されている。各ポートインターフ
ェース（ＰＩ　）回路６２２（図には２４のポートが指
示されている）はＰＩ入カパス６４０およびＰＩ出力パ
ス６５Ｂと結合されている。

ＰＩ入カバス６４０およびＰＩ出力バス６３８はＰＩＰ
６１４およびＰＯＰ６１８とそれぞれ結合されている。

ＱＳパス６３４および０Ｍパス６３６は調停されるバス
である。上部右すみに三角形６４２を有する第２１図の
各プ田ツクは基本スイッチングプロセッサのファームウ
ェアの変形である。基本スイッチングプロセッサはまた
、ハブスイッチの対応部（カウンターバート）において
も使用されている。

衝突あるいはデータの改悪が０Ｍパス６３６およびＱＳ
バス６３４の両方に生じないことを確実にするために、
かつ０Ｍ６０６および９Ｍ６０２のアクシロンに対する
すべての要求が公正にサービスを受けることを確実にす
るために、０Ｍバス６３６およびＱＳバス６３４の両方
についての調停が必要となる。これらバスのそれぞれに
ついてのコンテンションは第３Ａ図に示すように、適当
に変更した優先度調停論理を使用して解決することがで
きる。第２１図において、０Ｍ６０６および９Ｍ６０２
はそれぞれ内部読み出しおよび書込みパルスを発生する
ためのタイミングコントロールおよびランダム・アクセ
ス、・メモリ（ＲＡＭ）を含む。０Ｍパス６３６および
ＱＳバス６３４を通るすべての転送は１マシンサイクル
かかる。１サイクルに対する調停はバスの転送と同時に
実行することができ、従って１つの転送は各サイクルご
とに実行することができる。

第２２Ｆｉ！Ｊは基本スイッチングプロセッサ７００の
アーキテクチャのプ田ツク図を示す。コント田−／Ｉ／
７１０はプログラムメモリ７０２からの命令を実行する
。好ましい一実施例においては、プログラムメモリ７０
２は図面にＦＲＯＭと指示されたプログラマブル・リー
ド・オンリー・メモリとして実現されている。レジスタ
７０４、演算処理装置（ＡＬＵ）７０６、およびデータ
メモリ、すなわち、ＲＡＭ７０Ｂが存在する。待ち行列
シーケンサバスこのインターフェース（ＱＳ−ＩＦ）７
１４、キャラクタメモリバスこのインターフェース（Ｃ
Ｍ−ＩＦ）７１ａ、および通信リンク、タート・あるい
はハブと結合するための手段を提供する外部インターフ
ェース（ＥＸ−ＩＦ）７２０が存在する。

デュアルボー）ＲＡＭ（ＤＰ−ＲＡＭ）７１６はキャラ
クタメモリの現在バッファアドレスを提供する（現在の
チャネル番号の関数として）ための手段を含む。有限状
態マシン（Ｆ’ＳＭ）７２２は入バーストに関して各チ
ャネルの状態を決定するための手段を含む。ＦＳＭ７２
２の代表的なチャネル状態は、チャネル空き、バースト
待ち、特定のヘッダバイト受信、情報バイト受信、ＤＬ
Ｅ（データリンク・エスケープ）バイト受信、およびＦ
ＬＡＧ　（バーストの終了）キャラクタ受信、である。

スイッチングプロセッサ７００の各構成要素は・Ｐ　Ｒ
ＯＭ７０２およびＤＰ　−ＲＡＭ７１６を除き、データ
／アドレスバス７１２と結合される。Ｆ　ＲＯＭ７０２
は命令バス７２４およびマイクロコードアドレスバス７
２６を介してコントロール７１０（！：結合される。Ｄ
Ｐ　−ＲＡＭ７１６はパス７２８および７３０によって
ＱＳ−ＩＦ７１４およびＣＭ−ＩＦ７１８間にそれぞれ
結合される。Ｆ　Ｓ　Ｍ７２２はバス７３２を介してＥ
Ｘ−ＩＦ７２０と結合される。Ｆ　８Ｍ７２２はまた、
ジャンプアドレスバス７３４を介してコントロール７１
０と結合される。図面に示すように、コントローＡ／７
１０から各構成要素に至る制御ラインが存在する。コン
トロール７１０はチャネルカウンタ手段、例えば放送チ
ャネルカウントまたは放送チャネルクロックから発生さ
れるカウント、を含む。制御ライン７３６は外部チャネ
ルクロック源からコントロール７１０へ入力を提供する
。

スイッチングプロセッサ７００によって実行される命令
は命令パス７２４を介してＰＲＯＭ７０２から読み出さ
れる。コントロー／Ｌ／７１０は実行されるべき次の命
令のアドレスをアドレスバス７２６を介して提供する。

スイッチングプロセッサの各実施例に対して、マイクロ
コード化プログラムは変更されない。それ故、プ田グラ
ムメモリはＲＯＭである。

ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの長さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送およびＡＬＵ動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、１つのレジスタが
命令ワードの割当てられたビット位置に１つのビットが
存在することによってアドレスできる。いくつかのレジ
スタの動作は同じ命令サイクル内に生じ得る。命令はバ
イブライン態様で実行される。命令７エツチ（取出し）
は命令実行とオーバラップする。特定の命令の実行サイ
クル中、次の番の命令が取出される。かくして、スイッ
チングプロセッサはサイクル当り１命令を実行する。次
の番の命令は現在命令がジャンプ命令でないならば、実
行されるべき次の命令である。

ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイクルを必要
とする。

ＲＡＭ７０８は１０２４バイトを含む。このＲＡＭ７０
　Ｂはスイッチングプロセッサ７００に対する局部デー
タメモリとして働く。ＲＡＭ７０８はスイッチングプロ
セッサのチャネルのそれぞれに対する種々の状態変数お
よびパラメータを含み、例えば、バーストがそのあて先
に向ってルート選定されたか否かを指示する指示器であ
る。データメモリアドレスは命令から利用できるコント
ロー１％／７１０内のチャネルカウンタ（５ビツト）お
よびオフセット（５ビツト）の連結である。

ＡＬＵ７０６は標準の演算および論理動作を実行する。

デュアルボー）ＲＡＭ７１６はアクティブバッファアド
レスに対するスイッチングプロセッサの記憶装置である
。スイッチングプロセッサはチャネルカウンタでＤＰ　
−ＲＡＭ７１６をアドレスすることによってバッファア
ドレスを待ち行列シ−ケンサまたはキャラクタメモリに
送る。これはそのチャネルに対するアクティブバッファ
を読み出す。読み出されたアクティブバッファは自動的
に待ち行列シーケンサまたはキャラクタメモリに送られ
る。待ち行列シーケンサが与えられたチャネルに対する
アクティブバッファを更新するときには、チャネル番号
でＤＰ　−ＲＡＭ７１６をアドレスし、そして新しいバ
ッファアドレスを書込むことによってこれを行なう。Ｄ
Ｐ　−ＲＡＭ７１６は商業的に入手でさるデュアルポー
トＲＡ　Ｍを使用Ｕて、あるいはアドレスおよびデータ
バスについての多重化回路を有するシングルボー）ＲＡ
Ｍおよびコンテンション制御論理を使用して、実現する
ことができる。

レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ピツトを含む。

スイッチングプ冒セッサレジスタは次の表１に示されて
いる。

ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントロール７１０は単にコマンドま
たはリクエストを発生するだけである。ＱＳ−ＩＦ７１
４は調停された待ち行列シーケンサバスにアクセスし、
リクエストを待ち行列シーケンサに転送するための手段
を有する。待ち行列シーケンサはスイッチングプロセッ
サとは独立にリクエストを実行する。待ち行列シーケン
サは、適当なときに、情報の単一区分をスイッチングプ
ロセッサ７００に戻す、すなわち、特定のチャネルとと
もに使用されるべきキャラクタメモリ内の新しいバッフ
ァのアドレスまたは番号を戻す。このバッファアドレス
はＱＳ−ＩＦ７１４からバス７２８を介してＤＰ−ＲＡ
Ｍ７１６に直接送られ、そしてチャネル番号によってア
ドレスされたＤＰ−ＲＡＭ７１６のロケーションに記憶
される。

入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリがらバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０８に記憶されたインデッ
クスと連結された、ＤＰ−ＲＡＭ７１６によって供給さ
れるバッファ番号を含む。ＣＭ−ＩＦ７１８はバッファ
アドレスが供給された後独立にキャラクタメモリへのア
クセスまたはキャラクタメモリからのアクセスを実現す
るための手段を有する。

各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として働く。外
部インターフェースと呼ばれるＥＸ−ＩＦ７２０はスイ
ッチングプロセッサの特定の実施例に依存してリンク、
ポート、またはハブに対するインターフェース手段を提
供する。中央メモリの入力側のスイッチングプロセッサ
において、ＥＸ−ＩＦ７２０は受信したバイトをバス７
５２？：介して１８Ｍ７２２に提供するための手段を有
する。

１８Ｍ７２２の目的はコントルールア１０と並行に入バ
ーストと関連した論理を実行することによってコントレ
ール７１０を援助することである。

入バイトの状態が１８Ｍ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。

このジャンプアドレスは入バイトを処理するのに適した
ＰＲＯＭ７０２のマイクルコード化すブルーチンのりケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。

適当なジャンプアドレスは本質的には２つの基準または
状態、すなわち、キャラクタ状態およびチャネル状態に
よって１８Ｍ７２２により決定される。理解できるよう
に、入バイトの状態は、一般に、同じバーストまたはチ
ャネルの前位のバイトの状態に依存する。状態の関連は
以下に記載するように状態図に最良に例示されている。

第２３図はキャラクタ状態図７５０を示す。キルツク７
５２のクリア、ブロック７５４のＤＬＩＤ検出、および
ブロック７５６のＦＬＡＧ検出である。各状態は入バイ
トおよび同じバーストｔたけチャネルの前位のバイトの
状態によって決定される。このプロセスはクリア状態に
おいて初期設定される。ＤＬＥまたはＦＬＡＧキャラク
タ以外のバイトが受信される場合には、状態はクリアに
とどまる。受信バイトがＤＬＥである場合には、状態は
ＤＬＥ検出に変わる。受信バイトがＦＬＡＧである場合
には、状態はクリアからＦＬＡＧ検出に変わる。クリア
状態はいずれかの形式のバーストキャラクタ、すなわち
、制御キャラクタまたは情報キャラクタ、が受信できる
ということを指示する。２つの制御キャラクタはＤＬｇ
およびＦＬＡＧである。

状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。ＤＬＥに続く任意のキャラク
タは制御キャラクタではなくて情報キャラクタとして解
釈される。

状態がＦＬＡＧ検出であるときに、他のｉｌＪ　ｉ！ｌ
！Ｉキャラクタ以外の任意のキャラクタが受信されると
、状態はクリアに戻る。別のＦＬＡＧキャラクタが受信
されると、状態はＦＬＡＧ検出にとどまる。

ＤＩ、Ｅキャラクタが受信されると、状態はＤＬＥ検出
に変わる。次のキャラクタがデータキャラクタであると
いうことをＤＬＥキャラクタが指示する場合には、ＤＬ
Ｅ検出から直接ＦＩ、ＡＧ検出に変わる可能性はない。

ＦＬＡＧはバーストの終了または空きチャネルを指示す
る。ＦＬＡＧ検出からクリアへの転移は第１の制御でな
いキャラクタ、すなわち、ＦＬＡＧでもなく、またＤＬ
Ｅでもないキャラクタを受信したときに生じる。

第２４図はチャネル状態図８００を示す。この図は入バ
ーストを処理しているときのチャネル状非間の制御の流
れを示す。初期状態はブロック８０２のバーストヘッダ
の第１のバイトの受信を待つ状Ｌｑである。いずれかの
制御キャラクタ（ＤＬＥまたはＦＬＡＧ）が受信される
場合には、状態は変わらない。好ましい一実施例におい
ては、ＦＬＡＧキャラクタは空きチャネルで伝送される
。

バーストの第１のバイトが受信されると、状態は状態に
変わる。同様に、状態はいずれの場合にも制御でないキ
ャラクタを受信すると、ブロック８０６および８０８の
第３および第４のヘッダバイトを待つ状態にそれぞれ変
わる。ブロック８０４．８０６、および８０８において
、状態はＤＬＥを受信したときには変化しない。

ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理出のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（ＢＣＣは上ではへラダチェックシーケ
ンスと呼ばれている。）バーストの伝送が打ち切られる
と、バーストのバイトはＦＬＡＧが受信されるまでブロ
ック８１４において再伝送されることなしに処理され、
ＦＬＡＧの受信により状態はブロック８１２の終了シー
ケンスの受信を待つ状態に変わる。システム終了シーケ
ンスが単一のフラグである場合には、制御は直接ブロッ
ク８１２を通ってブロック８０２の空き状態に戻る。終
了シーケンスが１つ以上のキャラクタ、例えば５キヤラ
クタの少なくとも３つのＦＬＡＧである場合には、制御
は終了シーケンスを首尾よく受信するまで、ブロック８
１２にとどまる。

ブロック８０８において第４のヘッダバイトを受信し、
かつバーストチェックキャラクタの上首尾の確認の後・
、制御はブリック８１０に進み、このブロック８１０に
おいてバーストの情報部分が処理される。ＦＬＡＧを受
信したときに、状態はブロック８１２における終了シー
ケンスを待つ状態に変わる。

制御バーストは、内部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制御バース
トの一例はスイッチのルーテインダテープルの変化であ
る。制御バーストはブロック８０８において検出するこ
とができる。制御バーストが受信される場合には、状態
はブロック８１６に進み、ここで制御バーストが処理さ
れる。

ＦＬＡＧを受信すると、制御はブロック８１６からブロ
ック８１２に進み、ここで終了シーケンス（もしある場
合には）を待つ。

有限状１１マシン７２２は第２３図の３つのブロックに
示す３つのキャラクタ状態と、第２４図の８つのブロッ
クに示す８つのチャネル状態を有する。両図面の各ブロ
ックはＦＳＭ７２２の独自の状態に対応する。第２２図
を参照すると、入バーストを処理するための論理はフン
）Ｉｆｆ−／Ｉ／７１０とＦＳＭ７２２この間に込み入
った状態で結合される。コントロール７１０はＦＳＭ７
２２を初期設定する。入バイトを受信したときに、ＦＳ
Ｍ７２２はその適正な状態を決定し、この状態に対応す
るジャンプアドレスをバス７３４に置く。本明細書にお
いて使用されるときには、「バス」という用語はバス７
３４および他の場合と同様に、シングルエントリ・シン
グルエグジット・データ経路を含む。フントルールア１
０は入バイトを処理するための適当なマイクロコード化
サブルーチンのロケーションであるバス７３４のアドレ
スにジャンプする。バイトを処理した後、コントロー／
Ｌ／７１０はデータ／アドレスバス７１２を介してＦＳ
Ｍ７２２にフィードバックを提供する。フントロール７
１０によって提供されるフィードバックを使用して、Ｆ
ＳＭ７２２は次のフレームの同じチャネルで次のバイト
を受信するための適正な状態を決定する。かくして、各
構成要素はスイッチングプロセッサの適正な機能に肝要
な情報を他の構成要素に提供する。

スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４群の命令、すなわち、
移動、演算処理装置（ＡＬＵ）命令、ジャンプ、および
雑命令がある。

スイッチングプロセッサの一般的動作は次の通りである
。

ｔ　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される０２　次のバイト
が入力プロセッサの外部インターフェースから、または
出力プロセッサのキャラクタメモリから入力される。

五　チャネル状態および受信バイトに基づいて処理が行
なわれる。

４、　次のキャラクタが入力プロセッサによってキャラ
クタメモリに、あるいは出力プロセッサに対する外部イ
ンターフェースに出力される。

５、　適当なリクエストが待ち行列シーケンサインター
フェースを介して待ち行列シーケンサに発生される。各
スイッチングプロセッサは各チャネル時間ごとに待ち行
列シーケンサリクエストを発生する。

待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモリ管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通信する入力および出
カブ四七ツサヲ含ム。

入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。

出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッファの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プシセッサに接続する。

待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。

未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（エラスチック）記憶装置を提
供するような態様で他のバッファに連鎖される。

バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエン）り
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。

バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バッファのＩＩＩ後
のキャラクタを送出した後、出力プロセッサは待ち行列
シーケンサにバッファを自由待ち行列リストに置くよう
に指示する「プツト・バッファ」リフニスＦを発生する
。

待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。

データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」　　　□リク
エストを待ち行列シーケンサに発生する。待ち行列シー
ケンサは、バッファが連鎖された場合には、スイッチン
グプロセッサに新しいバッファを戻す。同様に、出力プ
ロセッサはバーストのデータキャラクタを処理している
間「デフン」リクエストを発生する。バッファが連鎖さ
れた場合には、新しいバッファアドレスが待ち行列シー
クンサによって出力プロセッサに提供される。

待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに置く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバツファを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。

第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。コントロール８６０、レジスタ
８５４、ＡＬＵ８５，６、およびＲＡＭ８５　Ｂはそれ
ぞれ内部データ／アドレスバス８６２と結合されている
。ＦＲＯＭ８５２は命令バス８７６およびアドレスバス
８７４を介してコントロール８６０と結合されている。

これらブロックはスイッチングプロセッサに関して上記
したのと本質的に同じ機能を実行する。第２５図のＲＡ
Ｍ８５　Ｂは待ち行列シーケンサの内部の一部として示
されている。第２１図において、ＱＭ６０２は待ち行列
シーケンサから離れた別個のメモリ構成要素として概念
的に示されている。第２５図は好ましい一実施例である
。

待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーケンサバスを介してスイッチングプロセッ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インター７エース（ＯＵＴ−ＩＦ）８６４はデータ／
アドレスバス８６２と結合される入力インターフェース
（ＩＮ−ＩＦ）８６６はファーストイン・ファーストア
ウトバッファ（ＦＩＦＯ）８６８と結合され、ＦＩＦＯ
８６８はスイッチングプロセッサと待ち行列シーケンサ
間の入力バッファの場合のように動作する。種々のスイ
ッチングプロセッサは独立に待ち行列シーケンサにリク
エストを発生ず・る。

スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＰＩＦｏ　８
６８の頂部にリクエストを記憶する。

待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６８の底部から得る。ＰＩＦ０８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。

ＦＩＦＯ８６８は種々のスイッチングプロセッサからの
リクエストを優先度群内に先着順サービスの順序で記憶
する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ集
積チップおよび制御論理を使用して実現できる。各ＦＩ
ＦＯの出力は次の未決定のリクエストである。このリク
エストはＦＲＯＭ　８５２のアドレスにルックアップテ
ーブルを介してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてコントロール８６０によって使
用されるものである。待ち行列シーケンサ８５０は一組
が通常優先度のリクエストに対するＦＩＦＯであり、他
の組が高い優先度のリクエストに対するＦＩＦＯである
２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のＦＩＦＯの出力が使用される。

エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスこのＡＮＤをとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取り出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。

第２は、インデックスレジスタ内のバースト形式に対応
するビットは、デキューされるバーストがそのバースト
形式の最後のバーストの未決定テアル場合に、リセット
されなければならない。これはインデックスと最高優先
度のバースト形式の未決定の補数このＯＲをとることに
よって行なうことができる。エンキュー／デキュー論理
によって実行される動作はまた、フントロール８６０に
よっていくつかの命令で実行することができ、あるいは
上述した動作が論理に組込まれたカスタムＡＬＵを使用
して行なうことができる。

待ち行列シーケンサにおいて、ＰＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長さを有する。

命令ワードの長さから実現される速度およびデコード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。

ＲＡＭ　８５　Ｂは２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭ８５８に記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。

ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。

レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーケンサレジスタ
は表３に特定されており、次の通りである。

スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。

この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のブロック図９９００である。

第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６、を
通る転送のタイミングはバス調停論理９０８によって制
御される。データを受信するために、プロセッサＢは受
信ライン９１０を付勢し、その内部バス９１２からデー
タを読み出す。

この形式のインターフェースは同期または非同期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。

この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１Ｂは後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦＢ６６もまた、後者の形式のものである。

待ち行列シーケンサの基本命令セットは表４に示されて
いる。

表　　４ 待ち行列シーケンサ命令セット ｍｏママ−ジスタからレジスタへの移動レジスタからメ
モリへ゛の移動 メモリからレジスタへの移動 ｊｎｕ　　無条件ジャンプ ｊｎｅ　　等しい場合にジャンプ ｊｕｎ　　等しくない場合にジャンプ ｊｎｇ　　大きい場合にジャンプ ｊｎｌ　　小さい場合にジャンプ ｊｆｕ　　熱条件ジャンプ Ｊｆｅ　　等しい場合にジャンプ ｊｆｕ　　等しくない場合にジャンプ ｊｆｇ　　大きい場合にジャンプ ｊｆｌ　　小さい場合にジャンプ Ｉｎｃ　　　バッファカウントパラメータをインクリメ
ントｄｅｃ　　バッファカウントパラメータをデクリメ
ント・１！１　　インデックスレジスタへのバーストの
付加を許容ｄｉｎ　　　インデックスレジスタがらのバ
ーストの除去を許容 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦ０８６８に置かれたコマンドまたは
リクエストによって制御される。

各リクエストはＦＲＯＭ８５２に記憶されたマイクロコ
ード化サブルーチンに対応する。

動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自由待ち行列リストに置くことよりな
る。

待ち行列シーケンサは、次に、その空きループに入る。

この空きループにおいて待ち行列シーケンサはＰＩＦＯ
８６Ｂを質問してリクエストが到着したか否かを決定す
る。リクエストが存在するときには、ＦＩＦＯジャンプ
命令が実行される。

これは特定のリクエストを実現するマイフレフード化ル
ーチンの始めに制御を転送する。

ルーチンの終了時に、ＰＩＦ０８６Ｂは再び次のリクエ
ストに対して、もしある場合には、質問される。他のリ
クエストが存在する場合には、このリクエストを実現す
るために適正なＦ′ｌＦＯジャンプが実行される。リク
エストが存在しない場合には、待ち行列シーケンサ空き
ループが再び始められる。

上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの総合スイッチングを遂行させるのに必要な速度上の
利点を提供する。この速度上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのフ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。

スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ信号の直接の付勢を可能にする。この広範Ｈの命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。

より短かい命令ワードは追加のデコード遅延をまねき、
そして命令当り１つの動作のみを維持する。

命令取出しが前の命令の実行とオーバラップする動作の
パイプラインモードは非パイプラインモードの動作より
も動作の速度が速い。

スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、終了まで
動作し絖ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもつと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、種々のインターフェー
ス、およびエンキュー／デキュー論理である。

スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。

表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（７アクタ）の推定を含む。

表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イクロプロセッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな推定である。これら表の係
数は独立でもなければ相互に排他的でもない。

従って、インラインスイッチング機能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら表はそれぞれのプロセッサのアーキテク
チャを理解する補助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。

この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。

表　　５ スイッチングプロセッサ 速度上昇係数の推定 減少命令セット　　５　　より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） キャラクタおよびチ　ｔ５　より少ない命令ヤネル状態
に対する　　　　（約３３％）有限状態マシン 独立インターフエ　ｔ３　ソフトウェアのパス認可を一
ス　　　　　　　　　　　待つ必要なしデュアルボー）
　　　ｔ３　　待ち行列シーケンサからイＲＡＭ　　　
　　　　　　　　ンタラプトを待つ必要なし表　　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム減少命令セット
　　５　　より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデフード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インター７エ　ｔ３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待っ必要なしエンキュー／デ
キ　ｔ５　臨界的経路においてニューハードウェア　　
　　デキューに対する９つの命令およびエンキューに対
す る６つの命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム待ち行列シーケ
ンサ　２　　スイッチングプロセッサが連続およびメモ
リ管理機能 を実行する必要なし 待ち行列シーケンサ　ｔ５　スイッチングプロセッサか
のＦＩＦＯ待ち行列シーケンサの準備 状態を待つ必要なし 待ち行列シーケンサがワー クロードをバランスできる 別個の待ち行列シー　ｔ３　メモリへの並行アクセスケ
ンサおよびキャラ　　　　各バスのコンテンション減り
タメモリバス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、および他のハードウェア構造を制御するマイ
クロプログラムを有する。

これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れ情報も含む。マイクロプログラム
フォーマットは制御されるハードウェアに特定している
。各ハードウェア機能を制御する１つのビットまたは一
群のピッＦがある。

待ち行列シーケンサに対するマイク賞フードフォーマッ
トは第２７図に示されている。マイクロフードは６４ビ
ツトの幅を有し、８つの８ビツトバイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスはまた、
レジスタを通じて制御することもでき、この場合にはア
ッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がすべ
て１である。マイクロコードの第２（２番目）のバイト
はローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ）お
よび選択フード（ＳＥＬ）を含む。ローア−・アドレス
パラメータは局部メモリをアドレスするために使用され
る。選択コードは本質的にはジャンプおよび分岐を制御
する次のマイクロフードアドレスがどこから到来するか
を決定する。

マイクロコードの第３（６番目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即値（イミデイエイ））データ（ＤＡＴＡＯＵＴ）を
含む。これは定数がマイクロコードから任意のレジスタ
に導入されることを可能にする。マイクロフードの第５
（５番目）のバイトはＮＡＥＮビットと５つの書込み許
容（イネーブル）ビット（ＹＥＮ）を含む。ＮＡＥＮビ
ットはケース分岐を制御する。このビットがアクティブ
であると、次のマイクロフードアドレスは実行されるべ
き次のルーチンを含むマツピングＦＲＯＭから取出され
る。これはマイク四プｐグラマプル・コンビエータの命
令を取出してデフードすることに類似している。書込み
許容ビットはレジスタヘーの情報の書込みを制御する。

これらビットの任意のものがアクティブであると、デー
タバスにあるものはすべて指定されたレジスタに書込ま
れる。任意数のレジスタが同時に書き込まれ得る。次の
５つの書込み許容ビットがある。インデツクスレジスタ
Ｉ　ＲＥＧ　、バッファ出力レジスタＢｔＪＦＯ，主（
局ｍ　）　メモリＭＭＥＭ、　ｆ−１；ｘ　’ｖ　シス
タＤＲＥＧ、および一時しジスタ、ＴＥＭＰである。

マイクロプログラムワードの第６　（６番１　”）のワ
ードはデータ読出しビット（ＤＤ）を含む。これらビッ
トの制御のもとで、レジスタ内の情報はデータバスに置
かれる。一度に１つのレジスタだけを読出すことができ
る。次の８つのデータピッＦがある。ＡＮＤ回路の内容
ＡＮＤ（インデックスレジスタから１つのビットを取り
除く）、ｘＮＯＲ回路（インデックスレジスタに１つの
ビットを加える）、カウンタＣＮＴＲ，バッファレジス
タＢＵＦＦ、マイクｐプログラムワードのデータ出力フ
ィールド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジス
タＤＲＥＧ、および一時しジスタＴＥＭＰである。

マイクロプログラムワードの第７（７番目）のバイトは
アッパーアドレスビット（ＵＡＥＮ）およびミドルアド
レスビット（ＭＡＥＮ）を含む。これらビットの制御の
もとで、レジスタからの情報はアドレスバスにあるいは
アドレスバスの一部に置かれる。任意の与えられた時間
に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブであ
る。次の３つのミドルアドレスレジスタがある。バース
ト形式レジスタＢＴＹＰ、インデックスレジスタＩＲＥ
Ｇ、およびシーケンサからのデータ５ＥＱＵである。こ
れらはデータをアドレスバスの３つの最下位ビットに置
く。５つのアッパーアドレスレジスタはデータをアドレ
ス１５ス全体に置く。これらはバッファレジスタＢＵＦ
Ｆ、シーケンサデータ５ＥＱＵ、待ち行列レジスタＱｔ
ＪＥＵＥ、データレジスタＤＲＥＧ。

および一時レジスタＴＥＭＰである。

マイクロコードワードの第８（８番目）のワードは錐制
御ピッ）（ＭＩＳＣ）を含む。ＤＱＲｌおよびＤＱＲＯ
はデキューリクエストの完了をＬＯＰｌおよびＬＯＰＯ
にそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリアド
レスビットを制御し、従ってバッファパラメータまたは
待ち行列パラメータをアドレスする。Ｂ／Ｔは待ち行列
インデックス（これは優先度によって未決定の仕事のト
ラックを保持する）の操作のためにインデックスレジス
タまたはバースト形式レジスタのいずれかの選択を制御
する。Ｄ／ＵはＬＩＰおよびＬＯＰに対するバッファカ
ウントの操作のために、カウンタがアップ計数するか、
あるいはダウン計数するかを決定する。ＣＮＴＥＮはカ
ウンタの動作を制御する。ＰＳＴＲおよびＮ５ＴＲは高
優先度および通常侵先度のＦＩＦＯの出力レジスタをそ
れぞれストローブする。

第２６図はスイッチングプロセッサに対するマイクロコ
ード７オーマツｔを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が相違する。第１のバイトはスイッチングプロ
セッサに対して５ビツトだけであるアドレス出力データ
（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビット
は局部メモリの最上位アドレスビットを制御し、従って
チャネルパラメータまたはスイッチングプロセッサのル
ーティングテーブルをアドレスする。マイク田フ（ＮＥ
ＸＴＡＤＤ）を含み、第３のバイトはデータフィールド
（ＤＡＴＡＯＵＴ）である。これらは待ち行列シーケン
サマイクロフードの同じフィールドに類似している。

スイッチングプルセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモリＬＭＥＮ　　ＩＮ。

バースト形式レジスタＢＴＹＰ、出力レジスタ０ＵＴＰ
。

ＡＬＵの入力レジスタＡＲＥＧ、キャラクタ状態レジス
タＣＨＲ３ＩＮ、チャネル状態レジスタＣＨＮ！３ＩＮ
、インデックスレジスタＩＮＤＸ、待ち行列レジスタＱ
ＵＥＵ、待ち行列シーケンサリクエストラッチＱＳＲＥ
Ｑ、および人力ストロープラッチＩＮＰＵＴ　　ＳＴＲ
である。

マイクロワードの５番目のバイトはデータ許容コントロ
ール（ＤＤ）を含む。これらはデータがレジスタからデ
ータバスに転送されることを可能はマイクロワードデー
タ出カフイールドからのデータＳ　ＥＱＤ　、スイッチ
ングプロセッサの局部アドレススイッチ０ＷＮＳ、キャ
ラクタ状態出力レジスタＣ）（Ｒ５０ＵＴＳＡＬＵ出力
レジスタＡＬＵＯ１入力レジスタＩＰＵＴ、バッファレ
ジスタＢＵＦＦ、および局部メモリＬＭＥＭ　ＯＵＴで
ある。

マイクロコードの６番目のバイトはスイッチングプロセ
ッサのＡＬＵを制御する。これはＡＬＵに加算、減算、
シフト、ＸＯＲ，あるいは他の機能を遂行させるように
指示する６ビツトのフード化制御ワードを含む。マイク
ロコードの第７のバイトは２つの書込み許容、すなわち
、チャネルスタートラッチのリセットＲ５Ｔ　　５ＴＲ
ＴとデキューリクエストラッチコントロールＤＥＱを含
む。第８のバイトは命令のシーケンスを制御するビット
を含む。これらはマイクロワードのＮＥＸＴＡＤＤフィ
ールドから次のアドレスを取り出すビットＥＰＡ　　Ｓ
Ｅし、キャラクタおよびチャネル状態に依存して次のア
ドレスを選択するビットＮＡ　　ＳＥＬ。

およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。

マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。

これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部を発生する。

アセンブラ出力ステートメントが同じマイクロコードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。

メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反映して、興なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。

待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。

すなわち、バッファパラメータは（ｂ、　＊＊＊＊＊＊
）によってアドレスされ、他方待ち行列パラメータは（
ｑ、来来来来来来来）によってアドレスされる。

次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＵＣＣ）　
、およびこのバーストと同じ待ち行列の次のバッファ（
ＮＥＸＴ）である。これらパラメータはローア−アドレ
スバスによってアドレス卓ＮＥＸＴ）によってアドレス
される。検査されているバッファはアッパーアドレスバ
スを通じてアドレスされ、また定数でまたはレジスタの
内容でアドレスすることができる。例えば、ステートメ
ント ｍｏｖ　−ｄｒ＠ｇ　＝＝　（ｂ　、　−ｂｕｔｌｌｆ
　、卓ａｎｔ　）はバッファレジスタ内のバッファ（通
常は与えられたチャネルに対する現在バッファ）のカウ
ントパラメータをデータレジスタに移動させることを意
味する。

待ち行列パラメータはミドルアドレ艮バスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ）、待ち行列の最初の（最も古い）バーストの
アドレスを含む待ち行列頂部（ＴＯＰ）、および与えら
れたあて先に対するバースト形式のうちでアクティブバ
ースを有するもののトラックを保持する待ち行列インデ
ックス（ＩＮＤＥＸ）である。このインデックスはバー
スト形式０においてのみアクティブであり、従って通常
は定数（ｑ。

−ｑｕｅｕｅ、　＃００００、＋　１ｎｄｘ　）でアド
レスされる。

頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｍｏｖ　（ｑ、−ｑｕｅｕｅ、　−ｔｙｐ、　４　ｂｏ
ｔ　）＝−’ｂｕｆｆはバッファレジスタの内容を待ち
行列レジスタ内の待ち行列のもこのバースト形式レジス
タのバースト形式の底部パラメータに移動させる。通常
、これは現在待ち行列の底部に現在バッファを加えるこ
とになる。また、待ち行列パラメータは定数でアドレス
することができ、従ってステートメント ｍｏｗ　−ｔａｍｐ　＝　（ｑ、　−ｑｕｅｕ、　＃０
００２．　奉ｂｏｔ　）、および ｍｏｗ　−ｔａｍｐ　＝　（ｑ、　４ｆｒｅｅｑ、　４
ｔｏｐ　）は有効なステートメントである。

スイッチングプルセッサは異なるメモリアドレス７オー
マツトを有し、従ってスイッチングプルセッサに対する
移動ステートメントのシンタックスは僅かに相違する。

スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。

スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする。

これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで到来する
キャラクタの状態（ＣＨＡＲ５Ｔ：ＦＬＡＧまたはＤＬ
Ｅキャラクタにそうぐうしたか）、チャネルの状態（Ｃ
Ｈ９ＴＡＴ：バーストの始まりまたは終了、等）、アク
ティブバッファの次のキャラクタのインデックス（ＬＩ
ＰおよびＰＩＰに対してＰＵＴＩＮＤ、ＬＯＰおよびＰ
ＯＰに対してＧＥＴＩＮＤ）、誤り制御パラメータ（Ｂ
ＣＣ３ＡＶ）、ルート選定／ルート不選定指：示器（Ｍ
ＡＲＫ）、新りいバーストを配置すべき待ち行列（ＯＵ
ＴＰＲＴ）、および変更されるべきルーティングテーブ
ルアドレスおよびそれを変更するデータ（ＴＡＢＡＤＨ
およびＴＡＢＤＡＴ）である。アッパーアドレスバスの
１つ以上のアドレスがルーティングテーブルエントリを
制御する。これらエントリはバーストもルート選定する
通信リンクを決定するために使用され、リンク事故の場
合に変更される。

スイッチングプロセッサの局部メモリもまた、四−アー
アドレスバスによってアドレスされる。

全部のチャネルパラメータに対して、これはチャネルカ
ウンタによって自動的に制御される。しかしながら、ル
ーティングテーブルにアクセスするときには、ローア−
アドレスバスはインデックスレジスタによって制御され
る。かくして、命令ｍｔ＋ｖ　（’ｐ　ｅｈａｒｓｔ　
）　＝　−ｃｈｒｉはその特定のチャネルに対するキャ
ラクタ状態パラメータに対するアドレスにおいてキャラ
クタ状態レジスタの内容を局部メモリに移動させる。こ
のように、スイッチングプルセッサのハードウェアは他
のチャネルに対して使用でき、他方その特定のチャネル
に対するパラメータは次のフレーム時間において使用す
るためにセーブされる。これに対し、ステートメント ｎｏｖ　（−１ｎｄｘ　）＝　ｆｌｏ　ＯＯ１はインデ
ックスレジスタによってアドレスされたルーティングテ
ーブルロケーションに定数１を移動させる。このロケー
ションはチャネル番号とは　　　□独立である。それ故
、同じルーティングテーブルが共通のリソースとしてす
べてのチャネルに利用できる。

ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある値をロードす　　　□ることによっ
て行なわれる。すべてのジャンプは実行されるのに２サ
イクルを要し、従ってジャンプステートメントの後のス
テートメントはジャン　　　□プが行なわれたか否かに
関係なく実行される。

２つの形式のジャンプステートメントがある。　　　　
：通常のジャンプとＦＩＦＯジャンプである。通常の　
　　□ジャンプステートメントはマイクロワードのＮＥ
ＸＴＡＤＲフィールドから分岐アドレスを取り出　　　
□す。通常のジャンプのフォーマットは ｊｎ’ｌ　１ｏｃａｔｉｏｎ である。

ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。“
デキュー、高優先度、および低優先度の３つの優先度が
ある。１つの優先度内でリクエストは先着順の基準でサ
ービスされる。

スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦＲＯＭから取り出される。有限状
態マシンは各チャネルに対するタスクのシーケンス化を
制御する。例えば、バーストの第２のバイトが特定のチ
ャネルで処理された後、有限状態マシンは第３のバイト
が次であるということを指示し、適当なマイクロフード
への分岐を制御する。ＦＩＦＯジャンプステートメント
のフォーマットは次の通りである。

ｊｆ“ 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００　　次の命令に入る ｊｎｕ　　０１　　　無条件のジャンプｊｎｅ　　０２
　　等しい場合にジャンプｊｎｎ０５　　　＠ｔ、、＜
ない場合にジャンプｊｎｇ　　０４　　　大きい場合に
ジャンプｊｎｌ　　０５　　　小さい場合にジャンプで
ある。これらはある絶対値とデータレジスタの内容とを
比較した結果に基づいている。

スイッチングプロセッサの場合には、条件はＡＬＵ状態
レジスタからかあるいはある外部のハードウェアライン
から取り出される。スイッチングプロセッサに対して利
用できる条件はＥＬ ００　次の命令に入る ｊｎｕ　　０１　　無条件のジャンプ ｊｎｅ　　０２　　等しい場合にジャンプｊｕｎ　　０
３　　等しくない場合にジャンプｊｎｂ　　０５　　バ
ッファがない場合にジャンプである。例えば、命令シー
ケンス ％１ｏｏｐ　ｊｎａ　＋　１ｏｏｐ ｏｐ は次のチャネルのスタートまでループを構成する。

ｎｏｐステートメントは不動作を表わし、１命令サイク
ルの時間をとる。

待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ｓｔ ｊｎａ ｅｃ ・１ｎ ｉｎ である。ｎｅｔ命令は通常優先度のＦＩＦＯの出力レジ
スタをストローブし、従って次のリクエストを出力レジ
スタにラッチする。ｐａｔ命令は陥優先度のＦＩＦＯの
出力レジスタをストローブする。ｎｓｔ命令は通常優先
度ルーチンによって実行されねばならず、ｐａｔ命令は
高優先度ルーチンによって実行されねばならず、さもな
いとＦＩＦＯ出力レジスタの内容は変更されないま＼で
あり、同じリクエストが多くの回数サービスされること
になる。ｉｎｅ命令はカウンタをインクリメントし、ｄ
ｅｃ命令はカウンタをデクリメントする。これらはバッ
ファのカウントパラメータを操作するのに使用される。

ｅｉｎ命令はインデックスレジスタにバーストラ追加す
ることを可能にし、他方ｄｉｎ命令はバーストの除央を
可能にする。インデックスレジスタは特定のあて先に対
してなすべき仕事を有する待ち行列のトラックを保持す
るために使用される。新しいバーストが待ち行列に加え
られたときにあるいは古いバーストが除失されたときに
、トラックを更新することは重要なことである。

スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｓｔ ａｔ ｍｏｖ　−ｏｕｔｐ　：　＝　−１ｎｐｕｔ山１ｏｐｅ
ｒａｔｉｏｎ ｒｅｑ　’１　ｒｅｑｕｅｓｔ である。

ｒｓｔ命令はチャネルストワーブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＩ
Ｐの場合には、これは入リンクまたはポートからの入力
をラッチする。

ＬＯＰおよびＰＯＰの場合には、共有メモリがらキャラ
クタを要求する。出力レジスタに苔込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＦの場合には、共有メ
モリへの書込みを開始させる。ＬＯＰおよびＰＯＰの場
合には、出力が出リンクまたはポートに送られる。

スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
制御するために使用される。このＡＬＵは複数のコード
に応答して１３レジスタ（−息ｒａｇ）とＱレジスタ（
内Ｕ）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ動作は ａ　１　ｕ　　＋　ａ　ｔ　ｏ　ｑ　；　Ａ　ＲＥ　Ｇ
の内容をＱＲＥＧへ転送ｒｓｑ命令は待ち行列シーケン
サの仕事を要求する。これはリクエストをスイッチング
プロセッサＩＤ、チャネル番号、およびバッファパラメ
ータとともに共有パスを通じて送出し、それを待ち行列
シーケンサのＦＩＦＯ中にラッチすることによってなさ
れる。待ち行列シーケンサが実行できるという各ルーチ
ンに対するリクエストパラメータが存在する。例えば、
命令 ｒ＠ｑ　４１ｎａｓ１ｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカウントパラメー
タをインクリメントすることを要求する。

待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。

リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。

かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。

表　　８ 待ち行列シーケンサリクエスト ルーチン　　　定　義 ｉｎｅｓｉｍ　　　ｓｉｍｐｌｅ　ｉｎｃｒｅｍｅｎｔ
　ｅｏｕｎｔｌ　ｎｃｕｎｅ　　　ｉｎｅｒｅｍｅｎｔ
ｖ／ｇｅｔｂｕｆｌ　ｎ　ｃ　ｕ　ｎ　１　　　ｌ　ｎ
ｅｕｎｃ　ｖｒ／ｅｎｑｕｅｌｎｅｃｏｎ　　　Ｉｎｃ
　、　ｃｏｎｄｉｔｉｏｎａｌ　ｇａｔｂｕｆｉｎｅｃ
ｒ＠ｉｎａ　、　ｃｏｎｄｉｔｌｏｎａｌ　ｒｅ＋５ｅ
ｔｉｎｅｅｎｑ　　　Ｉｎｃｒｅｍｅｎｔ　ａｎｄ　ｅ
ｎｑｕｅｒ　ｅ　８　＠　ｔ　　　　　　ｒｅｓｅｔ　
　ｃｏｕｎｔｒａｑｕｎ　　　ｒｅｓｅｔ　、　ｇ＊ｔ
ｂｕｆ　、　ｅｎｑｕｅｒｓｇｓｎｑ　　　ｒｅｓｅｔ
　ａｎｄ　＠ｎｑｔｌｅｄｅｑｐｒｉ　　　ｐｒｉｏｒ
ｉｔｙ　ｄｅｑｕａ　（ＬＯＰＯ／１　）ｄｅｑｎｒｍ
　　ｎｏｎ−ｐｒｉｏｒｉｔｙ　ｄｅｑｕｅ＝ＰＯＰｄ
ｅｃｅｏｎ　　　ｄｅｃｒ＠ｍｅｎｔ　、　ｃｏｎｄ　
、　ｃｈａｉｎｐｕｔｂｕｆ　　　ｒｅｔｕｒｎ　ｂｕ
ｆｆｅｒ　ｔｏ　ｆｒｅａｑｇｅｔｂｕｆ’　　ｇｅｔ
　ｂｕｆｆｅｒ　ｆｏｒ　ｔｈｅ　ＬＩＰ来 ５ｅｔｂｕｆ　　　ｇｅｔ　ｂｕｆｆｅｒ　ｐａｒａｍ
＠ｔ＠ｒｓ米印のルーチンは初期設定においてのみ使用
される。

１つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することができる。ＬＩＰま
たはＰＩＰはｌｎｅａｌｍ、　１ｎａｕｎｅ。

１ｎｅｕｎｌ、１ｎｃｅｏｎＳ　１ｎｅｅｒｅ、ｉｎｅ
＠ｎｑＸｒｅｓ＠ｔ、ｒ＠ｑｕｎ。

あるいはｒｅｓｅｎｑリクエストを送出することができ
る。ＬＯＰはｄｅｑｐｒｉ、　ｄｅｃｅｏｎ、あるいは
ｐｎｔｂｕｆリクエストを送出することかでき、他方Ｐ
ＯＰはｄ＠ｑｎｒｍＸｄ＠ａｃｏｎ、あるいはｐａｔｂ
ｎｆリクエストを送出することができる。このように、
待ち竹製シーケンサは常にその送出の７レ一ム時１ｊ廿
内にリクエストを処理することができる。ｄｓｑｐｒｉ
は最高の優先度を有し、ＬＯＰに対するバッファをエン
キューするルーチン（１ｎｃｕｎｌおよび１ｎｅａｎｑ
　）は第２に高い優先度を有し、他のすべてのルーチン
は低い優先度を有する。

各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルポート
バッファメモリに書込まれる。

各スイッチングプロセッサはそれがＬＩＰ。

ＬＯＰ、ＰＩＰ、あるいはＰＯＰであるかに依存して異
なる一組のマイクロコードを実行する。このマイクロコ
ードの構造はすべての組とも類似している。各チャネル
はチャネル時間内で独立に処理される。この時間中、局
部メモリからのパラメータが読み出され、待ち行列シー
ケンサに対してリクエストがなされ、キャラクタが入力
され、処理されて出力され、そしてパラメータが次のフ
レームの同じチャネルに対する局部メモリに記憶される
。

第３０図はリンクスイッチの入力プロセッサの機能的７
田−チャードである。ＬＩＰおよびＰＩＦマイクロコー
ドはコードの共通セクションとして構成され、これはそ
の後Ｊｉｏ命令を通じて特定のルーチンに分岐する。こ
の共通コードはチャネル時間の開始までループをなし、
局部メモリからキャラクタ状態およびチャネル状態レジ
スタをロードし、キャラクタ状態有限状態マシンの出力
を局部メモリに記憶する。各ルーチンは通信リンクまた
はポートからキャラクタを入力し、適当な処理をなし、
キャラクタを共有メモリに置き、待ち行列シーケンサか
ら待ち行列処理を要求し、次のフレーム時間に実行され
るべきルーチンを計算し、そしてこの情報を局部メモリ
に記憶する。

第３１図はリンクスイッチの出力プロセッサの機能的７
ｇ−チャートである。ＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは出
力リンクまたはポートに向けられたバーストを見つけ出
してこのバーストの次のバイトを出力することだけを必
要とする。出力に利用できるバーストが存在しないとき
には、ＦＬＡＧキャラクタが送出される。ＬＯＰの場合
には、時間拘束が厳しいのでデキューは最高の優先度を
有する。ＰＯＰの場合には、時間拘束は厳しいという程
ではないので低い優先度のデキューが使用できる。

待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の優先度で処理する。第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。

リクエストには次の３つの優先度がある。デキニーリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先層順の基準でサービスされる。通常のリクエストは
すべての優先度リクエストが完了されるまで、サービス
されない。デキューリクエストはリンク出力プロセッサ
によって発生され、最高の優先度を割当てられ、従って
それらはつくられたのと同じチャネルでサービスされる
。デキューリクエストは同じチャネルでサービスされる
から、スイッチングプロセッサが待ち行列シーケンサに
識別（アイデンティフィケーション、ＩＤ）を転送する
必要はない。優先度および通常のリクエストは待ち行列
シーケンサがそれらに対する時間を有するときに、サー
ビスされるべきＦＩＦＯにロードされる。これらリクエ
ストはスイッチングプロセッサ番号とリクエストがなさ
れるチャネルを含むそれらのＩＤを伴なわなければなら
ず、その結果待ち行列またはバッファの応答を正しく戻
すことができる。

第２列の調停はプロセッサの機能による。ＬＩＰ。

ＬＯＰ、Ｐ　Ｉ　Ｐ、およびｐｏｐはその順序の優先度
で配置されている。スイッチに任意形式の複数のプロセ
ッサがある場合には、この形式内の優先度は随意に選択
することができる。待ち行列シーケンサとスイッチング
プロセッサ間のインターフェースは非同期であり、優先
度を与えられる。パスの認可を有するスイッチングプロ
セッサはリクエストおよびそのＩＤを待ち行列シーケン
サのＦＩＦＯにロードする。

待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮ０Ｒ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速度の
動作を達成するために、条件コード選択フィールドを除
き殆んどすべてのビットが直線的にコード化される。連
続する処理以外には２つのプログラム制御命令、すなわ
ち、条件付きジャンプ命令および条件なしジャンプ命令
だけである。

待ち行列シーケンサおよびスイッチングプロセッサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。

不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。

すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって生じる不動作）に移行する。リクエ
ストが見つけられると、待ち行列シーケンサは適当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。この点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの誠別（
ＩＤ）は必要である。サブルーチンの初期において、ス
トローブが適当なＦＩＦＯに発生され、次のリクエスト
のために道を譲る。ストローブの間、現在リクエストＩ
Ｄはバッファレジスタにり田ツク入力される。

待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制御）に優先度を与えられる
。各通信リン　　　□りに対する８つの優先度に対応す
る８つのリンク待ち行列と同じ数だけあり得る。

４つのロケーションが各バッファの状態に対し　　　□
て専用され、従って２つの下位アドレスビットがある。

バッファ状態はバイトカウント、次、および後任のバッ
ファ連係情報を含む。待ち行列状態は待ち行列に対する
頂部および底部ポインタを含む。優先度インデックスレ
ジスタはリンク待ち行列の０番目の待ち行列状態に保持
される。ＬＩＰがある形式の新しいバーストを受信する
と、ＬＩＰは既にセットされていないインデックスレジ
スタに対応する優先度ビットをセットする。同様に、Ｌ
ＯＰが空のチャネルに対する次のタスクを要求すると、
待ち行列シーケンサはこのタスクを最高優先度の待ち行
列に戻す。その待ち行列が空であるならば、ＬＯＰはイ
ンデックスレジスタ内の対応するビットをクリアする。

待ち行列シーケンサは１１５ＭＨｚで動作するように設
計されている。スイッチングプロセッサは１０ＭＨｚで
動作するように設計されている。

バーストスイッチングマロクロコードという題名の付表
はマイクロコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、ＬＩＰ、ＬＯ
Ｐ、ＰＩＰＳＰＯＰ、等に対するコメント（注釈）を含
む。

ポート回路 バーストスイッチングシステムにおけるポート回路すな
わちポートインターフェース回路の目的は、スイッチポ
ートの信号の形式をボーＨｉｅ用者の特定の信号形式に
変換し、またその逆を行なうことである。丁なわち、ア
ナログ電話機、ディジタル電話機、データ装置、アナロ
グトランク等は、各々その固有の形式のポート回路を必
要とし、そのポート１ｇ１ｗ＆により、その信号の特注
は共通のバーストポート信号形式に変換される。

種々の形式のｖｃ置のポート回路は異なるが、丁べて、
バーストを生成し路肩させるための手段、音声ライン上
における沈黙／音声検出およびその他の制−機能を含む
。

以下には、アナログ成話砿に対するポート回路について
記述する。ついで、他の形式のポート回路のアナログ電
話機ポート回路に対する関係について説明する。

第３因および第６因には、ポート回路１７８および２５
８か、それぞれリンクスイツｆ１３２のポートと接続さ
れる本のとして示されている。第３２図は、アカログラ
インに対するポート回路９５０の１例のブロック図を示
しているが、この回路は、ポート回路１７８またはポー
ト回路２５８として採用し得る。

第３２図には、いわゆるＢＯＲ８０ＨＴ機能の若干のも
のがポート回路９５０に含まれている。これは、パース
、トスイツｆｃ）高度に分数される制御のＣ＃徴と一貫
する。ｌ’−ＢＯＩＬＳＯＨＴＪなる用語は、従来よシ
デイジタルスイツをングシステムにおけるラインカード
と関連する標準ｆｉｉｔ＠を表わ丁略語である。とれら
の機能は下記のごとくである。Ｂは電池供給（Ｂａｔｔ
ｅｒｙ　ｆｅｅｄ）の略語であシ、加入者機器へ直流バ
イアスまたはループ電流を供給することを意味する。０
は過竜王保、１ｉ（ｏマ＠ｒＴＯ−１ｔａｇｅ　　ｔｒ
ａｔ＋５ｉｅｎｔ）の略語であシ、伝送ライン近傍の電
撃により誘起されるトランジェントのような高電圧トラ
ンジェントによる損傷を保護することを意味する。几は
９ンギング（几１ｎｇｉｎｇ）の略語であり、加入者ラ
イン上に誘起されるリンキング信号を制御することを意
味する。８は監視（８ｕｐ＠ｒｖｉａｉｏｎ）の略語で
あシ、遣々の加入者磯４状態を検出するためラインを監
視することを意味する。Ｃは、コード化（ａｏｄｉｎｇ
）の略語でらシ、加入者音声信号をディジタルキャラク
タに変換することおよびその逆を行なうことを意味する
。

Ｈはへイブリッド（Ｈｙｂｒｉｄ）の略語であシ、２線
式加入者ラインと４線式コード化部門において必要とさ
れる２−４線変換を遂行することを意味する。Ｔは試験
（Ｔｅｓｔ）の略譜であシ、例えば加入者ライン上にお
いて故障条件を決定する試験を遂行することを意味する
。ＢＯＲ８０１１Ｔ４！ｌＩＩ！のよシ詳細な説明につ
いては、ムｒｌｈｕｒ　Ｂ、Ｗｉｌｌｉ−ａ”ｍｓ着［
Ｄｅｓｉｇｎｅｒ　’ｓ　Ｈａｎｄ　Ｂｏｏｋ　ｏｆ　
Ｉｎｔｏ　−ｇｒａｔ＊ｄ　０１ｒｃｕｉｔａＪ　、Ｍ
ｅＧｒａｗ−Ｈｌｌｌ　ＢｏｏｋＯｏｍｐａｎｙ、１９
８４年発行、第４章を参照されたい。

ポート回路９５０からの各形式のバーストは、ポートパ
ヌとマイクロプロセンナ９５２間においティンター７エ
ース９５４を通ってバイト毎に進行する。インターフェ
ース９５４１ｉ、ポートパスＣ１ｊ性をマイクロプロセ
ッサ９５２のパスに整合させる。Ｚｉｌｏｇ　Ｚ８０Ａ
として入手し得るマイクロプロセンナは、マイクロプロ
センｆ９５２として十分である。

マイクロプロセンｆ９５２に到達する到来音声のバイト
は、ディジタル−アナログ（Ｄ／Ａ）コンバータ９５６
に供給される。Ｄ／Ａコンバータ９５６は連続アナログ
信号を発生し、そしてこの信号は５ＬＩＯ９５Ｂに伝送
される。

加入者ラインインターフェース回＠　（ＳＬＩＯ）９５
８は、へイブリッド丁なわち４−２線変換機能、電池供
給すなわち電話機の′４力供給、リングベ圧のラインへ
の印加およびオフ−フック検出を含むＥＯＲ８０Ｈ’ｌ
’機能の多くのものを遂行する商業上入手し得る回路で
ある。再構成されたアナログ信号は、５ＬＩＯ９５８に
より２−４線アナログライン９６０に供給される。

アナログライン９６０上の端末使用者機器例えば電ｔ１
機から到層したアナログ信号は、５ＬＩＯ９５Ｂを通シ
、アナログ−ディジタル（Ａ／Ｄ）コンバータ９６２に
供給される。Ａ／Ｄコンバータ９６２は信号をディジタ
ル化して、キャラクタ列をマイクロプロセンナに供給す
る。マイクロプロセンｆ９５２は、このキャラクタ列に
対して音声／沈黙検出アルゴリズムを実行する。マイク
ロプロセンナ９５２４−ｊＳ情報エネルギが存在するこ
と、例えば使用者が話中であることを決定すると、バー
ストを宣言し、ヘッダを予め固定し、バーストのバイト
をインターフェース９５４を介してポートパスに送シ、
そしてバーストの終了時にターミネータ丁なわちターミ
ネーションシーケンスを付加する。Ｄ／人コンバータお
よびＡ／Ｄコンバータは、−緒にされてしばしばｃｏｄ
ｅｒ／ｃｌｅｃｏｄａｒに対する略［ｃｏｄｅＪ　　と
称される。このように、バーストの発生および終了がポ
ート回路で行なわれる。この特徴は、ポート回路がリン
クスイッチの近傍から使用者の近傍、究極的には端末の
使用者の機器自体内に移されるとき特に重要である。

バーストスイツテングアーキテクテヤは、発信使用者か
らディジタ、Ａ／＠話機を含むデスティネーション使用
者へのディジタＩ伝送を支持する。

音声／沈黙検出アルゴリズムは技術的に周知である。検
出アルゴリズムはディジタル信号で動作するから、ディ
ジタルスピーチ補間（Ｄ８Ｉ）アルゴリズムが１当であ
る。例えば、Ｄ８エアルゴリズムの１ｉＱとして、８．
Ｊ、　Ｏａｍｐａｎｅｌｌｍの論文［Ｄｉｇｉｔａｌ　
８ｐ＊＊ｃｈ　Ｉｎｔ＠ｒｐｏｌａｔｉｏｎＪ、Ｏｏｍ
ｓａｔ　Ｔａｅｈ−几ｅｖ−Ｔｅ１．　６．８１１　１
２７〜１５８頁、１９７６年春発行を参照されたい。

また、技術上周知の等価なＴム８Ｉ（時間割当てスピー
チ挿間）技術を参照されたい。

ポート回路９５０に特定の状態が起こると、マイクロプ
ロセンｆ９５２は制御バーストを生成してそれをインタ
ーフェース９５４を介して送出し、高位のプロセンナに
これらの状態について報知する。かかる状態として、オ
ンフックまたはオフフック、およびトーン検出器９６４
からのトーン検出を含む。キートーンのようなアカログ
トーンの受（ｆｆにて、トーン検出？ａ９６４は、その
トーンのディジタルコード化信号をマイクロプロセッサ
９５２に供給する。適当カトーン検出４０列は、ＧＩＥ
マイクロ回路、部品ＮｌｌＧ３８７０Ａで６る。

マイクロプロセンナ９５２は、インターフェース９５４
から制御バーストを受信すると、ＷｆｉＪ＃バーストの
形式に依存する種々の動作を取シ得る。

マイクロプロセンナ９５２はリンガ９６６をターンオン
することができ、このリンガは２０　Ｈｚ　のリング＠
ＥＥを発生し、ラインに取シ付けられた電話機を鳴動さ
せる。制御バーストは、アナログトーンを表わ丁一連の
バイトを、マイクロプロセッサのメモリから読み出させ
Ｄ／ムコンバータ９５６に送出することかできる。これ
により、トーン例えはダイアルトーンまたは話中信号が
電話機に送られる。制御バーストはまた、９人コンバー
タ出力をルックバック回路９６８を介してム／Ｄコンバ
ータ入力に直接接続することもできる。これにより、パ
ーストスイッチングシステムの広範囲の遠隔診断能力が
可能となる。

ポート回路を循環させるととＫよシ、広範囲の試験モー
ドのための手段が提供される。インターフェース９５４
から受信された音声バーストは、下記の回路部品を通っ
た後インターフェースに音声バーストとして戻される。

すなわち、インターフェース９５４、マイクロプロセラ
ｆ９５２、Ｖムコンパーク９５６、ループバック９６８
、Ａ／Ｄコンバータ９６２、マイクロプロセラ９９５２
およびインターフェース９５４を通る。高位プロセンナ
により受信された音声バーストは、送られたものとディ
ジタル的に比較でき、これらの部品の動作能力を決定で
きる。また、トーン検出器９６４により、受信されたト
ーンは、マイクロプロセンナ９５２から送られたものと
比較できるから、トーン検出器９６４の動作能力を監視
できる。

この試験組方は、アナログライン９６０を非試験状態の
まま残丁。ポート回路９５０は、もしもホードバスイン
ターフェース９５４がディジタルラインインターフェー
スにより置き代えられれば、リンクラインｔからアナロ
グ端末機器に移すことができる。例えば、第３図のポー
ト回路１７８がアカログ燗末機器の近くに物理的に配置
されるならば、ポート回Ｎｒ９５０は、第６図に示され
るポート回ｋＦ１１２５８の機能を遂行する。加入者近
傍（おそらく加入者構内または趨未使用者装置内さえも
）の線はディジタルラインとなシ、Ａｌｌポート回路を
含む全ラインは、ループバンク回路９６８を使って試験
できる。

ポート回路９５０は、もしも８ＬＩ０９５８内のへイブ
リッドおよび電池供給１ｇｌ路およびトーン検出ａ９６
４が除去されるならば、ディジタル音声磁話機に作用す
る。Ｄ／ムコンバータ９５６の出力は直接′礁話機受話
器に向い、゛＠話憬マイク出力は直接Ａ／ｎコンバータ
９５２に向う。

ディジタル端末に適当なポート回路は、インターフェー
ス９５４、ポート回路のマイクロプロセンナ９５２、さ
らにＵ　Ａ　ＲＴ　（Ｕｎｉｖｅｒｓａｌム５ｙｎｃｈ
ｒｏｎｏｕｓ　　Ｒｅｃｅｉｖｅｒ　　Ｔｒａｎｓｍｌ
ｔｔｓｒ）と呼される商業的に入手し得る並−直および
直−並コンバータよ多構成されよう。

ポート回路９５０は、既存技術の回路切替えされるライ
ン回路の機能を遂行する。しかして、この回路は、ｅｏ
ｄ＠ｅ（Ｄ／人およびＡ／Ｄコンバータ９５６および９
６２）およびＳＬ工０９５８よシ成る。

ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。

ｔ　ディジタルラインおよびポート回路の遠隔配置の使
用を可能にするインターフェース９５４を含む。

’ｔｌｆｌｒａバーストの解釈および沈黙／音声の検出
を可能にするマイクロプロセンナ９５０を含む。

五　多くのライン回路に対するリング電圧の共通の発生
でなく、リング電圧の局部的発生を可能にする論理的リ
ンガ回路９６６を含む。

歳　多くのライン回路に共有される共通のトーン検出器
に依存せず、信号トーンの局部的検出を可能にするトー
ン検出５９６４を含む。

５、　５ＬＩＯ９５Ｂを除きポート回路のすべての遠隔
試験をＯｆＦＭにするルックパンク回路９６８を含む。

分散制御 第１図は、リンクにより相互接続されたシンクラインを
網よシ成るバーストラインをングシステム１００を示し
ている。バーストは、端末使用者と結合されたポートを
介してスイッチ網に出入できる。システム１００におい
て、使用者Ｘは使用者Ｙと通信することを希望するもの
と仮定する。

ヘッダにＹのアドレスを４つてＸのポートにてラインｆ
ａに入るバーストは、ラインＰ、ｌｌＫよｊ７Ｙポート
にルート設定されねばならない。このルート設定は、リ
ンクラインｔがそのデスティネーションに同ってバース
トを送信できるように、各リンクスイッチがスイッチ網
の知識を有することを必要とする。さらに詳述すると、
各リンクスイッチは、バーストヘッダから下記のものを
決定するに十分の情報を有しなければならない。すなわ
ち、ｔ　デスティネーションがそれ自体にとって）ｉ３
ｇ的でなければ、どのリンクがデスティネーションに向
ってもつとも直接的に導かれるか。一般Ｋ、１以上のリ
ンクがリンクスイッチに接続される。

２　デスティネーションがそれ自体によって局部釣であ
れば、バーストがどのポートに供給されるべきか。

バーストスイッチ制＠ｌ装置は、各々スイッチ網のボー
）Ｋ現われる１組のマイクロプロセンナを備えている。

各覇鐸プロセツナは、制御バーストと称されるメツセー
ジを送信し、受信する。制御装置には、３つの機能的に
異なる形式のプロセッサが４伍する。丁なわち、ポート
プロセッサと、発呼プロセンナと、ｆ埋プロセンナとを
有する。

上述のごとく、各システムポートは、ポート回路・列え
はライン回、＠に位置してポートプロセッサを有する。

ポートプロセッサは、七の発呼プロセンナと、１１Ｊ　
＠ｌバーストを交換し得る。ポートプロセッサは、オフ
フック、トーン等のような外部信号をポート回路の他の
回路とともに検出し得、そしてポートプロセンナは、応
答して制御バーストを送出する。ポートプロセンナは、
他の制御プロセッサから制御バーストを受信し得、そし
てポートプロセッサは、応答してリング、トーン等のよ
うな外部信号をポート回路の他の回路とともに送出する
。外部信号の性質は、ポート回路の形式に依存して変わ
る。このように１ポートグローＪｔ、７ｆは、外部信号
と円部制御バースト間のコンバータとして働く。

各ポート回路はポートプロセッサを有する。一般に、経
済的理由のため、ポートプロセッサのメモリを小さく維
持することか望ましいから、ポートプロセンチプログラ
ムは大きくない。ポートの種類のｆ＃、Ｎえばライン、
トランク等はポートプロセンナで取り扱われるから、制
（至）バーストインターフェースは、すべての形式のボ
ー）Ｋ対して殆んど同じである。

パーストスインテングシステムにおける高位論理機能の
大半は、呼ブロセツチに配置される。呼プロセツナは、
呼の設定、カストム呼の特改の実行、種々の保守タスク
等を取シ扱うことができる。

タスクの分散の結果、呼プロセッサのプログラムメモリ
は相当大きくなシ得る。

各呼プロセグチは、ポートの様相を有する。丁なわち、
呼びプロセンナは、スインを網にとってはそれがデータ
装置であったかのように見える。

七のスイッチ網の様相は便用者のコンピュータの様相で
ある。しかし、これは、以下に記述されるように、スイ
ンｔそれ自体の１ｆｆｌＪ−には直接包含されない。ス
インｆ制御装置は、一般に、スインｔの呼処理ｆＸ荷、
利用可能性および残存可能性のために必要とされるのと
間該の多数の呼プロセンナを必要とする。Ｍｏｔｏｒｏ
ｌａ　６８０００のような現在入手し得るマイクロプロ
センナは、呼プロ七ツナとして十分の処理能力を提供し
得よう。

バーストスイクｔング７ステムは、必然的に多数の管理
プロセスを含む。例えば、電話システムにおいて、代表
的ｆ４プロセスは、ディレクトリ番号−装置番号変換、
時間および利用累積、最近の変化、保守等である。これ
らのプロセスが主としてデータベース活動である。この
ように、管理プロセスは、大きなデータ蓄積の必要およ
び適度のプログラム蓄積の必要により＝ｓ徴づけられる
。

小形のシステムにおいては、ｆ４プロセスは、呼プロセ
ッサにより遂行できるかも知れない。大形のシステムに
おいては、管理プロセスは、おそらく別個の・Ｕ埋プロ
センナにより遂行されよう。

大形の応用においては、盲理ブロセツチは、大形の蓄積
能力をもつ呼ブロセッチを備えることができ、呼プロセ
ツナ自体に対してはポートインターフェースしか必要と
しない。かくして、リンクスイッチのポートは、使用者
のリンクまたは池の通信システムに対するトランクと結
合してもよいしくこれらの結合はポートプロセッサを含
む）、あるいは呼プロセノｆまたはｆ理プロセツナと結
合してもよい。

バーストスイッチ制御装置は、システムの管理部４負荷
、利用可能性および生残シ町距注のために必要とされる
のと間該のｇ４プロセンナを含むことになろう。

上述のように、ポリ御装置は、各便用者ポートに対する
ポートプロセンナ、若干数の呼プロセツチおよび若干数
のｄ理プロセンチを含む。以下の論述は、これらの部材
がｌＢ１を機能を如何に遂行するかを説明する。単−円
原理は、チービス提供である。丁べてのプロセンナは、
究極的に凝用者に対するサービスを提供する。ポートプ
ロセッサは、使用者に対するチービスを直接的に遂行す
る。呼プロセンチは、ポートプロセンチに対するサービ
スを遂行する。ｆｍプロセンナは、呼プロセンチに対す
るサービスを遂行する。櫨々の制御プロセンナ間の規則
を公式化するため、各プロセッサと関連する「チービス
セント」の概念を招介することは有用である。このため
、下記の定義が通用される。

サービスプロセッサ：他のものにサービスを提供するプ
ロセッサ。

サービスセット：プロセンナがサービスを提供する丁べ
てのもの。

チービスセントメンバ：プロセッサがチービスを提供す
るもの。

チービスセットに対するチービスを提供するプロセッサ
。

第３３図は、サービスセントの定義およびチービス提供
装置の階級を示すもので、Ｆ記の点を注意されたい。

各ポートブロセッｆは、七のサービスセントに１人の使
用者を有する。

各呼プロセッサは、七のチービスセントに多数のポート
プロセッサを有する。

各管理プロセンチは、七のチービスセントに多数の呼プ
ロセンナを有する。

第６３図において、１列として４詳の便用者がＧ１、Ｇ
１、Ｇ、およびＧ４として示されている。各群は、簡単
にするため図−に示されるように必ずしも２つでなく、
適当数の使用者を含む。各便用者は、それが結合される
それぞれのポートブロセツｆｐｐに対するチービスセン
トである。各群のポートプロセンチは、群が結合される
呼プロセンナ（ＯＦ）に対するチービスセント（ｅｓ）
を含む。各群の呼プロセツチは、群が結合される管理プ
ロセノｆ（ＡＰ）に対するチービスセントを含む。かく
して、ＵＳＥ几、はＰＰ、によりナ−ビスされ、ＳＳ、
の番号であるＰＰ、はＯＰ、によりチービスされ、ＳＳ
、の番号であるＯＰ８はムＰ、によりナ−ビスされる。

第５３図は、呼プロセツナよシ多くのポートプロセッサ
があ夛、管理プロセンチよ）多くの呼プロセンチがある
ことを示唆している。これは一般的にいい得る。ポート
ブロセツｆＦ１、音声ポートについて沈黙検出を遂行す
るから、単一ポートにチーとスする場合でさえ、かなシ
話中であることが子側される。普通、１つのポートは時
折のみ呼を開始するから、多数のポートプロセッサは単
一の呼プロセツナによりサービスされ得る。呼プロセン
ナのプログラムメモリは相当大きいと思われるから、必
要数の呼プロセッサのみを設けることで価格上の利益が
ある。

１つの呼における管理プロセンナの掛夛合いは小さく、
呼プロセツナのそれより小さくさえあるから、必要とさ
れる管理プロセンナは呼プロセツチよシナない。管理プ
ａ七グチのデータメモリの必要性は相当大きいと思われ
るから、最小数のＷ理プロセツチのみを設けるというこ
とで価格上の利益がある。

第３３図は、チービスセットの階級を意味するが、丁べ
てのプロセッサは自主的にＳ作することを強調し丸い。

第３３図の例示は、グａ七ンチブ　。

ロックが、ある意味においてその左のプロセンナブロッ
クを制御し得ることを意味することを意図しない。代わ
ＤＫ、この図は、右に流れるチービス要求および左に流
れるこの要求に対する応答で、サービスの関係を示すこ
とを意図している。

上述のよりに、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサにより実行されよう。

実際に、アーキテクチャには、必然的に呼プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする〇第３３図の関係は、シ
ステムが、共有、分配されるリソースで効率的な態様で
制御機能を実行することを可能にする。

バーストスイッチングシステムの若干の具体例、特に切
迫した生残シ可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御装Ｒを、使用者構
内または端末使用者の機器内にさえ配置し得る。この種
の具体例において、２人（またはそれ以上の）残存使用
者間で通信が行なわれるに必要なことは、通信−運搬手
段、例えば残存使用者間で結合されるリンクスイッチが
相互に利用できるというここのみである。

サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したシ隣接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング纒すソースを最小にするためには、サービスセット
のヘッド全セットの中心の近くに配置して・サービスセ
ットのメンバは互に近くにおると予測するのが適当であ
る。

ポートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスを有することを必要とする。

接続がこれらの要件で定義されると、サービスセットの
他の定餞は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同様に、スイッチング網リソースは、これらの接続に
よって全く専用されない。

第１図において、使用者Ｘが使用者Ｙと電話により通信
することを希望すると仮定する。第３４図は、単純な呼
び全設定し終了させるための制御プロセッサ間における
代表的バースト）ラフイックを示す。

ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰＸにより検出される。

ＰＰは、適当な制御バーストをＸの呼プロセッサＣＰｘ
に送る。

ステップ２において、ＣＰ　ｘは制御バーストをＰＰｘ
に送’）ｓ　Ｐ　Ｐ　ｘにダイヤルトーンをＸに送出さ
せる。ダイヤルトーンを聞くと、ＸはＹの電話番号のダ
イヤルを開始する。

ステップ５において、ＰＰＸはＸによりダイヤルされた
第１のディジットを検出する。ＰＰＸは、このディジッ
トを制御バーストとしてＣＰｘに送る。このプロセスは
、ディジットごとに俵く。

ステップ４において、ＰＰｘはＸでダイヤルされた最後
のデイジットヲ検出する。ＰＰＸはこのディジットｆｃ
Ｐｘに制御バーストとして送る。

ステップ５において、ＣＰｘはＸにょシダイヤルされた
Ｙのディレクトリ電話番号およびＣＰｘの装置アドレス
２ｘの管理プロセッサ人Ｐｘに制御バーストとして送出
する。人ＰＸは、Ｙの呼プロセッサＣＰｙおよびＹのポ
ートプロセッサＰＰｙの装置アドレスを捜索する。

ステーブ６において、λＰｘは、ＣＰｙおよびＰＰ７に
対する装置アドレスをＣＰｒに制御バーストとして送出
する。

ステップ７において、ＣＰｘは制御バーストをＣＰｙに
送シ、ｐｐｙが空であるかどうかを尋問する。この制御
バーストは、ＣＰ　ｘおよびＰＰｘの装置アドレスを含
む。

ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
７が空であるかどうかを指示する制御バースト１送る。

（もしもＰＰｙが空でなければ、ｃｐｙは、制御バース
トｆｃＰｘに送〕、ＣＰｘは、話中信号トーンをＸのラ
インに供給する。この偶発状態については第３４に示さ
れていない。）第３４図の例においては、Ｐ　Ｐ　ｙが
空であると仮定される。

ステップ９において、ＣＰＸおよびＣＰｙは、制御バー
スト１それぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへの
制御バーストは、ＰＰｘの装置アドレス全台み、ＰＰｙ
をしてＹの電話機のリンギングを開始させる。ＰＰｘへ
の制御バーストは、ＰＰ７の装置アドレスを含み、ｐｐ
ｙｌしてＸの電話機へのリングバック信号を開始させる
。この点で、両ポートプロセッサは、他のパーティのス
イッチング網アドレスを知る。

ステップ１０において、Ｙが送受器をもち上げる。ＰＰ
ｙは、Ｙのオフフック状態を検出し、この状態全指示す
る制御バースト’ｒｃｐｙに送る。

ステップ１１において、ＣＰｙは、Ｙのオフフック状Ｍ
ｔ指示する制御バーストｔｃＰｘに送る。

ステップ１２において、ＣＰ　ｘは、ＰＰｘに制御バー
ストを送シ、ＰＰｘｆしてＸのライン上のリングバック
信号を終了させる。

その後、パーティの先に送られた装置アドレスを使って
ＸおよびＸ間の全２重会話が続く。ＰＰＸから発するバ
ーストは、ｇ理諸経費なしに直接ＰＰ７に送られ、同様
にＰＰ７からのバーストはＰＰｘに直接送られる。各パ
ーティのポートプロセッサは、他のパーティのポートプ
ロセッサのスイッチング網アドレスを知る。

ステップ１３において、ＰＰｙは、Ｙが切ったことを検
出する。ＰＰｙは、Ｙのオンフック状態を指示しかつ利
用情報を含む制御バーストをＣＰｙに送る。

ステップ１４において、ＰＰｘはＸのオンフック状態全
検出する。ＰＰｘは、Ｘのオンフック状態を指示しかつ
利用情報を指示する制御バーストをＣＰｘに送る。

ステップ１５において、ＣＰＸは、貯の完了を指示しか
つ「ｎ求および／または管理目的のため時間および利用
情報を含む制御バーストｔＡＰｘに送る。

ステップ１６において、ＡＰｘは、ステップ１５におい
て送られた制御バーストの受領を確認する制御バースト
ｉｃＰｘに送る。

バーストスイッチングシステムにおいて、データ装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよシも若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）およびＹ（被呼パ
ーティ）は、各々、適当なデータチイン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法により設定できる。

ステップ１において、Ｘは、呼警戒または呼イニシャラ
イズ部およびＹのディレクトリ番号を含む呼要求メツセ
ージを伝送する。ＰＰｘはこの伝送を検出、受信する。

ＰＰｘは、Ｙのディレクトリ番号’１ｃＰｘに制御バー
ストとして送る。このステップは、第３４図に示される
ステップ１〜４に対応する。

ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
およびＣＰｘの装置アドレスをＡＰＸに制御バーストと
して送る。ＡＰＸは、ＣＰｙおよびＰＰｙの装置アドレ
スを捜索する。このステップは、第３４図に示される方
法のステップ５に対応する。

ステップ３において、ムＰｘは、ＯＦ２およびＰＰ７の
装置アドレスをＯＰｘに制御バーストとして送る。この
ステップは、第３４図に示される方法のステップ６に対
応する。

ステップ４において、ＯＰｘは、ＰＰ７が空であるかど
うかを尋問する制御バーストをＯＦ２に送る。この制御
バーストは、ＯＰｘおよびＰＰｘの装置アドレスを含む
。このステップは、第３４因に示される方法のステップ
７に対応する。

ステップ５において、ＯＦ２はＯＰｘに応答する。もし
もＰＰ７が話中でらると、ｏｐｙは、ＰＰ７の話中状態
を指示するｆｉｌ制御バーストをＯＰｘに送る。ＰＰ７
が空であると、ＯＰｙは、接続が可能であることを指示
する制御バーストをＯＰｘに送る。このステップは、第
５４図に示される方法のステップ８に対６する。

ステップ６において、ＯＰｘおよびＯＦ２は、各々＋１
１１１バーストをＰＰｘおよびＰＰ７にそれぞれ送る。

ＰＰ７に対する制御バーストは、ＰＰｘの装置アドレス
を含み、ＰＰ７をして響報メッセージをＹのデータ装置
に送出せしめる。ＰＰｘＶＣ対する制御バーストをＰＰ
ｙＯＨｒｌＬアドレスを含み、ＰＰＸをしてＸのデータ
装置上に「被接続」メツセージを表示させる。この点に
て、両ＰＰｘおよびＰＰ７は他のパーティのスイノｔン
グ網アドレスを知る。

これは、第５４図に示される方法のステップ９〜１２に
対応する。

その鎌、ＸおよびＹのデータ装置間に全２３１１データ
交換が行なわれ得る。

データ呼に対する呼びの切断手）１は、各パーティのオ
ンフック状態の検出が適当なデータ転送終了状矧の検出
により置き代えられる点を除き、第３４図、ステップ１
３〜１６に示される方法に類似である。

データ呼は、第６４図の方法にしたがって設定できる。

この場合、データは、適当なインタフェース装置例えば
モデムを介してシステムと結合される。しかしながら、
データラインこの結合が好ましい。

いずれの方法においても、呼の接続は、発呼パーティの
ポートプロセッサおよび被呼パーティのポートプロセッ
サが各々他のパーティのＭ置アドレスを知るときに設定
される。それにより、呼の完了後浮を終了させることを
除き、呼はｉｖｌ＋　御装置により他の動作なしに伝送
、受信され得る。伝送レベルでは、情報が送られつつあ
るときしか帯域幅がいずれかの方向において利用されな
いとしても、制御レベルでは呼び接続が存在する。バー
ストスイン六ングシステムの帯域幅の動的割当ての待機
を強調するため、回路切替え接続に対比して、「仮想接
続（バーテユアル）」なる用語が採用される。ｌ！２１
路切替え接続においては、全伝送帯域が接続の継続のた
め連続的に刷シ当てられる。

いずれの方法においても、各呼プロセンナは、そのサー
ビスセットにおける各ポートプロセンナの話中／望状態
を維持する。

第３５図は、第３４図に示される呼設定およびテークダ
クンの方法における若干の制御バーストを例示している
。システム１００の一部を示す図面において、制御バー
ストは、例示の目的のため＋ｆｔ１ｌ−プロセンナ間の
鎖線として示されている。全＋’ｂ（Ｉ　鐸バーストは
、他の形式のバーストと同様にスイツカング網を介して
伝送される。図面における番号付きのステップは、上述
の番号付きのステップに対応している。ＰＰｘおよび２
２１間の鎖線は、ＸおよびＹ間の音声会話（双方向）を
指示している。

第３５因はまた、システム１００に対する代表的１ｔＨ
１卿アーキデクテヤを示している。ＯＰｘは、ＰＰｘを
含む多数のポートプロセンチに対する呼プロセッサであ
る。同様に、ＯＦ２は、Ｙおよび多数の他の使用者にサ
ービスする呼プロセッサである。ＡＰｘは、ＯＰｘを含
む多数の呼プロセンチに対する管理プロセッサである。

ムＦ　ｙＨＯＰｙに対する呼プａセンチである。Ｘが呼
の発信者であるから、人Ｐ７は、呼設定およびテークダ
クン方法のこの具体列においては責任を有さない。方法
の他の具体例、時に注文の特徴が実施される場合、ＡＰ
７ｄ、呼設定およびテークダクンにおいて役割を演じよ
う。ＸおよびＹは異なるリンク群の使用者であシ、図面
においてそれぞれの、！Ｉｌ［ｌプロセッサの異なるチ
ービスセットにある本のとして示されているが、アーキ
テクテャにおいてこの配置を必要とすることは何もない
。例えは、ＯＦ２はムＰｘのサービスセットにあっても
よいし、それに加えて、または単独で、ＯＰｘがＰＰｘ
およびＰＰ７にサービスすることもあシ得る。

如何なる制御レベルでも、サービスのメンバが１（また
は復改の）リンク群に限定される必要杜ない。

第３４図に概略因示されるように、バーストスイツヂン
グシステムにおいては、呼は高度に分配された制御アー
キテクチャで設定され、テークダクンできる。必要とさ
れる最高レベルの制御は、中央局に位置するのではなく
都合よく配置されたリンクスイノｆまたはハブスインｔ
の一部と結合される管理プロセンナのレベルである。制
御アトラフインクは、移送のためスイッチング網それ自
体を利用する。ＸおよびＹが臣に￥部であれば、呼を実
行するに必要な制御装置は、Ｘのラインにサービスする
１ｔｉ１１＃プロセツサの位置よシ遠くに位置しないで
あろう。上述のように、この制御アーキテクチャは、規
則囚呼サービスに加えて注文の＃徴を実施するのに採用
できる。

サービスセクトに１ｉｔｌＩ＠ｌプロセツナを加えて、
セットのヘッドのスイッチング網アドレスを制御プロセ
ンナに送ることもできる。その後、ＩｔｌＪ　（１ｍｍ
プロンナは、そのサービス要求をそのサービスプロセン
ナ、丁なわちサービスセットのヘッドに送るととくなる
。サービスセクトのヘッド°が割当てメツセージのセン
ダである必要はないが、そうする場合もしばしばある。

一般的に、第１の制御プロセンチが、第２のｌｊ制御プ
ロセッサ第５制御プロセツサのサービスセクトに割シ当
てることができる。

第３３図を参照すると、ＣＰ、は、その（ＣＰ。

の）アドレスｔ　Ｐ　Ｐ　ｔに制御バーストとして加え
ることにより、ｐｐｔ　全そのサービスセットに加え、
ＡＰＩは、その（人Ｐ１の）アドレスをＣＰ。

に制御バーストに送ることによ５、ｃｐ、　をそのサー
ビスセットに加える。第３４図において、ＰＰｘは、呼
設定における制御バースト通信のためＣＰｘのアドレス
を処理する。

サービスセットの設定は、制御装置のプロセッサ間にお
ける制御バーストの送出により遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。

制御プロセッサが故障の場合、故障のプロセッサのサー
ビスセットのメンバ全、代わシの制御プロセッサのサー
ビスセットに再割当てする手段が存在しなければならな
い。これは、サービスセット再割当てのための信号を制
御バーストで送ることにより、スイッチング網内で容易
に遂行できる。

第３３図において、ｃｐ、が故障の場合、ポートプロセ
ッサＰＰ、〜ｐｐ、（一般に１つの群には２以上のポー
トプロセッサがある）を他のサービスセットに再割当て
することが必要である。おそらく、これをなすもつとも
簡単な方法は、それらの各々を　ＣＰ　ｚのアドレスに
送るととにより、それらｉｃＰ、のサービスセットに割
シ当てることである。これは約２倍のＣＰｚの負荷とな
るかも知れない。よシ一様な再分配がよいかも知れない
。例えば、システムがＮの等しくロードされた、または
概ね等しくロードされた呼プロセッサを有し、１つが故
障であると仮定する。残ルのＮ−ｉの呼プロセッサの各
々は、故障の呼プロセッサのサービスセットにおけるポ
ートプロセッサの１／Ｎ−１をピックアップし得よう。

この場合、各制御プロセッサの負荷は、Ｎ／Ｎ　−Ｉ　
Ｌか増加しないであろう。他の手法として、制御プロセ
ッサに他のプロセッサに取って代わる緊急容をＴｈ合体
することもできる。

１つの重要な特徴は、既存のバーストスイッチングシス
テムに制御容量を追加することが容易なことである。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、追加の制御容
量が所望されると仮。

定しより。新しい呼プロセッサが空ポートに設置され、
ポートプロセッサの１／（Ｎ＋１　）が新しい呼プロセ
ッサのサービスセットに再割当てされるならば、得られ
たシステムはＮ＋１の呼プロセッサを有する。もしも再
割当てされたポートプロセッサが、原のＮＯササ−スセ
ットから一様に抜かれるならば、得られたシステムは、
Ｎ＋１の等しくロードされたすなわち概ね等しくロード
された呼プロセッサを有する。この場合、原の呼プロセ
ッサの各々は、比例的に、すなわち係数１／（Ｎ＋ｊ）
だけ減ぜられた負荷を有することになる。このように、
追加の容量は、インクリメントにそして使用者サービス
に実質的に乱れを生ぜずにシステムに設置できる。

制御プロセッサがバーストスイッチングシステム内に設
定されてしまうと、ソフトウェアの設置はスイッチング
網内で遂行できる。特定のプロセッサに対するソフトウ
ェアは、システム中でタウロードされ、イニシャライズ
および始動試験も同様にスイッチング網内で遂行できる
。プロセッサ、すなわち、実際にどのプロセッサに対す
るソフトウェアの変更も、スイッチング網中で自動的に
設置できる。スイッチング網内におけるこの始動能力は
、バーストスイッチの内包する保守および管理能力の一
側面であシ、これは迅速なしスボンスと最小の価格でシ
ステムリソースの変幻性のある管理を可能にする。

一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特別の切替ネットワークが
必要とされないことである。

再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいてしばしば見出される１
：１の冗長性と異なシ、きわめて変幻的であシ、効率的
であることである。

切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要である。バーストスイッチング
制御装置において、プロセッサの故障は、試験メツセー
ジトラックの応答の欠如により決定される。サービスセ
ットの再限定は、残存用呼プロセッサとともに動作する
管理プロセッサにより調整される。

バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。普通のマルチプロセッサシステムは、共通
のバスまたは共有のメモリを使ってプロセッサ間に緊密
な結合を提供する。このようなアーキテクチャは、それ
自体故障を受けるから、２重化されねばならない。バー
ストスイッチング網において、マルチプロセッサシステ
ムは、スイッチング網を介してのメツセージ交換により
緩く結合されるプロセッサから形成される。この緩い結
合は、システムリソースの管理および拡張の容易さにお
いて相当に大きい変幻性および経済性を与える。容量は
、空ポートにプロセッサを追加することにより拡張でき
る。追加されるプロセッサは、この新しいプロセッサが
呼プロセッサであれ管理プロセッサであれ、サービスセ
ットの再限定により容易にサービス下に置くことができ
る。

マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない。

冗長バスおよび共通メモリは必要とされない。一方のバ
スと他方のバス間の切替回路、または１つの共通メモリ
と他のメモリ間の切替えは必要とされない。故障が起こ
ったかどうかを決定するための感知または比較回路は必
要とされない。これらの理由のため、保守は、代表的１
：１冗長装置において必要とされるよりも複雑でないと
思われる。

バーストスイッチング制御装置は、今日の中央局および
ＰＢＸ回路スイッチの制御アーキテクチャと異なるアー
キテクチャを提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。

ｔ　容易な容量の再分配および拡張ニジステムは単一（
または数個）の制御プロセッサの故障にょシネ勧化され
ない。制御プロセッサが故障の場合、残りの制御プロセ
ッサは故障のプロセッサに置き代えられるから、使用者
のサービスは維持される。

使用者のサービスに実質的に乱れを生じずに制御容量管
システムに段階的に加えることができる。

２　各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。

五　簡単化されたアーキテクチャのため保守機能の複雑
さの低減。

４　呼プロセッサの動作が独立的であるため、バースト
スイッチングシステムは、システムに存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
をもたらす。

５　先の諸利点のため、システムのリソースをよシ経済
的に利用し得る。

以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれば本発明の技術思想から逸脱する
ととなく種々の変形、変更がなし得ることは明らかであ
ろう。

【図面の簡単な説明】

第１図はバーストスイッチングシステムの一実施例を示
す構成図、第２図はバーストのディジタルフォーマット
の好ましい一実施例を示す概略図、第５図は本発明によ
るリンクスイッチの構成図、第３Ａ図はリンクスイッチ
によって処理される走行中のバーストの４つの形式を例
示する説明図、第３Ｂ図は本発明の種々の実施例で使用
できる代表的な従来技術の並列優先度解決回路を例示す
る構成図、第４図は特にハブスイッチのスイッチングユ
ニット間およびリンク群この結合を示すハブスイッチの
構成図、第５図は本発明によるハブスイッチの構成図、
第６図は入力および出力ポートプロセッサと２４の末端
使用者機器この間に結合されたディジタルマルチプレク
サを示すリンクスイッチの他の実施例の構成図、第７図
はリンクスイッチの中央メモリにバーストの一部分を含
むグイナミツクバソファのフォーマットを示す概略図、
第８図はリンクスイッチ内の待ち行列の３つのバースト
に対するバッファ間の連結を例示する構成図、第９人図
および第９Ｂ図はそれぞれバッファの入力および出力イ
ンデックスを例示するためにリンクスイッチを通るバー
ストの処理におけるリンクスイッチのキャラクタメモリ
内のバッファを異なる２つの時刻において示す概略図、
第１０図はリンクスイッチの入力および出力プロセッサ
とキャラクタメそりを通る４つのバーストの流れを例示
する説明図、第１１Ａ図乃至第１１Ｅ図は最初のバイト
の到来時から最後のバイトの伝送時までのリンクスイッ
チを通るバーストの処理の種々の段階での入力および出
力プロセッサとリンクスイッチの中央メモリの待ち行列
およびバッファこの連結をそれぞれ示す構成図、第１２
Ａ図および第１２Ｂ図は出力チャネルにフンテンション
が存在する場合にリンクスイッチ内の出力チャネルに対
するバーストの割当てを例示する説明図、第１３図は４
つのヘッダバイト内に特定のフィールドを含むバースト
の好ましいフォーマットを示す説明図、第１４図は本発
明によるデータリンク・エスケープ手続きを要約して示
す説明図、第１５図はバーストスイッチング網において
使用されるハブスイッチの構成図、第１６図は第１５図
のハブスイッチの単一のスイッチングユニットの構成図
、第１７図は第１６図に示したスイッチングユニットの
ハブスイッチング素子を示すブロック図、第１８図は時
分割多重ハブ７レーム中のハブチャネルとバブリング循
環周期この関係を示す説明図、第１９図はハブスイッチ
によって処理されるディジタルバースト信号のフォーマ
ツトラ例示する説明図、第２０図はハブスイッチのスイ
ッチングユニットの動作を要約した説明図、第２１図は
待ち行列シーケンスならびにスイッチングプロセッサの
種々の実施例、あるいはファームウェアの変形を示す代
表的なリンクスイッチのブロック図１第２２図は基本ス
イッチングプロセッサのアーキテクチャのブロック図、
第２３図は３つの状態ヲ示すスイッチングプロセッサの
有限状態マシンに対するキャラクタ状態線図、第２４図
は８つの状態を示すスイッチングプロセッサの有限状態
マシンに対するチャネル状態線図、第２５図は本発明に
よる待ち行列シーケンサのアーキテクチャのブロック図
、第２５人図はスイッチングプロセッサまたは待ち行列
シーケンサにおいて任意のインク−７エースとして使用
できるハンドシェイク論理を使用するインターフェース
回路のブロック図、第２６図は待ち行列シーケンサのマ
イクロコードフォーマットを示す概略図、第２７図はス
イッチングプロセッサのマイクロコードフォーマットｆ
示す概略図、第２８図は待ち行列のメモリ形態を示す説
明図、第２９図はスイッチングプロセッサのメモリ形ｔ
ｔｓ’を示す説明図、第３０図はリンクスイッチの入力
プロセッサに対する機能的フローチャート、第３１図は
リンクスイッチの出力プロセッサに対する機能的フロー
チャート、第３２図は第３図および第６図に示すような
リンクスイッチの構成要素として使用できるアナログラ
インに対するポート回路のブロック図、第３３図はバー
ストスイッチングシステムに対する代表的制御アーキテ
クチャにおけるサービスセットおよびサービス提供者の
階層を例示するブロック図、第３４図はバーストスイッ
チング電話通信システムにおいてポートＸから発信して
ポートＹで終了する単一のｒＰｆｌを設定するのに必要
な種々の制御プロセッサによって実行される段階を示す
概略図、第３５図は代表的なバーストスイッチング制御
アーキテクチャにおいて制御プロセッサ間に伝送される
ある制御バースト１例示する説明図である。 １００：バーストスイッチングシステム１０２：ハブス
イッチ １０３．１０４：リンクスイッチ １０６：時分割多重通信リンク １０８：末端使用者機器 １１２．１３０．１３２．１３４．１９０．１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービック １７８ニボ一ト回路 １８０．１８２：ハブ １８４：ハブスイッチングユニット ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ５００１３２０：バッ７ア ３１０：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ３６０．３６２：リンクスイッチ ５６４；リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０５：ハブバス ５０５：中央クロック ３１６：メモリ ６００：リンクスイッチ ７００：基本スイッチングプロセッサ ９５０：ポート回路 Ｆ”ｉｇ＝　２゜ Ｆｉ”ｉｃｌ：　３゜ ｆ戸ｉｇ、　３Ａ。 Ｆ聾ケ３Ｂ。 【” Ｆｒ’ｉｇ−、ｄｉ　。 Ｆ”ｉｔ；１．　ｉｉＡ。 Ｆ”ｉｇ（１１Ｂ。 Ｆ”ｉｔｌ　ｉｆＣ。 兄１１４゜ Ｅ”１ｔ７１θ Ｆ”ｉｃｌ、１Ｂ。 四下可１α＝［二二二：ニニ］二二可１■＝］１’ｉｇ
、Ｐ）。 Ｆ′ｉの２０゜ Ｆｉ”１ｑ２５Ａ。 Ｆ”ｉｔ；１２♂ Ｆ”ｉｇ：　２２’。 嘴り′ｔ１ｘｉ号’ｌｙｉン７ｔす）７スーマヤ［バー
ＩＴｉ）”プＯ（−ぶノー９フτ−マー１トＥへ１２８
゜ Ｆｉ”ｉケ３Ｌ Ｆ’ｒ’ｉｔ；１３５゜ 手続袖正書 昭和６１年１０月２９日 １．１′許庁長官　黒　１）明　雄　殿事１′１の表示
　昭和６１年特　願第１８０２８０　　号補正をする者 事件この関係　　　　　　　　　　　特許出願人民　名
　　（６７８１）　　弁理士　倉　　内　　基　　語１
．）１：一一一一一一一 同 −−ニー　　　　１　　　　−　ザバ交＝＝フ、　　　
。 補正の対象 明細書の発明の詳細な説明の欄 補正の内容　　別紙の通り 本願明ｍｓの記載を次のように補正する。 １　第３７頁１５行乃至第３８頁４行「通信システムの
計画者・・・・・もたらすであろう。」とあるの２次の
ように訂正する。 「上述のように、分散制御に関連したかなりの利点があ
る。高度に分散された制御システムにおいては、制御素
子はシステム全体を通じて均一に分散され、各素子が小
グループの近くの使用者に、場合によっては１人だけの
使用者にサービスを提供することになる。従って、高度
に分散された制御能力を特徴とする総合通信システムに
対する構成（アーキテクチャ）が得られるならば、この
技術分野にかなりの進歩をもたらすことになる。また、
そのようなシステムにおいて制御を実行する方法が望ま
れている。特に、呼をセットアツプおよびテークダウン
する簡単な、効率の良い方法が望まれている。」 ２　第４１頁１０行「安全性」とあるのを「保全性」と
訂正する。

Claims (46)

【特許請求の範囲】
1. （１）複数の加入者を有する通信システムにおいて加入
   者Ｘ（発呼パーティ）と加入者Ｙ（被呼パーティ）間に
   仮想接続を設定する方法であつて、ＸおよびＹがライン
   回路を介して前記システムのポートと結合され、分配制
   御手段が前記システムのポートと結合されており、Ｘに
   サービスを提供する第１の制御手段と、Ｙにサービスを
   提供する第２の制御手段とを有し、前記システムが、前
   記制御手段間において制御バーストを伝送する手段と、
   前記加入者間において通信を伝送する手段とを有するも
   のにおいて、 （ａ）Ｘの制御手段により遂行され、Ｘのライン上のオ
   フフック状態を検出して、ダイヤルトーンをＸのライン
   に供給する段階と、 （ｂ）Ｘの制御手段により遂行され、Ｘのライン上でダ
   イヤルされたＹのディレクトリ番号のディジットを検出
   し、このディジットをメモリに記憶する段階と、 （ｃ）Ｘの制御手段により遂行され、Ｙのディレクトリ
   アドレスの最終のディジットが検出され、記憶されてし
   まうまで、Ｘライン上でダイヤルされた各ディジットに
   対して段階（ｂ）を反復する段階と、 （ｄ）Ｘの制御手段により遂行され、Ｙのディレクトリ
   番号に基づきＹのポートアドレスおよびＹの制御手段の
   ポートアドレスを捜索し、Ｙのラインが話中であるか空
   であるかを尋問しかつＸのポートアドレスとＸの制御手
   段のポートアドレスを含む第１の制御バーストを、Ｙの
   制御手段に伝送する段階と、 （ｅ）Ｙの制御手段により遂行され、Ｙのラインが話中
   であるか空であるかを検出し、Ｙのラインが話中である
   か空であるかを指示する第２の制御バーストをＸの制御
   手段に伝送し、Ｙのラインが空の場合リング電圧をＹの
   ラインに印加する段階と、 （ｆ）Ｘの制御手段により遂行され、Ｙのラインが話中
   の場合、話中信号をＸのラインに供給し、あるいはＹの
   ラインが空の場合リングバック信号をＸのラインに供給
   する段階と、 （ｇ）Ｘの制御手段により遂行され、Ｙのオフフック状
   態を検出し、Ｙのオフフック状態を指示する第３の制御
   バーストをＸの制御手段に伝送する段階と （ｈ）Ｘの制御手段により遂行され、Ｘのライン上に前
   記リングバック信号を伝送する段階と を含み、それらのラインを使用して、ＸおよびＹまたは
   他のものの間に実際接続が設定され、全２重通信が行な
   われ得ることを特徴とする加入者ＸおよびＹ間の仮想接
   続設定方法。
2. （２）Ｘの制御手段がポートプロセッサを備える特許請
   求の範囲第１項記載の加入者ＸおよびＹ間の仮想接続設
   定方法。
3. （３）Ｙの制御手段がポートプロセッサを備える特許請
   求の範囲第１項記載の加入者ＸおよびＹ間の仮想接続設
   定方法。
4. （４）Ｘの制御手段がポートプロセッサを備え、Ｙの制
   御手段がポートプロセッサを備える加入者ＸおよびＹ間
   の特許請求の範囲第１項記載の仮想接続設定方法。
5. （５）Ｘの制御手段が呼プロセッサを備える特許請求の
   範囲第１項記載の加入者ＸおよびＹ間の仮想接続設定方
   法。
6. （６）Ｙの制御段階が呼プロセッサを備える特許請求の
   範囲第１項記載の加入者ＸおよびＹ間の仮想接続設定方
   法。
7. （７）Ｘの制御手段が管理プロセッサを備える特許請求
   の範囲１項記載の加入者ＸおよびＹ間の仮想接続設定方
   法。
8. （８）Ｙの制御手段が管理プロセッサを備える特許請求
   の範囲第１項記載の加入者ＸおよびＹ間の仮想接続設定
   方法。
9. （９）複数の加入者を有する通信システムにおいて加入
   者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ）間
   に仮想接続を設定する方法であつて、ＸおよびＹがライ
   ン回路を介して前記システムのポートと結合され、分配
   制御手段が前記システムのポートと結合されており、Ｘ
   にサービスを提供する呼プロセッサおよびポートプロセ
   ッサと、Ｙにサービスを提供する呼プロセッサおよびポ
   ートプロセッサとを備え、前記システムが、前記制御手
   段間、特に前記制御プロセッサ間において制御バースト
   を伝送する手段と、加入者間において通信を伝送する手
   段とを備えるものにおいて、（ａ）Ｘのポートプロセッ
   サにより遂行され、Ｘのライン上のオフフック状態を検
   出し、Ｘの呼びプロセッサに、Ｘのオフフック状態を指
   示する第１制御バーストを伝送する段階と、 （ｂ）Ｘの呼プロセッサにより遂行され、Ｘのポートプ
   ロセッサに、ダイヤルトーンをＸのラインに供給すベき
   ことを命令する第２の制御バーストを伝送する段階と、 （ｃ）Ｘのポートプロセッサにより遂行され、ダイヤル
   トーンをＸのラインに供給する段階と、（ｄ）Ｘのポー
   トプロセッサにより遂行され、Ｘのライン上でダイヤル
   されたＹのディレクトリ番号のディジットを検出し、こ
   のディジットを第３の制御バーストとしてＸの呼プロセ
   ッサに伝送する段階と、 （ｅ）Ｘの呼プロセッサにより遂行され、前記ディジッ
   トをメモリに記憶する段階と、 （ｆ）ＸのポートプロセッサとＸの呼プロセッサにより
   遂行され、Ｙのディレクトリ番号の最後のディジットが
   検出され、記憶されてしまうまで、Ｘのライン上でダイ
   ヤルされた各ディジットに対して段階（ｄ）および（ｅ
   ）を反復する段階と、（ｇ）Ｘの呼プロセッサにより遂
   行され、Ｙのディレクトリ番号に基づいてＹのポートア
   ドレスおよびＹの呼プロセッサのポートアドレスを捜索
   し、Ｙのラインが話中であるか空であるかを尋問しかつ
   ＸのポートアドレスおよびＸの呼プロセッサのポートア
   ドレスを含む第４の制御バーストをＹの呼プロセッサに
   伝送する段階と、（ｈ）Ｙの呼プロセッサにより遂行さ
   れ、Ｙのラインが話中であるか空であるかを検出し、Ｙ
   のラインが空の場合、Ｘのポートプロセッサのポートア
   ドレスを含む第５の制御バーストをＹのポートプロセッ
   サに伝送する段階と、 （ｉ）Ｙのポートプロセッサにより遂行され、リング電
   圧をＹのラインに供給する段階と、 （ｊ）Ｙの呼プロセッサにより遂行され、Ｙのラインが
   話中であるか空であるかを指示する第６の制御バースト
   をＸの呼プロセッサに伝送する段階と、 （ｋ）Ｘの呼プロセッサにより遂行され、Ｙのラインが
   話中であるか空であるかを指示しかつＹのラインが話中
   の場合Ｙのポートプロセッサのポートアドレスを含む第
   ７の制御バーストを、Ｘのポートに伝送する段階と、 （ｌ）Ｘのポートプロセッサにより遂行され、Ｙのライ
   ンが話中の場合、話中信号をＸのラインに供給し、Ｙの
   ラインが空の場合、リングバック信号をＸのラインに供
   給する段階と、 （ｍ）Ｙのポートプロセッサにより遂行され、Ｙのオフ
   フック状態を検出し、Ｙのオフフック状態を指示する第
   ８の制御バーストをＹの呼プロセッサに伝送する段階と
   、 （ｎ）Ｙの呼プロセッサにより遂行され、Ｙのオフフッ
   ク状態を指示する第９の制御バーストをＸの呼プロセッ
   サに伝送する段階と、 （ｏ）Ｘの呼プロセッサにより遂行され、Ｙのオフフッ
   ク状態を指示する第１０の制御バーストをＸのポートプ
   ロセッサに伝送する段階と、 （ｐ）Ｘのポートプロセッサにより遂行され、Ｘのライ
   ン上に前記リングバック信号を伝送する段階と を含み、それにより、これらのラインを使用してＸおよ
   びＹまたはその他のものの間に仮想接続が設定され、全
   二重通信が行なわれ得ることを特徴とする加入者Ｘおよ
   びＹ間の仮想接続設定方法。
10. （１０）複数の加入者を有する通信システムにおいて、 加入者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ
    ）間に仮想接続を設定する方法であつて、ＸおよびＹが
    ライン回路を介して前記システムのポートと結合され、
    分配制御手段が前記システムのポートと結合されており
    、Ｘにサービスを提供する管理プロセッサ、呼プロセッ
    サおよびポートプロセッサと、Ｙにサービスを提供する
    呼プロセッサおよびポートプロセッサとを備え、前記シ
    ステムが、前記制御手段間、特に前記制御プロセッサ間
    において制御バーストを伝送する手段と、加入者間にお
    いて通信を伝送する手段とを備えるものにおいて、 （ａ）Ｘのポートプロセッサにより遂行され、Ｘのライ
    ン上のオフフック状態を検出し、Ｘの呼びプロセッサに
    、Ｘのオフフック状態を指示する第１制御バーストを伝
    送する段階と、 （ｂ）Ｘの呼プロセッサにより遂行され、Ｘのポートプ
    ロセッサに、ダイヤルトーンをＸのラインに供給すべき
    ことを命令する第２の制御バーストを伝送する段階と、 （ｃ）Ｘのポートプロセッサにより遂行され、ダイヤル
    トーンをＸのラインに供給する段階と、（ｄ）Ｘのポー
    トプロセッサにより遂行され、Ｘのライン上でダイヤル
    されたＹのディレクトリ番号のディジットを検出し、こ
    のディジットを第３の制御バーストとしてＸの呼プロセ
    ッサに伝送する段階と、 （ｅ）Ｘの呼プロセッサにより遂行され、前記ディジッ
    トをメモリに記憶する段階と、 （ｆ）ＸのポートプロセッサとＸの呼プロセッサにより
    遂行され、Ｙのディレクトリ番号の最後のディジットが
    検出され、記憶されてしまうまで、Ｘのライン上でダイ
    ヤルされた各ディジットに対して段階（ｄ）および（ｅ
    ）を反復する段階と、（ｇ）Ｘの呼プロセッサにより遂
    行され、Ｘの呼プロセッサのポートアドレスおよびＹの
    ディレクトリ番号を含む第４の制御バーストをＸの管理
    プロセッサに伝送する段階と、 （ｈ）Ｘの管理プロセッサにより遂行され、Ｙのディレ
    クトリ番号に基づきＹのポートアドレスおよびＹの呼プ
    ロセッサのポートアドレスを捜索し、Ｙのポートアドレ
    スおよびＹの呼プロセッサのポートアドレスを含む第５
    の制御バーストをＸの呼プロセッサに供給する段階と、 （ｉ）Ｘの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを尋問しかつＸのポートアドレ
    スおよびＸの呼プロセッサのポートアドレスを含む第６
    の制御バーストをＹの呼プロセッサに伝送する段階と、 （ｊ）Ｙの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを検出し、Ｙのラインが空であ
    る場合、Ｘのポートプロセッサのポートアドレスを含む
    第７の制御バーストをＹのポートプロセッサに伝送する
    段階と、 （ｋ）Ｙのポートプロセッサにより遂行され、リング電
    圧をＹのラインに供給する段階と、 （ｌ）その呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを指示する第８の制御バースト
    をＸの呼プロセッサに伝送する段階と、 （ｍ）Ｘの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを指示しＹのラインが空の場合
    Ｙのポートプロセッサのポートアドレスを含む第９の制
    御バーストを、Ｘのポートプロセッサに伝送する段階と
    、 （ｎ）Ｘのポートプロセッサにより遂行され、Ｙのライ
    ンが話中の場合、話中信号をＸのラインに供給し、Ｙの
    ラインが空の場合、リングバック信号をＸのラインに供
    給する段階と、 （ｏ）Ｙのポートプロセッサにより遂行され、Ｙのオフ
    フック状態を検出し、Ｙのオフフック状態を指示する第
    １０の制御バーストをＹの呼プロセッサに伝送する段階
    と、 （ｐ）Ｙの呼プロセッサにより遂行され、Ｙのオフフッ
    ク状態を指示する第１１の制御バーストをＸの呼プロセ
    ッサに伝送する段階と、 （ｑ）Ｘの呼プロセッサにより遂行され、Ｙのオフフッ
    ク状態を指示する第１２の制御バーストをＸのポートプ
    ロセッサに伝送する段階と、 （ｒ）Ｘのポートプロセッサにより遂行され、Ｘのライ
    ン上の前記リングバック信号を終了させる段階と を含んでおり、これらのラインを使用して、ＸおよびＹ
    またはその他のものの間に仮想接続が設定され、全２重
    通信が行なわれ得ることを特徴とする加入者ＸおよびＹ
    間の仮想接続設定方法。
11. （１１）前記制御手段が、Ｙにサービスを提供する管理
    プロセッサを備える特許請求の範囲第１０項記載の加入
    者ＸおよびＹ間の仮想接続設定方法。
12. （１２）複数の加入者を有する通信システムにおいて加
    入者Ｘ（発呼パーティ）と加入者Ｙ（被呼パーティ）間
    の仮想接続を終了させる方法であつて、ＸおよびＹがラ
    イン回路を介して前記システムのポートと結合され、分
    配制御手段がＸにサービスを提供する第１の制御手段と
    、Ｙにサービスを提供する第２の制御手段とを有し、前
    記システムが、前記制御手段間において制御バーストを
    伝送する手段と、前記加入者間において通信を伝送する
    手段とを有するものにおいて、 （ａ）Ｙの制御手段により遂行され、Ｙのオンフック状
    態を検出して、必要ならば時間および使用情報を記録す
    る段階と、 （ｂ）Ｘの制御手段により遂行され、Ｘのオンフックの
    状態を検出し、必要ならばＸのオンフック状態を検出す
    る段階と を含むＸおよびＹ間に現存する仮想接続を終了させる方
    法。
13. （１３）Ｘの制御手段がポートプロセッサを備える特許
    請求の範囲第１２項記載の加入者ＸおよびＹ間の仮想接
    続を終了させる方法。
14. （１４）Ｙの制御手段がポートプロセッサを備える特許
    請求の範囲第１２項記載の加入者ＸおよびＹ間の仮想接
    続を終了させる方法。
15. （１５）Ｘの制御手段が、ポートプロセッサを備え、Ｙ
    の制御手段がポートプロセッサを備える特許請求の範囲
    第１２項記載の加入者ＸおよびＹ間の仮想接続を終了さ
    せる方法。
16. （１６）Ｘの制御手段が呼プロセッサを備える特許請求
    の範囲第１２項記載の加入者ＸおよびＹ間の仮想接続を
    終了させる方法。
17. （１７）Ｙの制御手段が呼プロセッサを備える特許請求
    の範囲第１２項記載の加入者ＸおよびＹ間の仮想接続を
    終了させる方法。
18. （１８）Ｘの制御手段が管理プロセッサを備える特許請
    求の範囲第１２項記載の加入者ＸおよびＹ間の仮想接続
    を終了させる方法。
19. （１９）Ｙの制御手段が管理プロセッサを備える特許請
    求の範囲第１２項記載の加入者ＸおよびＹ間の仮想接続
    を終了させる方法。
20. （２０）複数の加入者を有する通信システムにおいて加
    入者Ｘ（発呼パーティ）および加入者Ｙ（被呼パーティ
    ）間の仮想接続を終了させる方法であつて、ＸおよびＹ
    がライン回路を介して前記システムのポートと結合され
    、分配制御手段が前記システムのポートに結合されてお
    り、Ｘにサービスを供給する呼プロセッサおよびポート
    プロセッサと、Ｙにサービスを供給する呼プロセッサお
    よびポートプロセッサとを備え、前記システムが、前記
    制御手段間において、特に前記制御プロセッサ間におい
    て制御バーストを伝送する手段と、加入者間において通
    信を伝送する手段とを備えるものにおいて、 （ａ）Ｙのポートプロセッサにより遂行され、Ｙのオン
    フック状態を検出し、Ｙのオンフック状態を指示し、か
    つ必要ならば時間および使用情報を含む第１の制御バー
    ストをＹの呼プロセッサに伝送する段階と、 （ｂ）Ｘのポートプロセッサにより遂行され、Ｘのオン
    フック状態を検出し、Ｘのオンフック状態を指示しかつ
    必要ならば時間および使用情報を含む第２の制御バース
    トをＸの呼プロセッサに伝送する段階と を含む加入者ＸおよびＹ間に現存する仮想接続を終了さ
    せる方法。
21. （２１）複数の加入者を有する通信システムにおいて加
    入者Ｘ（発呼パーティ）および加入者Ｙ（被呼パーティ
    ）間の仮想接続を終了させる方法であつて、ＸおよびＹ
    がライン回路を介して前記システムのポートと結合され
    、分配制御手段が前記システムのポートに結合されてお
    り、Ｘにサービスを供給する呼プロセッサおよびポート
    プロセッサと、Ｙにサービスを供給する呼プロセッサお
    よびポートプロセッサとを備え、前記システムが、前記
    制御手段間において、特に前記制御プロセッサ間におい
    て制御バーストを伝送する手段と、加入者間において通
    信を伝送する手段とを備えるものにおいて、 （ａ）Ｙのポートプロセッサにより遂行され、Ｙのオン
    フック状態を検出し、Ｙのオンフック状態を指示しかつ
    必要ならば時間および使用情報を含む第１の制御バース
    トをＹの呼プロセッサに伝送する段階と、 （ｂ）Ｘのポートプロセッサにより遂行され、Ｘのオン
    フック状態を検出し、Ｘのオン状態を指示しかつ必要な
    らば時間および使用情報を含む第２の制御バーストをＸ
    の呼プロセッサに伝送する段階と （ｃ）Ｘの呼プロセッサにより遂行され、Ｘのオンフッ
    ク情報を指示し、もし必要ならば時間および使用情報を
    含む第３の制御バーストをＸの管理プロセッサに伝送す
    る段階と を含む加入者ＸおよびＹ間に現存する仮想接続を終了さ
    せる方法。
22. （２２）前記制御手段がＹにサービスを供給する管理プ
    ロセッサを備える特許請求の範囲第２１項記載の加入者
    ＸおよびＹ間の仮想接続を終了させる方法。
23. （２３）Ｘの管理プロセッサにより遂行され、ステップ
    （ｃ）の後、前記第３制御バーストの受信を確認する第
    ４の制御バーストをＸの呼プロセッサに伝送する段階を
    有する特許請求の範囲第２１項記載の加入者ＸおよびＹ
    間の仮想接続を終了させる方法。
24. （２４）複数の加入者を有する通信システムにおいて加
    入者Ｘ（発呼パーティ）と加入者Ｙ（被呼パーティ）間
    に仮想接続を設定する方法であつて、ＸおよびＹがデー
    タライン回路を介して前記システムのポートと結合され
    、分配制御手段が、前記システムのポートと結合されて
    おり、Ｘにサービスを提供する第１の制御手段と、Ｙに
    サービスを提供する第２の制御手段とを有し、前記シス
    テムが、前記制御手段間において制御バーストを伝送す
    る手段と、前記加入者間において通信を伝送する手段と
    を有するものにおいて、 （ａ）Ｘの制御手段により遂行され、Ｘのライン上の、
    Ｙのディレクトリ番号を含む呼要求メッセージを検出、
    受信する段階と、 （ｂ）Ｘの制御手段により遂行され、Ｙのディレクトリ
    番号に基づいてＹのポートアドレスおよびＹの制御手段
    のポートアドレスを捜索し、Ｙのラインが話中であるか
    空であるかを尋問しかつＸのポートアドレスおよびＸの
    制御手段のポートアドレスを含む第１の制御バーストを
    Ｙの制御手段に伝送する段階と、 （ｃ）Ｙの制御手段により遂行され、Ｙのラインが話中
    であるか空であるかを検出し、Ｙのラインが話中である
    か空であるかを指示する第２制御バーストをＸの制御手
    段に伝送し、Ｙのラインが空である場合、警報メッセー
    ジをそのラインに送出する段階と、 （ｄ）Ｘの制御手段により遂行され、Ｙのラインが話中
    である場合、話中メッセージをＸのライン上に送出し、
    Ｙのラインが空である場合、接続されたメッセージをＸ
    のライン上に送出する段階と を含み、ＸおよびＹまたは他のものの間に仮想接続が設
    定され、全２重データ通信が行なわれることを特徴とす
    る加入者ＸおよびＹ間の仮想接続設定方法。
25. （２５）Ｘの制御手段がポートプロセッサを備える特許
    請求の範囲第２５項記載の加入者ＸおよびＹ間の仮想接
    続設定方法。
26. （２６）Ｙの制御手段がポートプロセッサを備える特許
    請求の範囲第２４項記載の加入者ＸおよびＹ間の仮想接
    続設定方法。
27. （２７）Ｘの制御手段がポートプロセッサを備え、Ｙの
    制御手段がポートプロセッサを備える特許請求の範囲第
    ２４項記載の加入者ＸおよびＹ間の仮想接続設定方法。
28. （２８）Ｘの制御手段が呼プロセッサを備える特許請求
    の範囲第２４項記載の加入者ＸおよびＹ間の仮想接続設
    定方法。
29. （２９）Ｙの制御手段が呼プロセッサを備える特許請求
    の範囲第２４項記載の加入者ＸおよびＹ間の仮想接続設
    定方法。
30. （３０）Ｘの制御手段が管理プロセッサを備える特許請
    求の範囲第２４項記載の加入者ＸおよびＹ間の仮想接続
    設定方法。
31. （３１）Ｙの制御手段が管理プロセッサを備える特許請
    求の範囲第２４項記載の加入者ＸおよびＹ間の仮想接続
    設定方法。
32. （３２）複数の加入者を有する通信システムにおいて加
    入者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ）
    間に仮想接続を設定する方法であつて、ＸおよびＹがデ
    ータライン回路を介して前記システムのポートと結合さ
    れ、分配制御手段が前記システムのポートと結合されて
    おり、Ｘにサービスを提供する呼プロセッサおよびポー
    トプロセッサと、Ｙにサービスを提供する呼プロセッサ
    およびポートプロセッサとを備え、前記システムが、前
    記制御手段間、特に前記制御プロセッサ間において制御
    バーストを伝送する手段と、加入者間において通信を伝
    送する手段とを備えるものにおいて、（ａ）Ｘのポート
    プロセッサにより遂行され、Ｙのディレクトリ番号を含
    むＸのライン上の呼要求メッセージを検出し受信する段
    階と、 （ｂ）Ｘのポートプロセッサにより遂行され、Ｙのディ
    レクトリ番号を含む第１の制御バーストをＸの呼プロセ
    ッサに伝送する段階と、 （ｃ）Ｘの呼プロセッサにより遂行され、Ｙのディレク
    トリ番号に基づいてＹのポートアドレスおよびＹの呼プ
    ロセッサのポートアドレスを捜索し、Ｙのラインが話中
    であるか空であるかを尋問しかつＸのポートアドレスお
    よびＸの呼プロセッサのポートアドレスを含む第２の制
    御バーストをＹの呼プロセッサに伝送する段階と、（ｄ
    ）Ｘの呼プロセッサにより遂行され、Ｙのラインが話中
    であるか空であるかを検出し、Ｙのラインが空である場
    合、Ｘのポートプロセッサのポートアドレスを含む第３
    の制御バーストをＹのポートプロセッサに伝送する段階
    と、 （ｅ）Ｙのポートプロセッサにより遂行され、響報メッ
    セージをＹのライン上に送出する段階と、（ｆ）Ｙの呼
    プロセッサにより遂行され、Ｙのラインが話中であるか
    空であるかを指示する第４の制御バーストをＸの呼プロ
    セッサに伝送する段階と、 （ｇ）Ｘの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを指示しかつＹのラインが空で
    ある場合Ｙのポートプロセッサのポートアドレスを含む
    第５の制御バーストをＸのポートプロセッサに伝送する
    段階と、 （ｈ）Ｘのポートプロセッサにより遂行され、Ｙのライ
    ンが話中の場合話中メッセージをＸのライン上に送出し
    、Ｙのラインが空の場合、接続されるメッセージをＸの
    ライン上に送出する段階と を含み、これらのラインを使つて、ＸおよびＹまたは他
    のものの間に仮想接続が設定され、全２重データ通信が
    行なわれ得ることを特徴とする加入者ＸおよびＹ間の仮
    想接続設定方法。
33. （３３）複数の加入者を有する通信システムにおいて、 加入者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ
    ）間に仮想接続を設定する方法であつて、ＸおよびＹが
    データライン回路を介して前記システムのポートと結合
    され、分配制御手段が前記システムのポートと結合され
    ており、Ｘにサービスを提供する管理プロセッサ、呼プ
    ロセッサおよびポートプロセッサと、Ｙにサービスを提
    供する呼プロセッサおよびポートプロセッサとを備え、
    前記システムが、前記制御手段間、特に前記制御プロセ
    ッサ間において制御バーストを伝送する手段と、加入者
    間において通信を伝送する手段とを備えるものにおいて
    、 （ａ）Ｘのポートプロセッサにより遂行され、Ｙのディ
    レクトリ番号を含むＸのライン上の呼要求メッセージを
    検出し受信する段階と、 （ｂ）Ｘのポートプロセッサにより遂行され、Ｙのディ
    レクトリ番号を含む第１の制御バーストをＸの呼プロセ
    ッサに伝送する段階と、 （ｃ）Ｘの呼プロセッサにより遂行され、Ｘの呼プロセ
    ッサのポートアドレスおよびＹのディレクトリ番号を含
    む第２の制御バーストをＸの管理プロセッサに伝送する
    段階と、 （ｄ）Ｘの管理プロセッサにより遂行され、Ｙのディレ
    クトリ番号に基づいてＹのポートアドレスおよびＹの呼
    プロセッサのポートアドレスを捜索し、Ｙのポートアド
    レスおよびＹの呼プロセッサのポートアドレスを含む第
    ３の制御バーストをＸの呼プロセッサに伝送する段階と
    、 （ｅ）Ｘの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを尋問しかつＸのポートアドレ
    スおよびＸの呼プロセッサのポートアドレスを含む第４
    の制御バーストをＹの呼プロセッサに伝送する段階と、 （ｆ）Ｙの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを検出し、Ｙのラインが空の場
    合、Ｘのポートプロセッサのポートアドレスを含む第５
    の制御バーストをＹのポートプロセッサに伝送する段階
    と、 （ｇ）Ｙのポートプロセッサにより遂行され、響報メッ
    セージをＹのラインに送出する段階と、（ｈ）Ｙの呼プ
    ロセッサにより遂行され、Ｙのラインが話中であるか空
    であるかを指示する第６の制御バーストをＸの呼プロセ
    ッサに伝送する段階と、 （ｉ）Ｘの呼プロセッサにより遂行され、Ｙのラインが
    話中であるか空であるかを指示しかつＹのラインが空の
    場合Ｙのポートプロセッサのポートアドレスを含む第７
    の制御バーストをＸのポートプロセッサに伝送する段階
    と、 （ｊ）Ｘのポートプロセッサにより遂行され、Ｙのライ
    ンが話中の場合、話中メッセージをＸのライン上に送り
    、Ｙのラインが空の場合、接続メッセージをＸのライン
    に送る段階と を含み、これらのラインを使用して、ＸおよびＹまたは
    その他のものの間に仮想接続が設定され、全２重データ
    通信が行なわれ得ることを特徴とする加入者ＸおよびＹ
    間の仮想接続設定方法。
34. （３４）前記制御手段が、Ｙにサービスを提供する管理
    プロセッサを備える特許請求の範囲第３３項記載の加入
    者ＸおよびＹ間の仮想接続設定方法。
35. （３５）複数の加入者を有する通信システムにおいて、 加入者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ
    ）間の仮想接続を終了させる方法であつて、ＸおよびＹ
    がデータライン回路を介して前記システムのポートと結
    合され、分配制御手段が前記システムのポートと結合さ
    れており、Ｘにサービスを提供する呼プロセッサおよび
    ポートプロセッサと、Ｙにサービスを提供する呼プロセ
    ッサおよびポートプロセッサとを備え、前記システムが
    、前記制御手段間において制御バーストを伝送する手段
    と、加入者間において通信を伝送する手段とを備えるも
    のにおいて、 （ａ）Ｘの制御手段で遂行され、Ｘのライン上のデータ
    伝送終了状態を検出し、もし必要ならば時間および使用
    情報を記録する段階と、 （ｂ）Ｙの制御手段により遂行され、Ｙのライン上のデ
    ータ伝送終了状態を検出し、もし必要ならば時間および
    使用情報を検出する段階と を含む加入者ＸおよびＹ間に現存する仮想接続を終了さ
    せる方法。
36. （３６）Ｘの制御手段がポートプロセッサを備える特許
    請求の範囲第３５項記載の加入者ＸおよびＹ間の仮想接
    続を終了させる方法。
37. （３７）Ｙの制御手段がポートプロセッサを備える特許
    請求の範囲第３５項記載の加入者およびＹ間の仮想接続
    を終了させる方法。
38. （３８）Ｘの制御手段がポートプロセッサを備え、Ｙの
    制御手段がポートプロセッサを備える特許請求の範囲第
    ３５項記載の加入者ＸおよびＹ間の仮想接続を終了させ
    る方法。
39. （３９）Ｘの制御手段が呼プロセッサを備える特許請求
    の範囲第３５項記載の加入者ＸおよびＹ間の仮想接続を
    終了させる方法。
40. （４０）Ｙの制御手段が呼プロセッサを備える特許請求
    の範囲第３５項記載の加入者ＸおよびＹ間の仮想接続を
    終了させる方法。
41. （４１）Ｘの制御手段が管理プロセッサを備える特許請
    求の範囲第３５項記載の加入者ＸおよびＹ間の仮想接続
    を終了させる方法。
42. （４２）Ｙの制御手段が管理プロセッサを備える特許請
    求の範囲第３５項記載の加入者ＸおよびＹ間の仮想接続
    を終了させる方法。
43. （４３）複数の加入者を有する通信システムにおいて、 加入者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ
    ）間の仮想接続を終了させる方法であつて、ＸおよびＹ
    がデータライン回路を介して前記システムのポートと結
    合され、分配制御手段が前記システムのポートと結合さ
    れており、Ｘにサービスを提供する呼プロセッサおよび
    ポートプロセッサと、Ｙにサービスを提供する呼プロセ
    ッサおよびポートプロセッサとを備え、前記システムが
    、前記制御手段間、特に前記制御プロセッサ間において
    制御バーストを伝送する手段と、加入者間において通信
    を伝送する手段とを備えるものにおいて、 （ａ）Ｘのポートプロセッサにより遂行され、Ｘのライ
    ン上のデータ伝送終了状態を検出し、Ｘのデータ伝送終
    了状態を指示しかつもし必要ならば時間および使用情報
    を含む第１の制御バーストをＸの呼プロセッサに伝送す
    る段階と、 （ｂ）Ｙのポートプロセッサにより遂行され、Ｙのライ
    ン上におけるデータ伝送終了状態を検出し、Ｙのデータ
    伝送終了状態を指示しかつもし必要ならば時間および使
    用情報を含む第２の制御バーストをＹの呼プロセッサに
    伝送する段階とを含む加入者ＸおよびＹ間に現存する仮
    想接続を終了させる方法。
44. （４４）複数の加入者を有する通信システムにおいて、 加入者Ｘ（発呼パーティ）と被呼加入者（被呼パーティ
    ）間の仮想接続を終了させる方法であつて、ＸおよびＹ
    がデータライン回路を介して前記システムのポートと結
    合され、分配制御手段が前記システムのポートと結合さ
    れており、Ｘにサービスを提供する管理プロセッサ、呼
    プロセッサおよびポートプロセッサと、Ｙにサービスを
    提供する呼プロセッサおよびポートプロセッサとを備え
    、前記システムが、前記制御手段間、特に前記制御プロ
    セッサ間において制御バーストを伝送する手段と、加入
    者間において通信を伝送する手段とを備えるものにおい
    て、 （ａ）Ｘのポートプロセッサにより遂行され、Ｘのライ
    ン上のデータ伝送終了状態を検出し、Ｘのデータ伝送終
    了状態を指示しかつもし必要ならば時間および使用情報
    を含む第１の制御バーストをＸの呼プロセッサに伝送す
    る段階と、 （ｂ）Ｙのポートプロセッサにより遂行され、Ｙのライ
    ン上におけるデータ伝送終了状態を検出し、Ｙのデータ
    伝送終了状態を指示しかつもし必要ならば時間および使
    用情報を含む第２の制御バーストをＹの呼プロセッサに
    伝送する段階と（ｃ）Ｘの呼プロセッサにより遂行され
    、Ｘのデータ伝送終了状態を指示しかつもし必要ならば
    時間および使用情報を含む第３の制御バーストをＸの管
    理プロセッサに伝送する段階と を含む加入者ＸおよびＹ間に現存する仮想接続を終了さ
    せる方法。
45. （４５）前記制御手段がＹにサービスを供給する管理プ
    ロセッサを備える特許請求の範囲第４４項記載の加入者
    ＸおよびＹ間の仮想接続を終了させる方法。
46. （４６）Ｘの管理プロセッサにより遂行され、段階（ｃ
    ）の後、前記第３の制御バーストの受信を確認する第４
    の制御バーストをＸの呼プロセッサに伝送する段階を含
    む特許請求の範囲第４４項記載の加入者ＸおよびＹ間の
    仮想接続を終了させる方法。