JPS6297491A - バ−ストスイツチング通信システム用高速度スイツチングプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は通信スイッチングシステムおよび完全に統合さ
れた音声およびデータサービスを提供する通信スイッチ
ングシステムの構成素子に関する。特に、本発明は総合
スイッチにおいて使用される高速度プロセッサに関する
。

従来の技術 通信使用者、特に遠距離通信使用者は常に増大する範囲
の情報の伝送を要求している。典型的な電話網において
は、音声信号は電話網を介してアナログ形式で伝送され
、スイッチングされていた。

ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。

ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話網を利用する最も経済的な方法で
あった。

データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要Ｎが生じた。ここでは、［デー
タ通信Ｊはディジタル化された音声信号以外のディジタ
／Ｉ／通信網を介して伝送された任意のｆＷ報と広く定
義することにする。

今日、最も一般的な形式のデータ通信は文字数字（英数
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画像）およびビデオ通信を観送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。

現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１ブロツクまたは１頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて１ブ
ロツクまたは１頁の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ止めビデオにまで及び
得る。

イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が劇的に増大している。疑いもなく、種
々のサービスおよび（ラヒック容量に関して、将来、さ
らに大きな通信需要があろう。

ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多重化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化は接散の音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラブル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。

ディジタル通信網またはシステムは、この通信網または
システムが通常の装置および設備を通じて音声およびデ
ータ通信を伝送する能力を有する場合には、「総合」、
あるいは「総合サービス」を提供するといわれる。総合
通信システムの特質は制御のために通信網の種々の点に
おいてインテリジェント・プフセツサを使用することで
ある。

制御は通信網全体の制郊が復数の地理的位置、すなわち
それぞれが通信網それ自体を通じて遠方の位置から提供
される局部情報または情報を吏用する地理的位置、から
生じる場合に、分配または分散される。かくして、分配
された制御網におけるインテリジェンスはサービスを受
ける地理的区域、全体に分散される。特に、局部プロセ
ッサによって行なわれる必要のあるスイッチングの決定
は局部プロセッサがただちに利用できる情報により行な
うことができる。大規模な通信システムにおいては、分
配された制御は局部トラヒックのルート選択に必要なイ
ンテリジェンスがそばにあるので、一般に効率を高める
。また、分配された制御は遣方の制御位置が動かない場
合に自己制御されているシステムの局部は動作可能状態
にあるから、生き残り性を高める。

伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムのＴ１キャリヤでは通信リンクは毎秒１５
４４メガビツトを搬送する。かなり高いビットレートの
リンクが現在の技術によってさえ実現できる。高速度通
信リンクによる総合サービスの提供は通信網を通じての
情報の伝送を制御する新しい方法、手続きおよびプロト
コルを特徴とする特に、ルーチング（／Ｌ／−ト選択）
および管理、すなわち、「オーバヘッド」のためにシス
テムによって要求される追加の帯域幅は最小限にすべき
であるが、環境の変化に順応するように通信網内に合理
的な融通性を持たせるべきである。総合スイッチング装
置はＴル−トおよびそれより高いビットレートで情報を
伝送し、ルート選定し、最善のチャネル利用ができるよ
うにすべきである。

通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の構成（アーキテクチャ）および手続きを追求している
。

もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。

発明の目的 従って、本発明の目的は現存の技術の欠点を除失し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。

本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。

本発明の他の目的はＴ１またはそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。

本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。

本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送網を介して融通性を
もってかつ使用者チービスノ事実上の中断なしに、完全
に達成でき、しかも制御プロセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
残った制御プロセッサに再割当てすることができる通信
システムを提供することである。

本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する結合通信システムを提供するこ
とである。

本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に順応するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。

本発明の他の目的は低価格のモジュー／ｌ／　Ｋｔｔ成
素子を特徴とし、かつ超大規模集積（超ＬＳＩ）技術で
実現するのに十分に適した非常に冗長な回路を備えた総
合通信システムを提供することである。

本発明の他の目的は恐らく過負荷状態にある場合を除き
、加入者が認知し得る歪みまたは遅延なしに音声通信を
伝送する能力を有する総合通信システムを提供すること
である。

本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。

本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。

本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。

本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容量スイッチであるハブスイッチを提供することであ
る。

本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたは複数の構
成素子として実施できる窩速度スイッチングプロ七ツサ
を提供することである。

本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。

本発明の他の目的は基点（オリジン）ポートから目的地
ポートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた通信システムを提
供することである。

本発明の他の目的はディジタル化音声を含むノ＜−スト
に対するポートで受信した伝送レートが通信リンクを通
じてのバースト伝送レートにほぼ等しく、従ってリンク
スイッチ内の音声バーストの速度バッファ手段が必要で
ない総合通信システムを提供することである。

本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。

本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、乃プスイツチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するポート回路を提供することである。

本発明の他の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がポート回
路それ自身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。

本発明の他の目的は電話通信システムにおける呼セット
アツプおよびテークダウン方法を提供することである。

本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。

問題点を解決するための手段 これら目的は、本発明の一面においては、バーストスイ
ッチング通信システムのスイッチにおいて使用するため
の高速度スイッチングプロセッサを提供することによっ
て達成される。このような通信システムにおいて、バー
ストは、例えば、沈黙／音声検出器によって感知される
一連のデータあるいは音声エネルギのスパートを表わす
ことができる複数のバイトである。この通信システムは
時分割多重通信リンクによって相互接続された複数のス
イッチを含む。各通信リンクは各秒内に複数のフレーム
を有する。各チャネルは１つのバイトを伝送するための
通信容量を有する。１つのバイトはあらかじめ定められ
た数のビットであり、１つのビットは１つの２進数字で
ある。本発明の好ましい実施例においては、１バイトは
、例えばＡＳＣＩＩ　　キャラクタの場合のように、８
ビツトである。

この通信システムはまた、複数のポートを含み、各ポー
トはスイッチの構成要素である。スイッチは１つの２進
数字であり、前記通信システムが複数のスイッチングプ
ロセッサと、待ち行列シーケンサと、キャラクタメモリ
と、チャネルクロックを含む。キャラクタメモリおよび
待ち行列シーケンサはそれぞれそれらと結合されたそれ
ぞれのバスを有する。

スイッチングプロセッサはデータ／アドレスバスを含む
。制御手段がスイッチングプロセッサを制御するために
データ／アドレスバスと結合されている。この制御手段
はプログラム記憶式メモリおよび実行手段を含む。制御
手段はチャネルクロックからの信号を受信し、それに応
答する手段を有する。

ジャンプアドレス手段がデータ／アドレスバスおよび制
御手段と結合されている。このジャンプアドレス手段の
機能はキャラクタ状態およびチャネル状態に基づいてジ
ャンプアドレスを発生することおよびジャンプアドレス
を制御手段に送信することである。ジャンプアドレス手
段は制御手段と実質的に並行にかつ独立に動作する。

外部インターフェース手段がデータ／アドレスバスと結
合され、スイッチングプロセッサと通信リンクとボード
との間にインターフェースを提供する。この外部インタ
ーフェース手段は通信リンクまたはポートから現在チャ
ネルでバイトを受信する能力を有する。外部インターフ
ェース手段は制御手段と実質的に並行にかつ独立に動作
する。

キャラクタメモリインターフェース手段がデータ／アド
レスバスと結合され、スイッチングプロセッサとキャラ
クタメモリとの間にインターフェースを提供する。この
キャラクタメモリインターフェース手段はキャラクタメ
モリからバイトを読出すまたは書込む能力を有する。キ
ャラクタメモリインターフェース手段は制御手段と実質
的に並行にかつ独立に動作する能力を有する。

待ち行列シーケンサインターフェース手段がデータ／ア
ドレスバスと結合され、スイッチングプロセッサと待ち
行列シーケンサとの間にインターフェースを提供する。

この待ち行列シーケンサインターフェース手段は前記待
ち行列シーケンサからバッファアドレスを受信する能力
を有する。待ち行列シーケンサインターフェース手段は
制御手段および待ち行列シーケンサと実質的に並行にか
つ独立に動作する。

バッファアドレス手段が待ち行列シーケンサインターフ
ェース手段とキャラクタメモリインターフェース手段と
の間に結合され、チャネル番号に基づいてバッファアド
レスを発生する。このバッファアドレス手段は待ち行列
シーケンサインターフェース手段からバッファアドレス
を受信する能力を有する。バッファアドレス手段は制御
手段と実質的に並行にかつ独立に動作する。

前記ジャンプアドレス手段は外部インターフェース手段
と結合されている。ジャンプアドレス手段は外部インタ
ーフェース手段からバーストのバイトを受信する能力を
有する。

前記制御手段はジャンプアドレス手段からジャンプアド
レスを受信しかつこのジャンプアドレスによって指示さ
れたアドレスに位置するプログラム記憶式メモリの命令
に対する処理制御信号を転送する能力を有する。

本発明の一実施例においては、バーストスイッチング通
信システムはリンクスイッチを含み、スイッチングブリ
セッサはこのリンクスイッチの１つの２進数字であり、
前記通信システムが複数の構成素子である。本発明の他
の実施例においては、この通信システムはハブスイッチ
を含み、スイッチングプロセッサはこのハブスイッチの
１つの２進数字であり、前記通信システムが複数の構成
素子である。

本発明の他の面においては、ジャンプアドレス手段はキ
ャラクタ状態およびチャネル状態を有する有限状態マシ
ンを含む。

かくして、適当なファームウェアまたはソフトウェアの
変更によってリンクあるいはハブスイッチの１つまたは
それ以上の構成素子として使用できる高速度スイッチン
グプロセッサが提供される。

このスイッチングプロセッサは現在および予知し得る将
来の発展する通信のニーズに合致するものである。この
プロセッサは後で詳細に説明する多くの特徴および利点
を取り入れている。

実施例 以下添付図面を参照して本発明の実施例について詳細に
説明する。

バーストスインテングはディジタｙ化された音声（ボイ
ス）およびデータを完全に統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディンタル通
信がバーストスイン尤ングによって処理できる。バース
トスインテングシステムは代表面には大巾に分散された
小型スイッチ、分配された制＃（コントロール）、およ
び同上された帯域幅効率を特徴としている。

第１図はパー゛ストスイッチングシステム１００の好ま
しい一実施例を示す。このシステム１００は高容量ハブ
スイッチ１０２および複数のリンクスイッチ１０４を含
む。リンクスイッチ１０４は代表面には例えば３２また
はそれ以下のポートを取シ扱う（チービスする）小型ス
イッチング素子である。Ｔ１スパンは２４チヤネルであ
るので２４ポートが好ましい数である。これらスイッチ
は時分割多重通信リンク１０６、例えはＴ１スパンによ
って互いに結合されている。複数の末端使用者ｆｉ５１
０８がライン１１０を介してライン回路（図示せず）と
結合されてもよい。これらライン回路はリンクスイッチ
１０４の構成要素であるポートと結合される。リンクス
イッチのポートは使用者、１ｍｌ　ｍプロセッサ、ある
いは他の別個の通信システムがシステム１００にアクセ
スする手段を提供する。ポートインターフェース回路が
そのような使用者、馴岬プロセツナ、あるいは他の通信
システムとの適当なインターフェースを提供する。末端
使用者機器とインターフェースするときには、ポートイ
ンターフェース回路は、本明細沓では、ライン回路と表
示される。他の通信システムとインターフェースすると
きには、ポートインターフェース回路は、本明細薔では
、トランク回路と表示される。制御ブロセツテとインタ
ー７エーヌするときには、または総称的にいうときには
、本明細薔では「ポートインターフェース回路」または
「ポート回路」という用語が使用される。

本明細棗においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号変、、４　（ＰＯＭ）およ
び時分割多重（ＴＤＭ）技術を使用してディジタル形式
で搬送するように設計された一階層（へイアラーキ）の
ディジタル伝送システムからなる。Ｔ１キャ９ヤは２４
のＰＧＭスビーテヂャネルを有する。各信号は毎秒ｓ、
ｏ　ｏ　ｏ回すンプルされる。各サンプルは８ピントコ
ードによって表わされる。各フレームは２４のスビーｆ
ｆヤネルのそれぞれに対するサンプルとフレームの終シ
に１ビツトのフレーム同期ビットを有する１９５ビツト
である。Ｔ１ラインレートは毎秒１５４４メガピントで
ある。Ｔ２キャリヤは６６１２メガビツトのラインレー
トを有し、９６のＰＣＭ音声ヂャネルまたは等端物を搬
送する。Ｔキャリヤのこれら定義は単に例示として示す
だけである。従って、これら定義は本発明のｖＪ（Ｙ＝
あるいは説明には臨界円なものではない。

リンクスイッチはリンク群に構成してもよい。

１つのリンク群内のＥＥ意のリンクスイッチが八プスイ
ッチを通過する通信なしに同じリンク群内の任意の他の
ジンクスインｔと通信する能力を有する。第１図におい
て、Ａ、Ｅ、０．およびＤ（！：指示された４つのリン
ク群が図示されている。リンクスイッチ１０３とリンク
スイッチ１１２間の任意の通信は必ずへブスイグテ１０
２を通過しなければならない。従って、リンクスイッチ
１０３とリンクスイッチ１１２は異なるリンク群にある
、丁なわちリンク群ＡおよびＤＫそれぞれある。ハブス
イッチ１０２Ｆ！別 る。

小形のパーストスイッチングシステムはへブスイツテを
必要としないであろう。例えば、リンク群Ａはへブスイ
ツテ１０２なしで完全なシステムとして愼距し得る。こ
れに対し、大形のバーストスイッチングシステムまたは
高い残存性の要件を有するシステムＦｉ１つ以上のハブ
スイッチを必要とするであろう。

システム１００としては星形、リング形、トｙ−（木）
杉形態およびこれらの組合せのような種々の他の形態が
あシ、各形態は特定の適用例の要件に依存して多かれ少
なかれ開運するある利点および欠点を有する。第１図に
示す↓りなシステム１００は麦記する理由のためにバー
ストスイッチの好ましい一実施例である。

システム１００は代表四には９　８，　０　０　０ライ
ンおよびトランクをサービスするための浮量を有する今
日の中央局また社構内交換機（Ｐ］３Ｘ）に対応する。

パーストスイッチングにおいて、スイッチングｅｓ盾は
分散されている、丁なわち、便用者の近くにもたらされ
ている。リンクスイッチは小形であ）、従ってこれらリ
ンクスイッチは使用者の近傍または会社に分散すること
ができる。代表的なリンクスイッチは居住区域の小形分
配変圧器に非常によく似九ボールに取付けても、あるい
は商用ビルの便所（物入れ）の壁に取付けてもよい。

第１図に示されたスイッチング機能の大巾な分ＭＵバー
ストスイクテングの目的を満足する。電后産業は外部の
鋼工場（プラント）に大．４模な投資をしている。この
外部の工場はスイッチングおよび端末設備に匹敵する厘
要な価値を有している。

パーストスイッチングはこの工場の用途を新しいサービ
スにまで拡大し、１豆されているサービスの効率を同上
することによってこの工場の有用さを拡張する。

総合サービスディジタル網（ＩＳＤＮ）は１つの新しい
チービス領域でめる。この綱は加入者機器または端末に
おいて２８ａ，０００ピント／秒の帯域幅を要求するか
も刈れない。恐らく数６ヤード離れたリンクスイッチに
至る短かいループの方が中央間に至る１乃至３マイルの
長い２線対よシも良好にこのｔｆｒ域福を維持すること
ができる。

パーストスイッチングは現存する工場にスイッチングの
大部分を移動させることによってこの工場から新しいサ
ービスおよび帯域１娼を引き吊子ことができるものと予
期されている。１１１面の効果として、平均ループ長が
非常に短かくなってインピーダンスの変化が非常に少な
くなシ、へイブ９グド回路網においてよシ一層良好な妥
協を見つけることができるようになる。バーストネット
ワークを通じて若干の遅延があるかも知れないが、バー
ストスイッチングはエコー抑圧装置を必要としない０ 新しい部局あるいはビルに設置する場合に、または設備
を９．換する場合Ｋ、バーストスイッチループを設置す
るのに必要な鋼の量は典形的なスイッチを設置するのに
必要な鋼の蓋よりも大巾に少ない。ジー・ティー・イー
・ラボラトリーズによって行なわれた最近の用途研究に
よれば、約２０００回線の地方区域に設置したバースト
スイッチは現在の県中式設備が必要としだ外部工場の僅
か１５％しか必要としなかったということを示している
。

パーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
りスイッチされる。同様に、任意形式のディジタル化さ
れたアｆｏグ信号、例えばイメージバプントはパースト
スイッチングシステムによって完全に統合された態様で
処理される。完全に統合されたスインｔは短期間のおよ
び長期間のトラヒックミックスの変化に良好に、Ｘ応す
る。

万一、将来において音声に対するデータの割合が増大し
ても、バーストスイグヂはデータを音声と同じ態様でス
イッチするので、再構成することなしにそれに４ｉ応す
る。バーストスイッチングは１つの特定例においてはデ
ータと音声とを差別処理さえする。音声サンプルは消滅
しやすい。過度の遅延は音声サンプルを無用のものに下
る。−万、データメツセージは非常に憂く遅延させても
ｇ矧し得る性能を有する、丁なわち識別することができ
る。これに対し、音声は冗長性を有する。従って、若干
の音声サンプルがなくなっても音声の質を損なうことが
ない、丁なわち音声を判別することができる。−万、デ
ータは冗長性を有さないのでいかなるバイトも失なわれ
てはならない。

ツレ故、バーストスイッチングは音声チンプルをデータ
より高い優先度でスイッチし、コンテンションの場合に
音声バーストがリソースにおいて第１のチャンスを有す
るようにする。これは音声チンプルの損失（クリツピン
グ）を最小にする。

データキャラクタはコンテンションの場合にはバッフ７
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。

バーストスイッチングにおける統合の他の例においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこにで
も出現し得る。トランクはアナログまたはディジタルの
どちらでもよいＯ バーストはディジタル化された音声（またはスピーチ）
あるいはデータメツセージを含んでいてもよい。不明＃
ｌ畜では、ディジタル化されたスピーチ以外の通信を含
むバーストがデータ通信として処理される。「トークス
パート」は単一シラブルの発音甲に生じるような音声エ
ネルギの単一の連続放射である。通常の会話における話
者はその会話時間の３５〜４０％の間音声エネルギを発
する。バーストスイッチングは送るべきｉ！報が存在す
るときにのみ、丁なわち、バースト中のみ、伝送チャネ
ルのようなシステムリソースがもっばら使用されるよう
にするために沈黙（またはスピーチ）の検出を行なう。

バーストの終了時に、このチャネルは他のバーストに割
当てるのに利用できる。かくして、バーストスイッチン
グはそのリソースを、呼の全ｇ続時間の間１つの会話に
対して１つのチャネルを専用する典型的な回線スイッチ
ングの効率の２〜３倍の効率で利用することになる。

第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面ＫＢ１、Ｂ１、Ｂ１、お
よびＢ４と指示された４バイトのヘッダから始まる。こ
のバーストスイッチングの実施例においては、および本
明細棗においては、１バイトは８ビツトである。勿論、
この仮定は本発明にとって臨界面なものではない。他の
実施−ｊにおいては、１バイトは１ビツト、または４ビ
ツト、または任意のあらかじめ定められた数のピントか
らなるものでよい。この実施列において８ビツトを選択
したのはでキャリヤチャネルの容量が８ビツトであるた
めと、印＠可能なキャラクタが代表Ｅ１’９には８ビツ
トコード、例えばＡＳＣＩＩ（アスキー）コードによっ
て表わされるからでおる。１バイトを８ビツトと定義し
たことによシ、用語「キャラクタ」は本明細薔ではバイ
トと工換住をもって使用できる。

バースト１２０において、ヘッダはバーストのあて先の
網アドレスを含む。バーストがスイッチに入力すると、
ヘッダはめて元ポートに至るスイッチからの適当なリン
ク（またはポート）を選択するように屏釈される。ヘッ
ダはバーストを音声、データ、または制御バーストとし
て記述する情報を含む。麦で詳細に説明するように、制
卸バーストはスイッチプロセッサ間で交換されるメツセ
ージである。ヘッダ情報は所望の優先度で出力するため
Ｋおよび１市のＷ理の目おのためにバーストの行列をつ
くるのに使用される。

ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘツダテエツクナムである。デ
ータの場合にはバーストを間遠つて発送するよシもバー
ストを打切り、再伝送に頼る方がよいとみなされている
。音声バーストを再伝送する試みはなされていない。音
声バーストの寿命は非店に短かく、音声バーストを正し
く発送下るのに１回のチャンスしかない。そのチャンス
を失なった場合には、七のバーストは古丁ぎて役に立た
ない。

ヘッダに続いてバースト１２０はＮ（任意の整数）のバ
イトからなる清報部分を有する。バースト１００は１面
にＴと指示された単一のバースト終ｒバイトで終了する
。あるいは後述するように１つ以上の終ｒバイトを１史
用してもよい。バースト、終ｒバイトは本明細署ではＦ
ＬＡＧとも呼はれる。

か（して、各バーストごとに５つのオーバヘンドキャラ
クタが存在する。丁なわち、４つのヘンダキでラクタと
１つの終ｒキャラクタである。

ＦＬＡＧが受信されると、受信者はバーストが完ｒした
ことを矧る。バーストは連続する伝送までの任慈の最さ
のものでよい。ＦＬＡＧはまた、テヤネ／ｌ／空きキャ
ラクタとしても使用でき、従つて次のバーストが始まる
までＦＬＡＧが空きチャネル甲に送られる。

ＦＬＡＧに対して選択されるピントの組合せはバースト
で送られるべきキャラクタ甲に起シ得る。

データソースに利用できるキャラクタ・セットにいかな
る制限もあってはならない。任意の組合せの２逼データ
を送ることができなくてはならない。

データリンク・エスケープ、丁なわちＤＬＥ。

キャラクタは終了バイトとしてのＦＬＡＧキャラクタと
通常のデータとしてのＦＬＡＧキャラクタビットの１組
合せとを区別するのに使用される。ソースにおいて、送
られるべきデータ中に生じる各ＦＬＡＧまたはＤＬＥは
余分のＤＬＥに先導される。あて先において、受信され
たＤＬＥＦｉ丁てられ、とのＤＬ］ｉｌＣ続くキャラク
タがＦＬＡＧまたはＤＬＥの検査なしに受信され、それ
によってキャラクタスト９−ムをソースのキャラクタス
トリームに戻丁。ＤＬＥによって先導されない受信ＦＬ
ＡＧはバースト終了キャラクタとして解釈される。

各挿入されたＤＬＥは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＥはそれらが送られるべき音声サンプル
またはデータ中にめったに生じないように選択されるべ
きであシ、ＤＬＥの挿入遅延を可能な限シ導入しないよ
うにする。音声トラヒツクは今世紀の終＃）までデータ
よシ量が多いと予期されるから、これらキャラクタに対
して選択される好ましい値はアナログ音声信号の最大の
正および員の振：扁を表わ丁コーデック（音声ＡＩ）−
ＤＡ変換器）の出力である。他の選択は最小の正および
負の値であろう。この選択はこれら最小値が最小パンク
グラクンドノイズ・スレッショルド以ド（絶対匝で）で
ある場合に時に有利である。

いずれにしても、印ＩＪ　ａＴｓなキャラクタは恐らく
データおよびテキストの伝送中に高頻度で生じるから、
これら印刷ｏＴ能なキャラクタを衰わ丁ピントｆｇ戒は
選択されるべきではない。

第１図において、スイツチ開の通信リンク１０６は、他
のレート、例えばばで２またはそれよシ高いスパンが便
用できるけれど、Ｔ１スパンである。

バーストはこのスパンの時分割多重チャネルでスイツチ
開に送られ、バーストの後続のキャラクタはこのスパン
の後続のフレームで送信される。Ｔ１キャリヤのチャネ
ル内のキャラクタレートは毎秒８、０００キヤラクタで
あり、これはコーデックのキャラクタ発生レートと合致
する。バーストスイッチングにおいて、通信リンクを通
じての音声キャラクタ伝送レートはスビーテキャラクタ
ンースおよび受信者に対するキャラクタレートに合せら
れる。従って、音声バーストに対するリンクスイッチに
おいては速度のバッファ手段は必要でない。

ただし、匝述するように、コンテンションの場合にはパ
ン７ア手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やリンクスイッチから始まシ、
従ってリンクスイッチを通じての遅延は２ｆヤネル時間
、例えば１０マイクロ秒程度の極く短かい時間にし得る
。

Ｔキャリヤチャネルを便用することはバーストスイッチ
ングと音声バブントスイツ六ングとの重要な相違である
。バクグトスイノテングにおいては、パケットはリンク
の全帯域・扁を使用して節点間に伝送され、パケットの
キャラクタを連続して伝送する。パケットのキャラクタ
はソース（コーデツク）レートで累積され、セしてよシ
高いレートで伝送される。このことはよシ高いレートの
伝送が始まる前にパケットのキャラクタがバッファ作用
分受けなければならないということを意味する。累積の
時間は遅延を導入するから、音声パケットのサイズは厳
ｆｆｉ　Ｉｃ　１ｉｉ１１限される。さもないと、エコ
ーが重大な問題になるからである。短かいパケットはヘ
ッダオーバヘッドが重要になるということを意味下る。

例えば、音声パケットは８０００キャラクタ／秒の発生
レートで８チンプル、または１ミリ秒分のデータに制限
されると仮定する。

ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１３キヤラクタが８つの音声ナンプルをあて先に
送るために伝送されなければならず、帯域幅効率は「１
または６２矛となる。３つのへラダキャラクタのみが必
要であるならば、音声パゲット帯域幅効率はｍ−または
７６％になる。

これに対し、スピーチ伝送レートはバーストスイッチン
グにおいては発圧レートに等しいから、伝送が始まる前
にスピーチバーストをバグファする必要がない。伝送は
バーストの受信が始まった後で１キャラクタ時間程度始
まシ、そしてバーストは任意の時間の間続く。ヘッダの
伝送はバースト５９１回だけ必要とする。

トークスパートの平均長は１吏用する沈黙検出アルゴリ
ズムに依存するが、一般には１００ミリ秒を越える。１
００ミリ秒のバーストに対下るバーストスイッチングの
帯域幅効率は８００／８０５であシ、これは９９％を越
える。

将来、現在普及しているレートよシ高い呼出しレートが
予期される。人類は゛覗話をま丁ま工種々の用途に使用
し続けるであろうということが経験ｎＫ　ｆｎｌされて
いる。−列として１０年あるいは２０年前にμ実際に存
在しなかったデータ通信の伝送が増大していることがあ
げられる。

他の重要な例は呼を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランデクジョン端末、
例えばクレジットカード検証端末である。この予期され
ている発呼レートの増大がどの４度重要であるかを決定
することは現在は不ｏｒ能である。それでもなお、バー
ストスイッチングの１つの目のは増大する発呼レート（
外事）に合致するように優美に増大し得る、かつマルテ
グロセツチ中央処理装置の複雑さを呈しないスイッチ別
口素子のｒ４遺（アーキテクチャ）を決定することであ
る。

共通制＃に対する典杉釣な解決策は決定を行なう素子（
共通劇ｍ）をスイッチの中心に配置し、周辺機器からの
刺激（加入者からの信号発生および監視）を引き入れ、
そしてスイッチおよび周辺機器（例えば、呼出し信号に
対して）Ｋ接続のために指令を発することである。

より耕しい１ｆｆｌｌ　＃　４眉は持に遠隔スインテン
グユニットにおいて、ある処理能力をスレーブプロセン
ナの形式で網周辺機器の方へ移丁ことである。

これらスレーブブロセツｆはある低レベルの予備の逃埋
を行なうことができるが、最終の決定を行なうのけ通例
、甲央制師点に残っている。

バーストスイッチングの解決策はこの分散傾向を七の限
界まで拡大する。呼確立および待機実行論理はリンクま
だはハブスイッチのポートに関連したプログラマブルプ
ロセンナに配置される。バースト憫のポートの故が増加
すると、制御プロセンナの数が非蕗に自然な態様で増加
下る。処理能力の増大はプロセンナをマルチプロセッサ
バヌに追加することによって必然のに生じる複雄さおよ
び故障時間なしに空きポートにプロセンナを加えること
によって達成できる。バーストスイグテングシステムに
おいては、同時に伝搬され得るバーストの数はシステム
のポートプロセンナの故およびチャネルの数によっての
み制限される。ポートプロセンナは後で詳細に説明する
ポート回路のプロセンナ溝戊ス子である。

メツセージは制−プロセンナ間で交換される。

例えば、発呼イプロセッサと被呼者ブロセグチ間のメツ
セージの交換は正規の呼を設定することを必要とする。

このメノセージトラヒンクは通常の方法でバーストとし
て搬送され、従って、メンセージトラヒックは重要では
ないけれど、網によって搬込された全トラヒックに加え
られる。それぞれが音声エネルギを３５％の時間にわた
って発生する２つのパーティ間の３分の呼は百方の音声
ナンブルを発生させる。呼を設定し、放出する必要があ
る制御メツセージの変換は１００以下のキャラクタを必
要とし、僅かに負荷の［１，ｏｉ％に丁ぎない。

外部メツセージの変換は必ずしも必要としない。

１つのリンクスイッチでのポート−ポート呼は外部の１
ｔｌｌ　＠４１メンセージトラヒックを必要とすること
なしに、リンクスイッチ内で先輩に確立できる。

リンクスイッチの分散されたプロセンナは、たとえ事故
によってバースト網領域が網の残部と通信することがで
きなくても、濁内の連続した！１ｒ２７ｆをｉｑ距にす
る。

パーストスインテングシステムにおいて決定を行なう制
御が周辺機６に移されたけれど、ある半果中チービスプ
ロセンｆ機ｍｌは残る。特に、ディレクトリ番号および
装置番号間のＫｍ（ダイアルされた番号−バーヌトスイ
ッテアドレス）はバースト網全本に分散されたいくつか
のデータベース探索（）νグクアングンマ７−ンによっ
て実行される。池の同様の網機能は呼の終了時に伝票を
発行するための便用清報の記録である。後述するように
、これらｇ浬プロセスは呼プロセンｆあるいは処理プロ
センチにおいて実行できる。これら訓岬ブロセツチのい
ずれがシステムの空きポートと結合されてもよい。

１ｌｉＩＪ　ｆｉｌｌを分散したことによる利点は、プ
ロセンチの過負荷状態が除去されるということ、ポート
が増えるにつれ処理４目カが自然画かつｇ易に増えるこ
と、および中央またはその池のブ°ロセノサが故障して
もバーストスイッチング網がだめにならないということ
である。

第３図はリンクスイッチ１３２の好ましい一実施例のブ
ロック図を示す。ジンクスイツｆ１３２は第１図に示す
ようにシステム１００のリンクスイッチ１３０と１３４
との間に結合される。このよ５ｆｒ、博成に訃いて、リ
ンクスイッチ１３２は次に示す４つの形式の通過下るバ
ーストを処理する。

第１はリンク−リンクまたは通過トラヒック、丁なわち
、入リンクからリンクスイクｆ″１３２を通って出リン
クに至るバーストであシ、第２はリンク−ポートまたは
着信トラヒグク、丁なわら、入リンクに到来し、そして
リンクスイッチ１３２に対してローカルなポートに着信
するバーストであや、第３はポート−リンクまたは発信
トラヒック、丁なわち、リンクスイッｆ１３２に対して
ローカルなポートから発信し、出リンクから出て行くバ
ーストであシ、第４はポート−ポートまたはリンク内ス
イツテトラヒンク、丁なわち、リンクスイッｆ１３２に
対してローカルなポートから発信し、ローカルなポート
に着信するバーストである。第３Ａ図に示す破線の矢印
はリンクスイッチを作る上記４つの通過形式のバースト
を例示する。これら４つの通過形式は第１０図にも示さ
れている。

第６図において、リンクスイッチ１３２は次の６つの高
速プロセンナと結合された中央メモリ１６０を含む。第
１はリンクスイノｆ１３０からエリ来する通信を処理す
る９ンク大力ブロセグチ（ＬＩＰ）１６１であシ、第２
はリンクスイッチ１３０へ出て行く通信を処理するリン
ク出力プロセラｆ（ＬＯＰ）１６２であシ、第３はリン
クスイッチ１３４から到来する通信を処理するＬＩＰ１
６４であり、第４はｙンクスインｆ１３４へ出て行く通
信を処理するＬＯＰ１６６であシ、第５は２４のポート
回路１７８から到来する通信を処理するポート入カブロ
セッナ（１’ＩＰ）１６Ｂであシ、第６は２４のポート
回路１７８へ出て行く通信を処理するポート出力プロセ
ラｆ（ＰｏＰ）１７０である。これら各プロセンチはキ
ャラクタおよびバッファを処理するようになっている持
株スイッチングプロセンナである。後で詳細に説明する
ように、僅かに相違するソフトフェアまたはファームク
エアを備えた１司じ高速プロセンチが６つのリンク−ス
イッチプロセンナ機化を満足するように購成できる。高
速直接アクセスメモ９３有する中央メモリ１６０はメモ
リアービンタ１７２と結合されておシ、従ってリンクス
イッチ１３２の１つのブロセクチのみが１回にアクセス
できることになる。メモ９１６０は櫨々のプロセッサ間
の通信の咄−の手段である。

「ポート」という用語はポート回路１７８を含まない。

ポート回路１７８はリンクスイツｆ１３２に隣接してＷ
４的に位置付けしても、あるいは使用者の建物または宋
４便用者の哉器円にのように遠方に位置付けしてもよい
。ポート回路１７８は、リンクスイッチ１３２が末端匝
用者機器と結合されるときには、ライン回路であり、ま
たリンクスイツｆ１３２が他の通信システムと結合され
るときにはトランク回路である。リンクスイツｊ１３２
のポートｌ！２１路はまた、制御の目的のため、列えは
呼設定のだめに、呼プロセンｆまたはぜ理プロセンナと
結合してもよい。かくして、リンクスイッチのポートは
、本明細書で使用されるときには、外部回路または装置
と結合下るためのリンクスイツｆ′円の手段をいうが、
この外部回路または装置はポートの一部ではない。

メモリ１６０の大部分は通信リンクまたはポートのアク
ティブチャネルに割当てることができるダイナミックバ
ッファに分割される。キャラクタは入カテヤネルに対す
るバーストに割当てられたダイナミックバッファの入力
に記憶され、出力に対するキャラクタは出力カヤネルに
割当てられたバッファから抗酸られる。

ダイナミックバッファはリングまたは循環バッファとし
て使用され、従ってバッファの最後の記滝位置は第１の
記は位置に相当下る。同時の入力および出力が生じるｏ
ｒｎヒ注があり、キャラクタが入力として記はされた後
の故キャラクタ時間のみこのキャラクタが出力として読
出される。故キャラクタのみが入力さｎているときと同
じレートで出力されているバーストのバッファに存在す
る。

バグファ記は位置はラワンド・ロビン寒様で更用され、
出力が入力を奴キャラクタ遅れて追いかける。

】出浴の場合にバッファ中に数キャラクタのみを有する
同時入力および出力であるけれど、ダイナミックパン７
ア技術によシ単一のバッファの記憶空間よシ多くの記は
空間が必要なときに複数のバッファを一部にチェイニン
グ（連鎖）することが８易に行なえる。各パン７アが連
鎖の次のバッファのアドレスを保持するときに連鎖のバ
ッファが形成される。この連鎖構造は、例えは、データ
バーストがコンテンションのために出力から一時円に阻
止され、出力が始まるまでバーストのキャラクタが１つ
以上のバッファの連鎖にバッファされているときに、使
用できる。

出力の準備ができたバーストはＡ当な出力通信リンクま
たはポートと関連したキューに配置される。これらキュ
ーはメモリ１６０に保持される。

キューエントリは２ｉｆｆｉ分のデータを含む。すなわ
ち、キューの第１のバーストの第１のバグ７アのアドレ
スとキューの最後のバーストの第１のバッファのアドレ
スである。キューは利用可能な出力カヤネルへの別当て
を侍つバーストに対下る基準を含む。

各出力リンクと関連する３つのキューが存在する。丁な
わち、高優先度、正規の一先度、および低優先度のキュ
ーである。制御バーストは高優先度キューの列に加わる
。何故ならば、制御バーストをスイツｆ″網を介して急
送することが望ましいからと、制御バーストは代表釣に
は１０または２０のバイトのみからなシ、従ってチャネ
ルを短時間占有するだけであるからである。音声バース
トは正規の擾先度で処理され、データバーストは低優先
度で処理される。音ｐｆンプルは遅延が大きいと役に立
たなくなるので、音声はデータよフも優先される。デー
タバーストはバッファおよび遅延がｕｒ罷であシ、許容
性能限界内に保持することができる。

出力リンクチャネル処理においては、空きチャネルに出
会ったときにはいつでも９ンクキユーが検査される。こ
れらキューの１つの２進数字であり、前記通信システム
が複数にバーストが存圧する場合には、最高簀先度のバ
ーストがそのキューから移送され、そのカヤネルに割当
てられ、バーストの第１のキャラクタ（またはバイト）
が伝送される。１つのバーストが出力リンクの列に加わ
った唯一のバーストであるときにこのバーストが出力リ
ンクキューに配される場合を考えてみる。

バーストが列に加わった後で生じる第１の２＠チヤ羊ル
はその伝送を引き受け、従ってカヤネル間の遅延を最小
にする。一般には、伝送力ヤネルは受信のチャネルとは
相違する。

リンクスイッチ１６２の６つのプロセンチはメモリ１６
０へのアクセスを競争する。プロセッサカキューにバー
ストを配置しているときに、例えば、メモリが曲のプロ
セッサによって使用できるようになる面に割込みなしに
１つ以上のメモリアクセスが要求できる。そうでない場
合には、バーストに対するキューの基準が不完全になる
。ジンクスイッチ１６２を通るすべての通信はメモ９１
６０を通らなけれはならないから、ジンクスイッチ１３
２の速度はメモ９１６甲の速度に依存する。これら理由
のために、メモリ１６０はメモリアービッタ１７２の＃
１＠ＩＦにある。

メモリ調停手段（メモリアービッタ）はこの技術分野で
は矧られている。第３Ｂ図は従米技前の並列優先度解決
回路４５０を示す。この回路４５０は１９８３年にアカ
デミツク・プレスよシ発行されたワイ・バキー／Ｌ／　
（Ｙ、　Ｐａｋｉｒ）著の「マルチプロセッサ・システ
ム」の９１頁よシ引用したもので、過当な変更な行なう
ことにより第６図のアービンタ１７２に適するものとな
ろう。複数のプロセンチからメモリアクセスの要求が出
ているときには、最高の差先度の要求が回路４５０によ
って最初にサービスを受ける。優先度は要求のカテゴリ
および時間によって決定され、より高いランクの７７７
′″ゴリ内の要求が第１にサービスを受け、同じカテゴ
リ内の要求は＋＋ｇ番侍合せの基準でサービスを受ける
。１つの要求だけが出ている場合には、直ちにチービス
を受ける。１９８４年にパンツストランド−９インボー
ルド・カンパニー・インコーホレイテッドよシ発行され
たアーサー・エン六・サイドマンおよびイワシ・７０ア
一ズ編集による［ザ・ハンドブック・オブ・コンピュー
ターズ・アンド・コンピユーテイング」の第２２７頁〜
第２３２頁、ならびに第２６２頁に引用された参考文献
も参照されたい。

メモリ１６０は読出しおよび否込みパルスを発生するタ
イミングコントロール、およびランダム・アクセス・メ
モリ（ＲＡＭ）を含む。パン７アアドレスおよびキャラ
クタインデックス（これらはスイン六ングプロセッサに
よってキャラクタメモリパスを介して送られる）は独自
のキャラクタのアドレスを形成するようＩＣ連結される
。

バーストは入力リンクから出力リンクへジンクスイッチ
を通って次の段階を経て進む。

ｔ　人通信 ｆａ）　　バーストの最初のバイトが割当てられていな
いリンク人力ｔヤネルから受信される。このバイトはメ
モリのバッファに記憶される。

（ｂ）　　最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バッファは適当なリンク出力
キューに配置される。

（Ｃ）２番目のバイトが受信され、記憶される。

バーストが最初のバイトでルート割当てされず、かつ２
＃目のバイトがルート割当てに対する十分な清報を含む
場合には、そのバッファがＪ当な９ンク出力キユーに配
置される。

（ｄ）３番目のバイトが受信され、記憶される。

バーストがまだルート割当てされていない場合には、同
じジンクスイッチの１つのポートに予定される。３番目
のバイトはこのローカルポートを識別する。

（ｅ）４番目のバイトが受信され、記憶され、そしてヘ
ッダ・チェックサムが計算される。

（ｆ）　　上記チェックサムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト終ＴバイトＦ
ＬＡＧＯ前の後続のバイトが放棄される。

（ｇ）　　チェックサムが良好である場合には、受信し
たバイトはバースト終ｒバイトＦＬＡＧが受信されるま
でバッファに記憶される。

ｔａ＞　　チャネルのふくそうは出力リンクの窒きチャ
ネルよシも多くのバーストがリンクの出力キューに存在
するときに生じる。システムはチャネルのふくそうがめ
ったにしか起きないように工学的に設計されるべきであ
る。

（ｂ）　　バーストが空き出力チャネルの割当てを待つ
間、入力灯バッファに留まっている。

（ｅ）　　音声：２ミリ秒分の音声チンプルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。

コレはりｙグビングと呼ばれる。スレッショルド１直は
可変である。

ｔｄ）　　データ：データキャラクタを累積するバッフ
ァが一杯である場合には、他のバッファが取得され、第
１のバーストにリンク結合される。データはその伝送が
遅延されるかも矧れないが、チャネルのふくそうによっ
ては放棄されない。

五　出通信 （＆）空きリンク出力チャネルが生じると、出力ブロセ
ツｆは最高優先度の空でないキューから第１のバースト
を多動し、このバーストの第１のバイトを出力する。

ｔｂ）　　その鎌谷引続くチャネル時間において、バー
ストの矢の（引続く）バイトが同じ出力チャネルで出力
される。入力および出力は同時に進行する。

１ｅ）ＦＬＡＧがバッファから奴シ出されると、上記チ
ャネルで送られ、パン７アはフリー・リストに戻シ、チ
ャネルは空きに戻る。このチャネルは、今、池のバース
トの伝送のために使用できる。

へブスイグｆはパーストスイッチング網における高渠中
点で使用される高速高容量バーストスイツ六である。ハ
ブスイッチの主な漫能はリンク群間に通信を伝送下るこ
とである。第４図はリンク＃Ａ、Ｂ、Ｃ１およびＤと結
合するための手段を有するシステム１００のハブスイッ
チ１０２を示す。図面にＳＵとしてそれぞれ示された４
つのスイッチングユニットは２つのハブ１８０および１
８２のまわ）にリングに接続されている。八１１８０は
１つの１同に少なくとも１バイトの並列伝送を可能にし
、ハブ１８２は反対の１同に同じ並列存置を有する。

第４図の実施例において、各ハブスイッチングユニット
に２つのリンク群と結合されている。

５Ｕ１８４は通信リンク１８８を介してリンク群Ａのリ
ンクヌイグｆ１９２と結合される。８Ｕ１８４はまた、
通信リンク１８６を介してリンク群Ｂのリンクスイッｆ
１９０と結合される。この構成の利点はシステム１００
の各リンク群が２つのスイッチングユニットと結合され
るということである。１つのスイッチングユニットが故
障した場合に、そのリンク群は他方のスイッチングユニ
ットを介しての別の通信ルートがあるために隔絶されな
い。

第５図はハブスイッチ１０２の５Ｕ１８４のブロック図
を示す。第４図に示すように、５Ｕ１８４はリンク群人
のリンクスイッチ１９２およびリンクｌ＃Ｂのリンクス
イグｆ１９０と結合される。第５図において、通信リン
ク１８８は入力ライン１９８（ハブスイッチ１０２［対
する）＞よび出力ライン２００として図示されてお夛、
通信リンク１８６は入力ライン１９４および出力ライン
１９６として図示されている。

＋３Ｕ１８４の構造はリンクスイッチ１３２の構】ｔと
若干類似している。中央メモリ２０２はこの実施例では
次の通ヤの８つの高速ブコセンチと結合されている。第
１はリンクスイッチ１９０から到来する通信を処理する
リンク入力プロセンナ（ＬＩＰ）２０４であシ、第２は
リンクスイッチ１９０に出力する通信を処理するリンク
出力ブロセクｆ（ＬＯＰ）２０６であシ、第３はリンク
スイッチ１９２から到来する通信を処理するＬＩＰ２０
８でちゃ、第４はリンクスイッチ１９２に出力する通信
を処理するＬＯＰ２１０であり、第５はハブスイッチン
グ素子（）ＩＳＢ）２．２０からメモリ２０２に到来す
る通信を処理下るハブ入力プロセッサ（ＨＩＰ）２１２
でろり、第６はメモリ２０２からＨＯＢ　２２０へ出力
する通信を処理するへブ出カプロセッサ（ｕｏｐ）２１
４であシ、第７はＨ４Ｆ　２２２からメモリ２０２に入
力下る通信を処理するＨＩＰ２１６であシ、そして第８
はメモリ２０２からＨ４Ｆ　２２２へ出力する通信を処
理するＨＯＰ２１８である。ハブスイッチング素子の王
な機能は通信をへプにおよびハブから伝送することであ
る。第５図に示すように、Ｈ８Ｅ２２０は−１のガロＩ
Ｃ伝送するサービスをへプ１８２に提供し、Ｈ８Ｂ２２
２は反対の方向に伝送するサービスをハブ１８０に提供
する。メモリ２０２は１つのプロセンナだけが任意の４
定の時間にアクセスすることができるようにメモリアー
ビッタ２２４と結合される。第５図において、破線Ａ−
Ａの右側に対する５Ｕ１８４の構造はリンクスイッチの
構造と非唐に類似している、すなわち、中央メモリが櫨
々の一給沫百釣の高速プロセンナと結合されている。Ｈ
ＩＰ、、ＨＯＰ、およびＨ２Ｎはそれぞれファームウェ
アまたはンフトクエア変更手段を備えたＬＩＰおよびＬ
ＯＰと同じプロセンナである。

四えば、２５６のスイッチングユニットが第４図に示す
配置でバブリングを形成下るように結合される。他の実
施列においては、さらに多くのスイッチングユニットが
バブリングに結合される。

冗艮注のためとハブスイッチ内の利用できる伝送チャネ
ルの数を２倍にするために、ハブスイン六に例えばハブ
１８０および１８２のように２つあるいはそれ以上のバ
ブリングが存在してもよい。

第５図に示すへブスイツテの実ｍ列を参照すると、ハブ
１８０および１８２は時分割多重化される。各’［’１
７レーム時間〒３２のチャネルがハブに存在下る。谷ハ
ブチャネルは２５６のクロックデックに分割される。各
クロックデックはバブリングの１ワードを１つのＳＵか
ら次のＳＯへ進める。ハブチャネル（２５６ｆツク）内
で各ＳＵは、へブリングに２５６のスイッチングユニッ
トが存在するので、ハブワードを任意の池のＳＵへ送る
ことができる。かくして、谷へブテヤネルに訃いて、２
５６のオリジンＳＵは２５６のハブワードを２５６のあ
て先ＳＵへ送ることができる。１ハブワードはハブで同
時に転送することができるビットの完全（＋行）補数で
ある。

ハブが１バイトの幅であると仮定すると、バブリング・
グロンクレートは（８０００７レ一ム／秒）×（６２チ
ヤネル／フレーム）Ｘ（２５６テツク／チヤネル）　＝
　６５．５３６．０００チック／秒である。４バイト幅
のハブはこのレートの７下なわち、１４３８４．０００
チック／秒のレートを必要とする。どんな幅のハブであ
っても「ビジィ」ビットと呼ばれる追加の１制呻ビツト
か存在する。

各ハブ信号ラインはたった１つの負荷、丁なわち、引続
＜Ｈ２Ｎの対応するビットの負荷、のみを有Ｔる。この
形態においては高ファン・アクトバス構造において可能
であるよシも高いレートが維持できる。

第４図に示すように、各ＳＵは代表的には遠隔のリンク
スイッチに通する２つのＴ１リンクを有する。２５６の
ＳＵを備えたへプスインテは伏の転送容量を有する。丁
なわち、（２５６の５Ｕ）ｘ（２つのＴ１リンク／８Ｕ
）Ｘ　（２４の’Ｉ’１ｆヤネル／リンク）ｘ（８００
０バイト／秒／チャネル）−９ａ３０４，０００バイト
／秒。上記したように、１バイトの幅を有するバブリン
グ（従って、各グロンクチツクごとに１バイトがハブで
進められる）は６５．５３６．０００チック／秒のまた
は等ＷＩ数のバイト７秒の容量を有する。それ故、２５
６のスイッチングユニットを有するハブスイン六の実例
を保持するためには２つのへブリングが必要である。

第５図に示されたへブヌインテ１８４μ好ましい一実施
例であるが、地の冥Ｗ、例も可ｈｕであシ、通信システ
ムの特殊の要件に合致させるために望まれる可能性があ
る。

後述するように、オリジンのＨ８Ｎからあて先のＨ２Ｎ
へバーストを送るためには、オリジンのＨ２Ｎが送信空
きであシかつあて元のＨ８Ｎが受信空きであるハブチャ
ネルを選択する必要がある。

その陵バーストの残シがそのチャネルで送られる。

へブスイツテを通るバーストの連行はリンクスイン力を
通るバーストの進ｒテと類似している。

（ａ）　　バーストが大力リンクから到着し始める。

（ｂ）　　バーストのキャラクタがスイッチングユニッ
トの中央メモリにバッファされる。あて先のＨ８Ｎのア
ドレスがバーストのヘッダから決定される。

（ｅ）　　バーストが−１のハブまたは他方のハブで伝
送のために待ち行列化される。

１ｄｌ　　空きチャネルがハブで選択される。

（４１）　　バーストの引続くバイトが選択されたへブ
テヤ隼ルの引続く発生でハブで伝送される。

λ　各”Ｆ謎のＨ８Ｎにおいて ｔｌＬ）　　バーストのバイトはスイッチングユニット
の中央メモリを通過することなしに直接Ｈ８Ｎを通って
ハブに沿って転送される。

乙　あて元のＨ２Ｎにおいて （ａ）　　バーストのバイトはＴ（８Ｅによってへプか
ら取り出され、バイトが到着したときにスイッチングユ
ニットの中央メモリに記憶される。

（ｂ）　　ヘッダバイトは翻訳されて適当な出力リンク
を決定する。

［ｅ）　　バーストは適当な出力リンクで待ち行列化さ
れる。

（ｄｌ　　第１の空き出力リンクチャネルで出力が始ま
る。

好ましいバーストスイッチング網形頓においては、各リ
ンクスイッチは任意の池のジンクスイツツヂに達する少
なくとも２つの通信リンクを有する。ルート長が類似し
ている場合にはいずれのリンクも便用できる。事故の場
合に他のリンクがルートを提供する。リンクスイッチと
結合された自律制御プロセツナは通信することかでさる
丁べてのリンクスイッチ間でサービスの継続を可能にす
る。

へプスイツｔはバーストを伝厳するためにそれぞれが使
用できる２つの負荷分割）１ブリングを含むことが好ま
しい。へブリングが故障の場合には、他のへプリングが
任意のパース）Ｋ対して使用できる。上記したように、
単一のへブリングはピークトラヒックを処理するのに十
分な容量を有さないかも仰れない。へブリング全本が１
枚のカードにおさまる程十分に小さくなることがＨ２Ｎ
の超ＬＳＩ化によって予期される。この場合に、へブス
イツテは各組の一方のバブリングが常時アクティブであ
）、各組の他方のへブリングがバックアップｇ蓋である
２組の２八ブ９ングを含んでいてもよい。

他の例は１つ以上のへブスイツテを有するバーストスイ
ツｆ網を構成し、へプスイツテの完全な故障（へブスイ
クテでの２つ以上の同時故障を必要とする）によっても
スインを網の一部だけの通信が停止されるようにするこ
とである。この例は、敵対行為のためにおよびランダム
な回路の故障のために通信の事故が生じ得る軍用装置の
場合のような高度の生＠残り性を必要とする装置におい
て魅力がある。

リンクスイッチの分散によ勺果甲式スイッチの場合の修
復よシも修復が困難になる。バーストスイッチング網は
かなシの診断能力を肩下べきてあ夛、故障の場所が確認
でき、迅速に補疹行為が行なえるようにするべきである
。

バーストスイッチング網はピーク負荷時間以外に自動的
に走行する練習ルーチンおよびバンクグラウンドテスト
を肩下べきである。例えば、隣接するリンクスイッチは
一定の間隔でテストメツセージを交換することができる
。規定された時間内に予期されるテストメツセージを受
信しなかったリンクスイッチは別のリンクスイッチを介
してナービスプロセツナに通報を行なう。

中央局にループが出現しないから、リンクスイッチは自
励的にまたは人間操作の保全位置からの制御で、ループ
および加入者機器のテストを実行し、その、賠来のレポ
ートを戻丁罷力を有するべきである。

第１図に示すシステムの構造の他に、任意数の龍の実施
列のバーストスイツテングシステムカする。以下は他の
システムの構造および実施例の例である。これら例は代
表であって全部ではない。

バーストスイッチングシステムは複数のポートにサービ
スを提供する単一のリンクスイッチを含んでいテモよい
。バーストスイッチングシステムは単一のリンク詳に複
数のリンクスイッチを含んでいてもよい。バーストスイ
ッチングシステムは単一のハブを有する、あるいは２つ
以上のへプを有していてもよいへプスイッチによって結
合された複数のリンク詳を有していてもよい。バースト
スイッチングシステムは１つ以上のノ＼ブをそれぞれが
有する複数のハブスイッチ°によって相！ｉ接続された
複数のリンク群を含んでいてもよい。これらシステムに
おいて、各ジンクスイッチは１つ以上のポートにサービ
スを提供下る。ポートがライン回路を介して便用者末端
憬器と結合されてもよく、あるいはトランク回路を介し
て他の通信システムに達するトランクと結合されてもよ
く、あるいはポートが呼プロセッサまたは管理プロセッ
サと結合されてもよい。前記したように、パーヌトスイ
ツテは列えば星ノ杉、リング、トリー形態およびそれら
の組合せのような種々の形態で通信リンクによって結合
される。通信リンクは全二重通信でキャリヤスパンであ
ってもよい。

第１図において、９ンク詳Ａの便用者Ｘがリンク＃Ｂの
使用者Ｙと接続を行なったと仮定下る。

この７１４は単にＹのアドレスをＸが矧っていることよ
シなるおよびその逆よシなるので仮想（バー六ユアル）
接続と呼ばれるかも仰れない。システムのリソースはバ
ーストが走でテ中であるときを除き１更用されない。

ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘからシステム１００を通ってＹに達する
バーストの走行を要ｅすると次の通りである。

ｔＸの音声検出濤（ポート回路に位置付けされた）が音
声を感矧すると、この検出器はバーストヘッダをＸのリ
ンクスイッチへ出力する。ヘッダはＹのアドレスを含む
。

２、Ｘのリンクスイッチはヘッダから、バーストがハブ
スイッチにルート選定されねばならないということを固
定する。Ｘのジンクスイッチはハブスイッチに運する通
信リンク千の第１の！：Ｉ田チャネルを選択し、バース
トの第１のバイトを送信下る。

五　ハブスイッチによシ近い各リンクスイッチが同じ＋
続き分実１゛テし、ヘッダアドレスを翻ｆ尺し、ハブス
イッチに達する通信リンクの第１の自由チャネルでバー
ストを送信する。

４、　ハブスイノｆはバーストヘッダから、どのリンク
群がポートＹを含むかを固定する。ハブスイッチはハブ
を通じてバーストをＹのリンク群に送る。

５、Ｙのリンク群の谷リンクスイッチはヘッダアドレス
を翻訳し、Ｙのジンクスイッチに達する通１言リンクの
第１の自由チャネルでバーストを送る。

＆　バーストを受信すると、Ｙのジンクスイッチはヘッ
ダを放棄する。何故ならば、ヘッダはバーストをＹへ導
びくその目的を果したからである。

Ｙのジンクスイッチはバーストの１吉報部分をＹへ送る
。

ｌ　外部への（外向き）チャネルを割当てた後、各ジン
クスイッチは１バイトづつバーストを各リンクスイッチ
を通過させ、内部への（Ｐ−３向き）リンクのチャネル
で各バイトを受信し、外向きリンクで割当てたチャネル
で各バイトを送出する。

＆　谷リンクスイッチは、バーストの終ｒバイトを受信
したときに、前にバーストに割当てられた外向きリンク
のチャネルを解放する。このチャネルは今、池のバース
トに割当てるために使用できる。

ｂて先のジンクスイッチを除く各ジンクスイッチは第１
のヘッダバイトだけに基づいてそのルートの選定を行な
う。ハブスイッチは第２（２番目）のバイトにＹのリン
ク群番号を見出下。Ｙのリンクスイッチは第３（３番目
）のバイトにＹのポート番号を見出′丁。各リンクスイ
ッチはバーストを一対のキャラクタ時間だけ、これらバ
ーストキャラクタを一緒に通すときに、遅延させる。バ
ーストがＸからＹへ進むときにバーストが観察できたと
した場合には、中継のリンクスイッチ全部にわたって配
置されかつバーストの数キャラクタを各ジンクスイッチ
が保持しているバーストを観察することになる。

各ジンクスイッチはそれを自分の外向きリンクのチャネ
ルに割当てる。一般に、バーストは１つの円囲きリンク
のチャネルでリンクスイッｆＶｃ到着し、異なる外向き
リンクのチャネルで出て行く。

バーストがそのオリジンとそのあて光間でＮ１固（Ｎは
任意の歴数）の通信リンクを通る場合には、Ｎの独ヱし
たチャネルの割当てがある。

ＸおよびＹが同じリンク詳に存在した場合には、バース
トはへブスインカを通らない。ＸおよびＹが凹じリンク
スイッチに存在した場合には、バーストは通信リンクを
通らない。

リンクスインｆ１３２は第１図ではその隣接するリンク
スイッチに関して左側にリンクスイッチ１６０、右側に
リンクスインｔ１３４があるように示されている。リン
クスイッチ１３２を通るバーストの丁べてのバイトが第
３図に示すように中央メモリ１６０を通る。−Ｆ大メモ
リは通信リンクまたはポートの時分割多重化チャネルに
ダイナミックに割当てることができるバッファに分割さ
れる。中央メモ９は共通であり、いくつかのスイッチン
グプロセンチ間の唯一の通信経路である。メモリ〈アク
セスする同時の要求はメモリアービンタ１７２によって
調停される。

これらスイッテングブロセグｆは中火メモリとリンクチ
ャネルまたはポートＩ！２回路間のキャラクタの移動を
ｆ理する。第６図の実施列において、９ンクスイツｆ１
３２は６つのヌイツヂンググロセンナを有し、各スイツ
ヂングブロ七ンチは基本的には同じプロセッサである。

リンクスイッチ内の異なる適用列においては、各プロセ
ンナは僅かに異なるプログラムを実行する。各プロセッ
サに対するＩＩＪＩＪｔ１１１＋プログラムはそれぞれ
のプロセンナ内のリード・オンリー・メモリ（ＲＯＭ）
に記憶される。各プロセンナは局部ランダム・アクセス
・メモ９（几ＡＭ）を有し、プロセンナによってナービ
スを受ける各リンクチャネルおよびポートに対下る状態
およびバグ７７アドレス清報が保持される。

スイツカングブｃ７ヤツナは高速度に適応した特殊目的
プロセッサである。列えばＬ工Ｐ１６１は、９ンク１４
０のチャネルでキャラクタを受信したときに、チャネル
時間内にそのキャラクタを入力下るための丁べての必要
なステップを実行する。

これらステップにはバッファ保全、チャネル割当て、等
に必要な内部１浬ステップが含まれている。

ＬＩＰ１６０は次のチャネルで到来する他のバーストの
キャラクタに対して同じステップを繰返下ことができな
ければならない。同様に、ＬＯＰ１６２はＴル−トでキ
ャラクタを処理し、出力下ることができなければならな
い。１つのＴ１ｔヤネルは５．２１マイクロ秒の継続時
間である。

第３図において、ＰＩＰ１６８およびＦｏｒ１７０は入
力ポートバス１７４および出力ポートバス分それぞれ使
用し、周期９！居様でポートｔ！２回路を走査し、その
諸采各バスの各ポートと関連した時間期間または「ｆヤ
ネル」が存在する。かくして、＠埋ポートチャネルにお
けるポートプロセッサの作用は処理リンクチャネルにお
ける入力および一力プａセンチの作用に類似している。

巣３図の実施列においては、２４のポート回路がポート
バス１７４および１７６に直列に結合されている。

各ポート回路１７８Ｆｉ個々のポー）Ｋ関係した、バー
スト発生、音声ポートに対する沈黙／スピーチ検出、音
声ポートに対するアナログ−ディジタルおよびディジタ
、ルーアナログ変決、ならびに典形面ナデイジタルスイ
ツテングシステムにおけるラインカードと関連した標準
の機能である必要なりＯ几５ＯＨＴ（ポルシュド）の機
能を含む機能を実行する。

第６図はＰＩＰ１６８、ＰＯＰｉ７０とポート回路１７
８間の４３図に示すポートバスをゲイジクルマルテブレ
クサ回路２５０と置き侠えたリンクスイッチ１３２の他
の実施列を示す。マルテブレクｆ回路２５０は２４の並
列ディジタルライン２５６とＰＩＰ１６８へのＴ１経路
２５２との間を、およびＰＯＰ１７０からのＴ１経路２
５４と２４の並列ディジタルライン２５６との間を多重
化する。

リンクスイン力のこの実施列は第３図の実ＩＮ例に勝る
多くの利点がある。ＰＩＦおよびＰＯＰの外部インター
フェースハ今、ＬＩＰおよびＬＯＰのものとそれぞれ同
じＴ１インターフェースである。ポート回路２５８は今
、末端使用者慨器、例えば屯話機に配置することができ
、リンクスイッチに対するディジタルラインの相互接続
を提供し、そしてディジタル伝送が提供するポ音排除注
および遠隔からデストすることかできるという利点を有
する。

上記したように、中央メモ９１６０は複数のダイナミッ
クバッファに区分されている。第７図はこれらバッファ
に対する受は入れＯｆＥなフォーマントを示す。パン７
ア３００は走行中のバーストと関連している。例えば、
バーストはリンクチャネル１のリンクスイッチに到来し
、リンクチャネル５で出て行く。入力ブロセツチの局部
メモ９ＶＣおいて、バンク７３００はチャ羊ル１と関連
してお９、また出カブ°ロセンチの局部メモリにおいて
、バンク７３００はテヤネ／Ｉ１５と関連している。そ
れ故、バッファ３００は入力チャネル（またはポート）
および出力チャネル（−！たはポート）と関連している
。

バッファ３００は一定数のワード、例えば５つのワード
を含み、各ワードは１バイトである。また、開運した３
つのパラメータを有する。第１のパラメータであるＮＥ
Ｘ’Ｌ’は住ち行列（キュー）の矢のバーストの第１の
バッファのアドレスを含む。待ち行列に次のバーストが
存在しない場合には、ＮＥＸＴは列えば０（ゼロ）のよ
うなあらかじめ定められたキャラクタに設定される。第
２のパラメータであるＯＮＴはバッファ３００に書込ま
れ、かつ読み出されていないキャラクタの紋である。第
３のパラメータである５ＵＯＯはこのバーストの後任の
バッファのアドレスである。後任のバッファが存在しな
い場合には、５ＵＣＯは０（ゼロ）のようなあらかじめ
定められたキャラクタに設定される。バッファ３００の
情報部分ＩＮＦＯ１、ＩＮＦＯ２、・・・、ＩＮＦＯＮ
（この例ではＮ＝ｓ）Ｂ走６甲のバーストのバイトを含
む。バッファ３００は分夛易くするために５つの清報バ
イトを含むものとして図示されている。好ましい一実施
例においては、バッファ５００は３２の情報バイトを含
む。

通常は、１つのバッファのみが１つのバーストに対して
必要であシ、キャラクタは入力からバッファを通って出
力へ渡れる。一時的に不十分なリンクチャネルのために
データバーストが遅延された場合には、１つ以上のバッ
ファがバーストのキャラクタを出力チャネルが割）当て
られるまで保持するのに必要となる。この場合に、これ
らバッファは一緒に連鎖され、そして各バッファの５Ｕ
ＯＯフイールドがバーストのその後任のバッファのアド
レスを保持する。

待ち行列が出力通信リンクまたはポートと関連しておシ
、かつバースト−３７４先度形式とも関連している。第
８図に示すように、各待ち行列は寺ち行列〜グダおよび
バーストバッファを含む。待ち行列ヘッダは２つのデー
タ素子、丁なわち待ち行列の第１のバーストの第１のパ
ン７アのアドレスＦルＳＴと、侍ち行列の最後のバース
トの第１のバッファのアドレスＬＡ８Ｔからなる。

第８図は３つのバーストを有する待ち行列３１０を示す
。第１のバーストはアドレスＡおよびＢを有する２つの
パン７アよシな夛、第２のバーストはアドレスＣを有す
る１つのバッファよシなシ、第３のバーストはアドレス
Ｄを有する１つのバッファよシなる。待ち行列ヘンダ３
１２はバッファλのアドレスを含むＰＲ，Ｓ　Ｔと、バ
ッファＤのアドレスを含むＬＡＳ’ｌ’とからなる。図
中の矢印は直々のバッファと待ち行列〜ラダ間の４結を
示す。

バッファの清報部分は、バッファの最後の情報ロケーシ
ョンが第１の（最初の）情報ロブ−ジョンに取って代わ
られるものとして取扱われるサイクリックまたはリング
バッファである。バッファは入力プロセッサと出力プロ
セッサ間の交換媒体として使用される。入カブロセツｆ
−はバッファアドレス（その第１のロケーションのメモ
リアドレス）およびＰＵＴ工ＮＤＸと呼ばれる第１のロ
ブ−ジョンからの大力オフセットを開用してバッファに
バーストのバイトを記憶する。同時に、出力プロセツ夛
はバッファアドレスおよびＧＥＴＩＮＤＸと呼ばれる第
１のロケーションからのｆｆｌ刀オフセクトを便用して
パン７アからバーストのキャラクタをｄ吊子。オフセン
トは、受信されるべきバーストの次のキャラクタが記憶
されるまたはバーストの次のキャラクタが送信されるバ
グ７アのログ−７ヨンを指定するまたは示す。

両プロセッサはＣＮＴ、丁なわち、バッファに薔き込ま
れたがしかし読み出されていないキャラクタの計数値を
使用する。ＯＮＴは入カブロセツチによって、一杯のパ
ン７ア釦キヤラクタを記憶しないということを確実にす
るために使用され、また出力プロセッサによって、空の
バッファからキャラクタを読み出さないということを確
実にするために便用される。ここで「空」という意味は
バッファ中のすべてのキャラクタが既に出力されている
ということである。

第９Ａ図および第９Ｂ図は例示のために５つの工Ｎｌ？
Ｏロプーンヨンを有するバッファ３２０を示す。第９Ａ
図において、入力プロセラｆはバーストの初めの３つの
キャラクタａ、ｂ、およびＣを記憶している。出力プロ
セッサはまだバーストを出力し始めていない。第９Ｂ図
においては、出力プロセラｆはバーストの初めの３つの
キャラクタを出力しておシ、入カブ°ロセッチは３つの
追加のキャラクタｄＳ　ｅ、およびｆを記憶している。

ＰＵＴＩＮＤＸおよびＧＥＴＩＮＤＸのそれぞれの位置
は各図に示されている。第９ＢｉＪ［おいてｂおよびＣ
を通る水平ラインはこれらキャラクタが消去されていな
いけれど既に出力されているといりことを示す。

第１０図は図ｍｌにＡ、Ｂ、０．およびＤと指示された
４つのバーストのリンクスイッｙ″３３０を通る流れを
例示するものである。バーストＡおよびＢのキャラクタ
は円囲きリンクの２つのあらかじめ割当てられたチャネ
ルで到来しておシ、−万バーストＣおよびＤのキャラク
タは２つのローカルポートから到来している。各バッフ
ァＢＵＦ１乃至ＢＵＦ４はバーストの１つをそれぞれ割
当てられている。

バーストＡのキャラクタは次のようにして９ンクスイグ
ｆ３３０甲を進行下る。バーストＡが到来しているチャ
ネルが現われると、ＬＩＰはそのチャネルからバースト
の次のキャラクタを受信し、それをＢＵ１？１に置く。

ＥＵＦｌのアドレス灯パース）Ａの入力チャ羊ル番号と
関連した＠部メモ９でＬＩＰが１吏用できる。

バーストＡが送信しているチャネルが現われると、ＬＯ
ＰがＥＵＦｌから次のキャラクタを収り出し、それを割
当てられた外向きリンクチャネルで送る。ＢＵＦｌのア
ドレスはパース）Ａの出力チャネル番号と関連した局部
メモリにおいてＬＯＰが使用できる。

パルス）Ｂ、Ｑ、およびＤのキャラクタは１司様の帽様
で処理される。これら４つのバーストはリンクとポート
間のリンクスイッチ内の４つの組合せを表わ丁。バース
ｌ−Ａは入力リンクからリンクスイツｆ３３０を通って
出力リンクへ進む。バーストＢは入力リンクから国力ポ
ートへ進む。バーストａは入力ポートから出力リンクへ
進む。そしてバーストＤは入力ポートから出力ポートへ
進む。

リンクスイッチを通るバーストの遵銑する訛れを庄意丁
べきである。バッファに個々のキャラクタを記憶するこ
とについては既に記載した。ある時間期間にわたって、
バイトの流れ、すなわちバーストは直通（ストンート・
フォワード）論理および高効率でバッファ中を流れる。

これらパン７アはリンクスイツｔを通る走行中のバース
トに対してダイナミンクに割当てられる。これは、オリ
ジンおよびあて先ポートの両方が同じリンクスイッチに
対してローカルであっても、例えばバーストＤの場合で
おっても、いえることである。

以上において、バーストは第１のバイトまた社キャラク
タの到来時からリンクスイッチを通って最銑のキャラク
タが送出されるまで追跡された。

第１１人因はバーストの第１のキャラクタが到来する前
の中央メモリ３４０の状、態を示す。図面にＥＵＦと指
示されたバグ７アは後でバーストに割当てられるが、目
出９ストＦｉｌｌにおる。この自由リス）Ｆは割当ての
ために使用でさるバッファのアドレスを含む待ち行列で
ある。矢印３４２はアが割当てのために使用できるもの
としてＢＵＦを指示しているということを示す。

第１１Ｅ図に第１のキャラクタが到来した後の中央メモ
リ６４０の状１頷を示す。ＬＩＰはＥＵＦをアから移し
、入力リンクチャネルと＠運した局部メモリの部分にＢ
ＵＦのアドレスを記憶している。矢印３４６は入力リン
クチャネルとＢＵＦ間のＬＩＰのメモリの開運を示す。

ＬＩＰはキャラクタをＢＵＦに記憶し、第１のヘッダキ
ャラクタ甲のバーストのあて元アドレスから、バースト
が出力リンクを介して込られるべきであるということを
決定し、そしてバーストを外向きリンク待ち行列Ｑに置
いている。Ｑは特定の通信リンクに出力するためにチャ
ネルの割当てを待っているバーストに封子る基準を含む
。矢印３４４はＱがこのＱと関連したｆｉｌ乃リンクの
開放チャネルに割当てることができるものとしてＢＵＦ
を指示しているということを示す。

第１１Ｃ図は出力リンクチャネルが割当てられた侵の中
央メモリ３４０の状態を示す。ＬＯＰは自由出力六ヤネ
ルを見出し、バーストが利用できる出力チャネルに割当
てることができるか否かを仰るためにＱを検倉している
。その上、ＬＯＰはＱ甲のバーストのバッファアドレス
を見出し、Ｑからバーストを移し、出刃チャネルと関連
した局部メモリの部分にバグ７アアドレスを記憶し、セ
してＢＵＦからバーストの第１のキャラクタを読み出し
てそれを出力チャネルで伝送している。矢印３４８はＢ
ＵＦと出力チャネル間のＬＯＰのメモリの関連を示す。

これらＬＯＰの作用は２つのプロセッサが中央メモ９３
４０を介して通信している場合および中央メモリへのア
クセスを取シ合っている町Ｗｅ注がある場合を除き、Ｌ
ＩＰと独立に実行される。

第１１０図に示す状態はバーストの浅シの大部分に対し
て優勢である。バーストの入力チャネルが現われると、
ＬＩＰはバーストの次のキャラクタを取〕出してそれを
ＢＵＦに記憶する。バーストの出刃チャネルが現われる
と、ＬＯＰはバッファから次のキャラクタを読み出して
それを出力する。ＬＩＰおよびＬＯＰは七れぞれ、各プ
ロセッサがその局部メモリにバク７アアドレスを記憶し
ているので、バッファの一致を知る。

通常の場合には、ＬＩＰはＬＯＰより１キャラクタ進ん
でいるから、ＥＵＦは任意の時間に１キヤラクタを含む
。出力チャネルの割当てに遅延があると、ＬＩＰはＬＯ
Ｐよシラキャラクタ以上進み、最後のキャラクタの伝送
の場合を除き、バースト中１つ以上のキャラクタがパン
７アに存在する。

＠１１Ｄ図はＬＩＰがバーストの終了時に終了キャラク
タを検出した後の中央メモ９３４０の状態を示す。ＬＩ
Ｐは終了キャラクタをＢＵＦｉＣ記憶し、１３ＵＦｔ−
＠部メモリの入力チャネルから分離する。ＬＩＰは、Ｌ
ＯＰが＄１のバーストを出力するために古いバッファを
固剤しているので、存在下る場合には中央メモ９の新し
いバッファに記はされる他のバーストを同じ入力チャネ
ルで受信し始める準肩ができている。ＬＯＰはＬＩＰと
は独立にＥ　Ｕ、Ｆの残っているキャラクタを出力し続
ける。

第１１Ｅ図はＬＯＰがＢＵＩＦに終了キャラクタを見出
した侵の中央メモリ３４０の状態を示す。

ＬＯＰはＢＩＪＩ’から終了キャラクタを読み出してそ
れを伝送し、そしてＢＵＦを自由リストに戻している。

出力チャネルに対してコンテンションが存在する伏１１
Ｍにおいてバーストに対する出力チャネルの割当てを拡
大するために次の列が用意されている。

第１２Ａ図は２つのチャネルだけしか存在しない通信９
ンク３６４を介してリンクスイッチ３６２と結合された
リンクスイッチ３６０を示す（庇ってこの列は短かい）
。３人の使用者Ａ、Ｂ、＞よびＣはｙツク３６４を通じ
て４つのバーストを送ることを望んでいる。２つのバー
ストは使用古人から発信し、使用者ＢおよびＣからそれ
ぞれ１つのバーストが発信する。これらバーストは同じ
優先度のクラスにあるものと仮定する。

第１２Ｂ図はリンクスイッチ３６０からリンクスイツｆ
３６２へのリンク３６４の図解図であシ、２つのカヤネ
ルに対するバーストの時間の関数としての割当てが示さ
れている。図ｍｌに示すように、時間は左鋪へ進み、従
って最も右−のスロットが時間的に最も早い。最初に、
両チャネルは両チャネルスロット３６６および３６８に
Ｘで指示されているようＶＣ空いている。時刻ａにおい
て、リンクスイノｆ３６０は便用者Ａから第１のバース
トＡ□の第１のバイトを受信する。リンクスイッチ３６
０はＡ工の第１のキャラクタを、時刻ａの後で現われる
第１の空き−刀チャネルであるスロット３７０で送信す
る。スロット３７０はチャネル１を友わ丁。チャネル２
はスロット６７２で示すように空きのままである。

時刻すにおいて、リンクスイッチ３６０は使用者Ｂから
バーストの第１のバイトを受信下る。第１の受用ｏＴ罷
な出力スロツ＋−ｈスロット３７４のカヤネル２でｓｂ
、バーストＢのＡ１のキャラクタはこのカヤネル２で送
信される。

時刻Ｃにおいて、１更用苔Ｃからのバーストの第１のバ
イトがリンクスイツｆ３６０によって受信される。両六
ヤネルとも割当てられているから、バーストａは中央メ
モリのバッファに累積され（時間の長さはバーストａが
音声バーストかデータバーストかに依存する）、チャネ
ルが受用できるまで待ち行列に置かれる。スロット６７
６ＩＩＦＩのＡ１の上部のバーはバーストＡ１の終了キ
ャラクタを指示する。従って、カヤネル１は引続くフレ
ーム千自出である。バーストＣの第１のキャラクタはス
ロット３７８で送信でれる。

時刻ｄにおいて、第２のバーストＡ、の第１のバイトが
リンクスイグｆ３６０によって受１言される。両チャネ
ルが占有されるので、Ａ、は累積され、侍ち行列に置か
れる。バースＩ−Ｂはスロット６８０で終了し、バース
トＡ、の第１のキャラクタがスロット３８２で送信され
る。

スロット３８４において、バーストａは終了する。伝送
を寿っている割当てられていないバーストは存在しない
から、チャネル１はスロット３８６で空きとなる。１ｃ
Ｔ１様に、カヤネル２はスロット３８日でのバーストＡ
、の終？後スロット３９０で空きとなる。

この列は出力カヤネルのコンテンション千のバーストの
侍ち行タリ化を例示し、七のカヤネルの割当てはバース
トの継続時間だけである。この例はさらに、便用者Ａの
第１のバーストがチャネル１に割当てられ、Ａの第２の
バーストがチャネル２Ｋ　ＩＪ当てられたということを
例示している。

バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートの装置アドレスに基づいてバ
ーストラそのあて先ポートへ進める。第１図を参照して
、バーストがリンク群人のポートＸで発信し、そのあて
先がリンク群ＢのポートＹであると仮定する。ポートア
ドレスは５つの構成要素を有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のポート番号である。

各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列を有する。制＃（コントロー、ＴＩ／　）　、音声
、およびデータの３つの形式のバーストが存在する。制
御バーストは高い優先度を有する。制御バーストはシス
テムの応答性（敏〜感さ）を保持するためにシステム中
全迅速に伝搬することが望ましい。制御バーストは短か
いから、長時間の間チャネルを占有しない。データバー
ストζま低い優先度を有する。データバーストは音声バ
ーストよシも良好に遅延に適応し得るから、この形式の
バーストは有効にバッフ了することができる。

音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが笑質的に遅延された場合には＃ＩＭが
減少するので、データバーストよ）も優先する。

第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよシなす、４バイトのヘッダ
が可変長の情報部分の前にあシ、バーストの終シに終了
キャラクタが続いている。第１のへソダワードは３つの
フィールドを含む。すなわち、バーストの形式、群、お
よびあて先リンクスイッチでアシ、それぞれ図面にＢＴ
。

Ｇ１およびＤＬＳと指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。群ビットＧは０または１でよい。Ｇ＝ｌのときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。０＝０のとき
には、バーストヘッダはあて先ポートのリンク群に現在
配置されている。バーストヘッダがへブスイツチ全通っ
てあて先リンク群に達したときにＧビットがリセットさ
れるということを注意すべきである。ＤＬＳは０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。

第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの範囲に及ぶあて先リンク群番号を含む
。ヘッダの３ｓ目のバイトはＤＰｌすなわち、０から３
１までの範囲に及ぶあて先ポート番号を含む。このあて
先ポート番号はあて先リンクスイッチ内にあシ、あて先
リンクスイッチはあて先リンク群内にある。４＠目のへ
ラダバイ）　ＨＣＳはヘッダチェック・シーケンスを含
む。

ＨＣＳは０から２５５までの範囲に及び、バーストヘッ
ダの初めの３つのワードの誤フのない受信をｍ証するだ
めの手段を提供する。

バーストヘッダの彼にバーストの情報部分が続く。この
情報部分は可変数のバイトを有し、情報バイトの数が一
般に各バーストで相違するということ全意味している。

制御およびデータバーストにおいて、情報部分の最後の
２つのバイトは図面にｒ（ＢＯ２）Ｊと指示されたバー
ストチェック・シーケンスを含んでいてもよい。このバ
ーストチェック・シーケンスはバーストの受信した情報
部分に存在する誤シが検出できる手段を提供する。

誤シが検出されると、受信者は膜力補正技術によシ誤１
ｔ−補正しようとしても、あるいは受信者はバーストの
再伝送を要求してもよい。

終了キャラクタＴＣはバーストの終了を明示する。後述
するように、終了キャラクタと組合せてデータリンクエ
スケープ・キャラクタ金使用することは終了キャラクタ
全バーストの中間で生じるデータキャラクタとしておよ
び終了キャラクタをバーストの終了時に生じるターミネ
ータとして識別するための手段を備えたシステムを提供
する。

終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。

種々のシステムの形態に対してａＭする多くの他のバー
ストフォーマットの定義が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階に訃いて特定のバース
トのルートを選定する。

ｔ　バーストの第１のヘッダバイトを受信すると、リン
クスイッチはＧビットを検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねばならない。リンクスイッ
チはハブスイッチに達する通信リンクの適当な優先度の
待ち行列にこのバースト装置り。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク群にあり、第
１のヘッダバイトのＤＬＳフィールドは、リンクスイッ
チそれ自身があて先のリンクスイッチであるか否かｔ決
定するために、検査されねばならない。このリンクスイ
ッチがあて先のリンクスイッチでない場合には、バース
トはあて先のリンクスイッチに達するリンクの適当な優
先度の待ち行列に置かれる。このリンクスイッチそれ自
身があて先のリンクスイッチである場合には、リンクス
イッチは第１のヘッダバイトを保持し、ヘッダの歿〕ヲ
、特にあて先ポートが特定される３番目のヘッダバイト
、ヲ待つ。

２、　あて先リンク群にない（Ｇビットセット）リンク
スイッチによってバーストの２番目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う割当
てられた通信リンクで２番目のヘッダバイトを伝送する
。あて先リンク群内の（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
であるか否かを決定する０このリンクスイッチがあて先
のリンクスイッチでない場合には、リンクスイッチはあ
て先のリンクスイッチに向う割当てられたリンクで２番
目のヘッダバイトラ伝送する。

リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、３番目
および４番目のヘッダバイトを待つ０２番目のヘッダバ
イトはリンク群間のバーストのルートラ選定するために
ハブスイッチによって使用される。あて先リンク群への
バーストのルートを選定するプロセスにおいて、ハブス
イッチは第１のヘッダバイトのＧビットをリセットし、
あて先リンク群内のリンクスイッチがバーストの第１の
ヘッダワードからバーストの状態を決定できるようにす
る。１つ以上のハブスイッチが存在する場合には、バー
ストラあて先リンク群へ伝送するハブスイッチ、すなわ
ち、バーストが通過する最後のハブスイッチがＧビット
をリセットする。

五　バーストの３番目のヘッダバイトラ受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるか否かに依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先のリンクスイッチに向う割当てら
れたリンクで３番目のヘッダバイトを伝送する。リンク
スイッチそれ自身があて先のリンクスイッチである場合
には、このリンクスイッチは３番目のヘッダワードのＤ
Ｐフィールドからあて先ポートを決定する。

４、　バーストの４番目のへラダバイ）Ｔｈ受信スると
、リンクスイッチはＨＣＳフィールド中のヘッダチェッ
ク・シーケンスをチェックする。ＨＣ８が不良であシ、
１つの２進数字であり、前記通信システムが複数の誤シ
がバーストヘッダ中に存在するということを示す場合に
は、リンクスイッチはバーストの伝送を打ち切シ、バー
ストの残シの代りに終了シーケンスを送出する。

ＨＣＳが良好である場合には、リンクスイッチの作用は
このリンクスイッチがあて先のリンクスイッチであるか
否かに依存する。このリンクスイッチがあて先のリンク
スイッチでない場合には、リンクスイッチはあて先のリ
ンクスイッチに達する割当てられたリンクで４番目のヘ
ッダバイトラ伝送する。リンクスイッチそれ自身があて
先のリンクスイッチである場合には、このリンクスイッ
チはバーストへツタ全体を放棄し、バーストをあて先の
ポートへの待ち行列に置く。

バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいっでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全度を高くする。

終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる流れ（ストリー
ム）を含む任意のキャラクタの流れをリンクまたはハブ
スイッチを通じて送出することかできなければならない
。終了キャラクタがバーストの終了を示すものと意図さ
れているときにバーストの終了として３欽できる、ある
いは流れのデータキャラクタを示すものと意図されてい
るときに流れのデータキャラクタとして認識できる方法
が必要である。

終了キャラクタをデータキャラクタと区別するために使
用される方法は２巡回期通信のエスケープ技術から引き
出される。これはＨＤＬＣ（ハイ・レベル・データ伝送
制御）のビット・スタフイング技術に類似している。た
だし、この場合には、方法がバイト・スタフイング技術
である場合を除く。スタフされる（詰め込まれる）また
は挿入されるバイトはデータリンク・エスケープキャラ
クタと呼ばれる第２の特殊キャラクタである。以下にお
いて、終了キャラクタはＴＲＭと指示され、データリン
ク・エスケープキャラクタはＤＬＥと指示される。

ソースにおいて、ＴＲＭまたはＤＬＥビット形態が送出
するべきデータ中に生じると、ＤＬＥは伝送のためにデ
ータキャラクタの前に挿入される。

かくして、ソースの変換は次の通シである。

ＴＲＭがＤ　Ｌ　Ｅ　　Ｔ　ＲＭと置換される。

ＤＬＲがＤＬＲＤＬＥと置換される。

ＸがＴＲＭまたはＤＬＲに等しくない場合には、ＸがＸ
と置換される。

あて先においてＤＬＲが受信されると、それは放棄され
る。放棄したＤＬＥにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
くして、あて先の変換はＤＬＥＹがＹと置換されること
であシ、Ｙは任意のキャラクタである。

ＴＲλｆがその前に接頭のＤＬＥなしに受信された場合
には、とのＴＲＭはバースト終了キャラクタと翻訳され
る。第１４図はデータリンク・エスケープ手続きを要約
する略図でちる。

各挿入されたＤＬＥはバーストの実際のキャラクタ全遅
延させる。従って、ＴＲＭおよびＤＬＥに対するコード
はそれらが送出されるべき音声サンプルおよびデータ中
にめったに現われないように選択されねはならない。予
知することができる未来のうちに音声はデータよシも量
が優勢になるということが予期されるから、これらキャ
ラクタの値に対する価値のある選択はアナログ音声信号
の正の最大振幅および負の最大振幅を表わすコーデック
（音声Ａ／ＤおよびＤ／Ａ　）出力である。

前記したように、最小の振幅は適当な環境における別の
選択である。

既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいは雑音によってＸ　　ＴＲＭに変更された任
意のＤＬＥ　　ＴＲＭがスイッチにこのバーストを２つ
の別個のバーストとして処理させることになろう。今、
誤って第２のバーストとして処理されたオリジナルのバ
ーストの後者の部分は恐らくヘッダチェック・シーケン
スのテストをすることができず、従ってこの第２゛のバ
ーストはその意図するあて先へ送給されない。逆に、２
つの実際のバースト間の単一のＴＲＭが雑音によって’
Ｉ’ＲＭでないキャラクタに変更されたと仮定する。今
、誤って第１のバーストの一部分として処理された第２
のバーストは第１のバーストのあて先ポートに間違って
送給される。

これら誤）の可能性は、バーストが単一の’ＩＲＭによ
ってではなく冗長シーケンスのＴＲＭキャラクタによっ
て終了するということを必要とすることによって任意所
望の小さな値に減じることができる。例えば、終了キャ
ラクタシーケンスが５つのＴＲＭキャラクタよ）な夛、
そしてバーストの終了が任意の５キヤラクタのシーケン
ス内に３つのＴＲＭキャラクタを受信したときに宣言さ
れるようにすることができる。この場合にバーストの終
了誤りが発生するためには、３つのＴＲＭでないキャラ
クタがＴ　ＲＭキャラクタに変更されねはならないか、
あるいは３つのＴ　ＲＭキャラクタがＴＲＭでないキャ
ラクタに変更されねけならない。

誤シの確率は単−ＴＲＭキャラクタの手咬きの場合よ）
も相当に小さくなる。

バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
自振に依存する。本明細書で記載する例は利用可能な広
範囲のオプションを例示することを意図している。

本明細書で記載するリンクおよびへブスイツチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容量を有する通信リンク間に接続すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適肖なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割岩てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引玩クチャネ
ルに含まれる情報に対して手胱きを繰返す用意ができて
おシ、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスインチングア１０フ ルゴリズムの開始に対する再開始信号または割込みとし
て使用される。既に説明したように、スイッチングアル
ゴリズムはスイッチを通って走行中のバーストの伝送’
ｃ　ｔ”Ｊ始し、継続し、そして終了することができな
ければならない（他の機能のうちで）。

バーストスイッチングは音声およびデータバーストを完
全に統合する。一般的にいって、１キャラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートがＴ　ｊ　＋／　−
トと合致しているからである。

バーストスイッチはダイナミックバッファを通じてすべ
てのバースト全移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にｆ　−タ）は失なわれな
い。

バーストスイッチを通じての遅延は音声伝送のための重
要な性能パラメータである。遅延しすぎることはエコー
を許容できないものにする。バーストスイッチングにお
いて、バーストのキャラクタは一般に４チャネル時間よ
シ少ない遅延でスイツチを通過する。速度のバッファリ
ングは必要でなく、従って、エコー抑圧装置もエコー取
消し装置も必要としない。

同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を石する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間より小さい。それ
故、トークスパート間の可変遅延は事実上、認知し得い
程度である。

バーストは任意の長さのものでよく、単一のヘッダです
べてのバーストに対して十分である。代表的なトークス
パートは平均約２５０ミリ秒、または２０００パルスコ
ード変調キヤラクタである。

バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトである。割合で表わした平均トークスパート
に対するバーストヘッダ・オーバヘッドは５／２０００
または１％以下である。

１バイトのターミネータの代シに５ノ（イトのターミネ
ータシーケンスが使用される場合には、バーストヘッダ
・オーバヘッドは依然として１％以下である◇ バーストスイッチは６４にビット／秒（Ｋｂ／ｓ）以下
のレートでデータの伝送を簡単に処理する０データが６
４　Ｋｂ／ｇ以下のレートで使用者から受信されると、
かかるデータの都合のよい大きさのブロックがポートプ
ロセッサに累積される。このブロックはその後６４　Ｋ
ｂ／ｓのレートでバーストとしてシステムを介して伝送
される。バーストスイッチングチャネルレートが６４　
Ｋｂ／ｓ以外の場合にも同じ方法が適用されよう。

将来のスイッチングサービスは、例えば１２００ビット
／秒の低速度データ端末から１６乃至６４Ｔ（ｂ／ｓの
ディジタルコード化音Ｐを経て高速度データ装置および
ディジタルフード化ビデオに及ぶまでの広範囲のビット
レートを必要とするということが予期されている。「帯
域幅効率」という用語はしばしは、スイッチが種々の伝
送レートを処理する容易さを表わすために使用されてい
る。バーストはメツセージ構造およびチャネル化動作を
有するから、チャネルレートよ）高い伝送１ノートは単
一のバーストの伝送のために複数のチャネルを一緒に使
用することによって比較的容易に処理することができる
。６４　Ｋｂ／ｓのチャネルレートな有するバーストス
イッチングにおいては、Ｎ×６４Ｋｂ／ｇのバーストが
それぞれ６４　Ｋｂ／ｓのレートでＮの別個の（しかし
関連した）バーストとして処理される。ここで、Ｎは１
よシ大きい整数である。Ｎの関連したバーストは別個の
チャネルでバーストのあて先に伝送され、そしてオリジ
ナル（Ｄ　Ｎ　ｘ　６４　Ｋｂ／ｓのバーストに再びア
センブルされる。バーストスイッチングのメツセージ構
造は、たとえＮの関連したバーストが位相同期状態であ
て先に到着しなくても、適正な順序で関連したバースト
の再アセンブリを可能にする。

将来のスイッチングサービスはより大きなディジタルデ
ータ処理能力を必要とすることが予期さレル。バースト
スイッチングシステムは７’−タバ一ストに対してリン
クスイッチレベル誤シチェックおよび再伝送モードで動
作し得る。各データバーストは各スイッチにおいて完全
にバック了される。バーストに対する誤シチェックテス
トはバーストがルートに沿って次のスイッチに再伝送さ
れる前に通されなければならない。別の誤シチェックモ
ードはエンド・ツー・エンド誤シチェックである。この
モードにおいて、データバーストの誤シチェックはあて
先リンクスイッチによってのみ実行される。誤シチェッ
クが失敗した場合には、あて先リンクスイッチはオリジ
ンのリンクスイッチによるデータバーストの再伝送を要
求する。

エンド・ツー・エンド課りチェックの一般概念は、誤シ
チェックがポートプロセッサにおいて実行され、これら
ポートプロセッサが使用者の建物にあるいは末端使用者
の機器内に配置されているときに、終局点にまで拡張さ
れる。この構造によシ可能なエンド・ツー・エンドディ
ジタル伝送能力は、例えば診断能力の向上、ならびに音
声およびデータ通信の保安性およびプライバシーの向上
のような他の利点をもたらす。後者の場合には、ディジ
タル通信の暗号化および暗号解読がまた、ポートプロセ
ッサにおいて実行できることになる。

へブスイツチ 第１５図に例示されたへブスイツチ５００は、任意のリ
ンク群から任意の内向きリンクチャネルで受信したメツ
セージバーストのバイトラこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外向き
リンクチャネルに転送するための高速度高答ｆｆｉＴＤ
Ｍスイッチである。

へブスイッチ５００はリングに接読されたＮのスイッチ
ングユニツ）５０１’ｉ含む。冗長性の利点を提供する
ために、２つのハブバス５０２および５０３が設けられ
、リングのまわシにいずれの方向にも信号を伝搬するこ
とができる。各スイッチングユニットは１つ以上のＴＤ
Ｍリンク通信リンク５０４によってリンク群にｈａされ
ている。

入リンクチャネルのディジタルフード化情報のパイ）Ｔ
ｈ受信するオリジンのスイッチングユニットはリングに
そのバイトに置く。このバイトはメツセージバーストに
含まれるアドレス情報によって指定されたそのあて先の
スイッチングユニットに達するまで、リングのまわりを
スイッチングユニットからスイッチングユニットへと送
られる。

第１９図に例示するように、バーストはヘッダ（ＨＤ　
ＲＬ転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３）
よシなる。ヘッダはバーストがこのバーストの他の域別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さである。終了キャラ
クタシーケンスの終了キャラクタ（バイト）はバースト
の終了を指示する。終了キャラクタのシーケンスはチャ
ネルが空きのま＼である間はそのチャネル内に連続する
。

へブリングのまわシのディジタルフード化情報のバイト
の転送は内向きお↓び外向きＴＤＭ！ｌンクチャネルと
同じフレーム周期を有するＣハブチヤネルで生じる。ハ
ブチャネル時間スロット中、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバブリング
のまわり’を移動する各バイトはハブチャネル時間スロ
ットに等シいリング循環周期においてバブリングのまわ
シラ完全に伝搬するようなレートでスイッチングユニッ
トからスイッチングユニットへ転送されねばならない。

１つのスイッチングユニットから次のスイッチングユニ
ットへのバイトの移動は中央クロック５０５の各チック
中に生じる。

第１８図に例示されるように、各フレーム甲、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロツクチッ　りが存在する。例示の実施例
においては、フレーム時間は１２５マイクロ秒であ）、
リンク曲信リンク５０４のリンクチャネルのＴ１７レ一
ム時間と同じである。フレーム当ヤのハブチャネルの数
Ｃは３２である。Ｃはリンクチャネルの１（Ｔｌシステ
ムにおいては２４）よ）少なくてはいけない。フレーム
のクロックチックの数はＣＸＮである。例示の実施例で
は、スイッチングユニットの１ＩＩＮは２５６である。

ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネルを見つけな
ければならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
はならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。

ハブスイッチのスイッチングユニットにおいてふくそ５
かあ）、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチャネルスリップはさけられないから
、各スイッチングユニットはバックアメモリおよびプロ
セッサを含み、メモリを管理しなけれはならない。第１
６図はスイッチングユニットを例示する。このスイッチ
ングユニットはハブスイッチリングのまわシに一方向に
パイ）を転送するためにハブバス５０２に接続された第
１のハブスイッチ素子５１５を含む。

第２のハブスイッチ素子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわシに反対方向にバイト
全転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情報を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（、Ｌ
ＩＰ）５２１および５２６と、メモリと出リンクチャネ
ルｍ〕に２つのリンク出力プロセッサ（ＬＯＰ）５２２
および５２７を含む。ハブ人カブ；セッサ（ＨＩＰ）５
２３とハブ出力プロセッサ（ＨＯＰ）５２４はハブスイ
ッチ素子５１５とメモリ５１６との間にある。第２のハ
ブスイッチ素子５１７と関連するプロセッサはＨＩＰ５
１８とＨＯＰ５１９である。

これらプロセッサの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のパイ１〜のルーティングを制御するこ
とである。また、これらプロセッサはチャネルの捕そく
ならびにメモリ５１６内のダイナミックメモリバッファ
のハブおよびリンクチャネルへの割当ておよび割当て解
除を含む他の機能も有する。これらおよびシーケンス化
および待ち行列化のような他の機能は、前に＃細に記載
したリンクスイッチによって同様の機能が遂行されたの
と本質的に同じ態様で、管理される。

ハブスィッチ素子５１５金通じてメモリ５１６からへブ
リング５０２ヘパイ）ｋＥ送する機能およびハブスイッ
チ素子５１５を通じてバブリング５０２からバイト全転
送する機能はＨＯＰ５２４およびＨＩＰ５２３によって
制御される。メモリ５１６、ＨＩＰ５２３およびＨＯＰ
　５２４はＬＩＰおよびＬＯＰとともに、リンク群とハ
ブスイッチ素子５１５間のインターフェースとして働く
一種のリンクスイッチヲ事実上形成する。第２のハブス
イッチ素子５１７と関連したプロセッサはメモリ５１６
とバブリング５０３間にバイトを転送する際に対応する
態様で機能する。

要約スると、メツセージバーストは１つのリンク群の入
チャネルからハブスイッチを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。

入リンクチャネルでオリジンのへプスイッチングユニッ
ト５０１に到来したバーストのバイトはスイッチングユ
ニットメモリ５１６においてバッファされる。バースト
の初めのバイト、すなわち、ヘッダはアドレスｆ＃報全
含み、１つのバイト、特定すると２番目のバイト、はあ
て先リンク群全指定し、従ってあて先スイッチングユニ
ットヲ指定する。受信されたバイトはハブバスで伝送の
ために待ち行列化される。オリジンのスイッチングユニ
ットが送信空きでかつあて先スイッチング二二ットが受
信空きであるハブチャネルが選択される。

バーストのバイトは各八ツチャネルフレーム中１ハイト
ツつ、選択されたハブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで隣
接する中間に介在するスイッチングユニットのハブスイ
ッチ素子間に直接転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記憶される。ヘ
ッダバイトは、１つ以上のリンク群があて先スイッチン
グユニットと関連している場合に、適当な出力リンク群
を決定するために翻訳される。これらバイトは適当な外
向きリンクに待ち行列化され、最初の空き外向きリンク
チャネルに出力が始まる。

ハブチャネル転送の概要 第１７図はスイッチングユニツ）５０１の第１のハブス
イッチ素子５１５を例示するブロック図である。このハ
ブスイッチ素子５１５はバブリングバス５０２に沿って
前位ハブスイッチ素子から後位ハブスイッチ素子へバイ
トを転送することを処理する。また、ＨＯＰおよびＨＩ
Ｐの制御のもとで、ハブスイッチ素子５１５は、スイッ
チングユニットがオリジンであるときにメモリ５１６か
らリングにバイトをロードし、またスイッチングユニッ
トがあて先であるときに外向きリンクチャネルで伝送す
るためにリングからメモリ５１６ヘアン胃−ド（ダンプ
）する。

各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含む。また、各ハブスイッチ素子はあて先方ウン
タ５３１を含み、このあて先カウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り田ツクチック（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。

また、各チックで、リングを循環するかつハブスイッチ
素子のＴＨＩＳ−８Ｕ記憶レジスタ５３２に存在するバ
イトはハブバス５０２でマルチプレクサ５３３によって
次の後位のスイッチングユニットの記憶レジスタに転送
される。同時に、前位のスイッチングユニットのレジス
タ内のバイトはスイッチングユニットのＴＨＩＳ−ＳＵ
レジスタ５３２に移動する。

スイッチングユニット５０１のハブスイッチ素子５１５
がメツセージバーストに対するオリジンとしてサービス
しているときに、ハブチャネルタイムスリット中に転送
されるべきバイトはハブチャネルタイムスリットの開始
時にハブ入力（ＲＵＢ−ＩＮ）データ直列レジスタ５３
９を通って１（ＯＰによってハブ入力（ＨＵＢ−ＩＮ）
データレジスタ５３５に置かれ、リングへの転送を待つ
。同時に、ハブスイッチ素子がハブチャネルを必要とす
るということを指示する活動（アクティビティ）ビット
がチャネル要求（ＮＥＥＤ　　ＣＥ［ＡＮＮＥＬ）レジ
スタ５４５に置かれる。また、あて先スイッチングユニ
ットアドレスがハブチャネルタイムスマットの開始時に
またはリング循環周期の開始時に、あて先メモリ５４０
からあて先レジスタ５３６に置かれる。あて先カウンタ
５３１の内容をあて先レジスタ５３６中のアドレスと同
じにさせるクロックチックで、コンパレータ５３７は出
力を発生する。この合致の指示は、マルチプレクサ５３
３にＴＨＩＳ−８Ｕ　　レジスタ５３２の内容ではなく
てハブ入力データレジスタ５３５の内容を後位のスイッ
チングユニットに対するハブバスに転送きせるチャネル
捕そくおよびデータ転送セクションに供給される。

上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニツトヘ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットのＴＨＩＳ−３Ｕレジスタ５３２に転送され
る。リング循環周期およびハブチャネルを開始させる次
のチックで、ＴＨＩＳ−８Ｕレジスタ５３２に記憶され
たバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジスタ
５４８に転送され、その後ＨＩＰによってメモリ５１６
に置かれ、そしてＬＯＰによって外向きリンクチャネル
で伝送される。

ハブチャネルの後練のフレーム中メツセージバーストの
バイトの移動はオリジンのスイッチングユニットのＨＯ
Ｐ　　とあて先スイッチングユニットのＨＩＰとの調整
を意味する。ＨＯＰはオリジンのスイッチングユニット
のメモリからバイトを取り出してそれをバブリングバス
に置くことを制御し、あて先スイッチングユニットの１
’（ＩＰはバブリングバスからバイトを取り出してそれ
をメモリに置く。

ＨＯＰ　　は各ハブチャネルまたはリング循環周期中、
１バイトだけの移動および関連する機能を処理すること
ができ、ＨＩＰは各ハブチャネルまたはリング循環周期
中、１バイトだけの移動および関連する機能を処理する
ことができる。かくして、各バーストごとに、オリジン
のスイッチングユニットが送信空きでかつあて先のスイ
ッチングユニットが受信空きである自由ハブチャネルが
見つけ出されなければならない。

ハブチャネルを捕そくする要求は入リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する情報を有さねばならない。

１９へ ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をバブリング
バス５０２に提供するために、活動ライン５４１がバブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲＯｖＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニットからスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−３Ｕレジ
スタ５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。

オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰはチャネ
ル要求レジスタ５４５をセットし、ハブ入力データレジ
スタ５５５にバイトを伝送するための）ブチャネルの要
求を指示する。

あて先カウンタ５３１の内容があて先レジスタ５３６の
内容と同じであるときのクロックチックで、フンパレー
タ５３７は、ハブ入力データレジスタ５３５のバイトを
バブリングバス５０２に四−ドするためのリング循環周
期中の適当な時点であるということを指示する出力を発
生する。ＴＲＩ　Ｓ一８Ｕレジスタ５３２の活動ビット
はあて先スイッチンクユニットの受信ビジィ／空き状態
を指示し、また送信活動メモリ５５９のビットはオリジ
ンのスイッチングユニットのハブスイッチ素子の送信ビ
ジィ／空き状態を指示する。このハブチャネルに対して
あて先スイッチングユニットが受信空きでかつオリジン
のスイッチングユニットが送信空きであることをこれら
ビットが指示する場合には、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバーストを
送出するためのハブチャネルが見つけられたことになる
。

オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５４１を通じてマルチプレクサ５
３３により後位のスイッチングユニットへ伝送されると
きにこの活動ビットをビジィにセットすることによって
このハブチャネルを捕そくする。同時に、バーストの第
１のバイトはマルチプレクサ５３３によりハブ入力デー
タレジスタ５３５から後位のスイッチングユニットへラ
イン５０２で転送される。その上、チャネル捕そくおよ
びデータ転送セクション５３８はチャネル捕ソ＜　（Ｃ
ＨＡＮＮＥＩ、　５ＥＩＺＥＤ）　ｔ、ジスタ５４６を
セットし、バブリングバスに関して上首尾のハブチャネ
ル捕そくおよびデータ挿入がなされたということをＨＯ
Ｐに指示する。ＨＯＰはメモリ５１６に適当な情報を記
憶し、その結果バーストの引続くバイトは引続くフレー
ム巾揃そくしたハブチャネルであて先のスイッチングユ
ニットへ伝送するために適当な時間にハブ入力データレ
ジスタ５３９および５３５に転送される。捕そくしたハ
ブチャネルは今、送信ビジィであるということの指示は
送信活動（ＴＲＮ　ＡＣＴ）メモリ５５９に置かれ、そ
してハブチャネルに対するあて先スイッチングユニット
のアドレスはあて先メモリ５４０に置かれ、ハブチャネ
ル捕そく手絣きを完了する。

活動ライン５４１で伝搬されている活動ビットはハブチ
ャネルを捕そくしたときにオリジンのスイッチングユニ
ットによりビジィにセットされるから、同じあて先のス
イッチングユニットに対する空きチャネルを探している
かも知れない任意の下流のスイッチングユニットはあて
先のスイッチングユニットが現在のハブチャネルに対し
て受信ビジィであるということに気がつく。かくして、
異なるスイッチングユニットによる同じあて先に対する
ハブチャネルの実質的に同時の要求からいかなる混乱も
生じない。

１つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５４８に転送され、
活動ビットは受信活動メモリ５４３へ転送される。受信
活動メモリ５４３内に置かれた受信活動ビットは同じハ
ブチャネルの次のフレーム中に活動ライン５４１で伝柊
される。

ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、モしてＨＩＰによ
ってメモリ５１６に直列に転送される。

ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、あるいはＴｌｌｌ５−８Ｕレ
ジスタ５３２内の活動ビットから意図するあて先が受信
ビジィであることを見出した場合には、オリジンのスイ
ッチングユニットは次のハブチャネルを可能性としてた
めしてみなければならない。オリジンのスイッチングユ
ニットがすべてのハブチャネルを検量し、かつ送信空き
であるチャネルを見つけることができず、意図したあて
先スイッチングユニットが受信空きである場合には、適
当な自由ハブチャネルはそのときにそのハブに存在しな
い。第１５図および８１６図に示すハブスイッチの形態
によれば、オリジンのスイッチングユニットは他のハブ
スイッチ素子５１７およびバブリングバス５０３をため
すことができる。また、オリジンのスイッチングユニッ
トは適正なリンク群と相互接続可能な他のあて先スイッ
チングユニットをためすことができる、あるいはチャネ
ルサーチ手続きが自白ハブチャネルを見つける丁で繰返
される。自由ハブチャネルを繰返しサーチする手続きは
僅かに遅延しただけのチャネ５ｔｔ−提供できる。何故
ならば、代表的には僅か数百ミＩＪ秒の時間で、すなわ
ち、単一のバーストの長さで、ハブチャネルが割当てら
れかつ保持されるからである。オリジンのスイッチング
ユニットがハブチャネルにおける送信空きになったとき
に、あるいはあて先のスイッチングユニットがハブチャ
ネルにおける受信空きになったときに、自白ハブチャネ
ルは利用できるようになる。

ハブスイッチの詳細な動作 関連するＨＩＰおよびＴｆＯＰの制御のもとての、バブ
リングバス５０２のハブチャネルのリング循環周期中の
スイッチングユニット５０１、特にハブスイッチ素子５
１５の動作について詳訓に説明する。第２０図の説明図
は種々の組の状態のもとて（７）／−プチャヘネル中の
ハブスイッチ素子内の動作の概要を示す。

１つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチック０（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＨＩ８−８Ｕレジスタ５３２へ転送される。第２０
図の説明図の第１　ｍ（！も左側の欄）に示すように、
バイトはハブ出力データレジスタ５４８内に置かれ、ま
た活動ビット（ビジィ）は受信活動メモリ５４３内に置
かれる。ＨＩＰはハブ出力データ直列レジスタ５４９を
介してメモリ５１６にバイトを転送し、１昼　　　　　
　　　　゛ 外向きリンクチャネルで伝送するためにＬＯＰによって
処理される。

ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報は１ＦｆＩＰによって処理され
、バーストの終了を認識する。ハブチャネル状態はハブ
チャネルの引続くフレーム中オリジンのスイッチングユ
ニットによって空きに変更される。

また、始動クロックチックで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信ビジィであるか受信空きであるかを指示す
る受信活動メモリ５４３内のビットがマルチプレクサ５
３３を通って後位のスイッチングユニットに対する活動
ライン５４１に送られる。これら動作は第２０図の第１
ｗに示されている。

ハブチャネルの第１のチック（ＯまたけＮ）であて先カ
ウンタ５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたＣ前のフレーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃハブチャネルの現在のハブチ
ャネルはチックＯごとに進められるハブチャネルカウン
タ５５０によって指定される。ＨＯＰによってハブ入力
データ直列レジスタ５３９を通じて乃プ入カデータレジ
スタ５３５ヘパイトがメモリ５１６からロードされる。

チャネルを必要とするということを指示するビットばＨ
ＯＰによってチャネル要求レジスタ５４５内に置かれる
。あて先スイッチングユニットのアドレスはあて先メモ
リ５４０からあて先レジスタ５３６ヘロードされる。

各引続くチックであて先カウンタ５３１はカウントづつ
カウントダウンされ、バイトおよび活動ビット（まＴＨ
ＩＳ−８Ｕレジスタ５３２へり一ドされる。コンパレー
タ５３７の出力によって指示されるようにあて先カウン
タ５３１とあて先レジスタ５３６の内容が合致しない場
合には、ハブ入力データレジスタ５３５内のバイト〔も
しあるならば）に関してスイッチングユニットは何等の
アクションも取らない。クロックの次のチックでＴＨＩ
Ｓ−８Ｕレジスタ５３２の内容は変更なしにマルチプレ
クサ５３３によって後位のスイッチングユニットへ送ら
れる。この状態は第２０図の第２＠に示されている。

あるチックであて先カウンタ５３１がデクリメン）２れ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネル？捕ソくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＨＩＳ−３Ｕレジスタ５３
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５３３に、ハブ入力データレジスタ５５５の内容および
ビジィ活動ビットを後位のスイッチングユニットへ転送
させる。この状態は第２０図の説明図の第３欄に示され
ている。

バーストの第１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバーストのヘッダのアドレス
情報によって指定されたあて先スイッチングユニットが
受信空きであるハブチャネルを捕そくしなければならな
い。前に説明したように、ハブチャネルの第１のチック
であて先カウンタ５５１はオリジンのスイッチングユニ
ットのアドレスにセットされる。ＨＯＰは意図されたあ
て先スイッチングユニットのアドレス情報をハブ入力デ
ータ直列レジスタ５３９へ転送する。

ＨＯＰ　　はまた、チャネル要求レジスタ５４５をセツ
トしてチャネルが要求されていることを指示する。チャ
ネル要求レジスタ５４５からのチャネル要求指示、送信
活動メモリ５５９からのチャネル送信空き指示、および
ハブチャネルサーチが始まっていないということを指示
する捕そく状態レジスタからの空きまたは不活動状態指
示の組合せに応答して、ハブ入力データ直列レジスタ５
５９内のアドレス情報は新しいあて先レジスタ５５２に
転送され、捕そく状態レジスタ５５１は新しいあて光情
報が受信されたということを指示するように変更される
。次に、転送されるべきであるバーストの第１のバイト
が第１バイトレジスタ５５５にロードされる。このバー
ストの第１バイトはアドレス情報が転送されたときにハ
ブ入力データ直列レジスタ５３９に既に転送されたバイ
トである。

捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値ＣＳ特定すると３２、をロードする。その後新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５３６にロードされ、第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５に四−ドされる。

あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３Ｂに対して合致の指示を発生する
。ＴＨＩＳ−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５３８に指示する。ＴＨＩ
Ｓ−８Ｕ　　レジスタ５３２内の活動ビットが空き状態
を指示する場合には、チャネル捕そくおよびデータ転送
セクション５３８はマルチプレクサ５３３に、バス入力
データレジスタ５３５内のバーストの第１バイトおよび
ビジィ活動状態ビットを後位のスイッチングユニットに
転送させる。チャネル捕そくレジスタ５４６はセットさ
れ、データがハブリングに挿入されたということを指示
し、かつハブチャネルが捕そくされたということおよび
バーストの引続くバイトがそのハブチャネルの引続くフ
レームに送出されるべきであるということをＨＯＰ　　
に報知する。その上、このハブチャネルに対する送信ビ
ジィビットは送信活動メモリ５５９内に記憶され、あて
先のスイッチングユニットのアドレスは引続くフレーム
で使用するためにあて先レジスタ５３６からあて先メモ
リ５４０に転送される。捕そく状態レジスタ５５１は不
活動状態に戻される。この状態は第２０図の説明図の第
４楠に示されている。

コンパレータが合致を指示したときのリング循環周期の
チックでＴＨＩＳ−３Ｕレジスタ５３２内の活動ビット
がビジィを指示する場合には、あて先スイッチングユニ
ットに対するこのハブチャネルは他のスイッチングユニ
ットによって既に捕そくされている。第２０図の説明図
の第５欄に示されているこれら勾状態のもとでは、ハブ
入力データレジスタ５３５内のバイトはバブリングに転
送ざれない。代りに、ＴＨＩＳ−３Ｕレジスタ５３２の
内容が後位のスイッチングユニットに送られる。チャネ
ル捕そくレジスタ５４６は変更されず、チャネルが捕そ
くされていないということをＨＯＰに指示する。送信活
動メモリ５５９のあるいは捕そく状態レジスタ５５１の
変更はなく、サーチが始まっているということを依然と
して指示する。

各引続くハブチャネルの開始時にチック０（またはチッ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。

送信動作ではない次のハブチャネルでＣ送信活動メモリ
５５９内の送信活動ピッＦが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容（取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。かくして、ハブスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容がＯの値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利泪で
きるものがないということを指示する。試行カウンタ５
５６がＯに達したときに、捕そく状態レジスタ５５１は
不活動状態にリセットされる。ＨＯＰはまた、第１のバ
イトをハブスイッチング素子に送出した後で現われたチ
ャネルの数を計数する。かくして、ＨＯＰはまた、Ｃハ
フチャネル周期の間チヤネル捕そくレジスタ５４６から
ハブチャネル捕そく指示を受信しなかったので、サーチ
が中断された時点を知る。

バーストのすべてのバイトが送出されると、オリジンの
スイッチングユニットｃ′ｉ終了キャラクタのシーケン
スをハブチャネルであて先スイッチングユニットに送信
し、バーストの終了を指示する。

バーストが完了したというこの通報を受信すると、あて
先のスイッチングユニットのＨＩＰはこの状態を反映す
る（表わす）ためにそのメモリ５１６の内容を管理する
。次のフレーム中、ハブチャネルの発始で受信活動メモ
リ５４３内の受信空き活動ビットは活力ライン５４１に
沿って伝送され、スイッチングユニットが今やそのハブ
チャネルにおける受信空きであることを指示する。

スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング誦で
ある。バーストがポートを介してこの網に導入されると
、このバーストはこの網の箇点によりヘッダにおいて指
定されたバーストのあて先ポートにルート選定される。

スイッチング網は外部制御の介在なしにバーストをその
あて先のポートへ送る。この分散された網スイッチング
インテリジェンスは本質的には２つの特殊設計の高速プ
ロセッサ、すなわち、スイッチングプロセッサと待ち行
列シーケンサ、によって提供される。ファームウェアに
おいてのみ相違するいくつかの種類のスイッチングプロ
セッサがある。バーストスイッチは一般に、例えばバー
ストヘッダの内容がいかにあるべきかを決定する他の高
レベル制御プ胃セッサを有する。ここで、インラインス
イツチング機能と関連したインテリジェンスに対しての
み焦点を向けることにする。これら機能を遂行するプロ
セッサは名前で呼ばれる待ち行列シーケンサを除き、ス
イッチングプロセッサと呼ばれる。各スイッチングプロ
セッサは待ち行列シーケンサと協動して動作する。

リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよヒ通信ハブと中央メモリ間のバイトの移動を調停
する。

汎用プロセッサはスイッチングプロセッサの機能を遊行
するようにプログラムすることができる。

実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとして四ツクウェル６５
０２マイクロブ田セッサを有している。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した。バーストスイッチはその通信リンクに２４
．３２、あるいはそれ以上のチャネルを維持することが
大いに望ましい。

スイッチングプロセッサに課された速度の要件は全く厳
しい。前に説明したように、バーストスイッチは入また
は出バイ上に対して必要な処理の実質的に全部が単一の
チャネル時曲内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５．２マイクロ秒
のチャネル時間を有する。ヨー田ツバの標準である３２
のチャネルを有するキャリヤにおいては、チャネル時間
は３−９マイクロ秒である。スイッチングプロセッサは
現在にとどまるためにはチャネル時間当り約５０の動作
を遂行できなければならないということが決められてい
る。この厳しい速度要件に鑑み、特殊設計のスイッチン
グプロセッサは完全補数のチャネルを実現する必要があ
る。

５．２または五９マイクロ秒の時間当り約５０の動作を
遂行できる商業的に入手可能なマイク田プソ七ツサは存
在しない。

前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制御論理は１つのプロセッサ
のみが任意の時間にアクセスすることができるというこ
とを要求する。従って、メモリアクセスを調停する必要
がある。メモリの調停の結果として、スイッチングプロ
セッサは、他のプロセッサがメモリの使用を完了するま
で待機しなければならず、従って利用できるインライン
処理時間を減少させる。この待ち時間はある状態のもと
では相当になるから、並列処理能力が要求される。

リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。槙々のスイッチングプロセッサによるメモリの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。

メモリのフンテンションは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（檀々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分割するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。待ち行列メモリの単一の
動作中、複数の中断しない読み出しおよび／または薔込
みが可能になる（待ち行列の複数のバッファを結合する
ことが必要となり得る）。

待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに某通の特殊機能である。待ち行列シーケン
サと貯ばれる特殊ブ四セッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに追加したこと
により２つの速度上の利点が生じる。第１は、待ち行列
の管理が並列に行なわれ、それによってスイッチングて
ロセッサのかなりのインラインの負担を免かれさせると
いうことであり、第２は、待ち行列メモリにアクセスす
るスイッチングプロセッサの待ち時間が除去されるとい
うことである。速度上の利点の他ニ、待チ行列シーケン
サは待ち行列メモリのアクションを区分する。これは一
連の中断のない読み出しおよび／または畜込みが待ち行
列メモリの各動作ごとに可能になるということを意味す
る。かくして、通常ならばスイッチングプロセッサ間の
不干渉を確実にするために必要になる追加のアクセスお
よび処理は必要でない。

第２１図は時分割多重通信リンク６５０および６３２間
に結合された代表的なリンクスイッチ６００の一例を示
すブロック図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいはファーム
ウェアの変形例を示すものである。各入力あるいは出力
スイッチングプロセッサＬＩＰ６１０、ＬＩＰ６１２、
ＰＩＰ６１４、ＬＯＰ６０４．１，０Ｐ６２０、あるい
はＰＯＰ６１８は待ち行列シーケンサバス（ＱＳバス）
１５３４との、キャラクタメモリバス（ＣＭＳバス６３
６との、および通信リンクまたはポートバスとのインタ
ーフェースをそれぞれ有する。待ち行列シーケンサ（Ｑ
Ｓ）６０８はＱＳバス６５４と待ち行列メモリ（ＱＭ）
ｓｏ２を調停する。第２１図の待ち行列メモリ６０２は
待ち行列シーケンサ６０８とは別個の構成要素として概
念的に示されている。キャラクタメモリ（ＣＭ　）　６
０６は０Ｓバス６３６に結合されている。各ポートイン
ターフェース（ＰＩ）回路６２２（図には２４のポート
が指示されている）はＰＩ入カバス６４０およびＰＩ出
力バス６３８と結合されている。

Ｐ工人カバス６４０およびＰＩ出力パス６３８はＰＩＰ
６１４およびＰＯＰ６ｊ８とそれぞれ結合されている。

ＱＳバス６５４およびＣＭバス６３６は調停されるバス
である。上部布すみに三角形６４２を有する第２１図の
各ブロックは基本スイッチングプロセッサのファームウ
ェアの変形である。基本スイッチングプロセッサは古だ
、ハブスイッチの対応部（カウンターバート）において
も使用されている。

衝突あるいはデータの改悪がＣｒｔバス６３６およびＱ
Ｓバス６３４の両方に生じないことを確実にするために
、かつＣＭ　６０６およびＱＭ６０２のアクションに対
するすべての要求が公正にサービスを受けること企確実
にするために、（１／Ｔバス６３６およびＱＳバス６３
４の両方についての調停が必要となる。これらバスのそ
れぞれについてのコンテンションは第３ＡＩＪに示すよ
うに、適当に変更した優先度調停論理を使用して解決す
ることができる。第２１図におし）で、Ｃｌｖ丁６０６
およびＱＭ６０２はそれぞれ内部読み出しおよび書込み
パルスを発生するためのタイミングコントロールおよび
ランダム・アクセス・メモリ（ＲＡＭ　）を含む。０Ｍ
バス６５６およびＱＳバス６３４を通るすべての転送は
１マシンサイクルかかる。１サイクルに対する調停はバ
スの転送と同時に実行することができ、従って１つの転
送は各サイクルごとに実行することができる。

第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブロック図を示す。コントワール７１０はプ
ログラムメモリ７０２からの命令を実行する。好ましい
一実施例においては、プログラムメモリ７０２は図面に
Ｐ　ＲＯＮと指示されたプログラマブル・リード・オン
リー・メモリとして実現されている。レジスタ７０４・
演算処理装置（ＡＬＵ）７０６、およびデータメモリ、
すなわち、ＲＡＭ７０８が存在する。待ち行列シーケン
サバスとのインターフェース（ＱＳ−ＩＰ）７１４、キ
ャラクタメモリバスとのインターフェース（ＣＭ−ＩＦ
）７１８、および通信リンク、ポート、あるいはハブと
結合するための手段を提供する外部インターフェース（
ＥＸ−ＩＦ）７２０が存在する。

デュアルポー）ＲＡＭ（ＤＰ−ＲＡＭ）７１６はキャラ
クタメモリの現在バッファアドレスを提供する（現在の
チャネル番号の関数として）ための手段を含む。有限状
態マシン（ＦＳＭ）７２２は入バーストに関して各チャ
ネルの状態を決定するための手段を含む。ＦＳＭ７２２
の代表的なチャネル状態は、チャネル空き、バースト待
ち、特定のヘッダバイト受信、情報バイト受信、ＤＬＥ
（データリンク・エスケープ）バイト受信、およびＦ　
Ｌ　Ａ　Ｇ　（バーストの終了）キャラクタ受信、であ
る。

スイッチングプロセッサ７００の各構成要素はＦ　ＲＯ
Ｍ　７０２およびＤＰ−ＲＡＭ７１．５を除き、データ
／アドレスバス７１２と結合される。ＰＲＯλ・■７０
２は命令バス７２４およびマイクロコート７ドレスバス
７２６を介してコントロール７１０と結合される。ＤＰ
−’ＦｔＡ？ｙＬ７１６はバス７２８および７３０によ
ってＱＳ−ＩＦ７１４およびＣＦ＋イーＩＦ７１８間に
それぞれ結合される。Ｆ　Ｓ　Ｍ７２２はバス７３２を
介してＥＸ−ＩＦ７２０と結合される。ＦＳＭ７２２は
また、ジャンプアドレスバス７３４を介してコントソー
ル７１０と結合される。図面に示すように、コントロー
ル７１０から各構成要素に至る制御ラインが存在する。

コントロール７１０はチャネルカウンタ手段、例えば放
送チャネルカウントまたは放送チャネルクロックから発
生されるカウント、を含む。制御ライン７３６は外部チ
ャネルクロック源からコントロール７１０へ入力を提供
する。

スイッチングプロセッサ７００によって実行される命令
は命令バス７２４を介しでＰＲＯＭ７０２から読み出さ
れる。コントロール７１０は実行されるべき次の命令の
アドレスをアドレスバス７２６を介して提供する。スイ
ッチングプロセッサの各実施例に対して、マイクロコー
ド化プログラムは変更されない。それ故、プログラムメ
モリはＲＯＭ。

である。

Ｐ　ＲＯＭ７０２は２５６ワード含み、各ワードは６４
ビツトの長さを有する。このワード長はこの技術分野で
通常見られるものより長い。拡張されたワード長はいく
つかの点で速度上の利点を提供する。単一の命令ワード
に１つ以上の動作、例えば、レジスタ転送およびＡ　Ｉ
、　Ｕ動作、を含ませることができ、その結果、いくつ
かの動作が単一の命令に割当てられた時間内に実行でき
ることになる。命令ワードの種々のビット位置があるレ
ジスタ、動作等に割当てられ、従ってプ四グラム命令の
デコードが最小限ですむことになる。例えば、１つのレ
ジスタが命令ワードの割当てられたビット位置に１つの
ビットが存在することによってアドレスできる。いくつ
かのレジスタの動作は同じ命令サイクル内に生じ得る。

命令はパイプライン態様で実行される。命令７エフチ（
取出し）は命令実行とオーバラップする。特定の命令の
実行サイクル中、次の番の命令が取出される。かくして
、スイッチングプロセッサはサイクル当り１命令を実行
する。次の番の命令は現在命令がジャンプ命令でないな
らば、実行されるべき次の命令である。

ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイク／Ｌ／を
必要とする。

ＲＡＭ７０８は１０２４バイトを含む。このＲＡＭ７０
８はスイッチングプロセッサ７００に対する局部データ
メモリとして館く。ＲＡＭ７０８はスイッチングプロセ
ッサのチャネルのそれぞれに対する種々の状態変数およ
びパラメータを含み、例えば、バーストがそのあて先に
向ってルート選定されたか否かを指示する指示器である
。データメモリアドレスは命令から利用できるコントａ
　−ルア１０内のチャネルカウンタ（５ビツト）および
オフセット（５ビツト）の連結である。

ＡＬＵ７０６は標準の演算および論理動作を実行する。

デュアルポートＲＡ’、’Ｔ７１６はアクティブバッフ
ァアドレスに対するスイッチングプロセッサの記憶装置
である。スイッチングプロセッサはチャネルカウンタで
ＤＰ−ＲＡＭ７１６をアドレスすることによってバッフ
ァアドレスを待ち行列シーケンサまたはキャラクタメモ
リに送る。これはそのチャネルに対するアクティブバッ
ファを読み出す。読み出されたアクティブバッファは自
動的に待ち行列シーケンサまたはキャラクタメモリに送
られる。待ち行列シーケンサが与えられたチャネルに対
するアクティブバッファを更新するときには、チャネル
番号でＤ　Ｐ　−ＲＡ　Ｍ　７１６をアドレスし、そし
て新しいバッファアドレスを６込むことによってこれを
行なう。ＤＰ−ＲＡＭ７１６は商業的に入手できるデュ
アルボー）　ＲＡ　Ｍを使用して、あるいはアドレスお
よびデータバスについての多重化回路を有するシングル
ポートＲＡ　Ｍおよびフンテンション制御論理を使用し
て、実現することができる。

レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。

スイッチングプロセッサレジスタは次の表１に示されて
いる。

ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１０はＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。コントロール７１０は単にコマンドま
たはリクエストを発生するだけである。ＱＳ−ＩＦ７１
４は調停された待ち行列シーケンサバスにアクセスし、
リクエストを待ち行列シーケンサに転送するための手段
？有する。待ち行列シーケンサはスイッチングプロセッ
サとは独立にリクエストを実行する。待ち行列シーケン
サは、適当なときに、情報の単一区分をスイッチングプ
ロセッサ７００に戻ず、すなわち、特定のチャネルとと
もに使用されるべきキャラクタメモリ内の新しいバッフ
ァのアドレスまたは番号′ｆ？、戻す。このバッファア
ドレスは（Ｊ　Ｓ　−Ｔ　Ｆ　７１４からバス７２８を
介してＤＰ−ＲＡＭ７１６に直接送られ、そしてチャネ
ル番号によってアドレスされたＤＰ−ＲＡＭ７１６のロ
ケーションに記憶される。

入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０　Ｂに記憶されたインデ
ックスと連結された、ＤＰ−ＲＡＭ７１６によって供給
されるバッフ７番号を含む。ＣＭ−ＩＦ７１８はバッフ
ァアドレスが供給された後独立にキャラクタメモリへの
アクセスまたはキャラクタメモリからのアクセスを実現
するための手段を有する。

各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として破く。外
部インターフェースと呼ばれるＦＪＸ−ＩＦ７２０はス
イッチングプロセッサの特定の実施例に依存してリンク
、ポート、またはハブに対するインターフェース手段を
提供する。中央メモリの入力側のスイッチングプロセッ
サにおいて、ＥＸ−ＩＦ７２０は受信したバイトをバス
７３２を介してＦＳＭ７２２に提供するための手段を有
する。

Ｆ　Ｓ　Ｍ　７２２の目的はコントロール７１０と並行
に入バーストと関連した論理を実行することによってコ
ントロール７１０を援助することである。

入バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。

このジャンプアドレスは入バイトを処理するのに適した
ＰＲＯＭ７０２のマイクルコード化すブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。

適当なジャンプアドレスは０本質的には２つの基準また
は状態、すなわち、キャラクタ状態およびチャネル状態
によってＦ　Ｓ　Ｍ　７２２により決定される。理解で
きるように、入バイトの状態は、一般に、同じバースト
またはチャネルの前位のバイトの状態に依存する。状態
の開運は以下に記載するように状態図に最良に例示され
ている。

第２３図はキャラクタ状態図７５０を示す。キャラクタ
状態には次の３つの状態、すなわち、ブロック７５２の
クリア、ブロック７５４のＤＬＥ検出、およびブロック
７５６のＦＬＡＧ検出である。各状態は入バイトおよび
同じバーストまたはチャネルの前位のバイトの状態によ
って決定される。このプロセスはクリア状態において初
期設定される。ＤＬＥまたはＦＬＡＧキャラクタ以外の
バイトが受信される場合には、状態はクリアにとどまる
。受信バイトがＤＬＥである場合には、状態はＤＬＥ検
出に変わる。受信バイトがＦＬＡＧである場合には、状
態はクリアからＦＬＡＧ検出に変わる。クリア状態はい
ずれかの形式のバーストキャラクタ、すなわち、制御キ
ャラクタまたは情報キャラクタ、が受信できるというこ
とを指示する。２つの制御キャラクタはＤ　Ｌ　Ｅおよ
びＦ　Ｌ　Ａ　Ｇである。

状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。？）　Ｌ　Ｅに続く任意のキ
ャラクタは制御キャラクタではなくて情報キャラクタと
して解釈される。

状態がＦＬＡＧ検出であるときに、他の制御キロ２ ヤラクタ以外の任意のキャラクタが受信されると、状態
はクリアに戻る。別のＦＬＡＧキャラクタが受信される
と、状態はＦＬＡＧ検出にとどまる。

ＤＬＥキャラクタが受信されると、状態はＤＬＥ検出に
変わる。次のキャラクタがデータキャラクタであるとい
うことをＤＬＥキャラクタが指示する場合には、ＤＬＥ
検出から直接ＦＬＡＧ検出に変わる可能性はない。ＦＬ
ＡＧはバーストの終了または空きチャネルを指示する。

ＦＬＡＧ検出からクリアへの転移は第１の制御でないキ
ャラクタ、すなわち、ＦＬＡＧでもなく、またＤＩ、Ｅ
でもないキャラクタを受信したときに生じる。

第２４図はチャネル状態図８００を示す。この図は入バ
ーストを処理しているときのチャネル状態間の制御の流
れを示す。初期状態はブロック８０２のバーストヘッダ
の第１のバイトの受信を待つ状態である。いずれかの制
御キャラクタ（ＤＬＥまたはＦＬＡＧ）が受信される場
合には、状態は変わらない。好ましい一実施例において
は、ＦＬＡＧキャラクタは空きチャネルで伝送される。

バーストの第１のバイトが受信されると、状態はブロッ
ク８０４の第２のヘッダキャラクタひ待つ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０８の第３お
よび第４のヘッダバイトを待つ状態にそれぞれ夏わる。

ブロック８０４．８０６、および８０８において、状態
はＤＬＥを受信したときには変化しない。

ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ塩田のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダバ
イトを受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（ＢＣＣは上ではへラダチェックシーケ
ンスと呼ばれている。）バーストの伝送が打ち切られる
と、バーストのバイトばＦＬＡＧが受信されるまでブロ
ック８１４において再伝送されることなしに処理され、
ＦＬＡＧの受信により状態はブロック８１２の終了シー
ケンスの受信を待つ状態に変わる。システム終了シーケ
ンスが単一の７ラグである場合には、制御は直接ブロッ
ク８１２を通ってブロック８０２の空き状態に戻る。終
了シーケンスが１つ以上のキャラクタ、例えば５キヤラ
クタの少なくとも３つのＦＬＡＧである場合には、制御
は終了シーケンスを首尾よく受信するまで、ブロック８
１２にとどまる。

ブロック８０８において第４のヘッダバイトを受信し、
かつバーストチェックキャラクタの上ｔｉｆ４の確認の
後、制御はブロック８１０に進み、このブロック８１０
においてバーストの情報部分が処理される。ＦＬＡＧを
受信したときに、状態はブロック８１２における終了シ
ーケンスを待つ状態に変わる。

制御バーストは、内部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制御バース
トの一例はスイッチのルーティングテーブルの変化であ
る。制御バーストはブロック８０８において検出するこ
とができる。制御バ一ストが受信される場合には、状態
はブロック８１６に進み、ここで制御バーストが処理さ
れる。

ＦＬＡＧを受信すると、制御はブロック８１６からブロ
ック８１２に進み、ここで終了シーケンス（もしある場
合には）を待つ。

有限状態マシン７２２は第２３図の３つのブロックに示
す３つのキャラクタ状態と、第２４図の８つのブロック
に示す８つのチャネル状態を有する。両図面の各ブロッ
クはＦＳＭ７２２の独自の状態に対応する。第２２図を
参照すると、入バーストを処理するための論理はフント
ロール７１０とＦＳＭ７２２との間に込み入った状態で
結合される。コントロール７１０はＦＳＭ７２２を初期
設定する。人バイトを受信したときに、ＦＳＭ７２２は
その適正な状態ご決定し、この状態に対応するジャンプ
アドレスをバス７３４に置く。本明刑書において使用さ
れるときには、「バス」という用語はバス７３４および
他の場合と同様に、シングルエントリ・シングルエグジ
ット・データ経路？含む。コン）ｏ−／Ｉ／７１０は入
バイトを処理するための適当なマイクロコード化サブル
ーチンのロケーションであるバス７３４のアドレスにジ
ャンプする。バイトを処理した後、コント四−＃　７１
　Ｑはデータ／アドレスバス７１２を介してＦＳＭ７２
２にフィードバックを提供する。コントロール７１０に
よって提供されるフィードバックを使用して、ＦＳＭ７
２２は次の７レームの同じチャネルで次のバイトを受信
するための適正な状態を決定する。がくして、各構成要
素はスイッチングプロセッサの適正な機能に肝要な情報
を他の構成要素に提供する。

スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４群の命令、すなわち、
移動、演算処理装置（ＡＬＵ）命令、ジャンプ、および
雑命令がある。

ム Ｊ−（ト （。　　　　　卜 ″　　　′ｍＭ　（ｏ　　＋ 八 ヤ　　　　　　　　　　　　鍼 φ　　　　ｂ巴　呂　′６　　　ゝ Ｉ　　　　　Ｃ 嘲　　　　　什　四〇　　　〇 訃　　　　　（震弓　　　　　　　　　表ｏｏ舌　−弼
弘弘弘冨 へ　　　さ　　　　　　　　　ｐ　ｐ　　　　　　　Ａ
ＡＫＫＫ　　Ｏ！！　　０　　　０　（（フン、　５Ｘ
　　ｌ、ｓ、　　ｇや　　　　　Ｉヨ　宕 惰　口　　　　・・１　！１０．８Ｉ Δ　Δ　Δ　」 ト　諒　　へへシ須ＱＱＱぺ追ぜ１ ％　　　暴諒礫＊ｘへ−ＱＣりＣりＥＥ”　　ｎ八　Ｃ
ＩＩりｌ）器に四Ｑ四ロ　　　−（ＣＣヘヘｐＯσσσ
　ＩＩ　　ＩＩ　　ＩＩ　　へ　　　　　′カ弘（イへ
へ＋器’６’６’；６ａｏｏ　ｖ　　’ｈ　−１へ　　
　　Ｋ　ｐ　弘　ｖ　　ｒ　　１ト　σ　弓　４　弓　
臣　ヨ　臣　　ン　　　　　八　　Ｖ！　　）電にω伽
如如與勇裏■■σ誓　　七　［Δ１−−５ン５Ｏｏａｃ
ｙａｃｙａＦ７″ｔＸｈｔフーくＫ　　ハハム菌菌菌に
）菌菌目 、　　氏氏匡鍼閃匡氏＋Ｊ　　　　；’１１　　／Ｓ　
　Ω階長やω■鴫（（■（■＋Ｊ　　　　　七　七　く
ｏ　二１石　　　　　　　　　　　　　　　　））四　
イＫＫｐ　　　　　　　　　　　Ｃ故二へ不発）ＩＪｕ
￥、ご：１；　　　　粕嵌Ｊ−ΔΔ＼Ｇ１口ａ＋　ｄ　
Ｈｃｌ　Ｏ曜滌締廿−・Ｈ℃−４１＋１ｍ１ 一０喝ｔべＺ＋−七）ぺｔト七）う） ＞　　　　　　　　　ロ　　ロ　　−　　ロ　　；　　
ロ　　ロ　　　　　　　　　　　　　　　　　＋：ＩＣ
＋（）　　　＋ｌ５Ｆ−１＋−Ｉ　Ｆ−１ｘ−Ｅ　Ｉ：
＋１ト 八 七 ソ く０ 翳 ・　い Ｎ　欅 ゛　如 ）Ｃ！Ｉ Ｊ″５ り　− し　Ｑ 、　ト 一　￥ 〆　１ト ）　へ ｉト ツ　　−　　Ａａｌ　　　（１，（Ｉ　　　ｍ　　　　
　　　−＠　　　−ｋ　、Ω　　−ゲ　◎　−。、　ツ
　ユ１Ｆ−−Ｉ：Ｉ口ｑｌｔ＋　ＩＩ−１％−１１１−
１？　？　？　＋１−１１１−１　０．　。

スイッチングプロセッサの一般的動作は次の通りである
。

ｔ　チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。

２　次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。

五　チャネル状態および受信バイトに基づいて処理が行
なわれる。

４　次のキャラクタが入力プロセッサによってキャラク
タメモリに、あるいは出力プロセッサに対する外部イン
ターフェースに出力される。

５、　適当なリクエストが待ち行列シーケンサインター
フェースを介して待ち行列シーケンサに発生される。各
スイッチングプロセッサは各チャネル時間ごとに待ち行
列シーケンサリクエストを発生する。

待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモす管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通信する入力および出
力プロセッサを含む。

入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。

出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブに置く。待ち行
列シーケンサはバッファの管理を行ない、適害なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接読する。

待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。

未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（エフ０ ラスチック）記憶装置を提供するような態様で他のバッ
ファに連鎖される。

バーストの開始時に、入力プロセッサは待ち行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最ｉ優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。

バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バッファの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバッフ１ ７アを自由待ち行列リストに置くように指示する「プツ
ト・バッファ」リクエストを発生する。

待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。

データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デコ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。

待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに置く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバッファを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。

第２５図は待ち行列シーケンサのアーキテクチャを１載
するブロック図である。コントロール８６０、レジスタ
８５４、ＡＬＴＪ８５６、およびＲＡＭ８５　Ｂはそれ
ぞれ内部データ／アドレスバス８６２と結合されている
。ＦＲＯＭ８５２は命令バス８７６およびアドレスバス
８７４？介してコントロール８６０と結合されている。

これらブロックはスイッチングプロセッサに関して上記
したのと本質内に同じ機能を実行する。第２５図のＲＡ
Ｍ８５　Ｂは待ち行列シーケンサの内部の一部として示
されている。第２１図において、ＱＭ６０２は待ち行列
シーケンサから離れた別個のメモリ構成要素として概念
的に示されている。第２５図は好ましい一実施例である
。

待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーケンサバスを介してスイツチングプロセッ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インターフェース（ＯＵＴ−ＩＦ）８６４はデータ／
アドレスバス８６２と結合される入力インターフェース
（ＩＮ−ＩＦ）８６６はファーストイン・ファーストア
ウトバッファ（ＦＩＦＯ）８６　ｉｌｌと結合され、Ｆ
ＩＦＯ８６Ｂはスイッチングプロセッサと待ち行列シー
ケンサ間の入力バッファの場合のように動作する。種々
のスイッチングプロセッサは独立に待ち行列シーケンサ
にリクエストを発生する。

スイッチングプロセッサが待ち行列シーケンサバスへの
アクセスを獲得すると、このプロセッサはＦＩＦＯ８６
Ｂの頂部にリクエストを記憶する。

待ち行列シーケンサが９クエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６Ｂの底部から得る。ＰＩＦ０８６Ｂにリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。

ＦＩＦＯ８６Ｂは種々のスイッチングプロセッサからの
リクエストを優先度群内に先着順サービスの順序で記憶
する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ集
積チップおよび制御論理を使用して実現できる。各ＦＩ
ＦＯの出力は次の未決定のリクエストである。このリク
エストはＦＲＯＭ　８５２のアドレスにルックアップテ
ーブルを介してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてコントワール８６０によって使
用されるものである。待ち行列シーケンサ８５０は一組
が通常優先度のリクエストに対するＦＩＦＯであり、他
の組が窩い優先度のリクエストに対するＦＩＦＯである
２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のＦＩＦＯの出力が使用される。

エンキュー／デキュー８７０は出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
そのあて先のインデックスにセットされなければならな
い。これはバースト形式フィールドをデコードし、その
結果とインデックスとのＡＮＤｅとり、そして最終結果
をインデックスとして記憶することによって行なわれる
。出力プロセッサがデキューを要求すると、エンキュー
／デキュー８７０は２つのタスクを実行する。第１は、
最高優先度のバースト形式の未決定がインデックスレジ
スタから取す出さなければならない。これは優先度エン
コーダおよびデコーダを使用して行なうことができる。

第２は、インデックスレジスタ内のバースト形式に対応
するビットは、デキューされるバーストがそのバースト
形式の最後のバーストの未決定である場合に、リセット
されなければならない。こねはインデックスと最高優先
度のバースト形式の未決定の補数とのＯＲをとることに
よって行なうことができる。エンキュー／デキュー論理
によって実行される動作はまた、コントロー８８６０に
よっていくつかの命令で実行することができ、あるいは
上述した動作が論理に組込まれたカスタムＡＬＵを使用
して行なうことができる。

待ち行列シーケンサにおいて、ＰＲＯＭ８５２は２５６
ワードを有し、各ワードは６４ビツトの長さを有する。

命令ワードの長さから実現される速度およびデフード上
の利点はスイッチングプロセッサのＦＲＯＭに対して記
載したのと同じである。

ＲＡＭ　８５　Ｂは２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭ８５　Ｂに記憶さ
れる。すなわち、キャラクタメモリの各バッファの管理
情報とスイッチングプロセッサメモリの各待ち行列の管
理情報である。

ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。

レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーケンサレジスタ
は表３に特定されており、次の通りである。

スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。

この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のブロック図９９００である。

第２５Ａ図は２つのプロセッサＡと３間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によって制御
される。データを受信するために、プロセッサＢは受信
ライン９１０を？ｊ　ｆｆｉし、その内部バス９１２か
らデータを読み出す。

この形式のインターフェースは同期または弁間期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。

この場合には、ラッチＡ１ラッチ３１丁たは両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１Ｂは後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦＢ６６もまた、後者の形式のものである。

待ち行列シーケンサの基本命令セットは表４に示されて
いる。

表　　４ 待ち行列シーケンサ命令セット ｍｏｖ−レジスタからレジスタへの移動レジスタからメ
モリへの移動 メモリからレジスタへの移動 ｊｎｕ　　無条件ジャンプ ｊｎｅ　　等しい場合にジャンプ ｊｕｎ　　等しくない場合にジャンプ ｊｎｇ　　大きい場合にジャンプ ｊｕｌ　　小さい場合にジャンプ ｊ　ｆ　ｕ　　無条件ジャンプ ｊｆｅ　　等しい場合にジャンプ ｊｆｎ　　等しくない場合にジャンプ ｊｆｇ　　大きい場合に′ジャンプ ｊｆｌ　　小さい場合にジャンプ ｉｎｃ　　　バッファカウントパラメータをインクリメ
ントｄｅｅ　　バッファカウントパラメータをデクリメ
ントｓｉｎ　　　インデックスレジスタへのバーストの
付加を許容ｄｉｎ　　　インデックスレジスタからのバ
ーストの除去を許容 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦ０８６８に置かれたコマンドまたは
リクエストによって制御される。

各リクエストはＦＲＯＭ８５２に記憶されたマイクロコ
ード化サブルーチンに対応する。

動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自由待ち行列リストに置くことよりな
る。

待ち行列シーケンサは、次に、その空きループに入る。

この空きループにおいて待ち行列シーケンサはＦＩＦｏ
８６８を質問してリクエストが到着したか否かを決定す
る。リクエストが存在するときには、ＦＩＦＯジャンプ
命令が実行される。

これは特定のリクエストを実現するマイクロコード化ル
ーチンの始めに制御を転送する。

ルーチンの終了時に、ＰＩＦ０８６日は再び次のリクエ
ストに対して、もしある場合には、質問される。他のリ
クエストが存在する場合には、このリクエストを実現す
るために適正なＦ！ＦＯジャンプが実行される。リクエ
ストが存在しない場合には、待ち行列シーケンサ空きル
ープが再び始められる。

上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの総合スイッチングを遂行させるのに必要な速度上の
利点を提供する。この速度上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのフ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。

スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプロセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。

より短かい命令ワードは追加のデコード遅延をまねき、
そして命令当り１つの動作のみを維持する。

命令取出しが前の命令の実行とオーバラップする動作の
パイプラインモードは非パイプラインモードの動作より
も動作のｉｌｔが速い。

スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、終了まで
動作し続ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもつと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、種々のインターフェー
ス、およびエンキュー／デキュー論理である。

スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。

表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（ファクタ）の推定を含む。

表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同様の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イクロブ四セッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな推定であろうこれら表の係
数は独立でもなければ相互に排他的でもない。

従って、インラインスイッチング砲能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら表はそれぞれのプロセッサのアーキテク
チャを理解する補助として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。

この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。

表　　５ スイッチングプロセッサ 速度上昇係数の推定 特徴　　　　　　係数　　メカニズム 減少命令セット　　５　　より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） キャラクタおよびチ　ｔ５　より少ない命令ヤネル状態
に対する　　　　（約３３％）有眼状態マシン 独立インター７エ　ｔ３　ソフトウェアのバス詔ｇｆを
一ス　　　　　　　　　　　待つ必要なしデュアルボー
）　　　ｔ３　　待ち行列シーケンサからイＲＡＭ　　
　　　　　　　　　ンタラプトを待つ必要なし表　　６ 待ち行列シーケンサ 速度上昇係数の推定 特徴　　　　　　係数　　メカニズム 減少命令セット　　５　　より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行　　　　２　　より少ない命令（約５０％） 独立インター７エ　ｔ３　ソフトウェアのバス認可を一
ス　　　　　　　　　　　待つ必要なしエンキュー／デ
キ　ｔ５　臨界的経路において；ニーハードウェア　　
　　デキューに対する９つの諸令およびエンキューに対
す る６つの命令の代りに１サ イクル 表　　７ 速度上昇係数の推定 特徴　　　　　　　係数　　メカニズム待ち行列シーケ
ンサ　２　　スイッチングプロセッサが連続およびメモ
リ管理機能 を実行する必要なし 待ち行列シーケンサ　ｔ５　スイッチングプロセッサか
のＦＩＦＯ待ち行列シーケンサの準備 状態を待つ必要なし 待ち行列シーケンサがワー クロードをバランスできる 別個の待ち行列シー　ｔ３　メモリへの並行アクセスケ
ンサおよびキャラ　　　　各バスのフンテンション減り
タメモリパス　　　　　　少 スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、：ｍよび他のハードウェア構造を制御するマ
イクロプログラムを■する。

これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れｗｉも含む。マイクロプルグラム
フォーマットは制佃１ぎれるバードウエアに特定してい
る。各ハードウェア機能を制御する１つのビットまたは
一部のビットがある。

待ち行列シーケンサに対するマイクロコードフォーマッ
トは第２７図に示されている。マイクロコードは６４ビ
ツトの幅を有し、８つの８ビツトバイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスはまた、
レジスタを通じて制御することもでき、この場合にはア
ッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がすべ
て１である。マイクロコードの第２（２番目）のバイト
はローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ　）
および療択コード（ＳＥＬ、）を含む。ローア−・アド
レスパラメータは局部メモリをアドレスするために使用
される。選択コードは本質的にはジャンプおよび分岐を
制御する次のマイクロコードアドレスがどこから到来す
るかを決定する。

マイクロコードの第３（３番目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即位（イミデイエイト）データ（ＤＡＴＡＯＴＪＴ　
）を含む。これは定数がマイクロコードから任意のレジ
スタに導入されることを可能にする。マイクロコードの
第５（５番目）のバイトはＮＡＥＮビットと５つの書込
み許容（イネーブル）ビット（ＹＥＮ）を含む。ＮＡＥ
Ｎビットはケース分岐を制御する。このビットがアクテ
ィブであると、次のマイクロコードアドレスは実行され
るべき次のルーチンを含むマツピングＦ　ＲＯＭから取
出される。これはマイクロプログラマブル・コンピュー
タの命令を取出してデコードすることに類似している。

書込み許容ビットはレジスタへの情報の書込みを制御＋
１する。これらビットの任意のものがアクティブである
と、データバスにあるものはすべて指定されたレジスタ
に書込まれる。任意数のレジスタが同時に書き込まれ得
る。次の５つの書込み許容ビットがある。インチックス
レジスタＩ　ＲＥＧ　、バッファ出力レジスタＢＵＦＯ
，主（局部）メモリＭＭ　Ｅ　Ｍ、データレジスタＤＲ
ＥＧ、および一時しジスタＴＥＭＰである。

マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内のｆＩｊ報はデータバスに置か
れる。一度に１つのレジスタだけを読出すことができる
。次の８つのデータビットがある。ＡＮＤ回路の内容Ａ
ＮＤ（インデックスレジスタから１つのビットを取り除
く）、ＸＮＯＲ回路（インデックスレジスタに１つのビ
ット全加える）、カウンタＣＮＴＲ，バッファレジスタ
ＢＵＦＦ、マイクロプログラムワードのデータ出力フィ
ールド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタ
Ｄ　ＲＥ　Ｇ　、および−１時レジスタＴＥＭＰである
。

マイクロプログラムワードの第７　（７＠目）のバイト
はアッパーアドレスビット（ＵＡＥＮ）およびミドルア
ドレスビット（ＭＡＥＮ）を含む。これらビットの制御
のもとで、レジスタからの情報はアドレスバスにあるい
はアドレスバスの一部に置かれる。任意の与えられた時
間に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブで
ある。次の３つのミドルアドレスレジスタがある。バー
スト形式レジスタＢＴＹＰ、インデックスレジスタＩＲ
ＥＧ、によびシーケンサからのデータ５ＥＱＵである。

これらはデータをアドレスバスの３つの最下位ビットに
置く。５つのアッパーアドレスレジスタはデータをアド
レスがス全体に置く。これらはバッファレジスタＢＵＦ
Ｆ、シーケンサデータ５ＥＱＵ、待ち行列レジスタＱＵ
ＥＵＥ、データレジスタＤＲＥＧ。

および一時レジスタＴＥＭＰである。

マイクロコードワードの第８（８番目）のワードは雑制
御ピッ）（ＭＩＳＣ）を含む。ＤＱＲｌおよびＤＱＲＯ
はデキューリクエストの完了をＬＯＰ　ｉおよびＬＯＰ
Ｏにそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリア
ドレスビットを制御し、従ってバッファパラメータまた
は待ち行列パラメータをアドレスする。Ｂ／Ｔは待ち行
列インデックス（これは優先度によって来決定の仕事の
トラックを保持する）の操作のためにインデックスレジ
スタまたはバースト形式レジスタのいずれかの選択を制
御する。Ｄ／ＵはＬ　Ｉ　ＰおよびＬＯＰに対するバッ
ファカウントの操作のために、カウンタがアップ計数す
るか、あるいはダウン計数するかを決定する。ＣＮＴＥ
Ｎはカウンタの動作を制御する。ＰＳＴＲおよびＮ５Ｔ
Ｒは高優先度および通常優先度のＦＩＦＯの出力レジス
タをそれぞれストローブする。

第２６図はスイッチングプロセッサに対するマイクロフ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が相違する。第１のバイトはスイッチングプロ
セッサに対して５ビツトだけであるアドレス出力データ
（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビット
は局部メモリの最上位アドレスビットを制御し、従って
チャネルパラメータまたはスイッチングプロセッサのル
ーティングテーブルをアドレスする。マイクロコードの
第２のバイトは次のアドレスフィールド（ＮＥＸＴＡＤ
Ｄ）を含み、第３のバイトはデータフィールド（ＤＡＴ
ＡＯＵＴ）である。これらは待ち行列シーケンサマイク
ロコードの同じフィールドに類似している。

スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモＩＪ　ＬＭＥＮ　　ＩＮ。

バースト要式レジスタＢＴＹＰ、出刃レジスタ０ＵＴＰ
。

ＡＬＵの入力レジスタＡＲＥＧ、キャラクタ状態レジス
タＣＨＲ３ＩＮ、チャネル状態レジスタＣ）（ＮＳＩＮ
、インデックスレジスタＩＮＤＸ、待ち行列レジスタＱ
ＵＥＵ、待ち行列シーケンサリクエストラッチＱＳＲＥ
Ｑ１および入力ストロープラッチＩＮＰＵＴ　　ＳＴＲ
である。

マイクロワードの５番目のバイトはデータ許容コントロ
ール（ＤＤ）を含む。これらはデータがレジスタからデ
ータバスに転送されることを可能にする７つのビットで
ある。この７つのレジスタはマイクロワードデータ出カ
フイールドからのデータ５ＥＱＤ、スイッチングプロセ
ッサの局部アドレススイッチ０ＷＮＳ、キャラクタ状態
出力レジスタＣＨＲ３ＯＵＴ、ＡＬＵ出力レジしタＡＬ
ＵＯ１入カレジスタＩＰＵＴ、バッファレジスタＢＵＦ
Ｆ、および局部メモリＬＭＥＭ　ＯＵＴである。

マイクロワードの６番目のバイトはスイッチングプロセ
ッサのＡＬＵを制御する。これはＡＬＵに加算、減算、
シフト、ｘＯＲｌあるいは他の機能を遂行させるように
指示する６ビツトのコード化制御ワードを含む。マイク
ロワードの第７のバイトは２つの書込み許容、すなわち
、チャネルスタートラッチのリセットＲ５Ｔ　　５ＴＲ
ＴとデキューリクエストラツヂコントロールＤＥＱを含
む。第８のバイトは命令のシーケンスを制御するビット
を含む。これらはマイクロワードのＮＥＸＴＡＤＤフィ
ールドから次のアドレスを取り出すビットＥＰＡ　　Ｓ
ＥＬ、キャラクタおよびチャネル状態に依存して次のア
ドレスを選択するビットＮＡ　　ＳＥＬ。

およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。

マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。

これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
ロワード全部またはマイクロワードの一部を発生する。

アセンブラ出力ステートメントが同じマイクロフードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。

メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反朕して、異なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。

待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。

すなわち、バッファパラメータは（ｂ、　＊＊＊＊＊＊
）によってアドレスされ、他方待ち行列パラメータは（
ｑ、　＊＊＊＊＊＊＊−）によってアドレスされる。

次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＵＣＣ）　
、およびこのバーストと同じ待ち行列の次のバッファ（
ＮＥＸＴ）である。これらパラメータは四−アーアドレ
スバスによってアドレスされ、通常はシンボル定数（Ａ
ｃＮＴＸＡｓｕｃｃ。

４ＮＥＸＴ）によってアドレスされる。検査されている
バッファはアッパーアドレスバスを通じてアドレスされ
、また定数でまたはレジスタの内容でアドレスすること
ができる。例えば、ステートメント ｍｏｖ　−ｄｒｅｇ　：　（ｂ、　−ｂｕｕｉｆ、　Ｍ
　ａｎｔ　）薯 はバッファレジスタ内のバッファ（通常は与えられたチ
ャネルに対する現在バッファ）のカウントパラメータを
データレジスタに移動させることを意味する。

待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ）、待ち行列の最初の（最も古い）バーストの
アドレスを含む待ち行列頂部（ＴＯＰ）、および与えら
れたあて先に対するバースト形式のうちでアクティブバ
ースを有するもののトラックを保持する待ち行列インデ
ックス（ＩＮＤＥＸ）である。このインデックスはバー
スト形式０においてのみアクティブであり、従って通常
は定数（ｑ。

−ｑｕｅｕｅ、　＃ｏ　ＯＯＯ１’４１ｎｄｘ）でアド
レスされる。

頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｍｏｖ　（ｑ、　−ｑｕｅｕｅ、　−ｔｙｐ、　’Ｓ　
ｂａｔ　）−＝−ｂｕｆｆはバッファレジスタの内容を
待ち行列レジスタ内の待ち行列のもとのバースト形式レ
ジスタのバースト形式の底部パラメータに移動させる。

通常、これは現在待ち行列の底部に現在バッファを加え
ることになる。また、待ち行列パラメータは定数でアド
レスすることができ、従ってステートメント ｍｏマー　ｔｅｍｐ　＝　（ｑ、　−ｑｕｃｕ、　＃：
０００２．　！ｊｌ＋ｂｏｔ　）、および ｍＯマーｔｅｍｐ　＝　（ｑ−ねｒｅｅｑ　、俸ｔｏｐ
　）は有効なステートメントである。

スイッチングプロセッサは異なるメモリアドレスフオー
マットを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。

スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。

スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする。

これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで到来する
キャラクタの状態（ＣＨＡＲ５Ｔ：Ｆ　Ｌ　Ａ　Ｇまた
はＤＬＥキャラクタにそうぐうしたか）、チャネルの状
ｉ（ＣＨ５ＴＡＴ：バーストの始まりまたは終了、等）
、アクティブバッファの次のキャラクタのインデックス
（ＬＩＰおよびＰＩＰに対してＰＵＴＩＮＤ、ＬＯＰお
よびＰＯＰに対してＧＥＴＩＮＩ））、誤り：ｌ１ｉＪ
　ｉバ５　メー　タ（ＢＣＣ５ＡＶ）、Ａ、−ト選定／
ルート不選定指示器ＣＭＡＲＫ）、新しいバーストを配
置すべき待ち行Ｗｌ（ＯＵＴＰＲＴ）、および変更され
るべきルーティングテーブルアドレスおよびそれを変更
するデータ（ＴＡＢＡＤＨおよびＴＡＢＤＡＴ）である
。アッパーアドレスバスの１つ以上のアドレスがルーテ
ィングテーブルエントリを制御する。これらエントリは
バーストもルート選定する通信リンクを決定するために
使用され、リンク事故の場合に変更される。

スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。

全部のチャネルパラメータに対して、これはチャネルカ
ウンタによって自動的に制御される。しかしながら、ル
ーティングテーブルにアクセスするときには、ローア−
アドレスバスはインデックスレジスタによってｓ＋　Ｊ
される。かくして、命令ｍｃ、ｖ　（＋　ｅｈａｒｓｔ
　）　＝　−ｃｈｒｓはその特定のチャネルに対するキ
ャラクタ伏型パラメータに対するアドレスにおいてキャ
ラクタ状態レジスタの内容を局部メモリに移動させる。

このように、スイッチングプロセッサのハードウェアは
池のチャネルに対して使用でさ、他方その特定のチャネ
ルに対するパラメータは次のフレーム時間において使用
するためにセーブされる。これに対し、ステートメント ｍｏｖ　（−１ｎｄｘ　）＝　１０００１はインデック
スレジスタによってアドレスされたルーティングテーブ
ルロケーションに定数１を移動させる。このロケーショ
ンはチャネ／Ｉ／＠号とは独立である。それ故、同じル
ーティングテーブルが共通のリソースとしてすべてのチ
ャネルに利用できる。

ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクロアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。

２つの形式のジャンプステートメントがある。

通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
７イールトカら分岐アドレスを取す出す。通常のジャン
プのフォーマットは である。

ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの優先度があ
る。１つの優先区内でリクエストは先着順の基準でサー
ビスされる。

スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦ　ＲＯＭから取り出される。有限
状態マシンは各チャネルに対するタスクのシーケンス化
を制御する。例えば、バーストの第２のバイトが特定の
チャネルで処理された後、有限状態マシンは第３のバイ
トが次であるということを指示し、適当なマイクロフー
ドへの分岐を制御する。ＦＩＦＯジャンプステートメン
トのフォーマットは次の通りである。

ｊｆ“ 上記した画形式のジャンプステートメントにおいて半は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
フードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００　　吹の命令に入る ｊｎｕ　　０１　　　無条件のジャンプｊｎｅ　　０２
　　　等しい場合にジャンプｊｕｎ　　０３　　　等し
くない場合にジャンプｊｎｇ　　０４　　　大きい場合
にジャンプｊｎｌ　　０５　　　小さい場合にジャンプ
である。これらはある絶対値とデータレジスタの内容と
を比較した結果に基づいている。

スイッチングプロセッサの場合には、条件はＡＬＵ状態
レジスタからがあるいはある外部のハードウェアライン
から取り出される。スイッチングプロセッサに対して利
用できる条件は５ＥＬ ００　次の命令に入る ｊｎｕ　　０１　　無条件のジャンプ ｊｎｅ　　０２　　等しい場合にジャンプｊｎｎ　　０
３　　等しくない場合にジャンプｊｎｗ　　０４　　ア
クティブのＦ　Ｉ、ＡＧを待つ場合にジャンプ ｊｎｂ　　０５　　バッファがない場合にジャンプｊｎ
ｓ　　０６　　チャネルがスタートしない場合にジャン
プ ンプ ｊｎｌ　　０９　　ＬＩＰまたはＬＯＰの場合にジャン
プ である。例えば、命令シーケンス ％１ｏｏｐ　ｊｎｓ　’１１ｏｏｐ ｏｐ は次のチャネルのスタートまでループを構成する。

ｎｏｐステートメントは不動作を表わし、１命令すイク
ルの時間をとる。

待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ｓｔ ｎｃ ｅｃ ｉｎ ｉｎ である。ｎｓｔ命令は通常優先度のＦＩＦＯの出力レジ
スタをストローブし、従って次のリクエストを出力レジ
スタにラッチする。ｐａｔ命令は高優先度のＦＩＦＯの
出力レジスタをストローブする。ｎｓｔ命令は通常優先
度ルーチンによって実行されねばならず、ｐ３を命令は
高優先度ルーチンによって実行されわばならず、さもな
いとＦＩＦＯ出力レジスタの内容は変更されないま＼で
あり、同１じリクエストが多くの回数サービスされるこ
とになる。ｉｎｃ命令はカウンタをインクリメントし、
ｄｅｃ命令はカウンタをデクリメントする。これらはバ
ッファのカウントパラメータを操作するのに使用される
。

ｅｉｎ命令はインデックスレジスタにバーストを追加す
ることを可能にし、他方ｄｉｎ命令はバーストの除失を
可能にする。インデックスレジスタは特定のあて先に対
してなすべき仕事を有する待ち行列のトラックを保持す
るために使用される。新しいバーストが待ち行列に加え
られたときにあるいは古いバーストが除失されたときに
、トラックを更新することは重要なことである。

スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｓｔ ｓｔ ｍｏｖ　−ｏｕｔｐ　：　＝＝　−ｔｎｐｕｔａｌｕ　
’４　ｏｐｅｒａｔｉｏｎ ｒｅｑ　号ｒｅｑｕｅｓｔ である。

ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＩ
Ｐの場合には、これは入リンクまたはポートからの入力
をラッチする。

ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＦの場合には、共有メ
モリへの書込みを開始させる。ＬＯＰおよびＰＯＰの場
合には、出力が出リンクまたはポートに送られる。

スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
制御するために使用される。このＡＬＵは複数のコード
に応答して１５レジスタ（−ａｒ６ｇ）とＱレジスタ（
内部）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ勤咋は ａ　１　ｕ　　’ｐ　ｉ　ｎ　ｃ　ｑ　；　Ａ　ＲＥ　
Ｇをインクリメント、ＡＬＵＯおよびＱＲＥＧへ出力 ａ　１　ｕ　　苧ｎ　ｔ　ｏ　ｑ　；　Ａ　ＲＥ　Ｇの
内容をＱＲＥＧへ転送ｎｌｕ　　！ｌｉ＋ａｎｄ；ＡＲ
ＥＧおよびＱＲＥＧのＡＮＤを実行、ＡＬＵＯへ出力 ａｌｕ　　Ｉａｎｄｑ；ＡＬＵＯおよびＱＲＥＧへの出
力についてＡＮＤを実行 ｒｅｑ命令は待ち行列シーケンサの仕事を要求する。こ
れはリクエストをスイッチングプロセッサＩＤ、チャネ
ル番号、およびバッファパラメータとともに共有バスを
通じて送出し、それを待ち行列シーケンサのＦＩＦＯ中
にラッチすることによってなされる。待ち行列シーケン
サが実行できるという各ルーチンに対するリフニストノ
ぐラメータが存在する。例えば、命令 ｒｅｑ　４ｉｎｃｉｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、関連したバッファのカラントパラメー
タをインクリメントすることを要求する。

待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。

リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。

かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、枚数のルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが現在ある。

表　　８ 待ち行列シーケンサリクエスト ルーチン　　　定　義 ｉｎｅｓｉｍ　　　ｓｉｍｐｌｅ　ｉｎｃｒｅｍｅｎｔ
　ｃｏｕｎｔｉ　ｎ　ｃｕｎ　ｃ　　　ｉｎｃｒｅｍｅ
ｎｔ　ｗ／ｇｅｔｂｕｆｔ　ｎ　ｃｕｎ　１　　１ｎｃ
ｕｎｃ　ｗ／ｅｎｑｕｅｔｎｃｃｏｎ　　　ｉｎｃ　、
　ｃｏｎｄｉｔｉｏｎａｌ　ｇｅｔｂｕｆｔｎｃｃｒｅ
　　　ｉｎｃ　、　ｃｏｎｄｉｔｊｏｎａｌ　ｒｅ３ｅ
ｔｉ　ｎ　ｅ　ｅ　ｎ　ｑ　　　ｔｎｃｒｅｍｅｎｔ　
ａｎｄ　ｅｎｑｕｅｒ　ｅ　ｓ　ｅ　ｔ　　　　　　　
ｒｅｓｅｔ　　ｃｏｕｎｔｒｅｑｕｎ　　　ｒｅｓｅｔ
　、　ｇｅｔｂｕｆ　、　ｅｎｑｕｅｒｅｓｅｎｑ　　
　ｒｅｓｅｔ　ａｎｄ　ｅｎｑｕｅｄｅｑｐｒｉ　　　
ｐｒｉｏｒｉｔｙ　ｄｅｑｕｅ　（ＬＯＰＯ／１　）ｄ
　ｅ　ｑ　ｎ　ｒｍ　　　ｎｏｎ−ｐｒｉｏｒｔ　ｔｙ
　ｄｅｑｕｅ　＝Ｐ　ＯＰｄｅｃｅｏｎ　　　ｄｅｃｒ
ｅｍｅｎｔ　、　ｃｏｎｄ　、　ｃｈａｉｎｐｕｔｂｕ
ｆ　　　ｒｅｔｕｒｎ　ｂｕｆｆｅｒ　ｔｏ　ｆｒｅｅ
ｑｇｅｔｂｕｆ’　　ｇｅｔ　ｂｔ＋ｆｆｅｒ　ｆｏｒ
　ｔｈｅ　ＬＩＰ来 ｓｏ　ｔｂｕｆ　　　ｓｅｔ　ｂｕｆｆｅｒ　ｐａｒａ
ｍｅｔｅｒｓ米印のルーチンは初期５定においてのみ使
用される。

１つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することかできる。ＬＩＰま
たはＰＩＰはｉｒ、ｃｓｉｍ、　１ｎｃｕｎｃ。

Ｌｎｃｕｎｌ、１ｎｃｃｏｎＳ　１ｎｃｃｒｅ、１ｎｃ
ｅｎｑ、ｒｅｓｅｔ、ｒｅｑｕｎ。

あるいはｒｅｓｅｎｑリクエストを送出することができ
る。ＬＯＰはｄｅｑｐｒｉ、　ｄｅＣｃｏｎ、あるいは
ｐｕｔｂｕｆリクエストを送出することができ、他方Ｐ
ＯＰはｄｅｑｎｒｍ、　ｄｅｃｃｏｎ、あるいはｐｕｔ
ｂｎｆリクエストを送出することができる。このように
、待ち行装シーケンサは常にその送出のフレーム時間内
にリクエストを処理することができる。ｄｅｑｐｒｉは
最高の優先度を有し、ＬＯＰに対するバッファをエンキ
ューするルーチン（１ｎｃｕｎｌおよび１ｎｃｅｎｑ　
）は第２に高い優先度を有し、他の丁べてのルーチンは
低い優先度を有する。

各ルーチンの終了時に、パラメータは適当なナヤネルに
対する適当なスイッチングプロセッサのデュアルポート
バッファメモリに書込まれる。

各スイッチングプロセッサはそれがＬＩＰ。

ＬＯＰＳＰ　Ｉ　Ｐ、あるいはＰＯＰであるかに依存し
て異なる一組のマイクロコードを実行する。このマイク
ロコードの碑造はすべての組とも類似している。各チャ
ネルはチャネル時開門で独立に処理される。この時間中
、局部メモリからのパラメータが読み出され、待ち行列
シーケンサに対してリクエストがなされ、キャラクタが
人力され、処理されて出力され、そしてパラメータが次
のフレームの同じチャネルに対する局部メモリに記憶さ
れる。

第３０図はリンクスイッチの入力プロセッサのＦＢ　ｎ
Ｆ的ラフローチャートある。ＬＩＰおよびＰＩＦマイク
ロコードはコードの共通セクションとして構成され、こ
れはその後ｊｆυ命令を通じて特定のルーチンに分岐す
る。この共通コードはチャネル時間の開始までループを
なし、局部メモリからキャラクタ状態およびチャネル状
態レジスタをロードし、キャラクタ状態有限状卯マシン
の出力を局部メモリに記１−４する。各ルーチンは通信
リンクまたはポートからキャラクタを入力し、適当な処
理をなし、キャラクタを共有メモリに註き、待ち行列シ
ーケンサから待ち行列処坤ヲ要求し、次のフレーム時間
に実行されるべきルーチンを計算し、そしてこの情報を
局部メモリに記憶する。

第３１図はリンクスイッチの出力プロセッサの機能的フ
ローチャートである。ＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干ｍｉ単なタスクを有する。ＬＯＰは
出力リンクまたはポートに向けられたバーストを見つけ
出してこのバーストの次のバイトを出力することだけを
必要とする。出力に利用できるバーストが存在しないと
きには、ＦＬＡＧキャラクタが送出される。ＬＯＰの場
合には、時間拘束が厳しいのでデキューは最高の優先度
を有する。ＰＯＰの場合には、時間拘束は厳しいという
程ではないので低い優先度のデキューが使用できる。

待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の優先度で処理する。第１の
形−Ａ、は処理に対するものであり、リクエストの形式
に基づいている。８ｇ２の形式はアクセスに対するもの
であり、スイッチングプロセッサの一致状態に基づいて
いる。

リクエストには次の３つの優先度がある。デキニーリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先海頑の基準でサービスされる。通常のリクエストは
すべての優先度リクエストが完了されるまで、サービス
されない。デキューリクエストはリンク出力プロセッサ
によって発生され、最高の優先度を割嘉てられ、従って
それらはつくられたのと同じチャネルでサービスされる
。デキューリクエストは同じチャネルでサービスされる
から、スイッチングプロセッサが待ち行列シーケンサに
識別（アイデンティフィケーション、ＩＤ）を転送する
必要はないＣ優先度および通常のリクエストは待ち行列
シーケンサがそれらに対する時間を有するときに、サー
ビスされるべきＦＩＦＯにロードされる。これらリクエ
ストはスイッチングブワセツサ香号とリクエストがなさ
れるチャネルを含むそれらのＩＤを伴なわなければなら
ず、その結果待ち行列またはバッファの応答を正しく戻
丁ことができる。

第２列の調停はプロセッサの＠能による。ＬＩＰ。

ＬＯＰ、ＰＩＰ、およびｐｏｐはその順序の優先度で配
置されている。スイッチに任意形式の複数のプロセッサ
がある場合には、この形式内の優先度は随意に選択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストおよびそのＩＤを待ち行列シーケンサの
ＦＩＦＯにロードする。

待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮ０Ｒ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速度の
動作を達成するために、条件コード選択フィールドを除
き殆んどすべてのビットが直線的にコード化される。連
続する処理以外には２つのプログラム制御希令、すなわ
ち、条件付きジャンプ命令および条件なしジャンプ命令
だけである。

待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。

不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。

すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻すｗ期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって生じる不動作）に移行する。リクエ
ストが見つけられると、待ち行列シーケンサは適当なマ
イクロコード化サブルーチンにジャンプし、リクエスト
を処理する。この点で、もはやリクエストを必要としな
いが、しかし要求するスイッチングプロセッサの該別（
Ｉ　１）　）は必要である。サブルーチンの初期におい
て、ストローブが陶当なＦＩＦＯに発生され、次のリク
エストのために遺を譲る。ストロープの間、現在リフニ
ス）ＩＤはバッファレジスタにクロック入力される。

待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制＠）に優先度を与えられる
。各通信リンクに対する８つの優先度に対応する８つの
リンク待ち行列と同じ数だけあり得る。

４つのロケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがある。グツファ
状態はバイトカウント、次、および後任のバッファ連係
情報を含む。待ち行列状態は待ち行列に対する頂部およ
び底部ホ゛インタを含む。優先度インデックスレジスタ
はリンク待ち行列の０番目の待ち行列状態に保持される
。Ｔ−Ｉ　１）がある形式の新しいバーストを受信する
と、ＬＩＰは既にセットされていないインデックスレジ
スタに対応する優先度ビットをセットする。同様に、Ｌ
ＯＰが空のチャネルに対する次のタスクを要求すると、
待ち行列シーケンサはこのタスクを最高侵先度の待ち行
列に戻す。その待ち行列が空であるならば、ＬＯＰはイ
ンデックスレジスタ内の対応するビットをクリアする。

待ち行列シーケンサは１２．５Ｍ）（ｚで動作するよう
に設計されている。スイッチングプロセッサは１０ＭＨ
ｚで動作するように設計されている。

バーストスイッチングマロクロコードという題名の付表
はマイクロコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、ＬＩＰ、ＬＯ
Ｐ、ＰＩＰ、ＰＯＰ、等に対するコメント（注釈）を含
む。

ポート回路 バーストスイッチングシステムにおけるポート回路丁な
わちポートインターフェース回路の目刃は、スイッチポ
ートの信号の形式をポート便用者の特定の信号形式に変
換し、またその逆を行なうことである。丁なわち、アナ
ログ電話機、ディジタル電話講、データ装置、アナログ
トランク等は、各々その固有の形式のポート回路を必要
とし、そのポート回路により、その信号の特注は共通の
バーストポート信号形式に変換される。

種々の形式の装置のポート回路は異なるが、すべて、バ
ーストを生成し終端させるための手段、音声ライン上に
おける沈黙／音声検出および七の池の制＠１機能を含む
。

以゛Ｆには、アナログ電話機に対するポート回路につい
て記述する。ついで、能の形式のポート回路のアナログ
礪話栽ポート回路に対する関係について説明する。

第３図および第６図には、ポート回路１７８および２５
８か、それぞれリンクスイッチ１３２のポートと接続さ
れるものとして示されている。第３２図は、アナログラ
インに対するポート回路９５０の１し１ｊのブロック図
を示しているが、この回路は、ポート回路１７８または
ポート回路２５８として採用し得る。

第３２図には、いわゆるＢＯＲ８ＯＨＴ機能の若干のも
のがポート回路９５０に含まれている。これは、バース
トスイン六の高度に労政される劇画の４鷹と一貫する。

Ｉ−ＢＯＩ（ＳＣ！Ｈ’Ｉ’Ｊなる用語は、従来よりデ
ィジタルスイッチングシステムにおけるラインカードと
関連する家準栽ぼ目を衰わ丁略語である。これらの機能
は下記のごとくである。］ハ′屯池供給（Ｂａｔｔｅｒ
ｙ　　ｆｅｅｄ）の略語であシ、　加入者愼４へ直ｏｔ
バイアスまたはループ磁流を供給することを意１床する
。０は過４　）Ｅ　保護（Ｏｖａｒｖｏ−１ｔａｇｅ　
　ｔｒａｎｓｉｅｎｔ）の略語であり、伝送ライン近功
の峨キにより誘起されるトランジェントの工うな高べ壬
トランジェントによる損傷を床護することを意１米する
。Ｒはリンギング（几ｉｎｇｉｎｇ）の略語であシ、加
入者ライン上に誘起されるリンギング信号を１ｉｉｌＪ
　ｌ１ｉｔｌすることを意味する。Ｓは監視（Ｓｕｐｅ
ｒｖｉｓｉｏｎ）の４語であり、植々の加入者機器状態
を検出するためラインを監視することを意味する。Ｃは
、コード化（Ｃｏｄｉｎｇ）の略語であり、加入者音声
信号をディジタルキャラクタに変換することおよびその
逆を行なうことを意味する。

Ｈはへイブリント（Ｈｙｂｒｉｄ）の４語であシ、２線
式加入者ラインと４線式コード化部門において必要とさ
れる２−４線変換を遂行することを意味する。Ｔは試７
荻（’、ｌ’ｅｓｔ）の略語でおシ、丙えば加入者ライ
ン上において故確粂注を決定する試験を遂行することを
意味する。Ｂ　ＯＰ、　Ｓ　ＯＭ　Ｉ’機能のよ）詳細
な説明にライては、Ａｒ１ｂｕｒ　Ｂ、Ｗｉｌｌｉ　−
ａｍｓ著［Ｄｅｓｉｇｎｅｒ　’ｓ　Ｈａｎｄ　Ｂｏｏ
ｋ　ｏｆ　Ｉｎｔａ　−ｇｒａｔａｄ　０ｉｒｃｕｉｔ
ｓＪ　、ＭｃＧｒａｗ−Ｈｉｌｌ　ＢｏｏｋＣｏｍｐａ
ｎｙ、　１９８４年元行、第４吃を参照されたい。

ポート回路９５０からの谷形式のバーストは、ポートバ
スとマイクロプロセンナ９５２間においてインターフェ
ース９５４を通ってバイト毎に進行する。インターフェ
ース９５４ｉｄ、ポートバスの特注をマイクロプロセン
ｆ９５２のバスニ至合させる。Ｚｉｌｏｇ　Ｚ８０Ａと
して入手し得るマイクロプロセンナは、マイクロプロセ
ンｆ９５２として十分である。

マイクロプロセン−？９５２に−Ａ達する到来音声のバ
イトは、ディジタル−アナログ（Ｄ／Ａ）コア　／＜−
夕９５６に供給される。Ｄ／Ａコンバータ９５６μ連続
アカログ信号を発生し、そしてこの信号は５ＬＩＣ９５
８に伝送される。

加入者ラインインターフェース回４　（ｓｒ、Ｉｅ）９
５８は、へイブリッド丁なわち４−２線斐英磯１↑ヒ、
礪池供給丁なわちｉ粍話機のべｉ力供給、リングｒに圧
のラインへの印加およびオフ−フック検出を含むＢＯＲ
８ＣＩＩＴ磯罷の多くのものを遂ｆテする面東上入手し
得る回路である。再溝成されたアナログ信号は、５Ｌｉ
０９５８によシフ−４課７カログライン９６０に供給さ
れる。

アカミグライン９６０上の端末便用４機器列えは電話機
から到層したアナログ信号は、５ＬＩＯ９５８を通９、
アナログ−ディジタル（Ａ／Ｄ）コンバータ９６２に供
給される。Ａ／Ｄコンバータ９６２は信号をディジタル
化して、キャラクタ列ＩＩ　′ｆ：マイクロプロセンナ
に供７冶する。マイクロプロセンｆ９５２は、このキャ
ラクタ列に対して音声／Ｉ、を熱検出アルゴリズムを実
行する。マイクロプロセンナ９５２は、情報工隼ルギが
４任すること、Ｎｌえば更用者が話中であることを決定
すると、バーストを宣言し、ヘッダを予め固定し、バー
ストのバイトをインターフェース９５４を介してポート
バスに送り、そしてバーストの、？Ｔ４にターミネーダ
丁なわちターミネ−７ヨン７−プンスを寸加する。Ｄ／
ＡコンバータおよびＡ／Ｄコンバータは、−櫂にされて
しばしｉＪ　ｃｏｄｅｒ／ｅｌｅｅｏｄｅｒに対する略
「ｃｏｄｅｅＪ　　と称される。このように、バースト
の発生および終了がポート１．ｇ回路で行なわれる。こ
の持家は、ポートＬｇｊｍがリンクスイッチの近扮から
便用者の近傍、死極釣には端末の１用者の機器日本内に
４されるとき特に重要である。

バーストスインテングアーキテクテヤは、発信便用者か
らディジタル′題話磯を含むデスティネーション使用者
へのディジタル伝送を叉待する。

痔声／沈黙検出アルゴリズムは技術的に周知である。検
出アルゴリズムはディジタル信号で動作するから、ディ
ンタルスピーチ補間（ＤＳ工）アルゴリズムが適当であ
る。例えば、ＤＳＩアルゴリズムの１＋＋１として、Ｓ
、Ｊ、Ｃａｍｐａｎｅｌｌａの論文［Ｄｉｇｉｔａｌ　
５ｐｅｅｃｈ　ＩｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏｏｍ
Ｉｌａｔ　Ｔｅｅｂ、　　Ｒｅｖ、　Ｖａｔ、　　６、
Ｎ１１　１２７〜１５８頁、１９７６年春発行を参照さ
れたい。

また、技術上周知の等励なＴｈ５ｘ（時間割当てスピー
チ挿間）技術を参照されたい。

ポート回路９５０に時定の状１ｍが起こると、マイクロ
プロセンｆ９５２は１川唾バーストを生成してそれをイ
ンターフェース９５４を介して送出し、高位のブロセグ
チにこれらの状Ｔ原について報却する。かかる法螺とし
て、オンフックまたはオフフック、２よびトーン検山盛
９６４からのトーン検出を含む。キートーンのようなア
ナログトーンの受信にて、トーン検出４９６４は、その
トーンのディンタルコード化信号をマイクコプロセッサ
９５２に供給する。適当なトーン検出器の列は、ＧＩＥ
マイクｃｔｌ路、都市随０８８７０Ａである。

マイクロプロセンｆ９５２は、インターフェース９５４
からωＩＩＩｊ４１バーストを受信すると、ＩＢＩＩ御
バーストの形式に依存する櫨々の動作を取り得る。

マイクロプロセンｆ９５２はリンガ９６６をターンオン
することができ、このリンガは２０Ｔｉｚ　のリング電
圧を発生し、ラインに収り寸けられた電話機を嶋励させ
る。６１］釧バーストは、アナログトーンを辰わ丁−巡
のバイトを、マイクロプロセッサのメモリから読み出さ
せＤ／Ａコンバータ９５６に送出することたできる。こ
れによシ、トーン例えセダイアルトーンまたは話甲信号
が厄、活機に送られる。劇画バーストはまた、ＤＡコン
バータ出力ごルンクバンクロ路２６８を介してＡ／Ｄコ
ンバータ入力に直接接続することもできる。これによｐ
、バーストスイン六ングシステムの広範囲の遠隔１診１
所能力が町距となる。

ポート回路を循環させることにより、広範囲の試験モー
ドのための手段が提供される。インターフェース９５４
から受信された音声バーストは、下記のｔｌ’ｌ路部品
全部品た侵インターフェースに音声バーストとして戻さ
れる。すなわち、インターフェース９５４、マイクコプ
ロセッサ９５２、Ｄ／Ａコンバータ９５６、ループ′バ
グク９６８、Ａ／Ｄコンバータ９６２、マイクロプロセ
ンナ９５２およびインターフェース９５４を通る。高位
プロセンナにより受信された音声バーストは、送られた
ものとディジタ／’Ｂ’ｌに比べでさ、これらの部品の
−ＪＪ昨拒刀を決定できる。また、トーン検出器９６４
により、受信されたトーンは、マイクロプロセッサ２５
２から送られたものと出校できるから、トーン検出器９
６４のａ　ｒＦ　Ｏ目刃を監硯できる。

この試、挾η目力は、アナログライン９６０を非試験状
服のまま残丁。ポート回路９５０は、もしもポートバス
インターフェース９５４がディジタルラインインターフ
ェースによ９置す代えられれば、リンクヌイツテからア
ナログ端末機器に移すことができる。列えは、第３図の
ポート回路１７８がアナログ端末機器の近くに物理釣に
配置されるならば、ポート回路９５０は、第６図に示さ
れるポート回路２５８０磯リヒを遂行下る。加入者近傍
（おそらく加入者構内または端未使用者装置同さえも）
の線はディンタルラインとなシ、遠隔ポート回路を含む
全ラインは、ループバンク回路９６８を１吏って試験で
きる。

ポート回路９５０は、もしもＳＬ工Ｃ９５８内のへイブ
リクドおよび嘔池供、＠ｌＯ１路およびトーン検出器９
６４が除云されるならは、ディジタル音声ぽ話檄に作用
する。Ｄ／Ａコンバータ９５６の出力は直接ぼ話機受話
器に向い、電話機マイク出力は直接Ａ　／　Ｄコンバー
タ９５２に回り。

ディジタル・端末に過当なポート回路は、インターフェ
ース９５４、ポート回路のマイクロプロセンチ９５２、
さらにＵ　Ａ　Ｒ’Ｆ　（ＵｎｔｖｅｒｓａｌＡｓｙｎ
ｃｈｒｏｎｏｕｓ　　Ｒｅｃｅｉｖｅｒ　　Ｔｒａｎｓ
ｒｎｉｔｔｅｒ）と呼される４栗ｎに入手し得る並−直
および直−並コンバータよりｓ成されよう。

ポート回路９５０は、既存孜前の回硲切替えされるライ
ン回路の機能を遂行する。しかして、この回路は、ｃｏ
ｄｅｃ（Ｄ／ＡおよびＡ／Ｄコンバータ９５６および９
６２）および５ＬＩＣ！９５８よシ成る。

ポート回路９５０￥ｉ、少なくとも下記の点で既存のラ
イン！２１路と異なる。

ｔ　ディジタルラインおよびポート回路の遠隔配置の使
用を可ｌ？目にするインターフェース９５４を含む。

２　制御１１バーストの解釈および沈黙／音声の検出を
ＯＴ能にするマイクロプロセンナ９５０を含む。

五　多くのライン回路に対するリング（玉の共通の発生
でなく、リング（圧の間部ｎ発生を可能にする倫４而リ
ンが回路９６６を含む。

４、　多くのライン回路に共有される共通のトーン検出
器に１覆存せず、信号トーンの局部ｄ検出を可能にする
トーン検出１燵９６４を言む。

５、　８ＬＩＯ９５８を除さポートｌ！ｌ！ｌ洛の丁べ
ての遠隔試頼を可能にするルックバンク回路９６８を含
む。

分敢制帥 第１図は、リンクによシ相互接続されたリンクスイッチ
網よシ成るバーストスイッチングシステム１００を示し
ている。バーストは、端末便用者と結合されたポートを
介してスイッｆ網に出入できる。システム１００ＪＣお
いて、使用者Ｘは使用者Ｙと通信することを希望するも
のと仮定する。

ヘッダにＹのアドレスをもってＸのポートにてスイツｆ
網に入るバーストは、ヌイッｆ＠にょシＹポートにルー
ト設定されねばならない。このルート設定は、リンクス
イッチが七のデスティネーションに同ってバーストを送
１δできるように、各リンクスイッチがスイッチ網の知
識を有することを８夢とする。さらに詳述すると、各リ
ンクスイッチは、バーストヘッダから下記のものを決定
するに十分の、！報を有しなければならない。Ｔなわち
、ｔ　デスティネーション毅；それ目下にとってｌ旬部
釣でなければ、どのリンクがデステイネーシヨンに同っ
てもつとも直接的に導かれるか。一般に、１以上のリン
クがリンクスーｒ：ンテに接続される。

２　デスティネーション毅；それ目不によって＠−市で
あれば、バーストがどのポートに供給されるべきか。

バーストスイツｆ利帥装置は、谷々スイッチ網のポート
に現われる１組のマイクロプロセンナを備えている。′
？！ｒイＣ１画ブＪセノチは、刈帥バーストと廊される
メツセージを送信し、受信する。制御装置には、３つの
俄能釣に異なる形式のプロセッサが存在する。丁なわち
、ポートプロセッサと、発呼プロセッサと、を浬プロセ
ンナとを有する。

上述のごとく、各システムポートは、ポート回路列えは
ライン回路に位置してポートプロセッサを有する。ポー
トプロセンｆは、その発呼プロセンナと制御バーストを
ｌ！ｉ２：侠し得る。ポートプロセンナは、オフフック
、トーン等のような外部ａ号をポート回路の池の回路と
ともに検出し得、そしてポートプロセンナは、応答して
制御バーストを送出Ｔる。ポートプロセンｆは、油のｒ
ｔｆｉｊ−プロセンナから１８’ｌｌ　ｄＵバーストを
受信し得、そしてポートプロセンｆｒｉ、応答してリン
グ、トーン等のような外部信号をポート回路の１ｍの回
路とともに送出する。外部信号の注實は、ポート回路の
形式に衣存して変わる。このように、ポートプロセンナ
は、外部信号と内部制御バースト間のコンバータとして
働く。

各ポート回路はポートプロセンチを有する。一般に、経
済的理由のため、ポートプロセッサのメモリを小さく維
持することが望ましいから、ポートプロセンナプログラ
ムは大きくない。ポートの櫨頌の変動、列えばライン、
トランク等はポートプロセッサで収）扱われるから、別
色バーストインターフェースは、丁べての形式のポート
に対して殆んど凹じである。

バーストスイッチングシステムにおける高位爾理礪矩の
大半は、呼プロ七ツナに配置される。呼プロ七ツナは、
呼の設定、カストム呼のｔＰ？ｇの実行、這々の原子タ
スク等を取９扱うことができる。

タスクの分散の后米、呼グ０セノチのブコグラムメモリ
は相当大きくなシ得る。

６呼プロセンナは、ポートの様相を有する。丁なわち、
呼びプロセンｆは、スインｆ′網にとってはそれがデー
タ装置でめったかのように児える。

七のスイッチ網の様相は使用者のコンピュータの様相で
ある。しかし、これは、以ドに記述されるように、スイ
ッチそれ目下の創−には直接包含されない。スイグｆＭ
ｊ御装置は、一般に、スイッチの呼処理負荷、利用虹症
注および残存ｏｒ攬狂のために必要とされるのと同数の
多数の１４プロ七ツチを必要とする。Ｍｏｔｏｒｏｌａ
　６８０００のような現在入ｔし得るマイクロブロヤグ
ナは、呼プロセンナとして十分の処、！１ｉ泥刀を提供
し得よう。

パーストスイッチングシステムは、・乙然的に多数のＪ
埋プロセスを含む。例えば、屯１活システムにおいて、
代−Ｎ　ｌｆＪ計４プロセスは、ディレクトリ番号−装
置番号変換、時間および利用累積、最近の変化、保守等
でるる。これらのプロセスが主としてデータベース活動
である。この↓うＶこ、管理プロセスは、大きなデータ
蓄償の６安および１度のプログラム蓄償の必要により待
機づけられる。

小形のシステムにおいては、哲理プロセスは、２３ろ 呼プロセンサにより遂行できるかも仰れない。大杉のシ
ステムにおいては、曾珪プロセスに、おそらく別個のα
浬プロセッサによシ遂行されよう。

大形の１６用においては、Ｕ理プロセンナは、大形の蓄
４賃岨力をもつ呼ブロセツナをｔａえることができ、呼
プロセッサ目下に対してはポートインターフェースしか
必要としない。かくして、リンクスイッチのポートは、
使用者のリンクまたは１（ちの通信システムに対するト
ランクと結合してもよいしくこれらの結合はポートプロ
セッサを含む）、あるいは井ブロセツチまたはｑ理ブロ
セツナと結合してもよい。

バーストスイッチ・Ｂｌｌ　′：Ａ畏置装、システムの
ｇ理処理向荷、利用可能性および・五残り可・化１生の
ために必要とされるのと同数のＩ理ブロセツチを含むこ
とになろう。

上述のように、回丁卸攻２に、各使用者ボー１−に対す
るポートプロセンナ、若干該（７）　：ｆｉｌ−プロー
１とツナおよび若干改のｄ浬プロセツナを含む。以ドの
論述は、これらの部材が、ｌｌ１Ｉ−景姐を如何に差付
するかを説明する。単一「〕原理は、サービス提供であ
る。丁べてのプロセッサは、究極四に１用者に対するサ
ービスを提供する。ポートプロセンｆは、使用者に対す
るサービスを直接罰に逐行する。呼プロセッサは、ポー
トプロセッサに対するサービスを速行する。′ｇ埋プロ
センナは、呼プロセッサに対するサービスを遂ｒテする
。１ｉ々の１［ｉｌＩ＠プロセンチ間の机則を公式化す
るため、各プロセッサと関連する「チービスセット」の
概念を招介することは有用である。このため、下記の定
義が適用される。

サービスプロセッサ：池のものにサービスを提供するプ
ロセッサ。

チーどスセノト：ブロセンナかチービスを提供する丁べ
てのもの。

サービスセットメンバ：プロセッサがサービスを提供す
るもの。

チービスセットに対するサービスを提供下るプロセッサ
。

第３３図μ、サービスセントの定４およびチー２ろ５ ビス提供装置の階級を示すもので、ド記の点を注意され
たい。

各ポートプロセンｆは、そのサービスセットに１人の１
用者を有する。

各呼プロセンナは、七のサービスセットに多数のポート
プロセンナを有する。

各管理プロセンチは、そのサービスセットに多数の呼ブ
ロセツチを有する。

第３３図において、１列として４群の使用者がＧ１、Ｇ
１、Ｇ１およびＧ、として示されている。各群は、簡単
にするため図面に示されるように必ずしも２つでなく、
適当数の使用者を含む。各使用者は、それが結合される
それぞれのポートプロセンｆｐｐに封子るサービスセン
トである。各群のポートプロセンナは、詳が結合される
呼プロセッサ（ｃｐ）に対するチービス−１ｒツト（ｓ
ｓ）を含む。各群の呼プロセッサは、詳が結合される饗
理ブロセグｆ（λＰ）に封子るサービスセットを含む。

かくして、Ｕ　Ｓ　Ｅ　Ｒ，はＰＰ、によ＃）サービス
され、ＳＳ、の番号であるＦＰ、はＯＦ、によシチービ
スされ、Ｓ８６の番号でめるＯＦ、はλＰ、によリサー
ビスされる。

第３６図に、呼プロセッサより多くのポートプロ（にツ
サがあり、は理ブロセツナより多くの呼プロセンナがあ
ることを示唆している。これは一般的にいい得る。ポー
トプロセンｆは、音声ポートについて沈黙検出を遂行す
るから、率−ポートにチービスする場合でさえ、かなシ
活甲であることが予ｉｌｌされる。冴通、１つのポート
は時折のみ呼を開始下るから、多数のポートプロセンナ
は単一の：乎プロセッサによシサービスされ得る。呼プ
ロセンナのプログラムメモリは（相当大さいと低われる
から、必要数の呼プロ七ツチのみを設けることでｌ１Ｉ
Ｉｉ浴上の利益がある。

１つの呼における′ｇ哩プロセッサの棗シ合いは小さく
、呼プ０ズツナのそれよシ小さくさえあるから、必要と
される・ｇ４ブロセツｆは・平プロセンすよシ少ない。

管理プロセッサのデータメモリの必要曲は相当大きいと
思われるから、最小数の管理プロセッサのみを設けると
いうことで唾格上の利益がある。

第３５図は、チービスセットのｐｉｆ級を意・禾するが
、丁べてのプロセンナは自主的に動作することを道調し
たい。第３３図の例示は、プロセッサブロックが、ある
莢米においてその左のプロセッサブロック’ｅ　ｔｉｌ
ｌ　ＩＡＩ　シ得ることを意１未することを意図しない
。代わりに、この図は、右に流れるチービス些末および
圧に元れるこの要求に対する応答で、サービスの関１糸
を示すことを意１している。

上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プロセッサによシ実行されよう。

実際に、アーキテクチャには、必然的に呼プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする。

第３３図の関係は、システムが、共有、分配されるリソ
ースで効率的な態様で制御機能を実行するととを可能に
する。

バーストスイッチングシステムの若干の具体例、特に切
迫した生残り可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御装置を、使用者構
内または端末使用者の＠器内にさえ配置し得る。この種
の具体例において、２人（またはそれ以上の）残存使用
者間で通信が行なわれるに必要なことは、通信−運搬手
段、例えは残存使用者間で結合されるリンクスイッチが
相互に利用できるということのみである。

サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接したｂｉ接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、より多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセット
のヘッドをセットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。

ポートプロセッサとその呼プロセッサ間の制御バースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスを有することを必要とする。

接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
触があるということである。すべての他のバースト接続
と同様に、スイッチング網リソースは、これらの妥続に
よって全く専用されない。

第１図において、使用者Ｘが使用者Ｙと電話によ勺通信
することを希望すると仮定する。第３４図は、単純な呼
びを設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。

ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰｘによシ検出される。

ＰＰは、適当な制御バーストをＸの呼プロセッサＣＰｘ
に送る。

ステップ２において、ＣＰｘは制御バーストラＰＰｘに
送１）、ＰＰｘにダイヤルトーンｉＸに送出させる。ダ
イヤルトーンを聞くと、ＸはＹの電話番号のダイヤルを
開始する。

ステップ３において、ＰＰｘはＸによ）ダイヤルされた
第１のデイジットヲ検出する。ＰＰｘは、このデイジッ
トヲ制御バーストとしてＣＰｘに送る。このプロセスは
、ディジットごとに後〈。

ステップ４において、ＰＰｘはＸでダイヤルされたｆ浸
後のティジットを検出する。ＰＰｘはこのディジット’
ｚｃＰｘに制御バーストとして送る。

ステップ５において、ＣＰｘはＸによシダイヤルされた
Ｙのディレクトリ電話番号およびＣＰｘの装置アドレス
ｌｘの管理プロセッサＡＰｘに制御バーストとして送出
する。ＡＰｘは、Ｙの呼プロセッサＣＰｙおよびＹのポ
ートプロセッサＰＰｙの装置アドレスを捜索する。

ステープ６において、Ａ　Ｐ　ｘは、ＣＰｙおよびＰＰ
ｙに対する装置アドレスｆｃＰｘに制御バーストとして
送出する。

ステップ７において、ＣＰｘは制御バーストをＣｒｙに
送）、ＰＰｙが空であるかどうかを尋問する。この制御
バーストは、ＣＰ　ｘおよびＰＰｘの装置アドレスを含
む。

ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
ｙが空であるかどうかを指示する制御バーストラ送る。

（もしもＰＰｙか空でなければ、ｃｐｙは、制御バース
トをＣＰｘに送シ、ＣＰｘは、話中信号トーンをＸのラ
インに供給する。この偶発状態については第３４に示さ
れていない。）第３４図の例においては、ＰＰｙが空で
あると仮定される。

ステップ９において、ＣＰｘおよびＣＰｙは、制御バー
ストをそれぞれＰＰｘおよびＰＰｙに送る。ＰＰｙへの
制御バーストは、ＰＰｘの装置アドレス金倉み、Ｐｐｙ
ｋしてＹの電話機のリンギング全開始させる。ＰＰｘへ
の制御バーストは、ＰＰ、の装置アドレスを含み、ＰＰ
７をしてＸＯｔ話機へのリングバック信号全開始させる
。この点で、両ポートプロセッサは、他のパーティのス
イッチング網アドレスを知る。

ステップ１０において、Ｙが送受ａ＋もち上げる。ＰＰ
ｙは、Ｙのオフフック状態全検出し、この状態を指示す
る制御バーストをＣＰｙに送る。

ステップ１１において、ＣＰｙは、Ｙのオフフック状態
を指示する制御バーストをＣＰｘに送る。

ステップ１２において、ＣＰｘは、ＰＰｘに制御バース
トラ送１）、ＰＰｘｆしてＸのライン上のリングバック
信号を終了させる。

その後、パーティの先に送られた装置アドレスを使って
ＸおよびＸ間の全２重会話が続く。ＰＰｘから発するバ
ーストは、管理諸経費なしに直接ＰＰｙに送られ、同様
にＰＰｙからのバーストはＰＰｘに直接送られる。各パ
ーティのポートプロセッサは、他のパーティのポートプ
ロセッサのスイッチング網アドレスを知る。

ステップ１５において、ＰＰｙは、Ｙが切ったことを検
出する。Ｐｒｙは、Ｙのオフフック状態を指示しかつ利
用情報を含む制御バーストをＣＰｙに送る。

ステップ１４においてＮ　ＰＰｘはＸのオンフック状ｍ
ｋ検出する。ＰＰｘは、Ｘのオンフック状態を指示しか
つ利用情報を指示する制御バーストをＣＰｘに送る。

ステップ１５において、ＣＰｘは、評の完了を指示しか
つ請求および／または管理目的のため時間および利用情
報を含む制御バーストをＡＰｘに送る。

ステップ１６において、ＡＰｘは、ステップ１５におい
て送られた制御バーストの受領を確認する制御バースト
ｆｃＰｘに送る。

バーストスイッチングシステムにおいて、デー夕装置は
、データ伝送のために専用化されたポート回路全弁して
システムと結合される。データ呼に対する設定手順は、
音戸呼のそれよシも若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）およびＹ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法によシ設定できる。

ステップ１において、Ｘは、ＩＰ？ＰＰまたは佇イニシ
ャライズ部およびＹのディレクトリ番号を含む呼要求メ
ツセージを伝送する。ＰＰｘはこの伝送を検出、受信す
る。ＰＰｘは、Ｙのディレクトリ番号をＣＰ　ｘに制御
バーストとして送る。このステップは、第３４図に示さ
れるステップ１〜４に対応する。

ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
およびＣＰｘの装置アドレスをＡＰｘに毎ＩＪ　副バー
ストとして送る。ｋＰｘは、ＣＰｙおよびＰＰｙの装置
アドレスを捜索する。このステップは、第３４図に示さ
れる方法のステップ５に対芯する。

ステップ３において、ＡＰｘは、ＯＦ２およびＰＰｙの
装置アドレスをＯＰｘに制御バーストとして送る。この
ステップは、第３４図に示される万去のステップ６に対
応する。

ステップ４において、ＯＰｘは、ＰＰｙが空であるかど
うかを尋問する。１ｉＩＩ　＠ｌバーストをＯＦ２に送
る。この制御バーストは、ＣＰｘおよびＰＰｘのｉ置ア
ドレスを含む。このステップは、第６４図に示される方
法のステップ７に対応する。

ステップ５において、ＣＰｙはＯＰｘに応答する。もし
もＰＰ７が話中であると、ＣＰｙは、ＰＰｙの鈷甲状態
を指示下る制御バーストをＣＰｘに送る。ＰＰ７が空で
あると、ＯＰＦは、接続が可能であることを指示する制
御バーストをＯＰｘに送る。このステップは、第３４図
に示される方法のステップ８に対応する。

ステップ６において、ＣＰｘおよびＣＰｙは、各々ｉ［
ｉ！Ｉ呻バーストをＰＰｘおよびＰＰｙにそれぞれ送る
。

ＰＰ７に対する＋ｊｌ　ｙＡＪバーストは、ＰＰｘＧＤ
Ｋ置アドレス全アドレスＰ７をして薩報メツセージをＹ
のデータ装置に送出せしめる。ＰＰｘに対する制御バー
ストをＰＰ７の装置アドレスを含み、ＰＰｘをしてＸの
データ装置上に「仮接続」メツセージを表示させる。こ
の点にて、両ＰＰ工およびＰＰｙは他のパーティのスイ
グテング湖アドレスを珊る。

これは、第！３４図に示される方法のステップ９〜１２
に対応する。

その後、ＸおよびＹのデータ装置間に全２重データ交換
が行なわれ得る。

データ呼に対する呼ひのＣＡ、ｄｒ手順は、各パーティ
のオンフック状態Ω検出が適当なデータ転送路ｒ状、寒
の検出によ）置き代えられる点を除き、第３４図、ステ
ップ１３〜１６に示される方法に類似である。

データ呼は、第６４図の万去にしたがって設定できる。

この４会、データは、適当なインタフェース装置列えは
モデムを介してシステムと留金される。しかしながら、
データラインとの請合が好ましい。

いずれの方法においても、叶の接続は、発呼パーティの
ポートプロセッサおよび被呼パーティのポートプロセッ
サが各々他のパーティの装置アドレスを知るときに設定
される。それによシ、呼の完ｒ後呼を終了させることを
除き、呼は制御装置によシ他の動距なしに伝送、受信さ
れ得る。伝送レベルでは、清報が送られつつあるときし
か帯域幅がいずれかの方間において利用されないとして
も、ｒｌｌｌ　ｍＪレベルでは呼び接続が存在する。バ
ーストスインテングシステムの帯域１扁の切回割当ての
４ｇ’を強調するため、回路切替え接続に対比して、「
仮想接続（バーテユアル）」なる用語が採用される。回
路切替え接続においては、全伝送帯域が接続の継続のた
め４続ｆｌＫ嗣探当てられる。

いずれの方法においても、各呼プロセッサは、そのチー
ビスセットにおける谷ポートブロセツチの話ｌＦ／望状
標を維持する。

＄３５図は、第５４図に示される呼設定およびデークダ
クンの万去における若干のＩｔＩＩＩ　ｕｎｉバースト
を列示している。システム１００の一部を示す図面にお
いて、１．１ｏｌｌ　Ｉ卸バーストは、列示の目１灼の
ため１ＩｔＩＩ仰プロセッサ間の鎖線として示されてい
る。芋Ｉｂ′１１０ｆ４Ｉバーストは、池の形式のバー
ストと同様にスイッチング１憫を介して伝送される。図
面における前号寸きのステップは、上述の番号付きのス
テップに対応している。ＰＰｘおよび２２１間の鎖線は
、ＸおよびＹ間の音声会話（双方向）を指示している。

第６５図はまた、システム１００に対する代衰釣澗呻ア
ーキテクチャを示している。ＣＰｘは、ＰＰｘを言む多
数のポートプロセッサに対下る呼プロセッサである。同
様１ｃＳＣＰ７は、Ｙおよび多数の他の使用者にサービ
スする呼ブロセツチである。ＡＰｘｌｌｉ、ＯＰｘを言
む多数の坪プロセンナに対する′ｇ理ブロセツナである
。Ａ、□Ｐ７はＣＰｙに対する呼ブロセツナである。Ｘ
が呼の発信者であるから、ＡＰ７は、呼設定およびテー
クダウン方法のこの具不例においては責任を有さない。

方法の池の具体列、符に注文の時機が実施される場合、
ＡＰｙは、呼設定およびテークダウンにおいて役ν」を
演じよう。ＸおよびＹは異なるリンク群の便用者でちゃ
、図面においてそれぞれの１呻プロセッサの異なるサー
ビスセットにちるものとして示されているが、アーキテ
クチャにおいてこの配置を必要とすることは何もない。

−］えは、ｃｐｙｉＡＰｘのサービスセットにあっても
よいし、それに加えて、または単独で、ＣＰｘがＰＰｘ
およびＰＰｙにチービス下ることもあセ得る。

如何なる利胆レベルでも、サービスのメンバが１　（ま
たは僅数の）リンクＩ＃　Ｋ　ｉ晶定される必要はない
。

第３４図に概略図示されるように、バーストスイツヂン
グシステムにおいては、呼は部属に分配された別坤アー
キテクチャで設定され、テークダウンできる。６安とさ
れる最高レベルの＋ｎｌｌ　ｍｌは、中犬掲に位置する
のではなく都合よく配置されたリンクスイン力またにハ
ブスインテの一部と結合される′［ｌｉ？理ブロセツ丈
のレベルである。利帥アトラスインクは、４込のためス
イッチング網それ目体を利用する。ＸおよびＹが呈ＶＣ
局部であれは、呼を実灯するに必要な制御装置は、Ｘの
ラインにサービスする１呻プロセンナの位置よシ遠くに
位置しないであろう。上述のように、この制御アーキテ
クチャは、規則釣呼サービスに加えて注文の′＃敢を実
証するのに採用できる。

サービスセットに制御プロセッサを加えて、セットのヘ
ッドのスイッチング網アドレスを１ｉｌｌ　ｆＡＪプロ
センナに送ることもできる。その侵、制御プロセッサは
、そのサービス要求を七のチービスプロセッサ、丁なわ
ちチービスセットのヘッドに送ることになる。サービス
セントのヘッドが割当てメツセージのセンダである必要
はないが、そうする場合もしばしばある。−設面Ｋ、第
１の制御プロセンナが、第２の、ｉｌｌ　ｌ卸ブロセツ
ナを第３制画プロセッサのチーどスセントに割シ当てる
ことができる。

第３３図全参照すると、ＣＰｌは、その（ｃｐＩの）ア
ドレスｉＰｐ、に制御バーストとして加えることによＦ
）、ＰＰｔ　ｋそのサービスセットに加え、ＡＰ、は、
その（ＡＰ、の）アドレスをＣＰＩに制御バーストに送
ることによｐ、ＣＰ１’ｘそのサービスセットに加える
。第３４図において、ＰＰｘは、呼設定における制御バ
ースト通信のためＣＰｘのアドレスを処理する。

サービスセットの設定は、制御装慟−のプロセッサ間に
おける制御バーストの送出により遂行できるから容易で
ある。サービスセットは、容易に同等に再限定できる。

＠御プロセッサが故障の場合、故障のプロセッサのサー
ビスセットのメンバを、代わシの制御プロセッサのサー
ビスセットに再割当てする手段が存在しなければならな
い。これは、サービスセット再割当てのための信号を制
御バーストで送ることによシ、スイッチング網内で容易
に遂行できる。

第３３図において、ＣＰｌが故障の場合、ポートプロセ
ッサＰＰ１〜ＰＰ２（一般に１つの群には２以上のポー
トプロセッサがある）を他のサービスセットに再割当て
することが必要である。おそらく、これをなすもつとも
簡単な方法は、それらの各々’１ｃＰ２のアドレスに送
ることによシ、それら１ｃＰ２のサービスセットに割）
当てることである。これは約２倍のＣＦ２の負荷となる
かも知れない。よシ一様な再分配がよいかも知れない。

例えば、システムがＮの等しくロードされた・または概
ね等しくロードされた呼プロセッサを有し、１つが故障
であると仮定する。残りのＮ−１のＩＪヂプロセッサの
各々は、故障の呼プロセッサのサービスセットにおける
ポートプロセッサの１／Ｎ−１をピックアップし得よう
。この場合、各制御プロセッサの負荷は、Ｎ／Ｎ　−１
ｔ、か増加しないであろう。他の手法として、制御プロ
セッサに池のプロセッサに取って代わる緊急谷蛍ヲ合２
Ｎすることもできる。

１つの爪要な特徴は、既存のバーストスイッチングシス
テムに制御容ｉｆ追加することが答易なことでちる。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、追加の制御容
量が所望されると仮定しよう。新しい呼プロセッサが空
ポートに設置され、ポートプロセッサの１／（Ｎ＋７　
）が新しい呼プロセッサのサービスセットに再割当てさ
れるならば、得られたシステムはＮ＋１の呼プロセッサ
を有する。もしも再割当てされたポートプロセッサが、
原のＮのサービスセットから一様に抜かれるならば、得
られたシステムは、Ｎ＋１の等しくロードされたすなわ
ち概ね等しくロードされた貯プロセッサを有する。この
場合、原の呼プロセッサの各々は、比例的に、すなわち
係数１　／（Ｎ＋１　）だけ減ぜられた負荷を有するこ
とになる。このように、追加の容量は、インクリメント
にそして使用者サービスに実質的に乱れｔ生ぜずにシス
テムに設置できる。

制御プロセッサがバーストスイッチングシステム内に設
定されてしまうと、ソフトウェアの設置−はスイッチン
グ網内で遂行できる。特定のプロセッサに対するソフト
ウェアは、システム中でダウ０−ドさね１、イニシャラ
イズおよび始動試験も同様にスイッチング閘内で遂行で
きる。プロセッサ、すなわち、実除にどのプロセッサに
対するソフトウェアの変す！も、スイッチング網中で自
動的に設置できる。スイッチング網内におけるこの始動
能力は、バーストスイッチの内包する保守および管理能
力の一側面であり、これは迅速なしスポンスと最小の価
格でシステムリソースの変幻性のある管理全可能にする
。

一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点がｊ１１′要である。第１に、特別の切替ネットワ
ークが必要とされないことである。

再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにおいてしばしは見出される１
：１の冗長性と異なシ、きわめて変幻的であシ、効率的
であることである。

切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要でちる。バース２関 トスイツチング制御ｍｌｔにおいて、プロセッサの故障
は、試験メツセージトラックの応答の欠如によ）決定さ
れる。サービスセットの再限定は、残存用呼プロセッサ
とともに動作する管理プロセッサによう調整される。

バーストスイッチングｆｊｄ御装置は、多くのズはセッ
サを利用して制御タスクを遂行するから、マルチプロセ
ッサシステムである。これは普通のマルチプロセッサシ
ステムと異なる。普通のマルチプロセッサシステムは、
共通のバスまたは共有のメモＩＪ　ｉ使ってプロセッサ
間に緊密な結合を提供する。このようなアーキテクチャ
は、それ自体故障を受けるから、２重化されねばならな
い。バーストスイッチング網において、マルチプロセッ
サシステムは、スイッチング網を介してのメツセージ交
換により綬＜結合されるプロセッサから形成される。こ
の緩い結合は、システムリソースの管理および拡張の容
易さにおいて相当に大きい変幻性および経済性を与える
。容量は、空ポートにプロセッサを追加することによシ
拡張できる。追加されるプロセッサは、この新しいプロ
セッサが呼プロセッサであれ管理プロセッサであれ、サ
ービスセットの再限定によシ容易にサービス下に置くこ
とができる。

マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない。

冗長バスおよび共通メモリは必要とされない。一方のバ
スと他方のバス間の切替回路、または１つの共通メモリ
と他のメモリ間の切替えは必要とされない。故障が起こ
ったかどうかを決定するための感知または比較回路は必
要とされない。これらの理由のだめ、保守は、代表的１
：１冗長装置において必要とされるよ勺も複・雉でない
と思われる。

バーストスイッチング１；！Ｊ御表装置、今日の中央局
お上ひＰＢＸ回路スイッチの制御アーキテクチャと異な
るアーキテクチャを提供する。バーストスイッチング分
配制御アーキテクチャは下記の利点全提供する。

１　容易な容量の再分配および拡張ニジステムは単一（
玄たけ数個）の制御プロセッサの故障によシネ勧化され
ない。制御プロセッサが故障の場合、残シの制御プロセ
ッサは故障のプロセッサに！き代えられるから、使用者
のサービスは維持される。

使用者のサービスに実質的に乱れ金主じずに制御容ｆｆ
ｉ’にシステムに段階的に加えることができる。

２　各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。

五　簡単化されたアーキテクチャのため保守機能の複雑
さの低減。

柔　呼プロセッサの動作が独立的であるため、バースト
スイッチングシステムは、システムに存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
をもたらす。

巳　先の諸利点のため、システムのリソースをよシ経済
的に利用し得る。

以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれば本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。

【図面の簡単な説明】

第１図はバーストスイッチングシステムの一実施例を示
す構成図、第２図はバーストのディジタルフォーマット
の好ましい一実施例を示すａ略図、第３図は本発明によ
るリンクスイッチの構成図、第３Ａ図はリンクスイッチ
によって処理される走行中のバーストの４つの形式全例
示する説明図、第３Ｂ図は本発明の種々の実施例で使用
できる代表的な従来技術の並列製先度解決回路を例示す
る構成図、第４図は特にへブスイツチのスイッチングユ
ニット間およびリンク群との結合を示すへブスイッチの
構成図、第５図は本発明によるへブスイツチの構成図、
第６図は入力および出力ポートプロセッサと２４の末端
使用者機器との間に結合されたディジタルマルチプレク
サを示すリンクスイツチの他の実施例の構成図、第７囚
はリンクスイッチの中央メモリにバーストの一部分を含
むダイナミックバッファのフォーマットを示す概略図、
第８図はリンクスイッチ内の待ち行列の３つのバースト
に対するバッファ間の連結を例示する構成図、第９Ａ図
および第９Ｂ図はそれぞれバッファの入力および出力イ
ンデックスを例示するためにリンクスイッチを通るバー
ストの処理におけるリンクスイッチのキャラクタメモリ
内のバッファを異なる２つの時刻において示す概略図、
第１０図はリンクスイッチの入力および出力プロセッサ
とキャラクタメモリを通る４つのパース）（Ｄ流れ全例
示する説明図、第１１Ａ図乃至第１１Ｅ図は最初のバイ
トの到来時から最後のバイトの伝送時までのリンクスイ
ッチを通るバーストの処理の種々の段階での入力および
出力プロセッサとリンクスイッチの中央メモリの待ち行
列およびバッファとの連結をそれぞれ示す構成図、第１
２Ａ図おＸひ第１２Ｂ図は出力チャネルにフンテンショ
ンが存在する場合にリンクスイッチ内の出力チャネルに
対するバーストの割当てを例示する説明図、第１３図は
４つのヘッダバイト内に特定のフィールドを含むバース
トの好ましいフォーマットを示す説明図、第１４図は本
発明によるデータリンク・エスケープ手緩き全要約して
示す説明図、第１５図はバーストスイッチング網におい
て使用されるハブスイッチの構成図、第１６図は第１５
図のハブスイッチの単一のスイッチングユニットの構成
図、第１７図は第１６図に示したスイッチングユニット
のハブスイッチング素子を示すブロック図、第１８図は
時分割多重ハブフレーム中のハブチャネルとバブリング
循環周期との関係を示す説明図、；も１９図はハブスイ
ッチによって処理されるディジタルバースト信号のフォ
ーマットを例示する説明図、第２０図はハブスイッチの
スイッチングユニットの動作を要約した説明図、第２１
図は待ち行列シーケンスならひにスイッチングプロセッ
サの種々の実施例、あるいはファームウェアの変形を示
す代表的なリンクスイッチのブロック図、第２２図は基
本スイッチングプロセッサのアーキテクチャのブロック
図、第２３図は３つの状態ヲ示すスイッチングプロセッ
サの有限状態マシンに対するギャラクタ状態線図、第２
４図は８つの状態を示すスイッチングプロセッサの有限
状態マシンに対するチャネル状Ｗ　６図、第２５図は本
発明による待ち行列シーケンサのアーキテクチャのブロ
ック図、第２５Ａ図はスイッチングプロセッサまたは待
ち行列シーケンサにおいて任意のインターフェースとし
て使用できるハンドシェイク論理を使用するインターフ
ェース回路のブロック図、第２６図は待ち行列シーケン
サのマイクロコードフォーマットを示す戦略図、第２７
図はスイッチングプロセッサのマイクロコードフォーマ
ットを示す概略図、第２８図は待ち行列のメモリ形態を
示す説明図、第２９図はスイッチングプロセッサのメモ
リ形り’ｃ示す説明図、第３０図はリンクスイッチの入
力プロセッサに対する機能的フローチャート、第３１図
はリンクスイッチの出刃プロセッサに対する機能的７０
−チャート、第３２図は第３図および第６図に示すよう
なリンクスイッチの構成要素として使用できるアナログ
ラインに対するポート回路のブロック図、第３３図はバ
ーストスイッチングシステムに対する代表的制御アーキ
テクチャにおけるサービスセットおよびサービス提供者
の階層全例示するブロック図、第３４図はバーストスイ
ッチング電話通信システムにおいてポートＸから発信し
てポートＹで終了する単一の呼を設定するのに必要な種
々の制御プロセッサによって実行される段階を示す概略
図、第３５図は代表的なバーストスイッチング制御アー
キテクチャにおいて制御プロセッサ間に伝送されるある
制御バーストを例示する説明図である。 １００：バーストスイッチングシステム１０２：ハブス
イッチ １０５．１０４：リンクスイッチ １０６：時分聾］多重通信リンク １０８：末端使用者機器 １１２．１３０．１３２．１５４．１９０．１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービッタ １７８：ポート回路 １８０．１８２：ハブ １８４：ハブスイッチングユニット ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ３００．３２０：バッファ ３１０：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ５６０．３６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０５：ハブバス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：基本スイッチングプロセッサ ９５０：ポート回路 １、・　炸 代理人の氏名　倉　内　基　弘　１１ ＜、−、、′ （Ｘ） ００５８ｏｏυＵ ｉｎｎ　　！’ｔ＝２ｎ１２　Ｈ Ｊ１’ｕＪ　　５１０Ｏｐ口　： （［ ≧） （：ｌ） Ｎ　ｒ　　ｉ　Ｃｆ’ｎｕｎｄ　　−寸１置Ｐ　−−−
−−−−−−−一種、０１４１１００４０１５０００［
Ｊ○ １：珊５乱、つ１４・Ｊ、１゜ ＪＡＦｉ、１ＮＰＵＴ、ＴＥＸＴ（ＳＰＣＯＤＥ３）　
　　　　０５””−Ｉｆ　　ｅｒｒｏｒｓ　　ａｒｅ　
　ｆＯＬＪｎ［ｊ　　Ｗｅ　　ａＤＯｌ”’ｔ　　ａｌ
ｌ。 １′４′任に又吏なし） １０８／８５　　　１０：３１：３７ ｒＥ！Ｓｅｔ　　ｔｎｅ　　ＤＬＩ↑Ｔｅｒ−−−−−
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Claims (17)

【特許請求の範囲】
1. （１）バーストが複数のバイトであり、バーストスイツ
   チング通信システムが時分割多重通信リンクによつて相
   互接続された複数のスイツチを含み、各リンクが各秒内
   に複数のフレームを有し、各フレームが複数のチヤネル
   を有し、各チヤネルが１バイトを伝送するための通信容
   量を有し、１つのバイトがあらかじめ定められた数のビ
   ツトであり、１つのビツトが１つの２進数字であり、前
   記通信システムが複数のポートを含み、各ポートがスイ
   ツチの構成要素であり、該スイツチが少なくとも１つの
   スイツチングプロセツサと、待ち行列シーケンサと、キ
   ヤラクタメモリと、チヤネルクロツクとを含み、これら
   キヤラクタメモリおよび待ち行列シーケンサがそれぞれ
   それらと結合されたそれぞれのバスを有するように構成
   されているバーストスイツチング通信システムのスイツ
   チにおいて使用するための高速度スイツチングプロセツ
   サにおいて、 データ／アドレスバスと、 該データ／アドレスバスと結合され、前記スイツチング
   プロセツサを制御するための制御手段であつて、プログ
   ラム記憶式メモリおよび実行手段を含み、かつ前記チヤ
   ネルクロツクからの信号を受信し、それに応答する受信
   応答手段を有する制御手段と、 前記データ／アドレスバスおよび前記制御手段と結合さ
   れ、キヤラクタ状態およびチヤネル状態に基づいてジヤ
   ンプアドレスを発生し、かつ前記ジヤンプアドレスを前
   記制御手段に送信するためのジヤンプアドレス手段であ
   つて、前記制御手段と実質的に並行にかつ独立に動作す
   るジヤンプアドレス手段と、 前記データ／アドレスバスと結合され、前記スイツチン
   グプロセツサと前記通信リンクとポートとの間にインタ
   ーフエースを提供するための外部インターフエース手段
   であつて、通信リンクまたはポートから現在チヤネルで
   バイトを受信する能力を有し、そして前記制御手段と実
   質的に並行にかつ独立に動作する外部インターフエース
   手段と、前記データ／アドレスバスと結合され、前記ス
   イツチングプロセツサと前記キヤラクタメモリとの間に
   インターフエースを提供するためのキヤラクタメモリイ
   ンターフエース手段であつて、前記キヤラクタメモリか
   らバイトを読出すまたは書込む能力を有し、そして前記
   制御手段と実質的に並行にかつ独立に動作するキヤラク
   タメモリインターフエース手段と、 前記データ／アドレスバスと結合され、前記スイツチン
   グプロセツサと前記待ち行列シーケンサとの間にインタ
   ーフエースを提供するための待ち行列シーケンサインタ
   ーフエース手段であつて、前記待ち行列シーケンサから
   バツフアアドレスを受信する能力を有し、そして前記制
   御手段および前記待ち行列シーケンサと実質的に並行に
   かつ独立に動作する待ち行列シーケンサインターフエー
   ス手段と、 前記待ち行列シーケンサインターフエース手段と前記キ
   ヤラクタメモリインターフエース手段との間に結合され
   、チヤネル番号に基づいてバツフアアドレスを発生する
   ためのバツフアアドレス手段であつて、前記待ち行列シ
   ーケンサインターフエース手段から前記バツフアアドレ
   スを受信する能力を有し、そして前記制御手段と実質的
   に並行にかつ独立に動作するバツフアアドレス手段とを
   具備し、 前記ジヤンプアドレス手段が前記外部インターフエース
   手段と結合されており、かつ前記外部インターフエース
   手段からバーストのバイトを受信する能力を有し、 前記制御手段が前記ジヤンプアドレス手段から前記ジヤ
   ンプアドレスを受信しかつこのジヤンプアドレスによつ
   て指示されたアドレスに位置する前記プログラム記憶式
   メモリの命令に対する処理制御信号を転送する能力を有
   する ことを特徴とする高速度スイツチングプロセツサ。
2. （２）前記通信リンクを通る伝送速度がＴ１レートまた
   はそれ以上のレートに実質的に等しい特許請求の範囲第
   １項記載の高速度スイツチングプロセツサ。
3. （３）１つのバイトが８ビツトである特許請求の範囲第
   １項記載の高速度スイツチングプロセツサ。
4. （４）前記ジヤンプアドレス手段がキヤラクタ状態およ
   びチヤネル状態を有する有限状態マシンを含む特許請求
   の範囲第３項記載の高速度スイツチングプロセツサ。
5. （５）前記有限状態マシンの前記キヤラクタ状態がクリ
   ア、ＦＬＡＧ検出、およびデータリンク・エスケープ検
   出からなる特許請求の範囲第４項記載の高速度スイツチ
   ングプロセツサ。
6. （６）前記有限状態マシンの前記チヤネル状態が、第１
   のヘツダバイト待ち、第２のヘツダバイト待ち、第３の
   ヘツダバイト待ち、第４のヘツダバイト待ち、バースト
   処理、バースト打ち切り、終了シーケンス待ち、および
   制御バースト処理からなる特許請求の範囲第５項記載の
   高速度スイツチングプロセツサ。
7. （７）前記バツフアアドレス手段がデユアルポート・ラ
   ンダム・アクセス・メモリを含む特許請求の範囲第１項
   記載の高速度スイツチングプロセツサ。
8. （８）前記プログラム記憶式メモリが少なくとも６４ビ
   ツトのワード長を有するプログラマブル・リード・オン
   リー・メモリである特許請求の範囲第１項記載の高速度
   スイツチングプロセツサ。
9. （９）前記通信システムがリンクスイツチを含み、前記
   スイツチングプロセツサが該リンクスイツチの少なくと
   も１つの構成素子である特許請求の範囲第１項記載の高
   速度スイツチングプロセツサ。
10. （１０）前記通信システムがハブスイツチを含み、前記
    スイツチングプロセツサが該ハブスイツチの少なくとも
    １つの構成素子である特許請求の範囲第１項記載の高速
    度スイツチングプロセツサ。
11. （１１）バーストが複数のバイトであり、１つのバイト
    があらかじめ定められた数のビツトであり、１つのビツ
    トが１つの２進数字であり、前記通信システムが複数の
    ポートを有するリンクスイツチを含み、各ポートが前記
    スイツチの構成要素であり、かつ通信チヤネルと関連し
    ており、前記リンクスイツチが少なくとも１つのスイツ
    チングプロセツサと、待ち行列シーケンサと、キヤラク
    タメモリと、チヤネルクロツクとを含み、これらキヤラ
    クタメモリおよび待ち行列シーケンサがそれぞれそれら
    と結合されたそれぞれのバスを有するように構成されて
    いるバーストスイツチング通信システムのリンクスイツ
    チにおいて使用するための高速度スイツチングプロセツ
    サにおいて、 データ／アドレスバスと、 該データ／アドレスバスと結合され、前記スイツチング
    プロセツサを制御するための制御手段であつて、プログ
    ラム記憶式メモリおよび実行手段を含み、かつ前記チヤ
    ネルクロツクからの信号を受信し、それに応答する受信
    応答手段を有する制御手段と、 前記データ／アドレスバスおよび前記制御手段と結合さ
    れ、キヤラクタ状態およびチヤネル状態に基づいてジヤ
    ンプアドレスを発生し、かつ前記ジヤンプアドレスを前
    記制御手段に送信するためのジヤンプアドレス手段であ
    つて、前記制御手段と実質的に並行にかつ独立に動作す
    るジヤンプアドレス手段と、 前記データ／アドレスバスと結合され、前記スイツチン
    グプロセツサと前記ポートとの間にインターフエースを
    提供するための外部インターフエース手段であつて、現
    在通信チヤネルでバイトを受信する能力を有し、そして
    前記制御手段と実質的に並行にかつ独立に動作する外部
    インターフエース手段と、 前記データ／アドレスバスと結合され、前記スイツチン
    グプロセツサと前記キヤラクタメモリとの間にインター
    フエースを提供するためのキヤラクタメモリインターフ
    エース手段であつて、前記キヤラクタメモリからバイト
    を読出すまたは書込む能力を有し、そして前記制御手段
    と実質的に並行にかつ独立に動作するキヤラクタメモリ
    インターフエース手段と、 前記データ／アドレスバスと結合され、前記スイツチン
    グプロセツサと前記待ち行列シーケンサとの間にインタ
    ーフエースを提供するための待ち行列シーケンサインタ
    ーフエース手段であつて、前記待ち行列シーケンサから
    バツフアアドレスを受信する能力を有し、そして前記制
    御手段および前記待ち行列シーケンサと実質的に並行に
    かつ独立に動作する待ち行列シーケンサインターフエー
    ス手段と、 前記待ち行列シーケンサインターフエース手段と前記キ
    ヤラクタメモリインターフエース手段との間に結合され
    、チヤネル番号に基づいてバツフアアドレスを発生する
    ためのバツフアアドレス手段であつて、前記待ち行列シ
    ーケンサインターフエース手段から前記バツフアアドレ
    スを受信する能力を有し、そして前記制御手段と実質的
    に並行にかつ独立に動作するバツフアアドレス手段とを
    具備し、 前記ジヤンプアドレス手段が前記外部インターフエース
    手段と結合されており、かつ前記外部インターフエース
    手段からバーストのバイトを受信する能力を有し、 前記制御手段が前記ジヤンプアドレス手段から前記ジヤ
    ンプアドレスを受信しかつこのジヤンプアドレスによつ
    て指示されたアドレスに位置する前記プログラム記憶式
    メモリの命令に対する処理制御信号を転送する能力を有
    する ことを特徴とする高速度スイツチングプロセツサ。
12. （１２）１つのバイトが８ビツトである特許請求の範囲
    第１１項記載の高速度スイツチングプロセツサ。
13. （１３）前記ジヤンプアドレス手段がキヤラクタ状態お
    よびチヤネル状態を有する有限状態マシンを含む特許請
    求の範囲第１２項記載の高速度スイツチングプロセツサ
    。
14. （１４）前記有限状態マシンの前記キヤラクタ状態がク
    リア、ＦＬＡＧ検出、およびデータリンク・エスケープ
    検出からなる特許請求の範囲第１３項記載の高速度スイ
    ツチングプロセツサ。
15. （１５）前記有限状態マシンの前記チヤネル状態が、第
    １のヘツダバイト待ち、第２のヘツダバイト待ち、第３
    のヘツダバイト待ち、第４のヘツダバイト待ち、バース
    ト処理、バースト打ち切り、終了シーケンス待ち、およ
    び制御バースト処理からなる特許請求の範囲第１４項記
    載の高速度スイツチングプロセツサ。
16. （１６）前記バツフアアドレス手段がデユアルポート・
    ランダム・アクセス・メモリを含む特許請求の範囲第１
    １項記載の高速度スイツチングプロセツサ。
17. （１７）前記プログラム記憶式メモリが少なくとも６４
    ビツトのワード長を有するプログラマブル・リード・オ
    ンリー・メモリである特許請求の範囲第１１項記載の高
    速度スイツチングプロセツサ。