JPS6232792A - 末端使用者機器を通信システムのポ−トと結合するためのポ−ト回路 - Google Patents
末端使用者機器を通信システムのポ−トと結合するためのポ−ト回路Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は末端使用１者機器を通信システムのポートと結
合するためのポート回路に関し、詳しくいうと一インテ
リジェント処理手段を有する上記のポート回路に関する
。 従来の技術 通信使用者、特に遠距想通信使用者は常に増大する範囲
の情報の伝送を要求している。典を的な電話網において
は、音声信号は電話線を介してアナログ形式で伝送され
、スイッチングされていた。 ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。 ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話線を利用する最も経済的な方法で
あった。 データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要洩が生じた。ここでは、「デー
文通信」はディジタル化された音声信号以外のディジタ
ル通信網を介して伝送された任意の情報と広く定義する
ことにする。 今日、最も一般的な形式のデータ通信は文字数字（英攻
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。 現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１プフツクまたは１頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて１ブ
ロツクまたは１頁の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ止めビデオにまで及び
得る。 イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が劇的に増大している。疑いもなく、種
々のサービスおよびトラヒック容量に関して、将来、さ
らに大きな通信ＷＩ要があろう。 ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多重化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化は複数の音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラプル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。 ディジタル通信１網またはシステムは、この通信網また
はシステムが通常の装置および設（Ｃを通じて音声およ
びデータ通信を伝送する能力を有する場合には、「総合
」、あるいは「総合サービス」を提供するといわれる。 総合通信システムの特質は制御のために通信網の種々の
点においてインテリジェント・プワセツサを使用するこ
とである。 制御は通信１網全体の制御が′ｖＩ数の地理的位置、す
なわちそれぞれが通信網それ自体を通じて遠方の位置か
ら提供される局部情報または情報を匝用する地理的位置
、から生じる場合に、分配または分散される。かくして
、分配された制御網におけるインテリジェンスはサービ
スを受ける地理的区域全体に分散される。特に、局部プ
フセツサによって行なわれる必要のあるスイッチングの
決定は局部プワセツサがただちに利用できる情報により
行なうことができる。大規模な通信システムにおいては
、分配された制御は局部トラヒックのルート遺灰に必要
なインテリジェンスがそばにあるので、一般に効率を嶌
める。また、分配された制御は遠方の制御位置が働かな
い場合に自己制御されているシステムの局部は動作可能
状態にあるから、生き残り性を高める。 伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムので１キヤリヤでは通信リンクは毎秒１５
４４メガビツトを搬送する。かなり高いビットレートの
リンクが現在の技術によってさえ実現できる。高速度通
信リンクによる総合サービスの提供は通信網を通じての
情報の伝送を制御する新しい方法、手続きおよびフ田ト
フルヲ必要とする。特に、ルーチング（ルート選択）お
よび管理、すなわち、「オーバヘッド」のためにシステ
ムによって要求される追加の帯域幅は最小限にすべきで
あるが、環境の変化に眉応するように通信網内に合理的
な融通性を持たせるべきである。総合スイッチング装置
はでル−トおよびそれより高いビットレートで情報を伝
送し、ルート選定し、最着のチャネル利用ができるよう
にすべきである。 通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の構成（アーキテクチャ）および手続きを追求している
。 もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。 発明の目的 従って、本発明の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。 本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。 本発明の他の目的はＴ１古たけそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。 本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。 本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送網を介して融通性を
もってかつ使用者サービスの事実上の中断なしに、完全
に達成でき、しかも制御プロセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
残った制御プロセッサに再割当てすることができる通信
システムを提供することである。 本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。 本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に層比するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。 本発明の他の目的は低価格のモジュー／Ｌ／４ｆ４成素
子を特徴とし、かつ超大規模集［（超Ｉ、ＳＩ）技術で
実現するのに十分に適した非常に冗長な回路を備えた総
合通信システムを提供することである。 本発明の他の目的は恐らく過負荷状態にある場合を除き
、２ＩＯ人者が認知し得る歪みまたは遅延なしに音声通
信を伝送する能力を有する総合通信システムを提供する
ことである。 本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。 本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。 本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。 本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容量スイッチであるハブスイッチを提供することであ
る。 本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプロセッサ
を提供することである。 本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。 本発明の他の目的は基点（オリジン）ポートから目的地
サートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた過言システムを提
供することである。 本発明の他の目的はディジタル化音声を含むバーストに
対するポートで受信した伝送レートが通信リンクを通じ
てのバースト伝送レートにほぼ等しく、従ってリンクス
イッチ内の音声バーストの速度メツファ手段が必要でな
い総合過言システムを提供することである。 本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。 本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、戸ブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するぎ一ト回路を提供することである。 本発明の池の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がメート回
路それｉ身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。 本発明の他の目的は電話通信システムにおける呼セクト
アップおよびテークダウン方法を提供することである。 本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。 これら目的は、本発明の一面においては、末端使用者機
器を通信システムのポートと結合するためのポート回路
を提供することによって達成される。この通信システム
はポートを介してバーストを送信し、および受信するた
めの手段を有する。 バーストは例えば一連のデータあるいは音声エネルギの
スパートを表わし得る複数のバイトである。 １つのバイトはあらかじめ定められた数のビットであり
、１つのビットは１つの２進数字である。 このポート回路はポートと結合するためのポートインタ
ーフェース手段を含む。ポートインターフェース手段は
ポートとポート回路間の、および逆の関係の信号の適当
な変換を行なう。 末端使用者機器と結合するための末端使用者インターフ
ェース手段が設けられている。末端使用者インターフェ
ース手段はポート回路と末端使用者機器間の、および逆
の関係の信号の適当な変換を行なう。 ポートインターフェース手段と末端使用者インター７工
−ス手段との間に処理手段が結合されている。この処理
手段はバーストをシステムにおよびシステムから送信お
よび受信するための必要なインテリジェンスを含む。処
理手段はまた、制御バーストをシステムに発信および送
信するためのインテリジェンスとシステムから制御バー
ストを受信および実現するためのインテリジェンスを含
む。制御バーストは制御あるいは管理の目的のためにシ
ステムの制御プロセッサ間に送られるＳ−ストすなわち
通信である。 上記したポート回路はポート回路内にインテリジェント
処理手段が存在するために、特にポート回路がポートか
ら遠方に位置付けされたときに、典型的なライン回路よ
りも大きな融通性を与える。 ポート回路が音声末端使用者機器と結合された実施例に
おいては、処理手段はシステムを通じて伝送するために
音声バーストのフォーマットで使用される音声／沈黙検
出手段を含む。 他の実施例においては、ポート回路は種々の形式の末端
使用者機器と結合するように適応できる。 特定形式の末端使用者機器はＢＯＲＳＣＨＴ 機能の
少なくとも１つを必要とする可能性がある。そのような
場合に、ポート回路は特定形式の末端使用者機器によっ
て要求されるＢＯＲＳＣＨＴ ｉ能は何でも提供する
ための手段を含む。ディジタル回路に対するＢＯＲＳＣ
ＨＴ 機能は！源供給、過電圧保護、呼出音送出、監
視、フード化、ハイブリッド、およびテスト機能を含む
。ＢＯＲＳＣＨＴ 提供手段は処理手段と末端使用者
インターフェース手段との間に結合される。 他の実施例においては、ポート回路はアナログ電話機、
ディジタル音声電話機、およびデータ端末と結合するよ
うに適応されている。ポート回路はまた、アナ冒グトラ
ンクと結合するようにも適応で曇る。 他の実施例において、ポート回路は呼出信号電圧の局部
発生手段、局部呼出音検出手段、あるいはループバック
テスト能力を含む。 実施列 以下添付図面を参照して本発明の実施例について詳細に
説明する。 バーストスイッチングはディジタｙ化された音声（ボイ
ス）およびデータを完全く統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がバーストスイッチングによって処理できる。パース
トスイツｔングシ哀テムは代表的には大巾に分散された
小型スイッチ、分配された制ｎ（コントロール）、およ
び同上された帯域幅効率を特徴としている。 第１−図Ｈバーストスイッチングシステム１００の好ま
しい一実施例を示す。このシステム１００は高容量へプ
スイクテ１０２および複数のリンクスイッチ１０４を含
む。リンクスイッチ１０４Ｆｉ代表四には列えば３２ま
たはそれ以下のポートを取シ扱う（サービスする）小型
スイッチング素子である。Ｔ１スパンは２４チヤネルで
あるので２４ポートが好ましい奴である。これらスイッ
チは時分割多重通信リンク１０６、例えばＴ１スパンに
よって互いに結合されている。複数の末端使用＠ａｔｎ
１ａａがライン１１０を介してライン回路（図示せず）
と結合されてもよい。これらライン回路はリンクスイツ
ｆ１０４の構成要素であるポートと結合される。リンク
スイッチのポートは使用者、制御プロセクナ、あるいは
他の別個の通信システムがシステム１００にアクセスす
る手段を提供する。ポートインターフェース回路が七の
ような使用者、制御プロセッサ、あるいは他の通信シス
テムとの適当なインターフェースを提供する。末端使用
者機器とインターフェースするときＫは、ポートインタ
ーフェース回路は、本明細薔では、ラインＬｇｌ路と表
示される。他の通信システムとインターフェースすると
きには、ポートインターフェース回路は、本明［薔では
、トランク回路と表示される。制御プロセツナとインタ
ーフェースするときＫは、または総称釣にいうとさＫは
、本明細否では「ポートインターフェース回路」または
「ポート回路」という用語が使用される。 本朗細否においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号変調（ＰＯＭ）および時分
割多ｆｉ（ＴＤＭ）技術を使用してディジタル形式で搬
送するように設計された一階層（へイアラーキ）のディ
ジタル伝送システムからなる。Ｔ１キャリヤは２４のＰ
ＯＭスピーチチャネルを有する。各信号は毎秒８．００
０ Ｌｇｌナンプルされる。各チング／！／Ｆｉ８ビッ
トコードによって表わされる。各フレームは２４のスビ
ーｆｆヤネルのそれぞれに対するサンプルとフレームの
終シに１ビツトのフレーム同期ビットを有する１９３ビ
ツトである。Ｔ１ラインレートは毎秒ｔ５４４メガビッ
トである。Ｔ２キャリヤは６．３１２メガビツトのライ
ンレートを有し、９６０ＦＯＸ音声チヤネルまたは等＠
吻を搬送する。Ｔキャリヤのこれら定義は単に例示とし
て示すだけである。従って、これら定義は本発明の！＠
乍あるいは説明には臨界回なものではない。 リンクスイグｔはリンク群に酵成してもよい。 １つのリンク群内の任意のリンクスイッチがハプスイノ
ｔを通過する通信なしに同じリンク群内の任意の也のリ
ンクスイッチと通信する能力を有する。第１図において
、Ａ、Ｅ、Ｏ，およびＤと指示された４つのリンク群が
因示されている。リンクスイッチ１０３とジンクスイッ
チ１１２間の任意の通信は必ずへプスイツｔ１０２を通
過しなければならない。従って、リンクスイツｔ１０３
とリンダスイツｆ１１２は異なる９ンク膵にある、丁な
わちリンク詳ムおよびＤＫそれぞれある。へプヌイツテ
１０２は別−のリンク群を相臣廣続する。 小形のバーストスイッチングシステムはノ１プヌイツテ
を必要としないであろう。−１えは、リンク詳人はハブ
スイクｆ１０２なしで完全なシステムとしてａＮＱし得
る。これに対し、大形のバーストスイッチングシステム
または高い残存性の要件を有するシステムは１つ以上の
ハブスイツｔを必要と下るであろう。 システム１００としては星形、リング形、トリー（木）
形形趨およびこれらの組合せのような櫨々の曲の形態が
あ〕、各形態は荷室の適用例の要件に依存して多かれ少
なかれｌｋ遵するある利点および欠点を有する。第１図
に示すよりなシステム１００は後記する理由のためにバ
ーストスイッチの好ましい一実ｍ例である。 システム１００は代表四には９＆０００ラインおよびト
ランクをチービスする丸めの６量を有する今日の中央間
または構内交換＠（ＰＥＸ）に対応する。バーストスイ
ッチングにおいて、スイッチング磯雇は分数されている
、丁なわち、便用者の近くにもたらされている。リンク
スイッチは小形であ）、従ってこれらリンクスイツｔは
便用者の近傍または会社に分散することができる。代表
的なリンクスイグｔは居住区域の小形分配変王滲に非常
によく似たボールに取付けても、あるいは商用ビルの便
所（物入れ）の量に取付けてもよい。 第１図に示されたスイッチング愼能の大巾な分散はバー
ストスイッチングの目的を（４足する。°４話産業は外
部の鋼玉４（プラント）Ｋ大規模な投資をしている。こ
の外部の工４はスイッチングおよび端未設傭に匹敵する
１要なｌｉｔ直を有している。 バーストスイッチングはこの工場の用途を新しいチービ
スＫまで拡大し、確１されているチーどスの効率を同上
することくよってこの工場の有用さを拡張する。 ４合サービスディジタル網（Ｉ８ＤＮ）は１つの新しい
チービス頭戚である。この綱は加入者機滲または端末に
おいて２８戎（１００ビット／秒の帯域幅を要求するか
も昶れない。恐らく数６ヤード虐れ九すンクスイクテに
至る短かいループの万が中央局に至る１乃至３マイルの
長い２線対よ）も良好にこの帯域幅を維持することがで
きる。 バーストスイッチングはｊｊＬ４する工・湯にスイッチ
ングの大部分を移動させることによってこの工場から新
しいチービスおよびｆｒ！＠１−を引き一丁ことができ
るものと予期されている。側面の効果として、平均ルー
プ長が非常に短かくなってインピーダンスの変化が非、
ｔＫ少なくなシ、へイプリグド回路網においてよシー４
良好な妥鴎を見つけることができるようになる。バース
トネットワークを通じて若干の遅延があるかも仰れない
が、バーストスイッチングはエコー抑圧装置を必要とし
ない。 社しい部＠あるいはビルに設置する場合に、または設備
を９５換する場合Ｋ、バーストスイツｆ′ループを設置
するのに必要な鋼の量は典形面なスイッチを設置するの
に必要な鋼の量よりも大巾に少ない。ジー・ティー・イ
ー・ラボラトリーズによって行なわれた最近の用途研究
によれば、約２０００回線の地方区域に設置したバース
トスイッチは現在の４〒弐設備が必要とした外部工場の
僅か１５％しか必要としなかったということを示してい
る。 バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
リスイブｔされる。同様Ｋ、任意形式のディジタル化さ
れたアナログ信号、飼えばイメージパケットはバースト
スイッチングシステムによって完全に統合された態様で
処４される。完全Ｋｆｅ合されたスインｔは短期間のお
よび長期間のトラヒックミックスの変化に良好に５誤応
する。 万一、将来において音声に対するデータの割合が増大し
ても、バーストスイツｔはデータを音声と同じ？ＩＢ様
でスインをするので、再構成することなしにそれに順応
する。バーストスイッをングに１つの特定列においては
データと音声とを差別処理さえする。音声サンプルは消
滅しや丁い。過度の遅延は音声チンプルを無用のものに
する。−万、データメツセージは非常に長く遅延させて
も認矧し得る性能を有する、丁なわち識別することがで
きる。これに対し、音声は冗長性を有する。従って、若
干の音声サンプルがなくなっても音声の貞を損なうこと
がない、丁なわち音声を判別することができる。−万、
データは冗長性モ有さないのでいかなるバイトも失なわ
れてはならない。 それ故、バーストスイッチングは音声チンブｙをデータ
よ）高い優先度でスインｔし、コンテンションの場合に
音声バーストがリソースにおいて第１のｔヤンスを有す
るよ５１１′ｃする。これは音声サンプルの損失（クリ
ッピング）を最小にする。 データキャラクタはコンテンションの場合にはバグ７ア
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。 バーストスイッチングにおける統合の他の列においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこＫで
も出現し得る。トランクはアカログまたはディジタルの
どちらてもよい。 バーストはディジタル化された音Ｐ（またはスピーチ）
あるいはデータメツセージを含んでいてもよい。本明細
沓では、ディンタル化されたスピーチ以外の通信を含む
バーストがデータ通信として処理される。「トークスパ
ート」は単一シラブルの発音−Ｆ ＶＣ生じるような音
声エネルギの単一の連続放射である。通常の会話におけ
る話者はその会話時間の３５〜４０％の間音声エネルギ
を発する。バーストスイッをングは送るべき清報が存在
するときＫのみ・丁なわち、バースト中のみ、伝送チャ
ネルのようなシステムリソースがもっばら使用されるよ
うにするために沈黙（またはスピーチ）の横用を行なう
。バーストの終Ｔ時Ｋ、このチャネルは他のバーストに
割当てるのく利用できる。かくして、バーストスイッを
ングはそのリソースを、呼の全継ｄ４間の間１つの会話
に対して１つのチャネルを専用する典型円な回線スイッ
チングの効率の２〜３倍の効率で利用することになる。 第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面ＫＥ、、Ｂ３、Ｂ８、お
よびＢ、と指示された４バイトのヘッダから始まる。こ
のバーストスイッチングの実施例においては、および本
明細著においては、１バイ）Ｆｉ８ビットである。勿論
、この仮定は本発明にとって臨界円なものではない。他
の実施ｙ１１ においては、１バイトは１ビツト、また
は４ビツト、または任意のあらかじめ定められた数のビ
ットからなるものでよい。この冥ｍ列において８ビツト
を選択したのはでキャリヤチャネルの６量が８ビットで
あるためと、印刷”ｒＦａなキャラクタが代表Ｅ１９に
は８ビツトコード、列えば人５ａＩＩ （アスキー）コ
ードによって表わされるからである。１バイトを８ビツ
トと定義したことによ）、用語「キャラクタ」は本明細
薔ではバイトとヱ爽住をもって便用できる。 バースト１２０にンいて、ヘッダはバーストのあて先の
ｓｙドレスを含む。バーストがスインｔに入力すると、
ヘッダはあて元ポートに至るスインｔからの適当なリン
ク（またはポート）を選択するように屏釈される。ヘッ
ダはバーストを音Ｐ、データ、または制−バーストとし
て記述する清報を含む。鏡で詳細に説明するように、ａ
ｐｉｔバーストはスイツｔブロセツチ間で交遺される
メツセージである。ヘッダ清報は所望の優先度で出力す
るためＫおよび他の′ｇ理の目刃のためにバーストの行
列をつくるのＫｆ！用される。 ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘツダテエツクナムである。デ
ータの場合にはバーストを間違って発送するよシもバー
ストを打切）、再伝送に頼る方がよいとみなされている
。音声バーストを再伝送下る試みはなされていない。音
声バーストの寿命は非店に短かく、音声バーストを正し
く発送するのに１Ｌｇｌのチャンスしかない。七のチャ
ンスを失なった場合には、七のバーストは古丁ぎて役に
立たない。 ヘッダに続いてバースト１２０はＮ（任意の整数）のバ
イトからなるｆｆｍｄｆｓ分を有する。バースト１００
は図−にでと指示された革−のバースト終了バイトで終
Ｔする。あるいはｄｋ述するように１へつ以上の終了バ
イトを吏用してもよい。バースト終了バイトは本明細否
ではＦＬＡＧとも呼ばれる。 かくして、各バーストごとに５つのオーバヘッドキャラ
クタが４圧する。丁なわち、４つのヘッダキャラクタと
１つの終ｒキャラクタである。 ＦＬＡＧが受信されると、受４＝ Ｊはバーストが完ｒ
したことを昶る。バーストは連続する伝送までの任意の
最さのものでよい。ＩＦＬＡＧはまた、チャネル空きキ
ャラクタとしても使用でき、従つテ？ＸＣ）バーストが
始まるまでＦＬＡＧが空きチャネル中に送られる。 ＩＦＬＡＧに対して選択されるビットの組合せはバース
トで送られるべきキャラクタ中に起夛得る。 データソースに利用できるキャラクタ・セットにいかな
る制限もめってはならない。任意の組合せの２遣データ
を送ることができなくてはならない。 データリンク・ニスクープ、丁なわちＤＬＩ。 キャラクタは終了バイトとしてのＦＬＡＧキャラクタと
通常のデータとしてのＦＬＡＧキャラクタビットの、組
合せとを区別するのに使用される。ソースにおいて、送
られるべきデータ中に生じる各ＩＦＬＡＧまたはＤＬＲ
は余分のＤＬＥｌ’Ｃ先導される。あて先において、受
信されたＤＬＥは丁てられ、とのＩ）１．１！に続くキ
ャラクタがＦＬＡＧまたはＤＬＩの検査なしに受信され
、それによってキャラクタストリームをソースのキャラ
クタストリームに戻丁。ＤＬＲによって先導されない受
信ＦＬＡＧはバースト終了キャラクタとして−Ｓ沢され
る。 各挿入されたＤＬＥは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＩはそれらが送られるべき音声夛ンブル
またはデータ中にめったに生じないように選択されるべ
きであり、ＤＬＥの挿入遅延を可能な限ル導入しないよ
うにする。音声トラヒックは今世紀の終シまでデータよ
シ量が多いと予期されるから、これらキャラクタに対し
て選択される好ましい値はアナログ音声信号の最大の正
および負の振、躯を表わ丁コーデック（音声ムＤ−Ｄム
変換滲）の出力である。他の通択伐最小の正および負の
値であろう。この選択はこれら最小鷹が最小パツクグラ
クンドノイズ・スレクショルド以ド（絶対１直で）であ
る場合に褥に有利である。 いずれＫしても、印刷可能なキャラクタは恐らくデータ
およびテキストの伝送中に高頻度で生じるから、これら
印刷ｏｒ雇なキャラクタを表わ丁ビット４或は選択され
るべきではない。 第１図において、スイクテ間の通信リンク１０６は、他
のレート、例えばばＴ２ｔたはそれより高いスパンが便
用できるけれど、Ｔ１スパンである。 バーストはこのスパンの時分割多重チャネルでスインを
間に送られ、バーストの後続のキャラクタはこのスパン
のｔ＆、４のフレームで送信される。Ｔ１キャリヤのチ
ャネル内のキャラクタレートは毎秒ａ０００キャラクタ
であ）、これはコーデックのキャラクタ発生レートと合
致する。バーストスイツをングにおいて、通信リンクを
通じての音声キャラクタ伝送レートはスピーチキャラク
タソースおよび受信者に対するキャラクタレートに合せ
られる。従って、音声バーストに対するジンクスインＰ
において線速度のバッフ７手段は必要でない。 ただし、浸透するようＫ、コンテンションの場合にはバ
グ７ア手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やリンクスインｔから始まシ、
従ってリンクスインｔを通じての遅延は２ｆチャネル間
、例えば１０マイクロ秒橿度の極く短かい時間にし得る
。 ！キャリヤチャネルを１用することはバースト出力クを
ングと音声パケットスインをングとの重要な相違である
。バクットスイツをングにおいては、パケットはリンク
の全帯域・−を使用して節点間に伝送され、パケットの
キャラクタを連続して伝送する。パケットのキャラクタ
はソース（コーデック）レートで累積され、セしてよシ
高いレートで伝送される。このことはよシ高いレートの
伝送が始まる前にパケットのキャラクタがバッフ１作用
を受けなければならないということを意味する。累積の
時間は遅延を導入するから、音声パケットのサイズは厳
密に制限される。さもないと、エコーが重大な問題にな
るからである。短かいパケットにヘッダオーバヘッドが
ＩＬ要になるということを意味する。例えば、音声パケ
ットは８０００キヤラクタ／妙の発生レートで８ナンプ
ル、または１ミリ秒分のデータに制限されると仮定する
。 ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１３キヤラクタが８つの音声ナンブルをあて先に
送るために＠送されなければならず、帯域系効率は弓ま
たは６２％となる。３つのヘッダキャラクタのみが必要
であるならば、音声パゲット帯域１−幼準は−または７
３％になる。 これに対し、スピーチ伝送レートはバーストスイッチン
グにおいては発生レートに等しいから、伝送が始まる前
にスピーチバーストをバグ７アする必要がない。伝送は
バーストの受信が始まった優で１キャラクタ時間橿度始
まシ、そしてバーストは任意の時間の間続く。ヘッダの
伝送はバースト当シ１回だけ必要とする。 トークスパートの平均長は使用する沈黙検出アルゴリズ
ムに依存するが、一般には１００ミリ秒を越える。１０
０ミリ秒のバーストに対するバーストスイッチングの帯
域系効率は８００／８０５であシ、これは９９％を越え
る。 将来、現任普及しているレートよシ高い呼出しレートが
予期される。人類は電話をま丁ま子種々Ｏ用途に使用し
続けるてあろうということが経験的に予測されている。 −列として１０年あるいは２０年前＜ｈ実際に存在しな
かったデータ通信の伝送が増大していることがあげられ
る。 他の重要な例は呼を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランザクション端末、
例えばクレジットカード検証端末である。この予期され
ている発呼レートの増大がどの種度重要であるかを決定
ｙることは現在は不可能でおる。それでもなお、バース
トスイツをングの１つの目のは増大する発呼レート（呼
率）に合致するように優ｆｉＫ増大し得る、かつマＩＬ
Ｉｆブロセツナ中央処ｊｌ装置の複雑さを呈しないスイ
ッチＩ！１１１１１票子の博遣（アーキテクチャ）を決
定することでおる。 共通制＃に対する典形円な解決策は決定を行なう素子（
共通副１Ａｌ）をスインｔの中心に配置し、１４辺愼６
からの刺−＊（加入者からの信号元止および監視）を引
き入れ、そしてスイッチおよび周辺４！Ｉ膳（例えば、
呼出し信号に対して）に接続のために指令を発すること
である。 よシ新しい一１岬４眉は時に遠４スインテングユニット
において、ある処ＡＤ力をスレープブロセツナの形式で
網周辺機器の万へ移丁ことである。 これらスレーププロセクナはある低レベルの予備のも埋
を行なうことができるが、最Ｐ、Ｏ央定を行なうのは通
例、中央制御点に残っている。 バーストヌイツｔングのＩＩ！失策はこの分散傾向をそ
の限界まで拡大する。呼確立および考微実行論４はリン
クまたはへブスイグ六のポートに閃遵したプログラマブ
ルプロセンナに配置される。バースト網のポートの故が
増加すると、ｍｌ （ｉＪＪブａセンナの数が非茗に自
然な態憬で増加する。処理能力の増大はプロセンナをマ
ルテブロセクナパスに追加することによって必然釣に生
じる複電さおよび故障時間なしに空きポートにプロセン
ナを加えることによって達成できる。バーストスイッチ
ングシステムにおいては、同時に伝搬され得るバースト
の数はシステムのポートグロセンナの数およびチャネル
の該によってのみ制限される。ポードブσセンｆは後で
詳細ＫＢｉ明するポート回路のプａセツナ構成素子であ
る。 メツセージは制御ブロセツｆ間で交換される。 例えば、発呼皆プ０センチと仮呼者プａセッチ間のメツ
セージの交換は正規の呼を設定するととを必要とする。 このメッセージトラヒンクは通常の方法でバーストとし
て搬送され、従って、メクセーントラヒククは重要では
ないけれど、閑によってＩＲ速された竺トラヒククに加
えられる。それぞれが音声エネルギを３５％の時間にわ
たって発王する２つのパーティ間の３分の呼は百方の音
声ナンブルを発生させる。呼を設定し、放出する必要が
あるｄｔｌｌ＃メツセージの交換は１００以下のキャラ
クタを必要とし、僅かに負荷の１（１０）％に丁ぎない
。 外部メツセージの交換は必ずしも必要としない。 １つのリンクスイクｔでのポート−ポート呼は外部の制
御メツセージトラヒツクを必要とすることなしＫ、リン
クスイッチ内で完全に確立できる。 リンクスイツｔの分散されたブロセクｆは、たとえφ改
によってバースト網領域が網の残品と通信することがで
きなくても、網内の連続したぐ−をｃＴ梠にする。 バーストスイッチングシステムにおいて決定を行なう制
御が周辺ｆｉ！に移されたけれど、ある半果甲ナービス
プロセクナ憬炬は残る。→Ｋ、ディレクト９番号および
装置番号間の変換（ダイアルされた番号−バーストスイ
ツヂアドレス）はバースト＠全不に分散されたいくつか
のデータベース探索（ルックアップ）マシーンによって
実行される。池の同様のａｍ！姐は呼の終了時に伝票を
発行するためのｆ用１′ｆ報の記録である。後述するよ
うに、これら＃魂グａセスは呼プロセツナあるいはＷＲ
ｉプロセツ夛において実行できる。これら桐呻プロセツ
チのいずれがシステムの空きポートと結合されてもよい
。 １１１ＩＩ＠１を分散したことくよる利点は、プロセン
ナの過瓜衛伏態が除云されるということ、ポートが増え
るＫつれ一６４罷刀が自然にかつ８易に増えること、お
よび中央または七〇 、１ｍのプロセンナが故障しても
バーストスイクテング網がだめＫならないということで
ある。 第３図はリンクスイッチ１３２の好ましい一実施例のブ
ロック図を示す。リンクスイツｆ１３２は第１図に示す
ようにシステム１００のリンクスイッ、？１３０と１３
４との間に結合される。このような−成において、リン
クスイッチ１３２は次に示す４つの形式の通過するバー
ストを処理する。 ｉｇｌはリンク−リンクまたはＡ過トラヒック、丁なわ
ち、入リンクからリンクスイッチ１３２を通って出リン
クに至るバーストであり、第２はリンク−ポートまたは
１信トラヒック、丁なわち、入リンクに到来し、そして
リンクスイツｆ１３２に対してローカルなボー）ＫＷ信
するバーストでちゃ、第３はポート−リンクまたは発信
トラヒック、丁なわち、リンクスイツｆ１５２に対して
ローカルなポートから発信し、出リンクから出て行くバ
ーストであシ、第４はポート−ポートまたはリンク内ス
イツテトラヒクク、丁なわち、ジンクスイッｆ１５２に
対してローカルなポートから発信し、ａ−カルなポート
に１信するバーストである。第３Ａ図に示す破線の矢印
はリンクスイツｔを作る上記４つの通過形式のバースト
を例示する。これら４つの通過形式は第１０図にも示さ
れている。 第３図にシいて、リンクスイツｆ１３２は次の６つの高
速プロセンナと結合された中央メモリ１６０を含む。第
１はリンクスイッチ１３０から到来する通信を処理する
リンク人力プロセンチ（ＬＩＰ）１６１であシ、第２は
リンクスイッチ１３０へ出て行く通信を４４するリンク
出力プロセラ＋（Ｌｏｐ）１ （５２であシ、第５はリ
ンクスイグｔ１３４から到来する通信を処理するＬＩＰ
１６４であシ、第４はリンクスイツｆ″１３４へ出て行
く通信を処理するＬＯＰ１６６であシ、第５は２４のポ
ート回路１７８から到来する通信を処理するポート人カ
ブロセツナ（Ｐ工Ｐ）１６８ｆあり、１４６は２４のポ
ート回路１７８へ出て行く通信を処理するポート出カプ
ロ七ツナ（ＰＯＰ）１７０である。これら各プロセンチ
はキャラクタおよびバク７アを処理するようＫなってい
る！＃珠ススイツチングプロセッサある。優で詳細に説
明するようＫ、僅かに相違するノットフェアまたはファ
ームクエアを備えた１司じ高速プロセンチが６つのリン
クースイッヂブロセッｆ４４．炬を満足する！５１１ｆ
成できる。高速直接アクセスメモリヲ有する中央メモリ
１６０はメモリアービッタ１７２と結合されておシ、従
ってリンクスイ７ｆ″１３２（１０）つのプロセンチの
みが１回にアクセスできることＫなる。メモリ１６０は
遣々のプロ七ソチ間の通信の唯一の手段である。 「ポート」という用語はポート回路Ｌ７８を含まない。 ポート回路１７８はリンクスイッｆ１３２Ｋｉｉｉｆ！
して物理的に位置付けしても、あるいは便用者の建物ま
たは末端便用者の４ａ姦円にのように遠方に位置付けし
てもよい。ポート回路１７８は、リンクスイツｆ１３２
が宋燗便用者ａ５１ｆｓＩと結合されるときには、ライ
ンＬｇ回路であシ、またリンクスイツｆ１３２が池の通
信システムと結合されるときにはトランクｌ！ＩＩｕＩ
成である。リンクスイノｆ１６２のポート回路はまた、
制御の百円のため、例えは呼設定のために、呼プロセン
ナまたはぎ４プロセンナと結合してもよい。かくして、
リンクスイッチのポートは、本明細沓で使用されるとき
には、外部回路ま九は装置と結合下るためのリンクスイ
ッチ円の手段をいうが、この外部１Ｊ１２１路または装
置はポートの一部ではない。 メモリ１６０の大部分は通信リンクまたはポートのアク
ティブカヤネルに割当てることができるダイ尤ミックバ
ッファに分割される。キャラクタは入力ｔヤネルに対す
るバーストに割当てられたダイナミックバッファの入力
に記憶され、出力に対するキャラクタは出力チャネルに
割当てられたバッファから枕板られる。 ダイナミックバッフ７ｄリングまたは循環バッファとし
て使用され、従ってバグ７アのＩｋ浸の記憶位置は第１
の記憶位置に相当する。同時の入力および出力が生じる
ｏｒ４目注があシ、キャラクタが入力として記はされた
後の故キャラクタ時間のみこのキャラクタが出力として
続出される。故キャラクタのみが入力されているとさと
同じレートで出力されているバーストのバッファに４圧
する。 バッファ記憶位置はラワンド・ａビン態様で開用され、
出力が入力を式キャラクタ遅れて追いかける。 通常の１合にバッファ中に数キャラクタのみを有する１
司時入力および出力であるけれど、ダイカミツクバッフ
ァ技術によシ率−のバッファの記憶空間より多くの記は
空間が必要なときに複数のバッファを一部にチェイニン
グ０４鎖）することが容易に行なえる。各バッファが連
鎖の次のバッファのアドレスをｔｌ！１１ｅするときに
連鎖のバッファが形成される。この遅２１溝造は、例え
ば、データバーストがコンテンションのために出力から
一時的に阻止され、出力が始まるまでバーストのキャラ
クタが１つ以上のバッファの連ｊｌＫバッファされてい
るときく、使用できる。 出力の準備ができたバーストは適当な出力通信リンクま
たはポートとＦｊｉ４遍したキューに配置される。これ
らキューはメモリ１６０に保愕される。 キューエントリはＺｄｆｉ分のデータを含む。丁なわち
、キューの第１のバーストの第１のパン７アのアドレス
とキューのＪｉｔ後のバーストの第１のバッファのアド
レスである。キューは利用Ｏｒ面な出力チャネルへの割
当てを守つバーストに対する基準を含む。 各出力リンクと開運する３つのキューが４圧する。丁な
わち、高差先度、正規の一元度、および低優先度のキュ
ーである。制（至）バーストは高優先度キューの列に加
わる。何故ならく、制御バーストをスイッチ網を介して
急送することが望ましいからと、劃−バーストは代表回
には１０または２００バイトのみからな夛、従ってチャ
ネルを短時間占有するだけであるからである。音声バー
ストは正規の優先度で処理され、データバーストは低優
先度でも埋される。音１’ｆンプルは遅延が大きいと役
に立たなくなるので、音声はデータよシも優先される。 データバーストはバッファおヨヒ遅延が９炬であシ、許
容注距限界内に保持することかできる。 一山刀すンク六ヤネノシ処理においては、望きチャネル
に出会ったときにはいつでもリンクキニーが検産される
。これらキューの少なくとも１つくバーストが存在する
場合には、最高優先度のバーストがそのキューから移送
され、七の六ヤネ／１／に割当てられ、バーストの第１
のキャラクタ（またはバイト）が伝送される。１つのバ
ーストが出力リンクの列に加わった唯一のバーストであ
るときにこのバーストが出力リンクキューに配される場
合を考えてみる。バーストが列に加わった後で生じる第
１の空きチャネルはその伝送を引き受け、従ってチャネ
ル間の遅延を過小に下る。一般には、伝送六ヤネルは受
信のチャネルとは相違する◇リンクスイクｆ１５２の６
つのプロセンナはメモリ１６０へのアクセスを競争する
。プロセンナがキューにバーストを配置しているときに
、例えば、メモリが曲のプロセンナによって使用できる
ようになるＦＴｒ１ｔ’ｃ割込みなしに１つ以上のメモ
リアクセスが要求できる。セうでない場合には、バース
トに対するキューの基準が不完全になる。リンクスイッ
チ１３２を通る丁べての通信はメモリ１６０を通らなけ
れはならないから、リンクスイッチ１３２の速度はメモ
９１６０の速度に依存する。これら理由のために、メモ
リ１６０Ｖｉメモ９アービグタ１７２の訓呻Ｆにある。 メモリ調停手段（メモリアービッタ）はこの技術分野で
は知られている。第３Ｂ図Ｆｉ従米技術の並列優先度Ｓ
央回路４５０を示す。この回路４５０は１９８３年にア
カデミツク・プレスよシ発行されたグイ・パキール（Ｙ
、Ｐａｋｉｒ）著の［マ／Ｉ／ｆブロセツナ・システム
」の９１頁よシ引用したもので、過当な変更を行なうと
とくよシ第３図の７−ビック１７２に逼するものとなろ
う。複数のプロセンナからメモリアクセスの要求が出て
いるときには、遊間の優先度の４！！求がＬ！２１路４
５０によって最初にチービスを受ける。優先度はＪＩ！
米のカデゴリおよび時間によって決定され、よシ高いラ
ンクのカテゴリ内の要求が第１Ｋｆ−ビスを受け、同じ
カテゴリ内の要求は４番待合せの基準でチービスを受け
る。１つの要求だけが出ている場合には、直ちにチービ
スを受ける。１９８４年にパン・ノストランド・リイン
ホールド・カンパニー・インコーホレイテッドよシ発行
されたアーナー・エラ六・チイドマンおよびイワン・７
０ア一ズｍ巣による「デ・ハンドブック・オブ・コンピ
ューターズ・アンド・コンピユーテイング」の第２２７
頁〜第２３２頁、ならびに第２３２頁に引用された参考
文献も参照されたい。 メモリ１６０は読出しおよび畜込みパルスを発生Ｔるタ
イミングコントロール、およびランダム・アクセス・メ
モリ（８ムＭ）を含む。バグ７アアドレスおよびキャラ
クタインデックス（これらはスイッチングプａセツ？に
よってキャラクタメモノバスを介して送られる）は独自
のキャラクタのアドレスを形成するように遍結される。 バーストは入力リンクから出力リンクへ９７クヌイクｔ
を通って次の段階を経て進む。 ｔ 人通信 （＆） バーストの最初のバイトが割当てられていな
いリンク入力チャネルから受信される。このバイトはメ
モリのバク７７に記憶される。 ｔｂＪ 最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バク７７は適当なリンク出力
キューに配置される。 ｔｃ）２番目のバイトが受信され、配置される。 バーストが最初のバイトでルート割当てされず、かつ２
番目のバイトがルート割当てに対する十分な清報を含む
場合には、そのバク７アが適当なすンク出力キューに配
置される。 （ｄ）３番目のバイトが受信され、記憶される。 バーストがまだルート割当てされていない場合には、同
じリンクスイッチの１つのポートに予定すれる。３番目
のバイトはこのローカルポートを識別する。 （・） ４査目のバイトが受信され、記憶され、そして
ヘッダ・チェックサムが計算される。 （ｆ） 上記チェックサムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト終Ｔバイ）Ｆ
ＬＡＧ（Ｄ＠の浸続のバイトが放棄される。 （ｇ） チェックサムが良好である場合には、受信し
たバイトはバースト終ｒバイトＩ’ＬＡＧが受信される
までバッファに記１される。 ２ チャネルふくそう （ａ） チャネルのふくそうは出力リンクの空きチャ
ネルよりも多くのバーストがリンクの出力キューに存在
するときく生じる。システムはチャネルのふくそうがめ
ったにしか起きないように工学的に設計されるべきであ
る。 （ｂ） バーストが窒き出力チャネルの割当てを待つ
間、入力はバッフ７ ＶＣｉまっている。 ＋ｅ） 音声：２ミリ秒分の音声ナンプルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。 これはクジクピングと呼ばれる。スレッショルド値は可
変で多る。 （ｄ） データ：データキャラクタを累積するバク７
アが一杯である場合には、他のバッファが取得され、第
１のバーストにリンク結合される。データはその伝送が
遅延されるかも苅れないが、チャネルのふくそうＫよっ
ては放棄されない。 五 出通信 ｆａ） 空きリンク出力カヤ羊ルが生じると、出力プ
ロセッサはＩｋ高憂元度の空でないキューから第１のバ
ーストを移動し、このバーストの第１のバイトを出力す
る。 ｌｂ） その浸各引続くチャネル時間において、バー
ストの次の（引続く）バイトが同じ出力チャネルで出力
される。入力および出力は同時に進行する。 １（り Ｆ Ｌ Ａ Ｇがバッファから或９出される
と、上記チャネルで送られ、バッファはフリー・リスト
に戻シ、チャネルは空きに戻る。このチャネルは、今、
他のバーストの伝送のために使用できる。 へプスイツｔはパースＦスイツをング網における高県千
点で使用される高速高容量バーストスイツ六である。へ
プスイツｔの主なｆｉ能はリンク群間に通信を伝送する
ことである。２Ｊ４図はリンク群人、Ｂ、Ｃ，およびＤ
と結合するための手段を有するシステム１００のへプス
イクｆ１０２を示す。図面に８Ｕとしてそれぞれ示され
た４つのスイッチングユニットは２つのハブ１８０およ
び１８２のまわ）にリングに接或されている。ハブ１８
０は１つの方向に少なくとも１バイトの並列伝送を可能
にし、ハブ１８２は反対の方向に同じ並列容量を有する
〇 第４図の冥１ｍｆｌにおいて、各へプスイッテングユニ
ットは２つのリンク詳と結合されている。 ｆ９Ｕ１８４は通信リンク１８８を介してリンク詳ムの
リンクスイツｆ１９２と結合される。８（１０）８４は
また、通信リンク１８６を介してリンク詳Ｅ Ｏ９ンク
スイッテ１９０と結合される。 この構成の利点はシステム１００の各リンク詳が２つの
スイッチングユニットと結合されるということである。 １つのスイッチングユニットが故障した場合に、そのリ
ンク詳は他方のスイクをングユニットを介しての別の通
信ルートがあるために＠絶されない。 第５図はへブヌイクテ１０２０８（１０）８４のブロッ
ク図を示す。第４図に示すように、８Ｕ１８４は９ンク
詳ムのリンクスイッチ１９２およびリンク詳Ｂのリンク
スイクｆ１９０と結合される。第５図において、通信リ
ンク１８８は入力ライン１９８（へプスイッｆｉ０２に
対する）訃よび出力ライン２００として図示されておシ
、通信リンク１８６は入力ライン１９４および出力ライ
ン１９６として図示されている。 ５Ｕ１ａ４のｆｌｌ造はリンクスイッｆ１３２の婢遺と
若干類似している。中央メモ９２０２はこの実権列では
次の通シの８つの高速グσ七クチと結合されている。Ｔ
４１はリンクスインｔ１９０から到来する通信を処理す
るリンク人カブσセンチ（ＬＩＰ）２０４であシ、第２
はジンクスインｔ１９０に出力する通信を処理するリン
ク出方グσセグチ（Ｌｏｐ）２ａ６であシ、第３はリン
クスインｆ１９２から到来する通信を処理するＬＩＰ２
０８であシ、第４はリンクスインｆ１９２に出力する通
信をも珊するＬＯＰ２１０であシ、第５はハブスイグｔ
ング素子（］１ｌＩ８］１）２２０からメモリ乏０２￥
Ｃ到米する通信を処理するへブ入カプロｔクナ（ＨＩＰ
）２１２であシ、第６はメモリ２−０２からＨ８Ｅ２２
０へ出力する通信を処理下るハブ出力プロセンナ（ＨＯ
Ｐ）２１４であシ、第７は［８１２２２からメモリ２０
２に人力する通信を処理するＨＩＰ２１６であシ、そし
て第８はメモリ２０２からＨ８Ｅ２２２へ出力する通信
を処理するＥＩＯＰ２１８である。へブスイクテング素
子の王な哉距は通信をハブにおよびハブから伝送するこ
とである。第５図に示すように、Ｅ［５Ｅ２２０は一万
の１同に伝送するナービスをハブ１８２に提供し、■５
Ｅ２２２ｕ反対の方間に伝送するチービヌをへプ１８０
に提供する。メモリ２Ｑ２／ｆｉ１つのプロセンナだけ
が任意の持定の時間にアクセスすることができるように
メモリアーピクタ２２４と結合される。第５図において
、破線ムームの右側に対する８ＵＩＢ４の燐遺は９ンク
スイグｔの４遺と非常ＫｅＡ似している、丁なわち、中
央メモリが櫨々の＃沫目釣の高速プロセッサと結合され
ている。ＨＩＰＳＨＯＰ、およびＨ８１はそれぞれファ
ームクエアま九はン７トクエア変更手段を備え九り工Ｐ
およびＬＯＰと同じプロセッサである。 −１えば、２５６のスインをングユニットが第４図に示
す配置でバブリングを形成するようＫｆｌｉ合される。 他の実施−１においては、さらに多くのスイッチングユ
ニットがバブリングに結合される。 冗長性のためとハブスインを内の利用できる伝送チャネ
ルの数を２倍にするために、ハブスイッチに例えばハブ
１８０および１８２のように２つあるいはそれ以上のへ
ブリングが存在してもよい。 第５図に示すハブスイッチの実施列を＃照すると、へプ
１８０および１８２は時分割多重化される。各Ｔ１７レ
一ム時間ｃＰ５２のチャネルがハブに存在する。各へブ
テヤネルは２５６のクロックチックに分割される。各ク
ロックチックはバブリングの１ワードを１つの８Ｕから
次の８Ｕへ進める。へプテヤネル（２５６ｆツク）内で
各８Ｕは、バブリングに２５６のスイッチングユニット
が存在するので、ハブワードをｉｆ：意の池の８Ｕへ送
ることができる。かくして、各へプテヤネルにおいて、
２５６のオリジン８Ｕは２５６のハブワードを２５６の
あて先Ｓσへ送ることができる。１ハブワードはハブで
同時に伝送することができるとットの完全（平行）補数
である。 ハブが１バイトの幅であると仮定すると、へプリング・
クロククレートは（ｓｏｏｎフレーム／秒）ｘ（３２テ
ヤネ／Ｉ／／７Ｌ／−Ａ）Ｘ （２５６ｆツク／ｆヤネ
／ｌ／）−６５，５５６，０ａａｆ７り／秒である。４
バイト幅のハブはこのレートの一丁なわち、１４５ Ｂ
４．０００ Ｔ７７／秒のレートを必要とする。どん
な２４のハブであっても「ビジィ」ビットと呼ばれる追
加の１制鐸ビツトが存在する。 各へプ信号ラインはたった１つの負荷、丁なわち、引続
＜ｘｓｍの対応するビットの負荷、のみを有する。とＯ
形層においては高ファン・アクトバス構造にシいて可能
であるよプ４１１％ｉいレートが維持できる。 第４図に示すように、各８Ｕは代表的には遠隔のリンク
スイッチに遍する２つのＴ１リンクを有する。２５６の
８Ｕを備え九へプスイッテは仄の伝送容量を有する。丁
なわち、（２５６の３ｔＴ）Ｘ（２つのＴ１リンク／８
Ｕ）Ｘ （２４の’Ｉ’１ｆヤネル／リンク）ｘ（ａｏ
ｏｏバイト／秒／ｆヤ卆ル）−９８，３０４，０００バ
イト／秒。上記したように、１バイトの１鴫を有するへ
プリング（従って、各クロックチックごとに１バイトが
ハブで遣められる）は６ｓ、５３４０００Ｆツク／秒の
または４７！１ｉＩｆｉ数のバイト７秒の容量を有する
。それ故、２５６のスインをングユニットを有するハプ
スイクチの実例を保持するためには２つのへプリングが
必要でおる。 第５図に示されたへプスイツテ１８４は好ましい一実施
例であるが、他の実施例も可能であシ、通信７ステムの
特殊の要？’ｔ−に合致させるために望まれる可能性が
ある。 後述するように、オリジンのＨ８″Ｅからあて先のＨ２
Ｎへバーストを送るためには、オリジンのＨ２Ｎが送信
空きであシかつあて元のｆ［ｓＥが受＠空きであるへブ
ヂャネルを選択する必要がある。 その浸バーストの浅シが七のｔヤネｙで送られる。 へプスイグｔを通るバーストの退行はリンクスイッチを
通るバーストの進ｄと類似している。 ｔ オ！ｌジンのＥＳ′Ｅにおいて （ａＪ バーストが入力リンクから到着し始める。 （ｂ） バーストのキャラクタがスイン六ングユニッ
トの中央メモリにバッファされる。あて先。 ｆｌｓＥのアドレスがバーストのヘッダから決定される
。 （ｅ） バーストが−１のへプまたは他方のハブで伝
送のために待ち行列化される。 （ｄ） 空きｔヤネルがハブで選択される。 （ｅ） バーストの引続くバイトが選択されたハブチ
ャネルの引続く発生でへプで伝送される◇λ 各中謎の
Ｈ２Ｎにおいて １１） バーストのバイトはスイクテングユニットの
中央メモリを通過することなしに直ｆｊｊＨ８Ｂを通っ
てハブに沿って伝送される。 五 ろて元のＨ２Ｎにおいて ｌａ） バーストのバイトはＨ２Ｎによってへプから
取シ出され、バイトが到着したときにスインｔングユニ
ットの中央メモリに記Ｌｔされる。 （ｂ） ヘッダバイトは翻訳されて適当な出力リンク
を決定する。 （Ｃ） バーストは適当な出力リンクで待ち行列化さ
れる。 （ｄ） 第１の空き出力リンクチャネルで出力が始ま
る。 好ましいバーストスイッチング網形態においては、各リ
ンクスイグｔは任意の池のリンクスイッチｔに遅する少
なくとも２つの通信リンクを有する。ルート長が類似し
ている場合にはいずれのリンクも便用できる。事故の場
合に他の９ンクがルートを提供する。リンクスイッチと
結合された自律制御プロセッナは通信することができる
丁べてのリンクスイッチ間でナービスの継続を９託にす
る。 へプスイクｔはバーストを伝澱するためにそれぞれが使
用できる２つの貞荷分割バブリングを含むことが好まし
い。バブリングが故障の場合には、他のバブリングが任
意のバーストに対して使用できる。上記したよ５Ｋ、単
一のへプリングはピークトラヒックを処理するのに十分
な容量を有さないかも苅れない。へブリング全不が１枚
のカードにおさまる程十分に小さくなることがＨＯＢの
超ＬｆｉＩ化によって予期される。この場合に、へプヌ
イグテは各組の一万〇へプリングが常時アクティブであ
シ、各組の他方のバブリングがバックアップｇ′ｊｋで
ある２組の２バブリングを含んでいてもよい。 他の例は１つ以上のへプスイク六を有するバーストスイ
ツｆｄ４を構成し、ハブスイツｔｏ完全な改＃（へプス
イクテでの２つ以上の同時故障企必要とする）Ｋよって
もスイッチ網の一部だけの通信が停止されるようにする
ことである。この例は、敵対行為のためにおよびランダ
ムな回路の故障のために通信の事故が生じ得る軍用装置
の場合のような高度の生＠−Ａシ注を必要とする装置に
おいて魅力がある。 リンクスイッチの分ｍＫよシ渠甲式スイツｔの場合の滲
僅よシも修復が困ＩＮＫなる。パーストスイクをング網
はかなシの診断短刀を肩下べきであシ、故障の場所が確
認でき、迅速に禰疹行為が行なえるようにするべきであ
る。 バーストスイツをング網はピーク負荷時間以外に自！Ｉ
ｔＪ１５に走行する練習ルーｔノおよびバンクグラクン
トチストを肩下べきである。飼えば、隣接するジンクス
イッチは一定の間隔でテストメツセージを交換すること
ができる。規定された時間内Ｋ ｆ Ｊｌされるテスト
メツセージを受信しなかったリンクスイクｔは別のノン
クスイクｔを介してチービスプロセッナに通報を行なう
。 中央局にループが出現しないから、リンクスイッチは自
動的にまたは人間操作の保全位置からの制御で、ループ
および加入者ａ器のテストを実行し、その結果のレポー
トを戻丁短刀を有するべきである。 ｆＥ１図に示すシステムの１４Ｊ′１１の池Ｋ、任意数
の＋ｔｈの実施列のバーストヘッダをングシステムがあ
る。以丁は曲のシステムの構造および実施例の列である
。これら例は代表であって全部ではない。 バーストスイッチングシステムは４１．数のポートにチ
ービスを提供する単一のリンクスイッチを含んでいテモ
よし）。バーストスイッチングシステムは単一のリンク
群Ｋａ＆のリンクスイッチを含んでいてもよい。バース
トスイッチングシステムは単一のハブを有する、あるい
は２つ以上のへプを有していてもよいハブスイッチによ
って結合された複数のリンク群を有していてもよい。バ
ーストスイッチングシステムは１つ以上のハブをそれぞ
れが有する複よのへプスイツｆＫよって相互接続さ
□れた４Ｅ！Ｌのリンク群を含んでいてもよい。これ
らシステムにおいて、各リンクスイツｔは１つ以上のポ
ートにチービスを提供する。ポートがライン回Ｎｒ企介
して愛用者末端機器と結合されてもよく、あるいにトラ
ンク回路を介して他の通信システムに這するトランクと
結合されてもよく、おるいはポートが呼プσセツナまた
はｆ４ブロセツナと結合されてもよい。前記したように
、バーヌトスイツｔは−えば星形、リング、計り−形、
塑およびそれらの組合せのような種々の杉」で通信リン
クによって結合される。通信リンクは全二重通信でキャ
リヤスパンでろってもよい。 第１図において、９ンク詳ムの使用者Ｘがリンク＃Ｂ１
７）使用者Ｙと８４を行なつ九と仮定する。 この接続は率にＹのアドレスをＸが却っていることより
なるおよび七の逆よシなるので仮想（パー六ユアル）！
ｔｃｆと呼はれるかも矧れない。システムのリソースは
バーストが走行中であるときを除き使用されない。 ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘから７ステム１００を通ってＹＫ達する
バーストの走行を要約すると次の通りである。 ｔＸの音声検出虐（ボー）Ｊａ路に位置付けされた）が
音声を感却すると、この検−滲はバーストヘッダをＸの
リンクスイノｔへ出力する。ヘッダはＹのアドレスを含
む。 ２−Ｘのリンクスイッチはヘッダから、バーストがへブ
スイクｆＫＩＬ／−Ｆ選定されねばならないということ
を決定する。Ｘのリンクスイクｔはハブスイッチに遍す
る通信リンク千の第１の目出チャネルを選択し、バース
トの第１のバイトを送信する。 五 ハブスイッチにより近い各リンクスイッチが同じ手
続きを実１テシ、ヘッダアドレスを翻訳し、ハプスイク
ｆＫ運する通信９ンクの第１の自由ｔヤネルでバースト
を送信する。 ４、 ハブスイノｔはバーストヘッダから、どのリンク
群がポートＹを含むかを火宅する。へプスイクｆ−はハ
ブを通じてペーストをＹのリンク群に送る。 ５、Ｙの９７グーの各リンクスイッチはヘッダアドレス
を翻訳し、ＹのリンクスイツｊＫ！する通信リンクの第
１の自白チャネルでバーストを送る。 ＆ バーストを受信すると、Ｙのリンクスイツｔはヘッ
ダを放棄する。何故ならば、ヘッダなバーストをＹへ導
ひく七の自回を来したからである。 Ｙのリンクスイクｔはバーストの清報部分をＹへ送る。 ７、 ’／Ｉ一部への（外回さ）チャネルを割当てた
後、各リンクスイッチは１バイトづつバーストを各リン
クスイッチを通過させ、内部への（四回き）リンクのチ
ャネルで各バイトを受イどし、外回きリンクで割当てた
チャネルで各バイトを送出する。 ＆ 谷すンクスイツｆＶｉ、バーストの終ｒバイトを受
イｓ したときに、前にパース）Ｋ割当てられ丸外回き
リンクのチャネルを解放する。このチャネルは今、池の
バーストに割当てるために使用できる。 ろて先のリンクスイッチをよく各リンクスイッチは第１
のヘッダバイトだけに基づいて七のルートの選′定を行
なう。へプスイツ六は第２（２番目）のバイトにＹのリ
ンク詳番号を見出下。Ｙのリンクヌイツｔは第３（３番
目）のバイトＩｃＹのポート番号を見出下。各リンクス
イッチはバーストを一対のキャラクタ時間だけ、これら
ｌ＜−ストキャラクタを一緒に通丁ときに、遅延させる
。バーストがＸからＹへ進むときにバーストが観察でき
たとした場合には、中継のリンクスイッチ全部にわたっ
て配置されかつバーストの蚊キャラクタを各リンクスイ
ッチが保持しているバーストを（１４することになる。 各リンクスイッチはそれを自分の外囲きリンクのチャネ
ルに割当てる。一般に、バーストは１つの内向きリンク
のチャネルでリンクスイツｆＫ到看し、異なる外囲きリ
ンクのチャネルで出て行く。 バーストがそのオリジンと七のあて光間でＮ １ｆｉ（
Ｎは任意の差数）の通信リンクを通る場合には、Ｎの独
豆したチャネルの割当てがある。 ＸおよびＹが同じリンク詳に存在した場合には、バース
トはへプスイン六を通らない。ＸおよびＹが１司じリン
クスイッチに４圧した場合には、バーストは通信リンク
を通らない。 リンクスイッチ１′５２は第１図では七の１ｌＪＩ接す
るリンクスイノ：ｙ−に関して左側にリンクスイッチ１
３０、布間にリンクスイグ：Ｐ″１３４があるように示
されている。リンクスイグ？１３２を通るバーストの丁
べてのバイトが第３図に示すように中央メモリ１６０を
通る。Ｉ：Ｐ９１．メモリは通信リンクまた扛ポートの
時分割多重化ｔヤネ／Ｉ／ＶＣダイナミックに割当てる
ことができるバッファに分割される。中天メモリは共通
でおり、いくつかのスイノテングブａセツナ間の唯一の
通信回路である。メモリにアクセスする同時のｇ！求は
メモリアービグタ１７２によって調停される。 これらスイツテングプ゛ロセツナは中天メモリとリンク
チャネルまたはポートＩ！２１路間のキャラクタの移動
をｆ理する。第３図の実弛列において、リンクスイッｆ
１３２は６つのスイッチングプロセンナを有し、各スイ
ツｔンググロセンナは基本円には１司じプロセンナであ
る。リンクスイッチ円の異なる適用列においては、各プ
ロセンナは僅かに異なるプログラムを実行する。各ブロ
セツｆＫ対する制−プログラムはそれぞれのブロセツナ
内のリード・オンリー・メモリ（ＩＬｏＭ）に記憶され
る。各プロセンナは間部ランダム・アクセス・メモリ（
Ｂ五Ｍ）を有し、プロセンナによってナービスを受ける
各リンクチャネルおよびポートに対下る状態およびバッ
ファアドレス清報が保持される。 スイツテングプａセツチは高速度に適応した替殊目のプ
ロセンナである。列えばＬＩＰｉ６１は、リンク１４０
のチャネルでキャラクタを受信したときに、チャネル時
間内に七のキャラクタを入力するための丁べての必要な
ステップを実行する。 これらステップにはバッファ保全、チャネル割当て、等
に必要な内部゛ｅ１４ステップが含まれている。 ＬＩＰＩ（Ｓｏは次のチャネルで到来する池のバースト
のキャラクタに対して同じステップを繰返丁ことができ
なければならない。同様に、ＬＯＰ１６２はＴル−トで
キャラクタを処理し、出力することができなければなら
ない。１つの’Ｉ’ｌｆヤネルは５．２１マイクａ秒の
ａ続時間である。 第３図において、ＰＩＰ１６ａおよびＰＯＰ１７０は入
力ポートバス１７４および出力ポートバスをそれぞれ使
用し、周期の１様でポート回路を走査し、七の４泌各パ
スの谷ポートと開通した時間期間または「チャネル」が
存在する。かくして、処理ポートチャネルにおけるポー
トプロセンナの作用は・６４リンクチヤネルにおける入
力および出カブａセツナの作用に４似している。第３図
の実施例においては、２４のポート１ｇ回路がポートバ
ス１７４および１７６に直列に結合されている。 各ポート回路１７Ｂは１固々のポー）Ｋ関係した、バー
スト発生、音声ポートに対する沈黙／スピーチ検出、音
声ポートに対するアオログーデインタｙおよびディシタ
ルーアｆｃＩグ変洟、ならひに典形的なディジタルスイ
ッチングシステムにおけるラインカードと関連した標準
の磯罷である必要なりＯユ８０ＨＴ（ポルシュド）のｆ
ｆＡ罷を含むａ能を実行する。 第６図はＰＩＰ１６８、ＰＯＰ１７０とポートＬｇ回路
１７８間の第３ＶＫ示すポートバスをデイジタルマ／Ｌ
／ｆブレクナ１ｇ１ｉ！ｒ２５０と置き侠えたリンクス
イグｆ１３２の他の実権列を示す。？ルテブレクｆ回路
２５０は２４の並列ディジタルライン２５６とＰＩＰｌ
６Ｂへので１姓洛２５２との間を、訃よびＰＯＰ１７
０からのＴ１経路２５４と２４の並列ディジタルライン
２５６との間を多重化Ｔる。 リンクスイッチのこの実施列は第３図の実施列に勝る多
くの利、喋がある。ＰＩＦおよびＰＯＰの外部インター
フェースは今、ＬＩＰおよびＬＯＰのものとそれぞれｌ
司じＴ１インターフェースである。ポート回路２５８は
今、未４ｔ！！！用者憬姦、例えば磁話憬Ｋｆｋ！、ｉ
ｔすることができ、リンクスイノｆＫ対するディジタル
ラインのｍｆｆ１ｆｆｌ続を提供し・そしてディジタル
云送が提供する４音排除注および遠隔からテストするこ
とができるとい５刹点を有する。 上記したように、Ｏ？央メ°モリ１６ｏは複数のダイ六
ミックバク７７に区分されている。第７図はこれらバッ
ファに対する受は入れｏｒ距なフォーマットを示す。バ
ッファ３００は走行中のバーストと関連している。例え
ば、バーストはリンクチャネル１のリンクスイッチに到
来し、リンクチャネル５で出て行く。入力プロセッサの
局部メモリにおいて、バグ７７５００はチャネル１と関
連しており、また出力プロセツサのｌｌ１３部メモ９Ｉ
Ｃおいて、バッファ３００ｉカヤネル５と関連してσ・
る。それ故、バッファ３００は大力チャネル（またはポ
ート）および出力六ヤネル（ま九はポート）と関連して
いる。 バッファ３００は一定数のワード、例えば５っのワード
を含み、各ワードは１バイトである。また、関連した３
つのパラメータを有する。第１のパラメータであるＮＥ
ＸＴは待ち行列（キュー）の久のバーストの第１のバグ
７アのアドレスを含む。峙ち行列に次のバーストが４伍
しない場合には、Ｎｌ！Ｘ’ｌ’は例えば０（ゼロ）の
ようなあらかじめ定められたキャラクタに設定される。 第２のパラメータであるＯＮ’ｆ’はパン７７３００に
書込まれ、かつ読み出されていないキャラクタの故であ
る。第３のパラメータである５ＵＯＯはこのバーストの
浸任のバッファのアドレスである。侵任のバッファが４
伍しない場合には、８ＵＯＯは０（ゼロ）のようなあら
かじめ定められたキャラクタに設定される。バッファ３
００のｉｌｌ 報、ｄ分ＩＮＦＯ１、ＩＮＦＯ２、・・
・、ＩＮＦＯＮ（この例ではＮ−５）は走行中のバース
トのバイトを含む。バッファ３００は分シ易（するため
に５つの清報バイトを含むものとして図示されている。 好ましい一実Ｎ列においては、バッフ７５００は３２の
清報バイトを含む。 通常は、１つのバッファのみが１つのバーストに対して
必要でラシ、キャラクタは入力からバッファを通って出
力へほれる。一時ｔｌｉ９に不十分なリンクチャネルの
ためにデータバーストが遅延された場合には、１つ以上
のバッファがバーストのキャラクタを出力チャネルがＪ
！Ｉ〕当てられるまで保持するのに必要となる。との場
合に、とれらバッファは一緒に連線され、そして各バッ
フ７０ＳＵＯＯフイールドがバーストの七の浸壬のバッ
ファのアドレスを保持する。 待ち行列が出力通信リンクまたはポートと関連しておシ
、かつバースト優先度形式とも関連している。第８図に
示すよ５に、各待ち行列は呼ち行列ヘッダおよびバース
トバクファを含む。待ち行列ヘッダは２つのデータ素子
、丁なわち博ち行列の第１のバーストの第１のパックア
のアドレスＩＦ）Ｌ８ Ｔと、侍ち行列の１＆後のバー
ストの第１のバッファのアドレスＬＡ８Ｔからなる。 第８図は３つのバーストを有する待ち行列５１０を示す
。第１のバーストはアドレスムおよびＢを有する２つの
バッファよシなシ、第２のバーストはアドレスＣを有す
る１つのバク７アよシなシ、第３のバーストはアドレス
Ｄを有する１つのバク７アよりなる。待ち行列ヘッダ３
１２はバラファムのアドレスを含むＦ］Ｌ３ Ｔと、バ
ッファＤのアドレスを含むＬＡＳ’ｌ！とからなる。図
中の矢印は遣々のバグ７アと待ち行列ヘッダ間の４姑を
示す。 バク７アの清惜部分は、バク７アの最後の情報ロケーシ
ョンが第１の（最初の）情報ロケーションに取って代わ
られるものとして取扱われるチイクリックまたはリング
バッファである。バッファは入カブロセツチと出力プロ
セッサ間の交換媒本として使用される。入カプロセクナ
はバク７アアドレス（その第１のロケーションのメモリ
アドレス）およびＰＵＴＩＮＤＸと呼ばれる第１のログ
−ジョンからの大力オフセクトを
合するためのポート回路に関し、詳しくいうと一インテ
リジェント処理手段を有する上記のポート回路に関する
。 従来の技術 通信使用者、特に遠距想通信使用者は常に増大する範囲
の情報の伝送を要求している。典を的な電話網において
は、音声信号は電話線を介してアナログ形式で伝送され
、スイッチングされていた。 ある形式の伝送媒体における経済性のために、音声信号
は伝送の目的のためにディジタル化された。 ディジタル音声信号の時分割多重化はワイヤを基礎とす
る伝送プラントの電話線を利用する最も経済的な方法で
あった。 データ処理システムおよび分散データ処理システムの出
現によって、通信リンクを通じてのおよび電話網を介し
てのデータの伝送の必要洩が生じた。ここでは、「デー
文通信」はディジタル化された音声信号以外のディジタ
ル通信網を介して伝送された任意の情報と広く定義する
ことにする。 今日、最も一般的な形式のデータ通信は文字数字（英攻
字）式データ、すなわち、テキストあるいは数字データ
である。将来の通信要件としてかなりの比率でイメージ
（画像）およびビデオ通信を搬送することができること
があげられる。イメージ通信は静止画または動かない物
体の伝送である。 現在最も一般的な形式のイメージ通信であるファクシミ
リ伝送は１プフツクまたは１頁を構成す、るレターある
いはキャラクタのディジタル表示の伝送ではなくて１ブ
ロツクまたは１頁の情報のイメージの伝送である。ビデ
オ伝送はイメージ伝送に動きを加えたものである。これ
は完全に動きのあるカラーテレビジョン信号の伝送から
一連の逐次の静止画像であるコマ止めビデオにまで及び
得る。 イメージおよびビデオ伝送はどんどん広まっているので
、帯域幅の需要が劇的に増大している。疑いもなく、種
々のサービスおよびトラヒック容量に関して、将来、さ
らに大きな通信ＷＩ要があろう。 ディジタル時分割多重伝送は多くの理由、例えばディジ
タル多重化により実現できるかなりの経済性のために、
音声およびデータ通信の両方にとって好ましいというこ
とは分っている。ディジタル多重化は複数の音声会話を
単一対のワイヤにはさみ込みをするような同じ形式の通
信間に生じ得る。また、ディジタル多重化はデータ通信
を音声通信における検出可能な沈黙時間中に挿入するよ
うな異なる形式の通信間にも生じ得る。そのような検出
可能な沈黙時間は対話者の一方が聞いているときに、あ
るいは話者のワード間またはシラプル間のギャップ中に
生じ得る。ディジタル多重化は、多くの音声およびデー
タ通信が固有にバースト的な性質を有することから生じ
る可変の帯域幅要求に順応するのに特に適している。従
って、音声およびデータの統合はディジタル多重化のか
なりの経済性と増大する種々のサービスとによって拍車
をかけられている。 ディジタル通信１網またはシステムは、この通信網また
はシステムが通常の装置および設（Ｃを通じて音声およ
びデータ通信を伝送する能力を有する場合には、「総合
」、あるいは「総合サービス」を提供するといわれる。 総合通信システムの特質は制御のために通信網の種々の
点においてインテリジェント・プワセツサを使用するこ
とである。 制御は通信１網全体の制御が′ｖＩ数の地理的位置、す
なわちそれぞれが通信網それ自体を通じて遠方の位置か
ら提供される局部情報または情報を匝用する地理的位置
、から生じる場合に、分配または分散される。かくして
、分配された制御網におけるインテリジェンスはサービ
スを受ける地理的区域全体に分散される。特に、局部プ
フセツサによって行なわれる必要のあるスイッチングの
決定は局部プワセツサがただちに利用できる情報により
行なうことができる。大規模な通信システムにおいては
、分配された制御は局部トラヒックのルート遺灰に必要
なインテリジェンスがそばにあるので、一般に効率を嶌
める。また、分配された制御は遠方の制御位置が働かな
い場合に自己制御されているシステムの局部は動作可能
状態にあるから、生き残り性を高める。 伝送帯域幅に対する要求がどんどん増大しているため、
将来、より高いビットレースが通信リンクに使用される
ことは自明である。既に数百万マイルが設置されている
ベルシステムので１キヤリヤでは通信リンクは毎秒１５
４４メガビツトを搬送する。かなり高いビットレートの
リンクが現在の技術によってさえ実現できる。高速度通
信リンクによる総合サービスの提供は通信網を通じての
情報の伝送を制御する新しい方法、手続きおよびフ田ト
フルヲ必要とする。特に、ルーチング（ルート選択）お
よび管理、すなわち、「オーバヘッド」のためにシステ
ムによって要求される追加の帯域幅は最小限にすべきで
あるが、環境の変化に眉応するように通信網内に合理的
な融通性を持たせるべきである。総合スイッチング装置
はでル−トおよびそれより高いビットレートで情報を伝
送し、ルート選定し、最着のチャネル利用ができるよう
にすべきである。 通信システムの計画者、特に遠距離通信システムの計画
者は高速度リンクによる総合サービスを行なう、かつオ
ーバヘッドの少ない、大いに制御が分散されている、現
存の伝送プラント（設備）を効率良く使用する、ならび
に低価格、モジュール構成、保守が容易、安全性および
プライバシーの向上等の他の特徴を有する新しい通信網
の構成（アーキテクチャ）および手続きを追求している
。 もしそのようなシステムが利用できたならば、通信技術
の分野にかなりの進歩をもたらすであろう。 発明の目的 従って、本発明の目的は現存の技術の欠点を除去し、か
つ通信システムの分野に新しい重大な寄与を行なうこと
である。 本発明の他の目的は完全に統合された音声およびデータ
サービスを有する通信システムを提供することである。 本発明の他の目的はＴ１古たけそれ以上のビットレート
を有する高速度通信リンクを使用する通信システムを提
供することである。 本発明の他の目的は大いに分散された制御および装置を
有する通信システムを提供することである。 本発明の他の目的は制御機能が伝送網を介して完全に管
理され、制御能力の再割当てが伝送網を介して融通性を
もってかつ使用者サービスの事実上の中断なしに、完全
に達成でき、しかも制御プロセッサが故障の場合にこの
故障したプロセッサの責任を１つまたはそれ以上の生き
残った制御プロセッサに再割当てすることができる通信
システムを提供することである。 本発明の他の目的は銅線工場（プラント）の現存する電
話網を効率良く使用する総合通信システムを提供するこ
とである。 本発明の他の目的は最小限のルート選定および管理オー
バヘッドを必要とし、かつ環境の変化に層比するように
網に適当な融通性を与える通信システム内の情報伝送の
方法を提供することである。 本発明の他の目的は低価格のモジュー／Ｌ／４ｆ４成素
子を特徴とし、かつ超大規模集［（超Ｉ、ＳＩ）技術で
実現するのに十分に適した非常に冗長な回路を備えた総
合通信システムを提供することである。 本発明の他の目的は恐らく過負荷状態にある場合を除き
、２ＩＯ人者が認知し得る歪みまたは遅延なしに音声通
信を伝送する能力を有する総合通信システムを提供する
ことである。 本発明の他の目的は各スイッチングの筒内に帯域幅をダ
イナミックに割当てる能力を有し、すなわち現在通信チ
ャネル内に有し、それによってシステム全体の帯域幅の
利用状態を最大にする通信システムを提供することであ
る。 本発明の他の目的は非常に効率の良い態様でバースト的
情報、すなわち、可変長のディジタルメツセージを処理
する能力を有する通信システム内の情報伝送の方法を提
供することである。 本発明の他の目的は通信システムにおいて使用でき、比
較的小形で安価であり、地理的に大いに分散でき、所望
ならばそばにあるいは加入者の建物に位置付けできるリ
ンクスイッチを提供することである。 本発明の他の目的は通信システムにおいて使用でき、シ
ステムの高い集中点に位置付けすることができる高速度
高容量スイッチであるハブスイッチを提供することであ
る。 本発明の目的は通信システムのリンクスイッチにあるい
はハブスイッチに１つの構成素子とじてまたは複数の構
成素子として実施できる高速度スイッチングプロセッサ
を提供することである。 本発明の他の目的は通信システムの若干の実施例におい
てリンクスイッチあるいはハブスイッチの構成素子とし
て使用できる高速度待ち行列（キュー）シーケンサを提
供することである。 本発明の他の目的は基点（オリジン）ポートから目的地
サートまでのディジタル通信を提供する能力を有し、雑
音の干渉を実質的に減少させ、保守の容易さを向上させ
、安全性およびプライバシーを高めた過言システムを提
供することである。 本発明の他の目的はディジタル化音声を含むバーストに
対するポートで受信した伝送レートが通信リンクを通じ
てのバースト伝送レートにほぼ等しく、従ってリンクス
イッチ内の音声バーストの速度メツファ手段が必要でな
い総合過言システムを提供することである。 本発明の他の目的は高度の制御インテリジェンスを有す
るリンクスイッチに対するインテリジェント・ポート回
路を提供することであり、このポート回路が遠方に位置
付けされているときに通信システムの分配された制御の
特徴が顕著になる。 本発明の他の目的は呼あるいはメツセージの伝搬容量が
、所望ならば、戸ブスイッチレベルで、リンクスイッチ
レベルで、および末端使用者機器レベルでさえ存在する
ように、加入者の近傍に、加入者の建物に、あるいは末
端使用者の機器内に位置付けすることができるリンクス
イッチに対するぎ一ト回路を提供することである。 本発明の池の目的はループバックテスト能力を有するリ
ンクスイッチに対するポート回路を提供することであり
、バーストスイッチングシステムの構成素子がメート回
路それｉ身の構成素子を含み、動作可能性について遠方
で監視できるようにしている。 本発明の他の目的は電話通信システムにおける呼セクト
アップおよびテークダウン方法を提供することである。 本発明の他の目的は事実上使用者サービスの中断なしに
制御能力を段階的に追加または減少することができる通
信システムに対する大いに分散された制御構成（アーキ
テクチャ）を提供することである。 これら目的は、本発明の一面においては、末端使用者機
器を通信システムのポートと結合するためのポート回路
を提供することによって達成される。この通信システム
はポートを介してバーストを送信し、および受信するた
めの手段を有する。 バーストは例えば一連のデータあるいは音声エネルギの
スパートを表わし得る複数のバイトである。 １つのバイトはあらかじめ定められた数のビットであり
、１つのビットは１つの２進数字である。 このポート回路はポートと結合するためのポートインタ
ーフェース手段を含む。ポートインターフェース手段は
ポートとポート回路間の、および逆の関係の信号の適当
な変換を行なう。 末端使用者機器と結合するための末端使用者インターフ
ェース手段が設けられている。末端使用者インターフェ
ース手段はポート回路と末端使用者機器間の、および逆
の関係の信号の適当な変換を行なう。 ポートインターフェース手段と末端使用者インター７工
−ス手段との間に処理手段が結合されている。この処理
手段はバーストをシステムにおよびシステムから送信お
よび受信するための必要なインテリジェンスを含む。処
理手段はまた、制御バーストをシステムに発信および送
信するためのインテリジェンスとシステムから制御バー
ストを受信および実現するためのインテリジェンスを含
む。制御バーストは制御あるいは管理の目的のためにシ
ステムの制御プロセッサ間に送られるＳ−ストすなわち
通信である。 上記したポート回路はポート回路内にインテリジェント
処理手段が存在するために、特にポート回路がポートか
ら遠方に位置付けされたときに、典型的なライン回路よ
りも大きな融通性を与える。 ポート回路が音声末端使用者機器と結合された実施例に
おいては、処理手段はシステムを通じて伝送するために
音声バーストのフォーマットで使用される音声／沈黙検
出手段を含む。 他の実施例においては、ポート回路は種々の形式の末端
使用者機器と結合するように適応できる。 特定形式の末端使用者機器はＢＯＲＳＣＨＴ 機能の
少なくとも１つを必要とする可能性がある。そのような
場合に、ポート回路は特定形式の末端使用者機器によっ
て要求されるＢＯＲＳＣＨＴ ｉ能は何でも提供する
ための手段を含む。ディジタル回路に対するＢＯＲＳＣ
ＨＴ 機能は！源供給、過電圧保護、呼出音送出、監
視、フード化、ハイブリッド、およびテスト機能を含む
。ＢＯＲＳＣＨＴ 提供手段は処理手段と末端使用者
インターフェース手段との間に結合される。 他の実施例においては、ポート回路はアナログ電話機、
ディジタル音声電話機、およびデータ端末と結合するよ
うに適応されている。ポート回路はまた、アナ冒グトラ
ンクと結合するようにも適応で曇る。 他の実施例において、ポート回路は呼出信号電圧の局部
発生手段、局部呼出音検出手段、あるいはループバック
テスト能力を含む。 実施列 以下添付図面を参照して本発明の実施例について詳細に
説明する。 バーストスイッチングはディジタｙ化された音声（ボイ
ス）およびデータを完全く統合された態様でスイッチン
グするための新規な方法および装置を使用する。バース
トの定義から明らかなように、任意形式のディジタル通
信がバーストスイッチングによって処理できる。パース
トスイツｔングシ哀テムは代表的には大巾に分散された
小型スイッチ、分配された制ｎ（コントロール）、およ
び同上された帯域幅効率を特徴としている。 第１−図Ｈバーストスイッチングシステム１００の好ま
しい一実施例を示す。このシステム１００は高容量へプ
スイクテ１０２および複数のリンクスイッチ１０４を含
む。リンクスイッチ１０４Ｆｉ代表四には列えば３２ま
たはそれ以下のポートを取シ扱う（サービスする）小型
スイッチング素子である。Ｔ１スパンは２４チヤネルで
あるので２４ポートが好ましい奴である。これらスイッ
チは時分割多重通信リンク１０６、例えばＴ１スパンに
よって互いに結合されている。複数の末端使用＠ａｔｎ
１ａａがライン１１０を介してライン回路（図示せず）
と結合されてもよい。これらライン回路はリンクスイツ
ｆ１０４の構成要素であるポートと結合される。リンク
スイッチのポートは使用者、制御プロセクナ、あるいは
他の別個の通信システムがシステム１００にアクセスす
る手段を提供する。ポートインターフェース回路が七の
ような使用者、制御プロセッサ、あるいは他の通信シス
テムとの適当なインターフェースを提供する。末端使用
者機器とインターフェースするときＫは、ポートインタ
ーフェース回路は、本明細薔では、ラインＬｇｌ路と表
示される。他の通信システムとインターフェースすると
きには、ポートインターフェース回路は、本明［薔では
、トランク回路と表示される。制御プロセツナとインタ
ーフェースするときＫは、または総称釣にいうとさＫは
、本明細否では「ポートインターフェース回路」または
「ポート回路」という用語が使用される。 本朗細否においては、Ｔキャリヤは音声またはスピーチ
および他の信号をパルス符号変調（ＰＯＭ）および時分
割多ｆｉ（ＴＤＭ）技術を使用してディジタル形式で搬
送するように設計された一階層（へイアラーキ）のディ
ジタル伝送システムからなる。Ｔ１キャリヤは２４のＰ
ＯＭスピーチチャネルを有する。各信号は毎秒８．００
０ Ｌｇｌナンプルされる。各チング／！／Ｆｉ８ビッ
トコードによって表わされる。各フレームは２４のスビ
ーｆｆヤネルのそれぞれに対するサンプルとフレームの
終シに１ビツトのフレーム同期ビットを有する１９３ビ
ツトである。Ｔ１ラインレートは毎秒ｔ５４４メガビッ
トである。Ｔ２キャリヤは６．３１２メガビツトのライ
ンレートを有し、９６０ＦＯＸ音声チヤネルまたは等＠
吻を搬送する。Ｔキャリヤのこれら定義は単に例示とし
て示すだけである。従って、これら定義は本発明の！＠
乍あるいは説明には臨界回なものではない。 リンクスイグｔはリンク群に酵成してもよい。 １つのリンク群内の任意のリンクスイッチがハプスイノ
ｔを通過する通信なしに同じリンク群内の任意の也のリ
ンクスイッチと通信する能力を有する。第１図において
、Ａ、Ｅ、Ｏ，およびＤと指示された４つのリンク群が
因示されている。リンクスイッチ１０３とジンクスイッ
チ１１２間の任意の通信は必ずへプスイツｔ１０２を通
過しなければならない。従って、リンクスイツｔ１０３
とリンダスイツｆ１１２は異なる９ンク膵にある、丁な
わちリンク詳ムおよびＤＫそれぞれある。へプヌイツテ
１０２は別−のリンク群を相臣廣続する。 小形のバーストスイッチングシステムはノ１プヌイツテ
を必要としないであろう。−１えは、リンク詳人はハブ
スイクｆ１０２なしで完全なシステムとしてａＮＱし得
る。これに対し、大形のバーストスイッチングシステム
または高い残存性の要件を有するシステムは１つ以上の
ハブスイツｔを必要と下るであろう。 システム１００としては星形、リング形、トリー（木）
形形趨およびこれらの組合せのような櫨々の曲の形態が
あ〕、各形態は荷室の適用例の要件に依存して多かれ少
なかれｌｋ遵するある利点および欠点を有する。第１図
に示すよりなシステム１００は後記する理由のためにバ
ーストスイッチの好ましい一実ｍ例である。 システム１００は代表四には９＆０００ラインおよびト
ランクをチービスする丸めの６量を有する今日の中央間
または構内交換＠（ＰＥＸ）に対応する。バーストスイ
ッチングにおいて、スイッチング磯雇は分数されている
、丁なわち、便用者の近くにもたらされている。リンク
スイッチは小形であ）、従ってこれらリンクスイツｔは
便用者の近傍または会社に分散することができる。代表
的なリンクスイグｔは居住区域の小形分配変王滲に非常
によく似たボールに取付けても、あるいは商用ビルの便
所（物入れ）の量に取付けてもよい。 第１図に示されたスイッチング愼能の大巾な分散はバー
ストスイッチングの目的を（４足する。°４話産業は外
部の鋼玉４（プラント）Ｋ大規模な投資をしている。こ
の外部の工４はスイッチングおよび端未設傭に匹敵する
１要なｌｉｔ直を有している。 バーストスイッチングはこの工場の用途を新しいチービ
スＫまで拡大し、確１されているチーどスの効率を同上
することくよってこの工場の有用さを拡張する。 ４合サービスディジタル網（Ｉ８ＤＮ）は１つの新しい
チービス頭戚である。この綱は加入者機滲または端末に
おいて２８戎（１００ビット／秒の帯域幅を要求するか
も昶れない。恐らく数６ヤード虐れ九すンクスイクテに
至る短かいループの万が中央局に至る１乃至３マイルの
長い２線対よ）も良好にこの帯域幅を維持することがで
きる。 バーストスイッチングはｊｊＬ４する工・湯にスイッチ
ングの大部分を移動させることによってこの工場から新
しいチービスおよびｆｒ！＠１−を引き一丁ことができ
るものと予期されている。側面の効果として、平均ルー
プ長が非常に短かくなってインピーダンスの変化が非、
ｔＫ少なくなシ、へイプリグド回路網においてよシー４
良好な妥鴎を見つけることができるようになる。バース
トネットワークを通じて若干の遅延があるかも仰れない
が、バーストスイッチングはエコー抑圧装置を必要とし
ない。 社しい部＠あるいはビルに設置する場合に、または設備
を９５換する場合Ｋ、バーストスイツｆ′ループを設置
するのに必要な鋼の量は典形面なスイッチを設置するの
に必要な鋼の量よりも大巾に少ない。ジー・ティー・イ
ー・ラボラトリーズによって行なわれた最近の用途研究
によれば、約２０００回線の地方区域に設置したバース
トスイッチは現在の４〒弐設備が必要とした外部工場の
僅か１５％しか必要としなかったということを示してい
る。 バーストスイッチングにおいては、データキャラクタは
ディジタル音声キャラクタと同じ態様で、同じ回路によ
リスイブｔされる。同様Ｋ、任意形式のディジタル化さ
れたアナログ信号、飼えばイメージパケットはバースト
スイッチングシステムによって完全に統合された態様で
処４される。完全Ｋｆｅ合されたスインｔは短期間のお
よび長期間のトラヒックミックスの変化に良好に５誤応
する。 万一、将来において音声に対するデータの割合が増大し
ても、バーストスイツｔはデータを音声と同じ？ＩＢ様
でスインをするので、再構成することなしにそれに順応
する。バーストスイッをングに１つの特定列においては
データと音声とを差別処理さえする。音声サンプルは消
滅しや丁い。過度の遅延は音声チンプルを無用のものに
する。−万、データメツセージは非常に長く遅延させて
も認矧し得る性能を有する、丁なわち識別することがで
きる。これに対し、音声は冗長性を有する。従って、若
干の音声サンプルがなくなっても音声の貞を損なうこと
がない、丁なわち音声を判別することができる。−万、
データは冗長性モ有さないのでいかなるバイトも失なわ
れてはならない。 それ故、バーストスイッチングは音声チンブｙをデータ
よ）高い優先度でスインｔし、コンテンションの場合に
音声バーストがリソースにおいて第１のｔヤンスを有す
るよ５１１′ｃする。これは音声サンプルの損失（クリ
ッピング）を最小にする。 データキャラクタはコンテンションの場合にはバグ７ア
作用を受け、送達は遅延されるかも知れないが、データ
は失なわれないようにする。 バーストスイッチングにおける統合の他の列においては
任意のポートがラインまたはトランクと結合でき、また
音声ラインであってもデータラインであってもよい。ポ
ート回路は相違するが、トランクはスイッチのどこＫで
も出現し得る。トランクはアカログまたはディジタルの
どちらてもよい。 バーストはディジタル化された音Ｐ（またはスピーチ）
あるいはデータメツセージを含んでいてもよい。本明細
沓では、ディンタル化されたスピーチ以外の通信を含む
バーストがデータ通信として処理される。「トークスパ
ート」は単一シラブルの発音−Ｆ ＶＣ生じるような音
声エネルギの単一の連続放射である。通常の会話におけ
る話者はその会話時間の３５〜４０％の間音声エネルギ
を発する。バーストスイッをングは送るべき清報が存在
するときＫのみ・丁なわち、バースト中のみ、伝送チャ
ネルのようなシステムリソースがもっばら使用されるよ
うにするために沈黙（またはスピーチ）の横用を行なう
。バーストの終Ｔ時Ｋ、このチャネルは他のバーストに
割当てるのく利用できる。かくして、バーストスイッを
ングはそのリソースを、呼の全継ｄ４間の間１つの会話
に対して１つのチャネルを専用する典型円な回線スイッ
チングの効率の２〜３倍の効率で利用することになる。 第２図はバーストのディジタル表示の好ましい一実施例
を示す。バースト１２０は図面ＫＥ、、Ｂ３、Ｂ８、お
よびＢ、と指示された４バイトのヘッダから始まる。こ
のバーストスイッチングの実施例においては、および本
明細著においては、１バイ）Ｆｉ８ビットである。勿論
、この仮定は本発明にとって臨界円なものではない。他
の実施ｙ１１ においては、１バイトは１ビツト、また
は４ビツト、または任意のあらかじめ定められた数のビ
ットからなるものでよい。この冥ｍ列において８ビツト
を選択したのはでキャリヤチャネルの６量が８ビットで
あるためと、印刷”ｒＦａなキャラクタが代表Ｅ１９に
は８ビツトコード、列えば人５ａＩＩ （アスキー）コ
ードによって表わされるからである。１バイトを８ビツ
トと定義したことによ）、用語「キャラクタ」は本明細
薔ではバイトとヱ爽住をもって便用できる。 バースト１２０にンいて、ヘッダはバーストのあて先の
ｓｙドレスを含む。バーストがスインｔに入力すると、
ヘッダはあて元ポートに至るスインｔからの適当なリン
ク（またはポート）を選択するように屏釈される。ヘッ
ダはバーストを音Ｐ、データ、または制−バーストとし
て記述する清報を含む。鏡で詳細に説明するように、ａ
ｐｉｔバーストはスイツｔブロセツチ間で交遺される
メツセージである。ヘッダ清報は所望の優先度で出力す
るためＫおよび他の′ｇ理の目刃のためにバーストの行
列をつくるのＫｆ！用される。 ヘッダの第４番目のバイトは間違ったあて先へバースト
を発送するのを防止するヘツダテエツクナムである。デ
ータの場合にはバーストを間違って発送するよシもバー
ストを打切）、再伝送に頼る方がよいとみなされている
。音声バーストを再伝送下る試みはなされていない。音
声バーストの寿命は非店に短かく、音声バーストを正し
く発送するのに１Ｌｇｌのチャンスしかない。七のチャ
ンスを失なった場合には、七のバーストは古丁ぎて役に
立たない。 ヘッダに続いてバースト１２０はＮ（任意の整数）のバ
イトからなるｆｆｍｄｆｓ分を有する。バースト１００
は図−にでと指示された革−のバースト終了バイトで終
Ｔする。あるいはｄｋ述するように１へつ以上の終了バ
イトを吏用してもよい。バースト終了バイトは本明細否
ではＦＬＡＧとも呼ばれる。 かくして、各バーストごとに５つのオーバヘッドキャラ
クタが４圧する。丁なわち、４つのヘッダキャラクタと
１つの終ｒキャラクタである。 ＦＬＡＧが受信されると、受４＝ Ｊはバーストが完ｒ
したことを昶る。バーストは連続する伝送までの任意の
最さのものでよい。ＩＦＬＡＧはまた、チャネル空きキ
ャラクタとしても使用でき、従つテ？ＸＣ）バーストが
始まるまでＦＬＡＧが空きチャネル中に送られる。 ＩＦＬＡＧに対して選択されるビットの組合せはバース
トで送られるべきキャラクタ中に起夛得る。 データソースに利用できるキャラクタ・セットにいかな
る制限もめってはならない。任意の組合せの２遣データ
を送ることができなくてはならない。 データリンク・ニスクープ、丁なわちＤＬＩ。 キャラクタは終了バイトとしてのＦＬＡＧキャラクタと
通常のデータとしてのＦＬＡＧキャラクタビットの、組
合せとを区別するのに使用される。ソースにおいて、送
られるべきデータ中に生じる各ＩＦＬＡＧまたはＤＬＲ
は余分のＤＬＥｌ’Ｃ先導される。あて先において、受
信されたＤＬＥは丁てられ、とのＩ）１．１！に続くキ
ャラクタがＦＬＡＧまたはＤＬＩの検査なしに受信され
、それによってキャラクタストリームをソースのキャラ
クタストリームに戻丁。ＤＬＲによって先導されない受
信ＦＬＡＧはバースト終了キャラクタとして−Ｓ沢され
る。 各挿入されたＤＬＥは実際のデータを遅延させる。ＦＬ
ＡＧおよびＤＬＩはそれらが送られるべき音声夛ンブル
またはデータ中にめったに生じないように選択されるべ
きであり、ＤＬＥの挿入遅延を可能な限ル導入しないよ
うにする。音声トラヒックは今世紀の終シまでデータよ
シ量が多いと予期されるから、これらキャラクタに対し
て選択される好ましい値はアナログ音声信号の最大の正
および負の振、躯を表わ丁コーデック（音声ムＤ−Ｄム
変換滲）の出力である。他の通択伐最小の正および負の
値であろう。この選択はこれら最小鷹が最小パツクグラ
クンドノイズ・スレクショルド以ド（絶対１直で）であ
る場合に褥に有利である。 いずれＫしても、印刷可能なキャラクタは恐らくデータ
およびテキストの伝送中に高頻度で生じるから、これら
印刷ｏｒ雇なキャラクタを表わ丁ビット４或は選択され
るべきではない。 第１図において、スイクテ間の通信リンク１０６は、他
のレート、例えばばＴ２ｔたはそれより高いスパンが便
用できるけれど、Ｔ１スパンである。 バーストはこのスパンの時分割多重チャネルでスインを
間に送られ、バーストの後続のキャラクタはこのスパン
のｔ＆、４のフレームで送信される。Ｔ１キャリヤのチ
ャネル内のキャラクタレートは毎秒ａ０００キャラクタ
であ）、これはコーデックのキャラクタ発生レートと合
致する。バーストスイツをングにおいて、通信リンクを
通じての音声キャラクタ伝送レートはスピーチキャラク
タソースおよび受信者に対するキャラクタレートに合せ
られる。従って、音声バーストに対するジンクスインＰ
において線速度のバッフ７手段は必要でない。 ただし、浸透するようＫ、コンテンションの場合にはバ
グ７ア手段が存在する。バースト出力はヘッダのルート
割当てが行なわれるや否やリンクスインｔから始まシ、
従ってリンクスインｔを通じての遅延は２ｆチャネル間
、例えば１０マイクロ秒橿度の極く短かい時間にし得る
。 ！キャリヤチャネルを１用することはバースト出力クを
ングと音声パケットスインをングとの重要な相違である
。バクットスイツをングにおいては、パケットはリンク
の全帯域・−を使用して節点間に伝送され、パケットの
キャラクタを連続して伝送する。パケットのキャラクタ
はソース（コーデック）レートで累積され、セしてよシ
高いレートで伝送される。このことはよシ高いレートの
伝送が始まる前にパケットのキャラクタがバッフ１作用
を受けなければならないということを意味する。累積の
時間は遅延を導入するから、音声パケットのサイズは厳
密に制限される。さもないと、エコーが重大な問題にな
るからである。短かいパケットにヘッダオーバヘッドが
ＩＬ要になるということを意味する。例えば、音声パケ
ットは８０００キヤラクタ／妙の発生レートで８ナンプ
ル、または１ミリ秒分のデータに制限されると仮定する
。 ヘッダオーバヘッドが５キヤラクタ／パケツトであるな
らば、１３キヤラクタが８つの音声ナンブルをあて先に
送るために＠送されなければならず、帯域系効率は弓ま
たは６２％となる。３つのヘッダキャラクタのみが必要
であるならば、音声パゲット帯域１−幼準は−または７
３％になる。 これに対し、スピーチ伝送レートはバーストスイッチン
グにおいては発生レートに等しいから、伝送が始まる前
にスピーチバーストをバグ７アする必要がない。伝送は
バーストの受信が始まった優で１キャラクタ時間橿度始
まシ、そしてバーストは任意の時間の間続く。ヘッダの
伝送はバースト当シ１回だけ必要とする。 トークスパートの平均長は使用する沈黙検出アルゴリズ
ムに依存するが、一般には１００ミリ秒を越える。１０
０ミリ秒のバーストに対するバーストスイッチングの帯
域系効率は８００／８０５であシ、これは９９％を越え
る。 将来、現任普及しているレートよシ高い呼出しレートが
予期される。人類は電話をま丁ま子種々Ｏ用途に使用し
続けるてあろうということが経験的に予測されている。 −列として１０年あるいは２０年前＜ｈ実際に存在しな
かったデータ通信の伝送が増大していることがあげられ
る。 他の重要な例は呼を自動的に出し、そしてデータベース
のアクセスの期間のみ保持するトランザクション端末、
例えばクレジットカード検証端末である。この予期され
ている発呼レートの増大がどの種度重要であるかを決定
ｙることは現在は不可能でおる。それでもなお、バース
トスイツをングの１つの目のは増大する発呼レート（呼
率）に合致するように優ｆｉＫ増大し得る、かつマＩＬ
Ｉｆブロセツナ中央処ｊｌ装置の複雑さを呈しないスイ
ッチＩ！１１１１１票子の博遣（アーキテクチャ）を決
定することでおる。 共通制＃に対する典形円な解決策は決定を行なう素子（
共通副１Ａｌ）をスインｔの中心に配置し、１４辺愼６
からの刺−＊（加入者からの信号元止および監視）を引
き入れ、そしてスイッチおよび周辺４！Ｉ膳（例えば、
呼出し信号に対して）に接続のために指令を発すること
である。 よシ新しい一１岬４眉は時に遠４スインテングユニット
において、ある処ＡＤ力をスレープブロセツナの形式で
網周辺機器の万へ移丁ことである。 これらスレーププロセクナはある低レベルの予備のも埋
を行なうことができるが、最Ｐ、Ｏ央定を行なうのは通
例、中央制御点に残っている。 バーストヌイツｔングのＩＩ！失策はこの分散傾向をそ
の限界まで拡大する。呼確立および考微実行論４はリン
クまたはへブスイグ六のポートに閃遵したプログラマブ
ルプロセンナに配置される。バースト網のポートの故が
増加すると、ｍｌ （ｉＪＪブａセンナの数が非茗に自
然な態憬で増加する。処理能力の増大はプロセンナをマ
ルテブロセクナパスに追加することによって必然釣に生
じる複電さおよび故障時間なしに空きポートにプロセン
ナを加えることによって達成できる。バーストスイッチ
ングシステムにおいては、同時に伝搬され得るバースト
の数はシステムのポートグロセンナの数およびチャネル
の該によってのみ制限される。ポードブσセンｆは後で
詳細ＫＢｉ明するポート回路のプａセツナ構成素子であ
る。 メツセージは制御ブロセツｆ間で交換される。 例えば、発呼皆プ０センチと仮呼者プａセッチ間のメツ
セージの交換は正規の呼を設定するととを必要とする。 このメッセージトラヒンクは通常の方法でバーストとし
て搬送され、従って、メクセーントラヒククは重要では
ないけれど、閑によってＩＲ速された竺トラヒククに加
えられる。それぞれが音声エネルギを３５％の時間にわ
たって発王する２つのパーティ間の３分の呼は百方の音
声ナンブルを発生させる。呼を設定し、放出する必要が
あるｄｔｌｌ＃メツセージの交換は１００以下のキャラ
クタを必要とし、僅かに負荷の１（１０）％に丁ぎない
。 外部メツセージの交換は必ずしも必要としない。 １つのリンクスイクｔでのポート−ポート呼は外部の制
御メツセージトラヒツクを必要とすることなしＫ、リン
クスイッチ内で完全に確立できる。 リンクスイツｔの分散されたブロセクｆは、たとえφ改
によってバースト網領域が網の残品と通信することがで
きなくても、網内の連続したぐ−をｃＴ梠にする。 バーストスイッチングシステムにおいて決定を行なう制
御が周辺ｆｉ！に移されたけれど、ある半果甲ナービス
プロセクナ憬炬は残る。→Ｋ、ディレクト９番号および
装置番号間の変換（ダイアルされた番号−バーストスイ
ツヂアドレス）はバースト＠全不に分散されたいくつか
のデータベース探索（ルックアップ）マシーンによって
実行される。池の同様のａｍ！姐は呼の終了時に伝票を
発行するためのｆ用１′ｆ報の記録である。後述するよ
うに、これら＃魂グａセスは呼プロセツナあるいはＷＲ
ｉプロセツ夛において実行できる。これら桐呻プロセツ
チのいずれがシステムの空きポートと結合されてもよい
。 １１１ＩＩ＠１を分散したことくよる利点は、プロセン
ナの過瓜衛伏態が除云されるということ、ポートが増え
るＫつれ一６４罷刀が自然にかつ８易に増えること、お
よび中央または七〇 、１ｍのプロセンナが故障しても
バーストスイクテング網がだめＫならないということで
ある。 第３図はリンクスイッチ１３２の好ましい一実施例のブ
ロック図を示す。リンクスイツｆ１３２は第１図に示す
ようにシステム１００のリンクスイッ、？１３０と１３
４との間に結合される。このような−成において、リン
クスイッチ１３２は次に示す４つの形式の通過するバー
ストを処理する。 ｉｇｌはリンク−リンクまたはＡ過トラヒック、丁なわ
ち、入リンクからリンクスイッチ１３２を通って出リン
クに至るバーストであり、第２はリンク−ポートまたは
１信トラヒック、丁なわち、入リンクに到来し、そして
リンクスイツｆ１３２に対してローカルなボー）ＫＷ信
するバーストでちゃ、第３はポート−リンクまたは発信
トラヒック、丁なわち、リンクスイツｆ１５２に対して
ローカルなポートから発信し、出リンクから出て行くバ
ーストであシ、第４はポート−ポートまたはリンク内ス
イツテトラヒクク、丁なわち、ジンクスイッｆ１５２に
対してローカルなポートから発信し、ａ−カルなポート
に１信するバーストである。第３Ａ図に示す破線の矢印
はリンクスイツｔを作る上記４つの通過形式のバースト
を例示する。これら４つの通過形式は第１０図にも示さ
れている。 第３図にシいて、リンクスイツｆ１３２は次の６つの高
速プロセンナと結合された中央メモリ１６０を含む。第
１はリンクスイッチ１３０から到来する通信を処理する
リンク人力プロセンチ（ＬＩＰ）１６１であシ、第２は
リンクスイッチ１３０へ出て行く通信を４４するリンク
出力プロセラ＋（Ｌｏｐ）１ （５２であシ、第５はリ
ンクスイグｔ１３４から到来する通信を処理するＬＩＰ
１６４であシ、第４はリンクスイツｆ″１３４へ出て行
く通信を処理するＬＯＰ１６６であシ、第５は２４のポ
ート回路１７８から到来する通信を処理するポート人カ
ブロセツナ（Ｐ工Ｐ）１６８ｆあり、１４６は２４のポ
ート回路１７８へ出て行く通信を処理するポート出カプ
ロ七ツナ（ＰＯＰ）１７０である。これら各プロセンチ
はキャラクタおよびバク７アを処理するようＫなってい
る！＃珠ススイツチングプロセッサある。優で詳細に説
明するようＫ、僅かに相違するノットフェアまたはファ
ームクエアを備えた１司じ高速プロセンチが６つのリン
クースイッヂブロセッｆ４４．炬を満足する！５１１ｆ
成できる。高速直接アクセスメモリヲ有する中央メモリ
１６０はメモリアービッタ１７２と結合されておシ、従
ってリンクスイ７ｆ″１３２（１０）つのプロセンチの
みが１回にアクセスできることＫなる。メモリ１６０は
遣々のプロ七ソチ間の通信の唯一の手段である。 「ポート」という用語はポート回路Ｌ７８を含まない。 ポート回路１７８はリンクスイッｆ１３２Ｋｉｉｉｆ！
して物理的に位置付けしても、あるいは便用者の建物ま
たは末端便用者の４ａ姦円にのように遠方に位置付けし
てもよい。ポート回路１７８は、リンクスイツｆ１３２
が宋燗便用者ａ５１ｆｓＩと結合されるときには、ライ
ンＬｇ回路であシ、またリンクスイツｆ１３２が池の通
信システムと結合されるときにはトランクｌ！ＩＩｕＩ
成である。リンクスイノｆ１６２のポート回路はまた、
制御の百円のため、例えは呼設定のために、呼プロセン
ナまたはぎ４プロセンナと結合してもよい。かくして、
リンクスイッチのポートは、本明細沓で使用されるとき
には、外部回路ま九は装置と結合下るためのリンクスイ
ッチ円の手段をいうが、この外部１Ｊ１２１路または装
置はポートの一部ではない。 メモリ１６０の大部分は通信リンクまたはポートのアク
ティブカヤネルに割当てることができるダイ尤ミックバ
ッファに分割される。キャラクタは入力ｔヤネルに対す
るバーストに割当てられたダイナミックバッファの入力
に記憶され、出力に対するキャラクタは出力チャネルに
割当てられたバッファから枕板られる。 ダイナミックバッフ７ｄリングまたは循環バッファとし
て使用され、従ってバグ７アのＩｋ浸の記憶位置は第１
の記憶位置に相当する。同時の入力および出力が生じる
ｏｒ４目注があシ、キャラクタが入力として記はされた
後の故キャラクタ時間のみこのキャラクタが出力として
続出される。故キャラクタのみが入力されているとさと
同じレートで出力されているバーストのバッファに４圧
する。 バッファ記憶位置はラワンド・ａビン態様で開用され、
出力が入力を式キャラクタ遅れて追いかける。 通常の１合にバッファ中に数キャラクタのみを有する１
司時入力および出力であるけれど、ダイカミツクバッフ
ァ技術によシ率−のバッファの記憶空間より多くの記は
空間が必要なときに複数のバッファを一部にチェイニン
グ０４鎖）することが容易に行なえる。各バッファが連
鎖の次のバッファのアドレスをｔｌ！１１ｅするときに
連鎖のバッファが形成される。この遅２１溝造は、例え
ば、データバーストがコンテンションのために出力から
一時的に阻止され、出力が始まるまでバーストのキャラ
クタが１つ以上のバッファの連ｊｌＫバッファされてい
るときく、使用できる。 出力の準備ができたバーストは適当な出力通信リンクま
たはポートとＦｊｉ４遍したキューに配置される。これ
らキューはメモリ１６０に保愕される。 キューエントリはＺｄｆｉ分のデータを含む。丁なわち
、キューの第１のバーストの第１のパン７アのアドレス
とキューのＪｉｔ後のバーストの第１のバッファのアド
レスである。キューは利用Ｏｒ面な出力チャネルへの割
当てを守つバーストに対する基準を含む。 各出力リンクと開運する３つのキューが４圧する。丁な
わち、高差先度、正規の一元度、および低優先度のキュ
ーである。制（至）バーストは高優先度キューの列に加
わる。何故ならく、制御バーストをスイッチ網を介して
急送することが望ましいからと、劃−バーストは代表回
には１０または２００バイトのみからな夛、従ってチャ
ネルを短時間占有するだけであるからである。音声バー
ストは正規の優先度で処理され、データバーストは低優
先度でも埋される。音１’ｆンプルは遅延が大きいと役
に立たなくなるので、音声はデータよシも優先される。 データバーストはバッファおヨヒ遅延が９炬であシ、許
容注距限界内に保持することかできる。 一山刀すンク六ヤネノシ処理においては、望きチャネル
に出会ったときにはいつでもリンクキニーが検産される
。これらキューの少なくとも１つくバーストが存在する
場合には、最高優先度のバーストがそのキューから移送
され、七の六ヤネ／１／に割当てられ、バーストの第１
のキャラクタ（またはバイト）が伝送される。１つのバ
ーストが出力リンクの列に加わった唯一のバーストであ
るときにこのバーストが出力リンクキューに配される場
合を考えてみる。バーストが列に加わった後で生じる第
１の空きチャネルはその伝送を引き受け、従ってチャネ
ル間の遅延を過小に下る。一般には、伝送六ヤネルは受
信のチャネルとは相違する◇リンクスイクｆ１５２の６
つのプロセンナはメモリ１６０へのアクセスを競争する
。プロセンナがキューにバーストを配置しているときに
、例えば、メモリが曲のプロセンナによって使用できる
ようになるＦＴｒ１ｔ’ｃ割込みなしに１つ以上のメモ
リアクセスが要求できる。セうでない場合には、バース
トに対するキューの基準が不完全になる。リンクスイッ
チ１３２を通る丁べての通信はメモリ１６０を通らなけ
れはならないから、リンクスイッチ１３２の速度はメモ
９１６０の速度に依存する。これら理由のために、メモ
リ１６０Ｖｉメモ９アービグタ１７２の訓呻Ｆにある。 メモリ調停手段（メモリアービッタ）はこの技術分野で
は知られている。第３Ｂ図Ｆｉ従米技術の並列優先度Ｓ
央回路４５０を示す。この回路４５０は１９８３年にア
カデミツク・プレスよシ発行されたグイ・パキール（Ｙ
、Ｐａｋｉｒ）著の［マ／Ｉ／ｆブロセツナ・システム
」の９１頁よシ引用したもので、過当な変更を行なうと
とくよシ第３図の７−ビック１７２に逼するものとなろ
う。複数のプロセンナからメモリアクセスの要求が出て
いるときには、遊間の優先度の４！！求がＬ！２１路４
５０によって最初にチービスを受ける。優先度はＪＩ！
米のカデゴリおよび時間によって決定され、よシ高いラ
ンクのカテゴリ内の要求が第１Ｋｆ−ビスを受け、同じ
カテゴリ内の要求は４番待合せの基準でチービスを受け
る。１つの要求だけが出ている場合には、直ちにチービ
スを受ける。１９８４年にパン・ノストランド・リイン
ホールド・カンパニー・インコーホレイテッドよシ発行
されたアーナー・エラ六・チイドマンおよびイワン・７
０ア一ズｍ巣による「デ・ハンドブック・オブ・コンピ
ューターズ・アンド・コンピユーテイング」の第２２７
頁〜第２３２頁、ならびに第２３２頁に引用された参考
文献も参照されたい。 メモリ１６０は読出しおよび畜込みパルスを発生Ｔるタ
イミングコントロール、およびランダム・アクセス・メ
モリ（８ムＭ）を含む。バグ７アアドレスおよびキャラ
クタインデックス（これらはスイッチングプａセツ？に
よってキャラクタメモノバスを介して送られる）は独自
のキャラクタのアドレスを形成するように遍結される。 バーストは入力リンクから出力リンクへ９７クヌイクｔ
を通って次の段階を経て進む。 ｔ 人通信 （＆） バーストの最初のバイトが割当てられていな
いリンク入力チャネルから受信される。このバイトはメ
モリのバク７７に記憶される。 ｔｂＪ 最初のバイトがルート割当てに対する十分な
情報を含む場合には、上記バク７７は適当なリンク出力
キューに配置される。 ｔｃ）２番目のバイトが受信され、配置される。 バーストが最初のバイトでルート割当てされず、かつ２
番目のバイトがルート割当てに対する十分な清報を含む
場合には、そのバク７アが適当なすンク出力キューに配
置される。 （ｄ）３番目のバイトが受信され、記憶される。 バーストがまだルート割当てされていない場合には、同
じリンクスイッチの１つのポートに予定すれる。３番目
のバイトはこのローカルポートを識別する。 （・） ４査目のバイトが受信され、記憶され、そして
ヘッダ・チェックサムが計算される。 （ｆ） 上記チェックサムが不良である場合には、バ
ーストの受信は打切られ、そしてバースト終Ｔバイ）Ｆ
ＬＡＧ（Ｄ＠の浸続のバイトが放棄される。 （ｇ） チェックサムが良好である場合には、受信し
たバイトはバースト終ｒバイトＩ’ＬＡＧが受信される
までバッファに記１される。 ２ チャネルふくそう （ａ） チャネルのふくそうは出力リンクの空きチャ
ネルよりも多くのバーストがリンクの出力キューに存在
するときく生じる。システムはチャネルのふくそうがめ
ったにしか起きないように工学的に設計されるべきであ
る。 （ｂ） バーストが窒き出力チャネルの割当てを待つ
間、入力はバッフ７ ＶＣｉまっている。 ＋ｅ） 音声：２ミリ秒分の音声ナンプルが累積され
、かつ出力が開始されなかった場合には、累積されたキ
ャラクタの若干または全部が放棄される。 これはクジクピングと呼ばれる。スレッショルド値は可
変で多る。 （ｄ） データ：データキャラクタを累積するバク７
アが一杯である場合には、他のバッファが取得され、第
１のバーストにリンク結合される。データはその伝送が
遅延されるかも苅れないが、チャネルのふくそうＫよっ
ては放棄されない。 五 出通信 ｆａ） 空きリンク出力カヤ羊ルが生じると、出力プ
ロセッサはＩｋ高憂元度の空でないキューから第１のバ
ーストを移動し、このバーストの第１のバイトを出力す
る。 ｌｂ） その浸各引続くチャネル時間において、バー
ストの次の（引続く）バイトが同じ出力チャネルで出力
される。入力および出力は同時に進行する。 １（り Ｆ Ｌ Ａ Ｇがバッファから或９出される
と、上記チャネルで送られ、バッファはフリー・リスト
に戻シ、チャネルは空きに戻る。このチャネルは、今、
他のバーストの伝送のために使用できる。 へプスイツｔはパースＦスイツをング網における高県千
点で使用される高速高容量バーストスイツ六である。へ
プスイツｔの主なｆｉ能はリンク群間に通信を伝送する
ことである。２Ｊ４図はリンク群人、Ｂ、Ｃ，およびＤ
と結合するための手段を有するシステム１００のへプス
イクｆ１０２を示す。図面に８Ｕとしてそれぞれ示され
た４つのスイッチングユニットは２つのハブ１８０およ
び１８２のまわ）にリングに接或されている。ハブ１８
０は１つの方向に少なくとも１バイトの並列伝送を可能
にし、ハブ１８２は反対の方向に同じ並列容量を有する
〇 第４図の冥１ｍｆｌにおいて、各へプスイッテングユニ
ットは２つのリンク詳と結合されている。 ｆ９Ｕ１８４は通信リンク１８８を介してリンク詳ムの
リンクスイツｆ１９２と結合される。８（１０）８４は
また、通信リンク１８６を介してリンク詳Ｅ Ｏ９ンク
スイッテ１９０と結合される。 この構成の利点はシステム１００の各リンク詳が２つの
スイッチングユニットと結合されるということである。 １つのスイッチングユニットが故障した場合に、そのリ
ンク詳は他方のスイクをングユニットを介しての別の通
信ルートがあるために＠絶されない。 第５図はへブヌイクテ１０２０８（１０）８４のブロッ
ク図を示す。第４図に示すように、８Ｕ１８４は９ンク
詳ムのリンクスイッチ１９２およびリンク詳Ｂのリンク
スイクｆ１９０と結合される。第５図において、通信リ
ンク１８８は入力ライン１９８（へプスイッｆｉ０２に
対する）訃よび出力ライン２００として図示されておシ
、通信リンク１８６は入力ライン１９４および出力ライ
ン１９６として図示されている。 ５Ｕ１ａ４のｆｌｌ造はリンクスイッｆ１３２の婢遺と
若干類似している。中央メモ９２０２はこの実権列では
次の通シの８つの高速グσ七クチと結合されている。Ｔ
４１はリンクスインｔ１９０から到来する通信を処理す
るリンク人カブσセンチ（ＬＩＰ）２０４であシ、第２
はジンクスインｔ１９０に出力する通信を処理するリン
ク出方グσセグチ（Ｌｏｐ）２ａ６であシ、第３はリン
クスインｆ１９２から到来する通信を処理するＬＩＰ２
０８であシ、第４はリンクスインｆ１９２に出力する通
信をも珊するＬＯＰ２１０であシ、第５はハブスイグｔ
ング素子（］１ｌＩ８］１）２２０からメモリ乏０２￥
Ｃ到米する通信を処理するへブ入カプロｔクナ（ＨＩＰ
）２１２であシ、第６はメモリ２−０２からＨ８Ｅ２２
０へ出力する通信を処理下るハブ出力プロセンナ（ＨＯ
Ｐ）２１４であシ、第７は［８１２２２からメモリ２０
２に人力する通信を処理するＨＩＰ２１６であシ、そし
て第８はメモリ２０２からＨ８Ｅ２２２へ出力する通信
を処理するＥＩＯＰ２１８である。へブスイクテング素
子の王な哉距は通信をハブにおよびハブから伝送するこ
とである。第５図に示すように、Ｅ［５Ｅ２２０は一万
の１同に伝送するナービスをハブ１８２に提供し、■５
Ｅ２２２ｕ反対の方間に伝送するチービヌをへプ１８０
に提供する。メモリ２Ｑ２／ｆｉ１つのプロセンナだけ
が任意の持定の時間にアクセスすることができるように
メモリアーピクタ２２４と結合される。第５図において
、破線ムームの右側に対する８ＵＩＢ４の燐遺は９ンク
スイグｔの４遺と非常ＫｅＡ似している、丁なわち、中
央メモリが櫨々の＃沫目釣の高速プロセッサと結合され
ている。ＨＩＰＳＨＯＰ、およびＨ８１はそれぞれファ
ームクエアま九はン７トクエア変更手段を備え九り工Ｐ
およびＬＯＰと同じプロセッサである。 −１えば、２５６のスインをングユニットが第４図に示
す配置でバブリングを形成するようＫｆｌｉ合される。 他の実施−１においては、さらに多くのスイッチングユ
ニットがバブリングに結合される。 冗長性のためとハブスインを内の利用できる伝送チャネ
ルの数を２倍にするために、ハブスイッチに例えばハブ
１８０および１８２のように２つあるいはそれ以上のへ
ブリングが存在してもよい。 第５図に示すハブスイッチの実施列を＃照すると、へプ
１８０および１８２は時分割多重化される。各Ｔ１７レ
一ム時間ｃＰ５２のチャネルがハブに存在する。各へブ
テヤネルは２５６のクロックチックに分割される。各ク
ロックチックはバブリングの１ワードを１つの８Ｕから
次の８Ｕへ進める。へプテヤネル（２５６ｆツク）内で
各８Ｕは、バブリングに２５６のスイッチングユニット
が存在するので、ハブワードをｉｆ：意の池の８Ｕへ送
ることができる。かくして、各へプテヤネルにおいて、
２５６のオリジン８Ｕは２５６のハブワードを２５６の
あて先Ｓσへ送ることができる。１ハブワードはハブで
同時に伝送することができるとットの完全（平行）補数
である。 ハブが１バイトの幅であると仮定すると、へプリング・
クロククレートは（ｓｏｏｎフレーム／秒）ｘ（３２テ
ヤネ／Ｉ／／７Ｌ／−Ａ）Ｘ （２５６ｆツク／ｆヤネ
／ｌ／）−６５，５５６，０ａａｆ７り／秒である。４
バイト幅のハブはこのレートの一丁なわち、１４５ Ｂ
４．０００ Ｔ７７／秒のレートを必要とする。どん
な２４のハブであっても「ビジィ」ビットと呼ばれる追
加の１制鐸ビツトが存在する。 各へプ信号ラインはたった１つの負荷、丁なわち、引続
＜ｘｓｍの対応するビットの負荷、のみを有する。とＯ
形層においては高ファン・アクトバス構造にシいて可能
であるよプ４１１％ｉいレートが維持できる。 第４図に示すように、各８Ｕは代表的には遠隔のリンク
スイッチに遍する２つのＴ１リンクを有する。２５６の
８Ｕを備え九へプスイッテは仄の伝送容量を有する。丁
なわち、（２５６の３ｔＴ）Ｘ（２つのＴ１リンク／８
Ｕ）Ｘ （２４の’Ｉ’１ｆヤネル／リンク）ｘ（ａｏ
ｏｏバイト／秒／ｆヤ卆ル）−９８，３０４，０００バ
イト／秒。上記したように、１バイトの１鴫を有するへ
プリング（従って、各クロックチックごとに１バイトが
ハブで遣められる）は６ｓ、５３４０００Ｆツク／秒の
または４７！１ｉＩｆｉ数のバイト７秒の容量を有する
。それ故、２５６のスインをングユニットを有するハプ
スイクチの実例を保持するためには２つのへプリングが
必要でおる。 第５図に示されたへプスイツテ１８４は好ましい一実施
例であるが、他の実施例も可能であシ、通信７ステムの
特殊の要？’ｔ−に合致させるために望まれる可能性が
ある。 後述するように、オリジンのＨ８″Ｅからあて先のＨ２
Ｎへバーストを送るためには、オリジンのＨ２Ｎが送信
空きであシかつあて元のｆ［ｓＥが受＠空きであるへブ
ヂャネルを選択する必要がある。 その浸バーストの浅シが七のｔヤネｙで送られる。 へプスイグｔを通るバーストの退行はリンクスイッチを
通るバーストの進ｄと類似している。 ｔ オ！ｌジンのＥＳ′Ｅにおいて （ａＪ バーストが入力リンクから到着し始める。 （ｂ） バーストのキャラクタがスイン六ングユニッ
トの中央メモリにバッファされる。あて先。 ｆｌｓＥのアドレスがバーストのヘッダから決定される
。 （ｅ） バーストが−１のへプまたは他方のハブで伝
送のために待ち行列化される。 （ｄ） 空きｔヤネルがハブで選択される。 （ｅ） バーストの引続くバイトが選択されたハブチ
ャネルの引続く発生でへプで伝送される◇λ 各中謎の
Ｈ２Ｎにおいて １１） バーストのバイトはスイクテングユニットの
中央メモリを通過することなしに直ｆｊｊＨ８Ｂを通っ
てハブに沿って伝送される。 五 ろて元のＨ２Ｎにおいて ｌａ） バーストのバイトはＨ２Ｎによってへプから
取シ出され、バイトが到着したときにスインｔングユニ
ットの中央メモリに記Ｌｔされる。 （ｂ） ヘッダバイトは翻訳されて適当な出力リンク
を決定する。 （Ｃ） バーストは適当な出力リンクで待ち行列化さ
れる。 （ｄ） 第１の空き出力リンクチャネルで出力が始ま
る。 好ましいバーストスイッチング網形態においては、各リ
ンクスイグｔは任意の池のリンクスイッチｔに遅する少
なくとも２つの通信リンクを有する。ルート長が類似し
ている場合にはいずれのリンクも便用できる。事故の場
合に他の９ンクがルートを提供する。リンクスイッチと
結合された自律制御プロセッナは通信することができる
丁べてのリンクスイッチ間でナービスの継続を９託にす
る。 へプスイクｔはバーストを伝澱するためにそれぞれが使
用できる２つの貞荷分割バブリングを含むことが好まし
い。バブリングが故障の場合には、他のバブリングが任
意のバーストに対して使用できる。上記したよ５Ｋ、単
一のへプリングはピークトラヒックを処理するのに十分
な容量を有さないかも苅れない。へブリング全不が１枚
のカードにおさまる程十分に小さくなることがＨＯＢの
超ＬｆｉＩ化によって予期される。この場合に、へプヌ
イグテは各組の一万〇へプリングが常時アクティブであ
シ、各組の他方のバブリングがバックアップｇ′ｊｋで
ある２組の２バブリングを含んでいてもよい。 他の例は１つ以上のへプスイク六を有するバーストスイ
ツｆｄ４を構成し、ハブスイツｔｏ完全な改＃（へプス
イクテでの２つ以上の同時故障企必要とする）Ｋよって
もスイッチ網の一部だけの通信が停止されるようにする
ことである。この例は、敵対行為のためにおよびランダ
ムな回路の故障のために通信の事故が生じ得る軍用装置
の場合のような高度の生＠−Ａシ注を必要とする装置に
おいて魅力がある。 リンクスイッチの分ｍＫよシ渠甲式スイツｔの場合の滲
僅よシも修復が困ＩＮＫなる。パーストスイクをング網
はかなシの診断短刀を肩下べきであシ、故障の場所が確
認でき、迅速に禰疹行為が行なえるようにするべきであ
る。 バーストスイツをング網はピーク負荷時間以外に自！Ｉ
ｔＪ１５に走行する練習ルーｔノおよびバンクグラクン
トチストを肩下べきである。飼えば、隣接するジンクス
イッチは一定の間隔でテストメツセージを交換すること
ができる。規定された時間内Ｋ ｆ Ｊｌされるテスト
メツセージを受信しなかったリンクスイクｔは別のノン
クスイクｔを介してチービスプロセッナに通報を行なう
。 中央局にループが出現しないから、リンクスイッチは自
動的にまたは人間操作の保全位置からの制御で、ループ
および加入者ａ器のテストを実行し、その結果のレポー
トを戻丁短刀を有するべきである。 ｆＥ１図に示すシステムの１４Ｊ′１１の池Ｋ、任意数
の＋ｔｈの実施列のバーストヘッダをングシステムがあ
る。以丁は曲のシステムの構造および実施例の列である
。これら例は代表であって全部ではない。 バーストスイッチングシステムは４１．数のポートにチ
ービスを提供する単一のリンクスイッチを含んでいテモ
よし）。バーストスイッチングシステムは単一のリンク
群Ｋａ＆のリンクスイッチを含んでいてもよい。バース
トスイッチングシステムは単一のハブを有する、あるい
は２つ以上のへプを有していてもよいハブスイッチによ
って結合された複数のリンク群を有していてもよい。バ
ーストスイッチングシステムは１つ以上のハブをそれぞ
れが有する複よのへプスイツｆＫよって相互接続さ
□れた４Ｅ！Ｌのリンク群を含んでいてもよい。これ
らシステムにおいて、各リンクスイツｔは１つ以上のポ
ートにチービスを提供する。ポートがライン回Ｎｒ企介
して愛用者末端機器と結合されてもよく、あるいにトラ
ンク回路を介して他の通信システムに這するトランクと
結合されてもよく、おるいはポートが呼プσセツナまた
はｆ４ブロセツナと結合されてもよい。前記したように
、バーヌトスイツｔは−えば星形、リング、計り−形、
塑およびそれらの組合せのような種々の杉」で通信リン
クによって結合される。通信リンクは全二重通信でキャ
リヤスパンでろってもよい。 第１図において、９ンク詳ムの使用者Ｘがリンク＃Ｂ１
７）使用者Ｙと８４を行なつ九と仮定する。 この接続は率にＹのアドレスをＸが却っていることより
なるおよび七の逆よシなるので仮想（パー六ユアル）！
ｔｃｆと呼はれるかも矧れない。システムのリソースは
バーストが走行中であるときを除き使用されない。 ＸおよびＹが音声またはスピーチポートと結合されたと
仮定すると、Ｘから７ステム１００を通ってＹＫ達する
バーストの走行を要約すると次の通りである。 ｔＸの音声検出虐（ボー）Ｊａ路に位置付けされた）が
音声を感却すると、この検−滲はバーストヘッダをＸの
リンクスイノｔへ出力する。ヘッダはＹのアドレスを含
む。 ２−Ｘのリンクスイッチはヘッダから、バーストがへブ
スイクｆＫＩＬ／−Ｆ選定されねばならないということ
を決定する。Ｘのリンクスイクｔはハブスイッチに遍す
る通信リンク千の第１の目出チャネルを選択し、バース
トの第１のバイトを送信する。 五 ハブスイッチにより近い各リンクスイッチが同じ手
続きを実１テシ、ヘッダアドレスを翻訳し、ハプスイク
ｆＫ運する通信９ンクの第１の自由ｔヤネルでバースト
を送信する。 ４、 ハブスイノｔはバーストヘッダから、どのリンク
群がポートＹを含むかを火宅する。へプスイクｆ−はハ
ブを通じてペーストをＹのリンク群に送る。 ５、Ｙの９７グーの各リンクスイッチはヘッダアドレス
を翻訳し、ＹのリンクスイツｊＫ！する通信リンクの第
１の自白チャネルでバーストを送る。 ＆ バーストを受信すると、Ｙのリンクスイツｔはヘッ
ダを放棄する。何故ならば、ヘッダなバーストをＹへ導
ひく七の自回を来したからである。 Ｙのリンクスイクｔはバーストの清報部分をＹへ送る。 ７、 ’／Ｉ一部への（外回さ）チャネルを割当てた
後、各リンクスイッチは１バイトづつバーストを各リン
クスイッチを通過させ、内部への（四回き）リンクのチ
ャネルで各バイトを受イどし、外回きリンクで割当てた
チャネルで各バイトを送出する。 ＆ 谷すンクスイツｆＶｉ、バーストの終ｒバイトを受
イｓ したときに、前にパース）Ｋ割当てられ丸外回き
リンクのチャネルを解放する。このチャネルは今、池の
バーストに割当てるために使用できる。 ろて先のリンクスイッチをよく各リンクスイッチは第１
のヘッダバイトだけに基づいて七のルートの選′定を行
なう。へプスイツ六は第２（２番目）のバイトにＹのリ
ンク詳番号を見出下。Ｙのリンクヌイツｔは第３（３番
目）のバイトＩｃＹのポート番号を見出下。各リンクス
イッチはバーストを一対のキャラクタ時間だけ、これら
ｌ＜−ストキャラクタを一緒に通丁ときに、遅延させる
。バーストがＸからＹへ進むときにバーストが観察でき
たとした場合には、中継のリンクスイッチ全部にわたっ
て配置されかつバーストの蚊キャラクタを各リンクスイ
ッチが保持しているバーストを（１４することになる。 各リンクスイッチはそれを自分の外囲きリンクのチャネ
ルに割当てる。一般に、バーストは１つの内向きリンク
のチャネルでリンクスイツｆＫ到看し、異なる外囲きリ
ンクのチャネルで出て行く。 バーストがそのオリジンと七のあて光間でＮ １ｆｉ（
Ｎは任意の差数）の通信リンクを通る場合には、Ｎの独
豆したチャネルの割当てがある。 ＸおよびＹが同じリンク詳に存在した場合には、バース
トはへプスイン六を通らない。ＸおよびＹが１司じリン
クスイッチに４圧した場合には、バーストは通信リンク
を通らない。 リンクスイッチ１′５２は第１図では七の１ｌＪＩ接す
るリンクスイノ：ｙ−に関して左側にリンクスイッチ１
３０、布間にリンクスイグ：Ｐ″１３４があるように示
されている。リンクスイグ？１３２を通るバーストの丁
べてのバイトが第３図に示すように中央メモリ１６０を
通る。Ｉ：Ｐ９１．メモリは通信リンクまた扛ポートの
時分割多重化ｔヤネ／Ｉ／ＶＣダイナミックに割当てる
ことができるバッファに分割される。中天メモリは共通
でおり、いくつかのスイノテングブａセツナ間の唯一の
通信回路である。メモリにアクセスする同時のｇ！求は
メモリアービグタ１７２によって調停される。 これらスイツテングプ゛ロセツナは中天メモリとリンク
チャネルまたはポートＩ！２１路間のキャラクタの移動
をｆ理する。第３図の実弛列において、リンクスイッｆ
１３２は６つのスイッチングプロセンナを有し、各スイ
ツｔンググロセンナは基本円には１司じプロセンナであ
る。リンクスイッチ円の異なる適用列においては、各プ
ロセンナは僅かに異なるプログラムを実行する。各ブロ
セツｆＫ対する制−プログラムはそれぞれのブロセツナ
内のリード・オンリー・メモリ（ＩＬｏＭ）に記憶され
る。各プロセンナは間部ランダム・アクセス・メモリ（
Ｂ五Ｍ）を有し、プロセンナによってナービスを受ける
各リンクチャネルおよびポートに対下る状態およびバッ
ファアドレス清報が保持される。 スイツテングプａセツチは高速度に適応した替殊目のプ
ロセンナである。列えばＬＩＰｉ６１は、リンク１４０
のチャネルでキャラクタを受信したときに、チャネル時
間内に七のキャラクタを入力するための丁べての必要な
ステップを実行する。 これらステップにはバッファ保全、チャネル割当て、等
に必要な内部゛ｅ１４ステップが含まれている。 ＬＩＰＩ（Ｓｏは次のチャネルで到来する池のバースト
のキャラクタに対して同じステップを繰返丁ことができ
なければならない。同様に、ＬＯＰ１６２はＴル−トで
キャラクタを処理し、出力することができなければなら
ない。１つの’Ｉ’ｌｆヤネルは５．２１マイクａ秒の
ａ続時間である。 第３図において、ＰＩＰ１６ａおよびＰＯＰ１７０は入
力ポートバス１７４および出力ポートバスをそれぞれ使
用し、周期の１様でポート回路を走査し、七の４泌各パ
スの谷ポートと開通した時間期間または「チャネル」が
存在する。かくして、処理ポートチャネルにおけるポー
トプロセンナの作用は・６４リンクチヤネルにおける入
力および出カブａセツナの作用に４似している。第３図
の実施例においては、２４のポート１ｇ回路がポートバ
ス１７４および１７６に直列に結合されている。 各ポート回路１７Ｂは１固々のポー）Ｋ関係した、バー
スト発生、音声ポートに対する沈黙／スピーチ検出、音
声ポートに対するアオログーデインタｙおよびディシタ
ルーアｆｃＩグ変洟、ならひに典形的なディジタルスイ
ッチングシステムにおけるラインカードと関連した標準
の磯罷である必要なりＯユ８０ＨＴ（ポルシュド）のｆ
ｆＡ罷を含むａ能を実行する。 第６図はＰＩＰ１６８、ＰＯＰ１７０とポートＬｇ回路
１７８間の第３ＶＫ示すポートバスをデイジタルマ／Ｌ
／ｆブレクナ１ｇ１ｉ！ｒ２５０と置き侠えたリンクス
イグｆ１３２の他の実権列を示す。？ルテブレクｆ回路
２５０は２４の並列ディジタルライン２５６とＰＩＰｌ
６Ｂへので１姓洛２５２との間を、訃よびＰＯＰ１７
０からのＴ１経路２５４と２４の並列ディジタルライン
２５６との間を多重化Ｔる。 リンクスイッチのこの実施列は第３図の実施列に勝る多
くの利、喋がある。ＰＩＦおよびＰＯＰの外部インター
フェースは今、ＬＩＰおよびＬＯＰのものとそれぞれｌ
司じＴ１インターフェースである。ポート回路２５８は
今、未４ｔ！！！用者憬姦、例えば磁話憬Ｋｆｋ！、ｉ
ｔすることができ、リンクスイノｆＫ対するディジタル
ラインのｍｆｆ１ｆｆｌ続を提供し・そしてディジタル
云送が提供する４音排除注および遠隔からテストするこ
とができるとい５刹点を有する。 上記したように、Ｏ？央メ°モリ１６ｏは複数のダイ六
ミックバク７７に区分されている。第７図はこれらバッ
ファに対する受は入れｏｒ距なフォーマットを示す。バ
ッファ３００は走行中のバーストと関連している。例え
ば、バーストはリンクチャネル１のリンクスイッチに到
来し、リンクチャネル５で出て行く。入力プロセッサの
局部メモリにおいて、バグ７７５００はチャネル１と関
連しており、また出力プロセツサのｌｌ１３部メモ９Ｉ
Ｃおいて、バッファ３００ｉカヤネル５と関連してσ・
る。それ故、バッファ３００は大力チャネル（またはポ
ート）および出力六ヤネル（ま九はポート）と関連して
いる。 バッファ３００は一定数のワード、例えば５っのワード
を含み、各ワードは１バイトである。また、関連した３
つのパラメータを有する。第１のパラメータであるＮＥ
ＸＴは待ち行列（キュー）の久のバーストの第１のバグ
７アのアドレスを含む。峙ち行列に次のバーストが４伍
しない場合には、Ｎｌ！Ｘ’ｌ’は例えば０（ゼロ）の
ようなあらかじめ定められたキャラクタに設定される。 第２のパラメータであるＯＮ’ｆ’はパン７７３００に
書込まれ、かつ読み出されていないキャラクタの故であ
る。第３のパラメータである５ＵＯＯはこのバーストの
浸任のバッファのアドレスである。侵任のバッファが４
伍しない場合には、８ＵＯＯは０（ゼロ）のようなあら
かじめ定められたキャラクタに設定される。バッファ３
００のｉｌｌ 報、ｄ分ＩＮＦＯ１、ＩＮＦＯ２、・・
・、ＩＮＦＯＮ（この例ではＮ−５）は走行中のバース
トのバイトを含む。バッファ３００は分シ易（するため
に５つの清報バイトを含むものとして図示されている。 好ましい一実Ｎ列においては、バッフ７５００は３２の
清報バイトを含む。 通常は、１つのバッファのみが１つのバーストに対して
必要でラシ、キャラクタは入力からバッファを通って出
力へほれる。一時ｔｌｉ９に不十分なリンクチャネルの
ためにデータバーストが遅延された場合には、１つ以上
のバッファがバーストのキャラクタを出力チャネルがＪ
！Ｉ〕当てられるまで保持するのに必要となる。との場
合に、とれらバッファは一緒に連線され、そして各バッ
フ７０ＳＵＯＯフイールドがバーストの七の浸壬のバッ
ファのアドレスを保持する。 待ち行列が出力通信リンクまたはポートと関連しておシ
、かつバースト優先度形式とも関連している。第８図に
示すよ５に、各待ち行列は呼ち行列ヘッダおよびバース
トバクファを含む。待ち行列ヘッダは２つのデータ素子
、丁なわち博ち行列の第１のバーストの第１のパックア
のアドレスＩＦ）Ｌ８ Ｔと、侍ち行列の１＆後のバー
ストの第１のバッファのアドレスＬＡ８Ｔからなる。 第８図は３つのバーストを有する待ち行列５１０を示す
。第１のバーストはアドレスムおよびＢを有する２つの
バッファよシなシ、第２のバーストはアドレスＣを有す
る１つのバク７アよシなシ、第３のバーストはアドレス
Ｄを有する１つのバク７アよりなる。待ち行列ヘッダ３
１２はバラファムのアドレスを含むＦ］Ｌ３ Ｔと、バ
ッファＤのアドレスを含むＬＡＳ’ｌ！とからなる。図
中の矢印は遣々のバグ７アと待ち行列ヘッダ間の４姑を
示す。 バク７アの清惜部分は、バク７アの最後の情報ロケーシ
ョンが第１の（最初の）情報ロケーションに取って代わ
られるものとして取扱われるチイクリックまたはリング
バッファである。バッファは入カブロセツチと出力プロ
セッサ間の交換媒本として使用される。入カプロセクナ
はバク７アアドレス（その第１のロケーションのメモリ
アドレス）およびＰＵＴＩＮＤＸと呼ばれる第１のログ
−ジョンからの大力オフセクトを
【用してバク７アにバ
ーストのバイトを記憶する。同時に、出カブσセツチは
バク７アアドレスおよびＧＩＩＴＩＮＤＸと呼ばれる第
１のロケーションからの出力オフセットを使用してバグ
７アからバーストのキャラクタを一出丁。オフセットは
、受信されるべきバーストの次のキャラクタが記憶され
るまたはバーストの次のキャラクタが送信されるバッフ
７のロケーションを指定するまたは示す。 両プロ七ツナはＯＮ’ｌ’、丁なわち、バッファに否き
込まれたがしかし読み出されていないキャラクタの計数
値を便用する。ＯＮ’ｌ’は入カブａ七ツ＋によって、
一杯のバグ７１にキャラクタを記憶しないということを
確実にするためＫｆ！用され、また出力プロセフｆＫよ
って、空のバク７アからキャラクタを読み出さないとい
うことを確実にするためＫｆ、用される。ここで「空」
という水床はバッファ中の丁べてのキャラクタが既に出
力されているということである。 第９人図および第９Ｂ図は例示のために５つのＩＮＦＯ
ロブ−ジョンを有するバッファ３２０を示す。第９Ａ図
において、入カブロセツナはパーストＯ初めの３つのキ
ャラクタａ、ｂ１およびＣを記憶している。出力プロセ
ッサはまだバーストを出力し始めていない。第９Ｂ図に
おいては、出力プロセッサはバーストの初めの３つのキ
ャラクタを出力しておシ、大カプロ七ツナは３つの追加
のキャラクタｄ、ｅ、およびｆを記憶している。 ＰＵ’ｌ’工ＮＤＸおよびＧｌ！ｆ’Ｉ’ＩＮＤＸのそ
れぞれの位置は各図に示されている。第９Ｅ図にシいて
ｂおよびＣを通る水平ラインはこれらキャラクタが消去
されていないけれど既に出力されているということを示
す。 第１０図は図ｍＫＡ、ＥＳＣ，およびＤと指示された４
つのバーストのリンクスイッｔ３３０を通る滝れを例示
するものである。バーストムおよびＢのキャラクタは内
器きリンクの２つのあらかじめ割当てられたチャネルで
到来しておシ、−万バースト０訃よびＤのキャラクタは
２つのローカルホードから到来している。各バッファＢ
ＵＦ１乃至ＢＵＦ４はバーストの１つをそれぞれ割当て
られている。 バーストムのキャラクタは次のようにしてリンクスイツ
ｆ３５０千を運行する。バーストムが到来しているチャ
ネルが現われると、ＬＩＰは七のチャネルからバースト
の次のキャラクタを受信し、そｔＬｅＢＵＦＩＫｌｔ＜
。ＥＵＦＩＣ）７ドＬ／ ；Ｃｕ ｔ＜−ストムの入カ
テヤネル誉号と関連した局部メモリでＬＩＰが便用でき
る。 バーストムが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦ １から次のキャラクタを取シ出し、それを
割当てられた外回きリンクチャネルで送る。ＢＵＦｌの
アドレスはバーストムの出力チャネル番号と一通した局
部メモリにおいてＬＯＰが便用できる。 バーストＢ、Ｏ，およびＤのキャラクタは同様の態様で
１６３１される。これら４つのバーストはリンクとポー
ト間のリンクスイツｆＦＰ３の４つの組合せを表わ丁。 バーストムは入力リンクからリンクスイクｔ３３０を通
って出力リンクへ遜む。バーストＢは入力リンクから出
力ポートへ進む。バーストＯは入力ポートから出力リン
クへ進む。七してパース）Ｄは入力ポートから出力ポー
トへｓｔｒ。 ９ンクスイツチを通るバーストの連続する流れをｅＥ意
丁べきである。バッファに個々のキャラクタを記憶する
ことについては既に記載した。ある時間期間にわたって
、バイトの光れ、丁なわちバーストはＩＪ！通（ストレ
ート・フォワード）論理および高効率でバッファ中を流
れる。これらバッフ７＃Ｓ１′ジンクスイツＰｔ−通る
走行中のバーストに対してダイカミツクＫ Ｖ！ＪＪ当
てられる。これは、オリジン訃よびあて先ポートの両方
が同じリンクスイクｆＫ対してａ−カミνであっても、
−１えはバーストＤの場合であっても、いえることであ
る。 以上において、バーストは第１のバイトまたはキャラク
タの到来時からシンクスイン六を通って最後のキャラク
タが送出されるまで追跡された。 第１１Ａｌｆｉはバーストの第１のキャラクタが到来す
る前の中央メモリ３４０の状態を示す。図面にＥＵＩＦ
と指示されたバッファは鎌でバーストに割当てられるが
、目出リストＦ１！１にある。この自由リス）Ｆ＃ｉ割
当てのために使用でさるバック７のアドレスを含む待ち
行列である。矢印３４２は！が割当てのために便用でき
るものとしてＢＯ２を指示しているということを示す。 第１１Ｂｌｆｉは第１のキャラクタが到来した後の中央
メモリ３４０の状態を示す。ＬＩＰはＢＵＩＦを１から
移し、入力リンクチャネルと＠運した局部メモリの部分
にＢＵＦのアドレスを記ｊしている。矢印３４６は入力
リンクチャネルとＢＵＦ間のＬＩＰのメモリの関連を示
す。ＬＩＰｆ′ｉ、キャラクタをＥＵＰに記憶し、ｔｇ
ｌのヘッダキャラクタ千のバーストのあて元アドレスか
ら、バーストが出ｎリンクを介して込られるべきである
ということを決定し、そしてパース）ｆ外回きリンク侍
ち行列Ｑに置いている。Ｑは考定の通信リンクＶＣ出力
するためにチャネルの割当てを待っているパースｌ−Ｖ
Ｃ対する基準を含む。矢印５４４ＦｉＱがこのＱと関連
した出力リンクの開放力ヤ卆ルに割当てることができる
ものとしてＥＵＦを指示しているということを示す。 第１１０図は田カシンクｔヤ羊ルが割当てられた説の中
央メモリ３４０の状態を示す。ＬＯＰは自由出力チャネ
ルを見出し、バーストが利用てきる出力チャネルに割当
てることができるか否かを回るためにＱを検會している
。その上、ＬＯＰはＱ甲のバーストのバク７アアドレス
を見出し、Ｑからバーストを移し、出力チャネルと関連
し九局部メモリの部分にバッファアドレスを記憶し、セ
してＢＵＩＦからバーストの第１のキャラクタを読み出
してそれを出力チャネルで＠送している。矢印３４８は
ＢＵＦと出力チャネル間のＬＯＰのメモリの関連を示す
。これらＬＯＰの作用は２つのプロセッサが中央メモリ
３４０を介して通信している場合および中央メモリへの
７クセ支を取シ合っている可浦曲がある場合を除き、Ｌ
ＩＰと独立に実行される。 第１１０図に示す状態はバーストの浅シの大部分に対し
て優勢である。バーストの入力チャネルが現われると、
ＬＩＰはバーストの矢のキャラクタを取シ出してそれを
ＢＵＦに記憶する。バーストの出刃カヤネルが現われる
と、ＬＯＰはバッファから次のキャラクタを読み出して
それを出力する。ＬＩＰおよびＬＯＰはそれぞれ、各プ
ロセッサがその＠部メモリにバク７アアドレスを記憶し
ているので、バグ７アの一致を苅る。 通常の場合には、ＬＩＰはＬＯＰよシフキャラクタ進ん
でいるから、ＥＵＦは任意の時間に１キヤラクタを含む
。出力チャネルの！２Ｉ当てに遅延があると、ＬＩＰＩ
−１：ＬＯＰよシ１キャラクタ以上進み、最後のキャラ
クタの伝送の場合を除き、バースト中１つ以上のキャラ
クタがバク７７に４伍する。 ｇ１１Ｄ図はＬＩＰがバーストの終了時に終了キャラク
タを検出した後の中央メモリ５４０の状―を示す。ＬＩ
ＰはｉｒキャラクタをＢＵＩ？ｔｆＣＬＩＰ、ＢＵＦｔ
−間部メモリの入カテヤネルから分４する。ＬＩＰは、
ＬＯＰが第１のバーストを出力するために古いバッファ
を便用しているので、４伍する場合には中央メモリの新
しいバッファに記憶される他のバーストを同じ入力チャ
ネルで受信し始める＄−ができている。ＬＯＰはＬＩＰ
とは独立ＫＥＵＦＣ１ｆ４っているキャラクタを出力し
続ける。 第１１３図はＬＯＰがＢＩＴＰＫ終了キャラクタを見出
した後の中央メモリ３４０の状態を示す。 ＬＯＰはＢＵＩＦから終了キャラクタを読み出してそれ
を伝送し、セしてＢＵＦを自由リストに戻している。 出力チャネルに対してコンテンションが存在する状態に
おいてバーストに対する出力チャネルの割当てを拡大す
るために次の列が用意されている。 第１２Ａ図は２つのチャネルだけしか存在しない通信リ
ンク３６４を介してリンクスインｆ３６２と渚合された
リンクスインＰ３＜Ｓｏを示す（にってこの列は短かい
）。３人のｆ月番Ａ、Ｅ、およびＣはリンク５６４′ｆ
：通じて４つのバーストを送ることを望んでいる。２つ
のバーストは使用番人から発信し、ｆ月番ＢおよびＣか
らそれぞれ１つのバーストが発信する。これらバースト
は同じ優先度のクラスにあるものと仮定する。 第１２Ｅ図はリンクスインｆ−５６０からリンクスイン
ｆ３６２へのリンク３６４の図解図でメジ、２つのチャ
ネルに対するバーストの時間の関数としての割当てが示
されている。図面に示すように、時間は左−へ進み、従
って最も右−のスロットが時間的に最も早い。！＆初に
、Ｉ４ｆ″ヤネ／Ｉ／は両ヂャネルスロツｌ−５６６に
よひ３６ＢにＸで指示されているように空いている。時
刻急において、リンクスインｔ３６０はぼ月番Ａから第
１のバーストム、の第１のバイトを受信する。リンクス
イッチ３６０ Ｖｉ、Ａ１ の第１のキャラクタを、時
刻ａの浸で現われる第１の空き出力チャネルであるスロ
ット３７０で送信する。スロット３７０はチャネル１を
衰わ丁。チャネル２はスロット３７２で示すように空き
のままである。 時刻すにおいて、リンクスインｔ３６０は使用者Ｂから
バーストの第１のバイトを受信する。第１のｆ用ｏｒ能
な出力スロットはスロット３７４のチャネル２でめり、
バーストＥＯ第１のキャラクタはとのｔヤネ／Ｉ／２で
送信される。 時刻Ｃにおいて、使用者Ｃからのバーストの第１のバイ
トがリンクスイッチ３６０によって受信される。両チャ
ネルとも割当てられているから、バーストＯＦｉ甲央メ
モリのバッファに累積され（時間の長さはバースト０が
音声バーストかデータバーストかく依存する）、チャネ
ルが夕月できるまで侍ち行列に置かれる。スロット５７
６１Ｆのム１の上部のバーはバーストム１の終了キャラ
クタを指示する。従って、チャネル１は引続くフレーム
中自由である。バーストＣの第１のキャラクタはスロッ
ト３７８で送信される。 時刻ｄｖＣおいて、第２のバーストム、の第１のバイト
がリンクスインｆ５６０によって受信される。両チャネ
ルが占有されるので、′ム、は累積され、侍ち行列に置
かれる。パース）Ｅはスロット３８０で鏝了し、バース
トム、の第１のキャラクタがスロット３８２で送信され
る。 スロット３８４において、バーストＯは終了する。伝送
を寺っているｓ当てられていないバーストは＃圧しない
から、チャネル１はスロット３８６で空きとなる。＋ｏ
１様に、チャネル２はスロット３８８でのバーストム、
の終了後スロット３９０で空きとなる。 この列は出力チャネルのコンテンション甲のバーストの
侍ち行列化を例示し、そのチャネルの割当てはバースト
の継続時間だけである。この−ｊはさらに１１用者ムの
第１のバーストがテヤネ／Ｉ／１に割当てられ、ムの第
２のバーストがチャネル２に割当てられたということを
−ｊ示している。 バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートの装置アドレスに基づいてバ
ーストラそのあて先ポートへ進める。第１図を参照して
、バーストがリンク群Ａのボー）Ｘで発信し、そのあて
先がリンク群Ｂのボー）Ｙであると仮定する。ポートア
ドレスは３つの構成要素を有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のポート番号である。 各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列を鳴する。制＃（コントロール）、音声、およびデ
ータの３つの形式のバーストが存在する。制御バースト
は高い優先度を有する。制−バーストはシステムの応答
性（敏感さ）を保持するためにシステム中を迅速に伝搬
することが望ましい。制御バーストは短かいから、長時
間の間チャネルを占有しない。データバーストは低い優
先度を有する。データバーストは音声バーストよりも良
好に遅延に適応し得るから、この形式のバーストは有効
にバッファすることができる。 音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストよシも優先する。 第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよシなシ、４バイトのヘッダ
が可変長の情報部分の前にあシ、バーストの終シに終了
キャラクタが既いている。第１のヘッダワードは３つの
フィールドを含む。すなわち、バーストの形式、郭、お
よびあて先リンクスイッチであシ、それぞれ図面にＢＴ
。 Ｇ１およびＤＬＳと指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。群ビットＧは０または１でよい。Ｇ＝１のときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。Ｇ−Ｑのとき
には、バーストヘッダはあて先ポートのリンク群に現在
配置されている。バーストヘッダがハブスイッチを通っ
てあて先すンク詳に達したときにＧビットがリセットさ
れるということを注意すべきである。ＤＬ８は０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。 第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの１１＠囲に及ぶあて先リンク群番号を
含む。ヘッダの３番目のバイトはＤＰ。 すなわち、ａから３１までの範囲に及ぶあて先ポート番
号を含む。このあて先ポート番号はあて先リンクスイッ
チ内にあシ、あて先リンクスイッチはあて先リンク群内
にある。４＠目のへラダバイ）ＨＣ８はヘッダチェック
・シーケンス金倉む。 ＨＣ８は０から２５５１での範囲に及び、バーストヘッ
ダの初めの３つのワードの誤少のない受信を確証するた
めの手段全提供する。 バーストヘッダの後にバーストの情報部分が説く。この
情報部分は可変数のパイ）１−有し、情報バイトの数が
一般に各バーストで相違するということを意味している
。制御およびデータバーストにおいて、情報部分の最後
の２つのバイトは図面にｒ（ＨＣ８）Ｊと指示されたバ
ーストチェック・シーケンスを含んでいてもよい。この
バーストチェック・シーケンスはバーストの受信した情
報部分に存在する課力が検出できる手段を提供する。 課シが検出されると、受信者は誤）補正技術によル誤シ
を補正しようとしても、あるいは受信者はバーストの再
伝送を要求してもよい◇ 終了キャラクタＴＣはバーストの終了な明示する。後述
するように、終了キャラクタと組合せてデータリンクエ
スケ゛−プ・キャラクタを使用することは終了キャラク
タをバーストの中間で生じるデータキャラクタとしてお
よび終了キャラクタをバーストの終了時に生じるターミ
ネータとして識別するための手段を備えたシステムを提
供する。 終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。 種々のシステムの形態に対して適当する多くの他のバー
ストフォーマットの定義が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階に訃いて特定のバース
トのルー）を選定する。 ｔ バーストの第１のヘッダバイトを受信すると、リン
クスイッチはＧビット全検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねばならない。リンクスイッ
チはハブスイッチに達する通信リンクの適当な優先度の
待ち行列にこのバーストを置く。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク群にあ！り、
第１のヘッダバイトのＤＬＳフィールドは、リンクスイ
ッチそれ自身があて先のリンクスイッチであるか否かを
決定するために、検査されねばならない。このリンクス
イッチがあて先のリンクスイッチでない場合には、バー
ストはあて先のリンクスイッチに達するリンクの適当な
優先度の待ち行列に置かれる。このリンクスイッチそれ
自身があて先のリンクスイッチである場合には、リンク
スイッチは第１のへラダバイ）１保持し、ヘッダの残シ
を、特にあて先ポートが特定される３番目のヘッダバイ
ト、を待つ。 ２、 あて先すンク詳にない（Ｇビットセット）リンク
スイッチによってバーストの２番目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う割当
てられた通信リンクで２番目のヘッダバイトラ伝送する
。あて先すンク詐内の（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
であるか否かを決定する。このリンクスイッチがあて先
のリンクスイッチでない場合には、リンクスイッチはあ
て先のリンクスイッチに向う割当てられたリンクで２番
目のヘッダバイトを伝送する。 リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、５番目
および４番目のヘッダバイトを待つ。 ２番目のヘッダバイトはリンク群間のバーストのルート
を選定するためにハブスイッチによって使用される。あ
て先リンク群へのバーストのルートを選定するプロセス
において、ハブスイッチハ第１のヘッダバイトのＧビッ
トをリセットし、あて先すンク詳内のリンクスイッチが
バーストの第１のへラダワードからバーストの状態全決
定できるようにする。１つ以上のハブスイッチが存在す
る場合には、バーストラあて先リンク群へ伝送するハブ
スイッチ、すなわち、バーストが通過する最後のハブス
イッチがＧビットをリセットする。 五 バーストの５番目のヘッダバイトを受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるが否カニ依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先ＬＤ ！Ｊ ＞ クスイッチに向
う割当てられたリンクで３番目のヘッダバイトを伝送す
る。リンクスイッチそれ自身があて先のリンクスイッチ
である場合には、このリンクスイッチは３番目のヘッダ
ワードのＤＰフィールドからあて先ポートを決定する。 本 バーストの４番目のへラダバイ）を受信すると、リ
ンクスイッチはＨＣＳフィールド中のヘッダチェック・
シーケンスをチェックする。ＨＯ２が不良であ〕、少な
くとも１つの誤りがバーストヘッダ中に存在するという
ととｔ示す場合には、リンクスイッチはバーストの伝送
を打ち切夛、バーストの残シの代シに終了シーケンスを
送出する。 １４ Ｃ３が良好である場合には、リンクスイッチの作
用はこのリンクスイッチがあて先のリンクスイッチであ
るか否かに依存する。このリンクスイッチがあて先のリ
ンクスイッチでない場合には、リンクスイッチはあて先
のリンクスイッチに達する割当てられたリンクで４番目
のヘッダバイトｔ−伝送する。リンクスイッチそれ自身
があて先のリンクスイッチである場合には、このリンク
スイッチはバーストへツタ全体を放棄し、バーストラあ
て先のポートへの待ち行列に置く。 バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全夏を高くする。 終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる流れ（ス） Ｉ
Ｊ−ム）ｔ−含む任意のキャラクタの流れをリンクまた
はへブスイツチ１＊じて送出することかできなければな
らない。終了キャラクタがバーストの終了を示すものと
意図されているときにバーストの終了として３綜できる
、あるいは流れのデータキャラクタを示すものと意図さ
れているときに流れのデータキャラクタとしてＱｍでき
る方法が必要である。 終了キャラクタ全データキャラクタと区別するために使
用される方法は２逸聞期通信のエスケープ技術から引き
出される。これはＨＤ Ｌ Ｃ（ハイ・レベル・データ
伝送制御）のビット・スタフイング技術に項似している
。ただし、この場合には、方法がバイト・スタフイング
技術である場合を除く。スタフされる（詰め込まれる）
または挿入されるバイトはデータリンク・エスケープキ
ャラクタと呼ばれる第２の特殊キャラクタである。以下
において、終了キャラクタはＴ ＲＭと指示され、デー
タリンク・エスケープキャラクタはＤＬＲと指示される
。 ソースにおいて、ＴＲＭまたはＤＬＥビット形態が送出
するぺ°きデータ中に生じると、ＤＬＲは伝送のために
データキャラクタの前に挿入される。 かぐして、ソースの変換は次の通シである。 Ｔ ＲＭがＤＬＥ ’ｒＲＭとｔｉｉｉサレル。 ＤＬ ＥがＤＩＢ ＤＬＥ と＆換される。 ＸがＴＲＭまたはＤＬＲに等しくない場合には、ＸがＸ
とｆｆ１換される。 あて先においてＤＤＥが受信されると、それは放棄され
る。放棄したＤＬＲにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
ぐして、あて先の変換はＤＬＥＹがＹと置換されること
であシ、Ｙは任意のキャラクタである。 ＴＲＭがその前に接頭のＤＬＲなしに受信された場合に
は、とのＴＲＭはバースト終了キャラクタと訓訳される
。第１４図はデータリンク・エスケープ手続きを要約す
る略図である。 各挿入されたＤＩ、Ｅはバーストの実際のキャラクタを
遅延させる。従って、ＴＲＭおよびＤＬＥに対するコー
ドはそれらが送出されるべき音声サンプルおよびデータ
中にめったに現われないように選択されねはならない。 予知することができる未来のうちに音声はデータよ）も
滝が優勢になるということが予期されるから、これらキ
ャラクタの値に対する価値のある選択はアナログ音声信
号の正の最大振龜および負の最大振幅を表わすコーデッ
ク（音声人／ＤおよびＤ／Ａ ）出力である。 前記したように、最小の像幅は適当な・謂境における別
の選択である。 既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいは雑音によってＸ ＴＲＭに変更された任意
のＤＬＲＴＲＭがスイッチにこのバーストを２つの別個
のバーストとして処理させることになろう。今、課って
第２のバーストとして処理されたオリジナルのバースト
の後者の部分は恐らくヘッダチェック・シーケンスのテ
ス）ｔすることができず、従ってこの第２めバーストは
その意図するあて先へ送給されない。逆に、２つの実際
のバースト間の単一のＴＲＭが雑音によってＴＲＭでな
いキャラクタに変更されたと仮定する。今、誤って第１
のバーストの一部分として処理された第２のバーストは
第１のバーストのあて先ポートに間違って送給される。 これら誤シの可能性は、バーストが単一のＴＲＭによっ
てではなく冗長シーケンスのＴ ＲＭキャラクタによっ
て終了するということを必要とすることによって任意所
望の小さな値に減じることができる。例えば、終了キャ
ラクタシーケンスが５つのＴＲＭキャラクタよりなシ、
そしてバーストの終了が任意の５キヤラクタのシーケン
ス内に３つのＴＲＭキャラクタを受信したときに宣言さ
れるようにすることができる。この場合にバーストの終
了誤りが発生するためには、３つのＴＲＭてないキャラ
クタがＴＲＭキャラクタに変更されねはならないか、あ
るいは３つのＴ ＲＭキャラクタがＴＲＭでないキャラ
クタに変更されねはならない。 誤シの確率は単−ＴＲＭキャラクタの手続きの場合よ）
も相当に小さくなる。 バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
目標に依存する。本明細書で記載する例は利用可能な広
範囲のオプションを例示することを意図している。 本明細書で記載するリンクおよびハブスイッチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容量を有する通信リンク間に接読すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引続くチャネ
ルに含まれる情報に対して手続きを繰返す用意ができて
おシ、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスイッチングアルゴリズムの開始
に対する再開始信号または割込みとして使用される。既
に説明したように、スイッチングアルゴリズムはスイッ
チを通って走行中のバーストの伝送を開始し、継続し、
そして終了することができなければならない（他の機能
のうちで）。 バーストスイッチングは音声およびデータバーストラ完
全に統合する。一般的にいって、１キヤラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートかでル−トと合致し
ているからである。 バーストスイッチはダイナミックバッファを通じてすべ
てのバーストを移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にデータ）は失なわれない
。 バーストスイッチｔ−通じての遅延は音声伝送のための
重要な性能パラメータである。遅延しすぎることはエコ
ーを許容できないものにする。バーストスイッチングに
おいて、バーストのキャラクタは一般に４チャネル時間
よシ少ない遅延でスイッチを通過する。速度のバッファ
リングは必要でなく、従って、エコー抑圧装置もエコー
取消し装置も必要としない。 同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間よシ小さい。それ
故、トークスパート間の可変遅延は事実上、認知し得い
程度である。 バーストは任意の長さのものでよく、単一ノヘッダです
べてのバーストに対して十分である。代表的なトークス
パートは平均約２５０ミリ秒、または２ ａ ｏ ｏ
ハルスコード変調キャラクタである。 バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトである。割合で表わした □平均トーク
スパートに対するバーストヘッダ・オーバヘッドは５／
２０００または１％以下である。 １バイトのターミネータの代シに５バイトのターミネー
タシーケンスが使用される場合には、バーストヘッダ・
オーバヘッドは依然として１％以下でおる。 バーストスイッチは６４にビット／秒（Ｋｂ／ａ）以下
のレートでデータの伝送を簡単に処理する。 データが６４Ｋｂ／ｓ以下のレートで使用者から受信さ
れると、かかるデータの都合のよい大きさのブロックが
ポートプロセッサに累積される。このブロックはその後
６４ Ｋｂ／ｓのレートてバーストとしてシステムを介
して伝送される。バーストスイッチングチャネルレート
が６４ Ｋｂ／ａ以外の場合にも同じ方法が適用されよ
う。 将来のスイッチングサービスは、例えば１２００ビット
／秒の低速度データ端末から１６乃至６４Ｋｂ／ｓのデ
ィジタルコード化音声ｔｉて高速度データ装置およびデ
ィジタルコード化ビデオに及ぶまでの広範囲のビットレ
ートを必要とするということが予期されている。「帯域
幅効率」という用語はしばしば、スイッチが程々の伝送
レートを処理する容易さを表わすために使用されている
◇バーストはメツセージ構造およびチャネル化動作を有
するから、チャネルレートよシ高い伝送レートは単一の
バーストの伝送のために複数のチャネルレートに使用す
ることによって比較的容易に処理することができる。６
４ Ｋｂ／ｓのチャネルレートを有するバーストスイッ
チングにおいては、Ｎ×６４Ｋｂ／ａのバーストがそれ
ぞれ６４ Ｋｂ／ｓのレートでＮの別個の（しかし関連
した）バーストとして処理される。ここで、Ｎは１よシ
大ｅｔＡｉ数である。Ｎの関連したバーストは別個のチ
ャネルでバーストのあて先に伝送され、そしてオリジナ
ルのＮ ｘ ６４ Ｋｂ／ｓのバーストに再びアセンブ
ルされる。バーストスイッチングのメツセージ構造は、
たとえＮの関連したバーストが位相同期状態であて先に
到着しなくても、適正な順序で関連したバーストの再ア
センブリ＝２可能にする。 将来のスイッチングサービスはよシ大きなディジタルデ
ータ処理能力を必要とすることが予期さレル。バースト
スイッチングシステムはデータバーストに対してリンク
スイッチレベル誤シチェックおよび再伝送モードで動作
し得る。各データバーストは各スイッチにおいて完全に
バッファされる。バーストに対する誤シチェックテスト
はバーストがルートに沿って次のスイッチに再伝送され
る前に通されなければならない。別の誤シチェックモー
ドはエンド・ツー・エンド誤シチェックである。このモ
ードにおいて、データバーストの誤シチェックはあて先
リンクスイッチによってのみ実行される。誤シチェック
が失敗した場合には、あて先リンクスイッチはオリジン
のリンクスイッチによるデータバーストの再伝送ｔａ求
する◎エンド・ツー・エンド誤シチェックの一般概念は
、誤）チェックがポートプロセッサにおいて実行され、
これらポートプロセッサが使用者の建物にあるいは末端
使用者の機器内に配置されているときに、終局点にまで
拡張される。この構造によシ可能なエンド・ツー・エン
ドディジタル伝送能力は、例えば診博能力の向上、なら
びに音声およｒＮデータイ市信の４５Ｌ容袢卦］”７ぎ
プライバシーの后ｔμのような他の利点上もたらす。後
者の場合には、ディジタル通信の暗号化および暗号解読
がまた、ポートプロセッサにおいて実行できるととにな
る。 ハブスイッチ 第１５図に例示され九へプスイツチｓｏＯは、任意のリ
ンク群から任意の内向きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外向き
リンクチャネルに転送するための高速度高ｇｆｆｉＴＤ
Ｍスイッチである。 ハブスイッチ５００はリングに接続されたＮのスイッチ
ングユニット５（１０）を含む。冗長性の利点を提供す
るために、２つのハブバス５０２および５０３が設けら
れ、リングのまわシにいずれの方向にも信号を伝搬する
ことができる。各スイッチングユニットは１つ以上のＴ
ＤＭリンク通信リンク５０４によってリンク群に接続さ
れている。 入リンクチャネルのディジタルコード化ｔｆＩ報のバイ
トを受信するオリジンのスイッチングユニットはリング
にそのバイト装置く。このバイトはメツセージバースト
に含まれるアドレス情報によって指定されたそのあて先
のスイッチングユニットに達するまで、リングのまわり
’ｔスイッチングユニットからスイッチングユニットへ
と送られる。 第１９図に例示するように、バーストはヘッダ（ＨＤＲ
）、転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３）
よシなる。ヘッダはバーストがこのバーストの他の識別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さである。。終了キャ
ラクタシーケンスの終了キャラクタ（バイト）はバース
トの終了を指示する。終了キャラクタのシーケンスはチ
ャネルが空きのま−である間はそのチャネル内に連続す
る。 バブリングのまわシのディジタルフード化ｆａ報のバイ
トの転送は内向きおよび外向きＴＤＭリンクチャネルと
同じフレーム周期を有するＣハブチャネルで生じる。ハ
ブチャネル時間スロット中、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバブリング
のまわシラ移動する各バイトはハブチャネル時間スロッ
トに等シいリング循環周期においてバブリングのまわシ
ラ完全に伝搬するようなレートでスイッチングユニット
からスイッチングユニットへ転送されねばならない。１
つのスイッチングユニットから次のスイッチングユニッ
トへのバイトの移動は中央クロック５０５の各チック中
に生じる。 第１８図に例示されるように、各フレーム甲、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロック〃 りが存在する。例示の実施例に
おいては、フレーム時間は１２５マイクロ秒であシ、リ
ンク通信リンク５０４のリンクチャネルのＴ１７レ一ム
時間と同じである。フレーム当）のハブチャネルの致Ｃ
は３２である。Ｃはリンクチャネルのｆｉ（ＴＩシステ
ムにおいては２４）よシ少なくてはいけない。フレーム
のクロックチックの数はＣＸＮである。例示の実施例で
は、スイッチングユニットのｉＮは２５６である。 ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネル七見つけな
けれはならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。 ハブスイッチのスイッチングユニットにおいてふくそう
があシ、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチャネルスリップはさけられないから
、各スイッチングユニットはバッファメモリおよびプロ
セッサ管含み、メモリを管理しなければならない。第１
６図はスイッチングユニットを例示する。このスイッチ
ングユニットはハブスイッチリングのまわシに一方向に
パイ）１転送するためにハブバス５０２に接続された第
１のハブスイッチ素子５１５を含む。 第２のハブスイッチ素子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわ）に反対方向にパイ）
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情報を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（ＬＩ
Ｐ）５２１および５２６と、メモリと出リンクチャネル
間に２つのリンク出カプロ七ツサ（ＬＯＰ）５２２およ
び５２７を含む。へブ入カプロセッサ（ＨＩＰ）５２３
とハブ出カブｏ ＊ ７ ｆ （ＨＯＰ ）５２４はハ
ブスイッチ素子５１５とメモリ５１６との間にある。第
２のハブスイッチ素子５１７と関連するプロセッサは）
（ＩＰ４Ｍ８とＨＯＰ５１９である。 これらプロセッサの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティングを制御すること
である。また、これらプロセッサはチャネルの蒲そくな
らびにメモリ５１６内のダイナミックメモリバッファの
ハブおよびリンクチャネルへの割当ておよび割当て解除
を含む他の機能も有する。これらおよびシーケンス化お
よび待ち行列化のような他の機能は、前に詳細に記載し
たリンクスイッチによって同様の機能が遂行されたのと
本質的に同じ態様で、管理される。 ハブスイッチ素子５１５を通じてメモリ５１６からバブ
リング５０２ヘバイトヲ転送する機能およびハブスイッ
チ素子５１５を通じてへプリング５０２からパイ）１転
送する機能はＨＯＰ５２４およびＨＩＰ５２５によって
制御される。メモリ５１６、ＨＩＰ５２３およびＨＯＰ
５２４はＬＩＰおよびＬＯＰとともに、リンク群とハ
ブスイッチ素子５１５間のインターフェースとして働く
一種のリンクスイッチｔ−ｉ実上形成する。第２のハブ
スイッチ素子５１７と関連したプロセッサはメモリ５１
６とバブリング５０３叫にバイトラ転送する際に対応す
る態様で機能する。 要約すると、メツセージバーストは１つのリンク群の入
チャネルから＾プスイツチを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。 入リンクチャネルでオリジンのハブスイッチングユニッ
ト５（１０）に到来したバーストのバイトはスイッチン
グユニットメモリ５１６においてバッファされる。バー
ストの初めのバイト、すなわち、ヘッダはアドレス情報
を含み、１つのバイト、特定すると２番目のバイト、は
あて先リンク＃を指定し、従ってあて先スイッチングユ
ニットを指定する。受傷すれたバイトはハブバスで伝送
のために待ち行列化される。オリジンのスイッチングユ
ニットが送信空きでかつあて先スイッチング二二ットが
受信空きであるハブチャネルが選択される。 バーストのバイトは各へプテヤネルフレーム中１バイト
づつ、選択され九へブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで隣
接する中間に介在するスイッチングユニットのハブスイ
ッチ素子間に直接転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記ｔｈすれる。 ヘッダバイトは、１つ以上のリンク群があて先スイッチ
ングユニットと関連している場合に、適当な出力リンク
群上決定するために翻訳される。これらバイトは適当な
外向きリンクに待ち行列化され、最初の空き外向きリン
クチャネルに出方が始まる。 ハブチャネル転送の概要 第１７図はスイッチングユニット５（１０）の第１のハ
ブスイッチ素子５１５を例示するプ四ツク図である。こ
のハブスイッチ素子５１５はバブリングバス５０２に沿
って前位ハブスイッチ素子から後位ハブスイッチ素子へ
バイトを転送することを処理する。また、ＨＯＰおよび
ＨＩＰの制置のもとで１ハブスイツチ素子５１５は、ス
イッチングユニットがオリジンであるときにメモリ５１
６からリングにバイトをワードし、またスイッチングユ
ニットがあて先であるときに外向きリンクチャネルで伝
送するためにリングからメモリ５１６ヘアンロード（ダ
ンプ）する。 各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含む。また、各ハブスイッチ素子はあて先カウン
タ５５１を含み、このあて先カウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り胃ツタチック（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。 また、各チックで、リングを循環するかつハブスイッチ
素子のＴＨＩ Ｓ −８Ｕ記憶レジスタ５３２に存在す
るバイトはハブバス５０２でマルチプレクサ５３５によ
って次の後位のスイッチングユニットの記憶レジスタに
転送される。同時に、前位のスイッチングユニットのレ
ジスタ内のバイトはスイッチングユニットのＴＨＩＳ−
ＳＵレジスタ５３２に移動する。 スイッチングユニット５（１０）のハブスイッチ素子５
１５がメツセージバーストに対するオリジンとしてサー
ビスしているときに、ハブチャネルタイムスロット中に
転送されるべきバイトはハブチャネルタイムスロットめ
開始時にハブ入力（ＲＵＢ−ＩＮ）データ直列レジスタ
５３９を通ってＨＯＰによってハブ入力（ＨＵＢ−ＩＮ
）データレジスタ５３５に置かれ、リングへの転送を待
つ。同時に、ハブスイッチ素子がハブチャネルを必要と
するということを指示する活動（アクティビティ）ビッ
トがチャネル要求（ＮＥＥＤ ＣＨＡＮＮＥＬ）レジ
スタ５４５に置かれる。また、あて先スイッチングユニ
ットアドレスがハブチャネルタイムスロットの開始時に
またはリング循環周期の開始時に、あて先メモリ５４０
からあて先レジスタ５３６に置かれる。あて先カウンタ
５３１の内容をあて先レジスタ５３６中のアドレスと同
じにさせろクロックチックで、コンパレータ５３７は出
力を発生する。この合致の指示は、マルチプレクサ５３
３にＴＨＩＳ−８Ｕ レジスタ５３２の内容ではなく
てハブ入力データレジスタ５３５の内容を後位のスイッ
チングユニットに対するハブバスに転送させるチャネ／
＆／捕そくおよびデータ転送セクションに供給される。 上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニットへ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットの’ｆ’ＨＩ３−８Ｕレジスタ５３２に転送
される。リング循環周期およびハブチャネルを開始させ
る次のチックで、〒ＨＩＳ−８Ｕレジスタ５３２に記憶
されたバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジ
スタ５４８に転送され、その後ＨＩＰによってメモリ５
１６に置かれ、そしてＬＯＰによって外向きリンクチャ
ネルで伝送される。 ハブチャネル捕そくの概要 ハブチャネルの後読の７レーム中メツ七−ジバーストの
バイトの移動はオリジンのスイッチングエニツ）ｆ）Ｈ
ＯＩ” とあて先スイッチングユニットのＨＩＰとの
ｗＩ４整を意味する。ＨＯＰはオリジンのスイッチング
ユニットのメモリからバイトを取り出してそれをバブリ
ングバスに置くことを制御し、あて先スイッチングユニ
ットのＨＩＰはバブリングバスからバイトを取り出して
それをメモリに置く。 １１０Ｐ は各ハブチャネルまたはリング循環周期中
、１バイトだけの移動および関連する機能を処理するこ
とができ、ＨＩＰは各ハブチャネルまたはリング循環周
期中、１バイトだけの移動および関連する機能を処理す
ることができる。かくして、各バーストごとに、オリジ
ンのスイッチングユニットが送信空きでかつあて先のス
イッチングユニットが受信空きである自由ハブチャネル
が見つけ出されなければならない。 ハブチャネルを捕そくする要求は入リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する情報を有さねばならない。 ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をβプリング
バス５０２に提供するために、活動ライン５４１が戸ブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲｃｖＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニットからスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−３Ｕレジ
スタ５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。 オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰはチャネ
ル要求レジスタ５４５をセットし、ハブ入力データレジ
スタ５３５にバイトを伝送するためのハブチャネルの要
求を指示する。 あて先カウンタ５３１の内容があて先°レジスタ５３６
の内容と同じであるときのり四ツクチツクで、コンパレ
ータ５３７は、ハブ入力データレジスタ５３５のバイト
をバブリングバス５０２にロードするためのリング循環
周期中の適当な時点であるということを指示する出力を
発生する。ＴＨＩ ５−８Ｕレジスタ５３２の活動ビッ
トはあて先スイッチングユニットの受信ビジィ／空き状
態を指示し、また送信活動メモリ５５９のビットはオリ
ジンのスイッチングユニットのハブスイッチ素子の送信
ビジィ／空き状態を指示する。このハブチャネルに対し
てあて先スイッチングユニットが受信空きでかつオリジ
ンのスイッチングユニットが送信空きであることをこれ
らビットが指示する場合には、オリジンの翼イツチング
ユニットからあて先のスイッチングユニットへバースト
を送出するためのハブチャネルが見つけられたことにな
る。 オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５．４１を通じてマルチプレクサ
５３３により後位のスイッチングユニットへ伝送される
ときにこの活動ビットをビジィにセットすることによっ
てこのハブチャネルを捕そくする。同時に、バーストの
第１のバイトはマルチプレクサ５３３によりハブ入力デ
ータレジスタ５３５から後位のスイッチングユニットへ
ライン５０２で転送される。その上、チャネ、／Ｉ／Ｍ
そくおよびデータ転送セクション５５８はチャネル捕そ
＜ （ＣＨＡＮＮＥＬ ５ＥＩＺＥＤ） ｔ、ジスタ５
４６をセットし、バブリングバスに関して上首尾のハブ
チャネル捕そくおよびデータ挿入がなされたということ
をＨＯＰに指示する。ＨＯＰはメモリ５１６に適当な情
報を記憶し、その結果バーストの引続くバイトは引続く
７レ一人中捕そくしたハブチャネルであて先のスイッチ
ングユニットへ伝送するために適当な時間にハブ入力デ
ータレジスタ５３９および５３５に転送される。捕そく
したハブチャネルは今、送信ビジィであるということの
指示は送信活動（ＴＲＮ ＡＣＴ）メモリ５５９に置か
れ、そしてハブチャネルに対するあて先スイッチングユ
ニットのアドレスはあて先メモリ５４０に置かれ、ハブ
チャネル捕そく手続きを完了する。 活動ライン５４１で伝搬されている活動ビットはハブチ
ャネル’ｉｍそくしたときにオリジンのスイッチングユ
ニットによりビジィにセットされるから、同じあて先の
スイッチングユニットに対する空きチャネルを探してい
るかも知れない任意の下流のスイッチングユニットはあ
て先のスイッチングユニットが現在のハブチャネルに対
して受信ビジィであるということに気がつく。かくして
、異なるスイッチングユニットによる同じあて先に対す
るハブチャネルの実質的に同時の要求からいかなる混乱
も生じない。 １つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５．４８に転送され
、活動ビットは受信活動メモリ５４３へ転送される。受
信活動メモリ５４３内に置かれた受信活動ビットは同じ
ハブチャネルの次のフレーム中に活動ライン５４１で伝
搬される。 ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、そしてＨＩＰによ
ってメモリ５１６に直列に転送される。 ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、゛あるいはＴｌｌｌ５−８Ｕ
レジスタ５３２内の活動ビットから意図するあて先か受
信とシイであることを見出した場合には、オリジンのス
イッチングユニットは次のハブチャネルを可能性として
ためしてみなければならない。オリジンのスイッチング
ユニットが丁ぺてのハブチャネルを検量し、かつ送信空
きであるチャネルを見つけることができず、意図したあ
て先スイッチングユニットが受信空きである場合には、
適当な自由ハブチャネルはそのときにその乃プに存在し
ない。第１５図および第１６図に示すハブスイッチの形
態によれば、オリジンのスイッチングユニットは他のハ
ブスイッチ素子５１７および戸プリングバス５０３をた
めすことができる。また、オリジンのスイッチングユニ
ットは適正なリンク群と相互接続可能な他のあて先スイ
ッチングユニットをためすことができる、あるいはチャ
ネルサーチ手続きか自由ハブチャネルを見つけるまで繰
返される。自由ハブチャネル’を繰返しサーチする手続
きは僅かに遅延しただけのチャネルを提供できる。何故
ならば、代表的には僅か数百ミリ秒の時間で、すなわち
、単一のバーストの長さで、ハブチャネルが割当てられ
かつ保持されるからである。オリジンのスイッチングユ
ニットがハブチャネルにおける送信空きになったときに
、あるいはあて先のスイッチングユニットがハブチャネ
ルにおける受信空きになったときに、自由ハブチャネル
は利用できるようになる。 ハブスイッチの詳細な動作 関連するＨＩＰおよびＨＯＰの制御のもとての、バブリ
ングバス５０２のハブチャネルのリング循環周期中のス
イッチングユニット５（１０）、特にハブスイッチ素子
５１５の動作について詳顕に説明する。第２０図の説明
図は種々の組の状態のもとてのハブチャネル中のハブス
イッチ素子内の動作。 の概要を示す。 １つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチックＯ（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＥＩＩＳ−８Ｕレジスタ５３２へ転送される。第２
０図の説明図の第１ｍ（最も左側の欄）に示すように、
バイトはハブ出力データレジスタ５４８内に置かれ、ま
た活動ビット（ビジィ）は受信活動メモリ５４３内に置
かれる。ＨＩＰはハブ出力データ直列レジスタ５４９を
介してメモリ５１６にバイＦを転送し、外向きリンクチ
ャネルで伝送するためにＬＯＰによって処理される。 ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報ばＨＩＰによって処理され、バ
ーストの終了を認識する。ハブチャネル状態はハブチャ
ネルの引続くフレーム中オリジンのスイッチングユニッ
トによって空きに変更される。 また、始動クロックチックで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信とシイであるか受信空きであるかを指示す
る受信活動メモリ５４３内のビットがマルチプレクサ５
３５を通って後位のスイッチングユニットに対する活動
ライン５４１に送られる。これら動作は第２０図の第１
藷に示されている。 ハブチャネルの第１のチック（ＯまたはＮ）であて先カ
ウンタ５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたＣ前の７レーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃ／′−ブチャネルの現在のハ
ブチャネルはチック０ごとに進められるハブチャネルカ
ウンタ５５０によって指定される。ＨＯＰによってハブ
入力データ直列レジスタ５３９を通じてハブ入力データ
レジスタ５３５ヘパイトがメモリ５１６からロードされ
る。チャネルを必要とするということを指示するビット
ばＨＯＰによってチャネル要求レジスタ５４５内に置か
れる。あて先スイッチングユニットのアドレスはあて先
メモリ５４０からあて先レジスタ５３６ヘロードされる
。 各引続くチックであて先カウンタ５３１はカウントづつ
カウンＦダウンされ、バイトおよび活動ビットはＴＨＩ
Ｓ−８Ｕレジスタ５５２へロートサレる。コンパレータ
５３７の出力によって指示されるようにあて先カウンタ
５３１とあて先レジスタ５３６の内容が合致しない場合
には、公プ入力データレジスタ５３５内のバイト（もし
あるならば）に関してスイッチングユニットは何等のア
クションも取らない。クロックの次のチックでＴＲｌ５
−８Ｕレジスタ５３２の内容は変更なしにマルチプレク
サ５３３によって後位のスイッチングユニットへ送られ
る。この状態は第２０図の第２１’１ｌｌｉに示されて
いる。 あるチックであて先カウンタ５３１がデクリメントされ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルを捕そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＨＩＳ−８Ｕレジスタ５３
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５３３に、ハブ入力データレジスタ５３５の内容および
ビジィ活動ビットを後位のスイッチングユニットへ転送
させる。この状態は第２０図の説明図の第５欄に示され
ている。 バーストの＠１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバースＦのヘッダのアドレス
ｆＷ報によって指定されたあて先スイッチングユニット
が受信空きであるハブチャネルを捕そくしなければなら
ない。前に説明したように、ハブチャネルの第１のチッ
クであて先方ウンタ５３１はオリジンのスイッチングユ
ニットのアドレスにセットされる。ＨＯＰは′：に図さ
れたあて先スイッチングユニットのアドレス着服をハブ
入力データ直列レジスタ５３９へ転送する。 ＨＯＰ はまた、チャネル要求レジスタ５４５をセフ
トしてチャネルが要求されていることを指示する。チャ
ネル要求レジスタ５４５からのチャネル要求指示、送信
活動メモリ５５９からのチャネル送信空き指示、および
ハブチャネルサーチが始まっていないということを指示
する捕そく状態レジスタからの空きまたは不活動状態指
示の組合せに応答して、ハブ入力データ直列レジスタ５
５９内のアドレスｉ’ＹＩａは新しいあて先レジスタ５
５２に転送でれ、捕そく状態レジスタ５５１は新しいあ
て先清羅が受信されたということを指示するように変更
される。次に、転送されるべきであるバーストの第１の
バイトが！＠１バイトレジスタ５５５にロードされる。 このバーストの第１バイトはアドレス１ｉｔｎが転送さ
れたときにハブ入力データ直列レジスタ５３９に既に転
送されたバイトである。 捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値Ｃ１特定すると３２、をロードする。その彼新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５５６にリードされ、第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５に四−ドされる。 あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。ＴＨＩＳ−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５３８に指示する。ＴＨＩ
Ｓ−８Ｕ レジスタ５３２内の活動ビットが空き状態
を指示する場合には、チャネル捕そく旧よびデータ転送
セクション５３８はマルチプレクサ５３３に、バス入力
データレジスタ５３５内のバーストの第１バイトおよび
ビジィ活動状態ビットを後位のスイッチングユニットに
転送させる。チャネル捕そくレジスタ５４６はセットさ
れ、データがバブリングに挿入されたということを指示
し、かつハブチャネルが捕そくされたということおよび
バーストの引続くバイトがそのハブチャネルの引続く７
レームに送出されるべきであるということをＨＯＰ
に報知する。その上、このハブチャネルに対する送信ビ
ジィビットは送信活動メモリ５５９内に記憶され、あて
先のスイッチングユニットのアドレスは引続くフレーム
で使用するためにあて先レジスタ５３６からあて先メモ
リ５４０に転送される。捕そく状態レジスタ５５１は不
活動状態に戻される。この状態は第２０図の説明図の第
４抽に示されている。 コンパレータが合致を指示したときのリング循環周期の
チックでＴｌｌｌ５−８Ｕレジスタ５３２内の活動ビッ
トがビジィを指示する場合には、あて先スイッチングユ
ニットに対するこのハブチャネルに他のスイッチングユ
ニットによって既に捕そくされている。第２０図の説明
図の第５ｆｌ＆に示されているこれら匈状態のもとでは
、ハブ入力データレジスタ５５５内のバイトはバブリン
グに転送されない。代りに、ＴＥ［ｌ５−８Ｕレジスタ
５３２の内容が後位のスイッチングユニットに送られる
。チャネル捕そくレジスタ５４６は変更されず、チャネ
ルが捕そくされていないということをＨＯＰに指示する
。送信活動メモリ５５９のあるいは捕そく状態レジスタ
５５１の変更はなく、サーチが始まっているということ
を依然として指示する。 各引続くハブチャネルの開始時にチックＯ（またはチッ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。 送信動作ではない次のハブチャネルで〔送信活動メモリ
５５９内の送信活動ビツシが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容〔取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。かくして、Ｌプスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容がＯの値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６がＯに達したときに、捕そく状態レジスタ５５１は
不活動状態にリセットされる。ＨＯＰはまた、第１のバ
イトをハブスイッチング素子に送出した後で現われたチ
ャネルの数を計数する。かくして、ＨＯＰはまた、Ｃハ
ブチャネル属期の間チャネル捕そくレジスタ５４６から
ハブチャネル捕そく指示を受信しなかったので、サーチ
が中Ｕｒされた時点な苅る。 バーストのすべてのバ１．イトが送出されると、オリジ
ンのスイッチングユニットはＢＴキャラクタのシーケン
スをハブチャネルであて先スイッチングユニットに送借
し、バーストの終了を指示する。 バーストが完了したというこのａ報を受信すると、あて
先のスイッチングユニットのＨＩＰはこの状態を度訣す
る（表わす）ためにそのメモリ５１６の内容を管理する
。次のフレーム中、ハブチャネルの開始で受信活動メモ
リ５４３内の受信空き活動ビットは活力ライン５４１に
沿って伝送され、スイッチングユニットが今やそのハブ
チャネルにおける受信空きであることを指示する。 スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング屑で
ある。バーストがポートを介してこの澗に導入されると
、このバーストはこの網の箇点によりヘッダにおいて指
定されたバーストのあて先ホードにルート選定される。 スイッチング網は外部制御の介在なしにバーストをその
あて先のサートへ送る。この分散された関スイッチング
インテリジェンスは本質的には２つの特殊設計のＭＩＭ
プロセッサ、すなわち、スイッチングプロセッサと待ち
行列シーケンサ、によって提供される。ファームウェア
においてのみ相違するいくつかの、】項のスイッチング
プロセッサがある。バーストスイッチは一般に、例えば
バーストヘッダの内容がいかにあるべきかを決定する他
の高レベル制御プ鴛セッサを有する。ここで、インライ
ンスイッチング機能と関連したインテリジェンスに対し
てのみ焦点を向けることにする。これら機能を遂行する
プロセッサは名前で呼ばれる待ち行列シーケンサを除き
、スイッチングプロセッサと呼ばれる。各スイッチング
プロセッサは待ち行列シーケンサと４働して動作する。 リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。 汎用プロセッサはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる。 実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてロックウェル６５
０２マイクｐプ四セツサを有している。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した。バーストスイッチはその通信リンクに２４
．３２、あるいはそれ以上のチャネルを維持することが
大いに望ましい。 スイッチングプロセッサにＨされた速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５２マイクロ秒の
チャネル時間を有する０ヨーロツパの標準である３２の
チャネルを有するキャリヤにおいては、チャネル時間は
五９マイクロ秒である。スイッチングプロセッサは現在
にとどまるためにはチャネル時間当り約５０の動作を遂
行できなければならないということが決められている。 この近しい速度要件に鑑み、特殊設計のスイッチングプ
ロセッサは完全補数のチャネルを実現する必要がある。 ５．２または五９マイクロ秒の時間当り約５０の動作を
遂行できる商業的に入手可能なマイクワプロセッサは存
在しない。 前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制？Ｍ論理は１つのプロセッ
サのみが任意の時間にアクセスすることができるという
ことを要求する。従って、メモリアクセスを調停する必
要がある。メモリの調停の結果として、スイッチングプ
ロセッサは、他のプロセッサがメモリの使用を完了する
まで待損しなければならず、従って利用できるインライ
ン処理時間を減少させる。この待ち時間はある状態のも
とでは相当になるから、並列処理能力が要求される。 リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。植々のスイッチングプロセッサによるメそりの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。 メモリのコンテンションは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（檀々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分剤するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。、待ち行列メモリの単一
の動作中、複数の中断しない読み出しおよび／または書
込みが可能になる（待ち行列の複数のバフ７アを結合す
ることが必要となり得る）。 待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと呼ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに１１！加した
ことにより２つの速度上の利点が生じる。第１は、待ち
行列のテ理が並列に行なわれ、それによってスイッチン
グプロセッサのかなりのインラインの負担を免かれさせ
るということであり、第２は、待ち行列メモリにアクセ
スするスイッチングプロセッサの待ち時間が除去される
ということである。速度上の利点の池に、待ち行列シー
ケンサは待ち行列メモリのアクションを区分する。これ
は一連の中断のない読み出しおよび／または畜込みが待
ち行列メモリの各動作ごとに可能になるということを意
味する。かくして、通常ならばスイッチングプロセッサ
間の不干渉を確実にするために必要になる追加のアクセ
スおよび処理は必要でない。 第２１図は時分割多重通信リンク６３０および６３２間
に結合された代表的なリンクスイッチ６００の一例を示
すプ田ツク図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいは７アーム
ウエアの変形例指示すものである。各入力あるいは出力
スイッチングプロセッサＬＩＰ６１０、ＬＩＰ、６１２
、ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０．あるい
はＰＯＰ６ｊ８は待ち行列シーケンサバス（ＱＳバス）
６５４との、キャラクタメモリバス（ＣＭバス）６３６
との、および通信リンクまたはポートバスとのインター
フェースをそれぞれ有する。待ち行列シーケンサ（ＱＳ
）６０８はＱＳバス６３４と待ち行列メモリ（ＱＭ）６
０２を調停する。第２１図の待ち行列メモリ６０２は待
ち行列シーケンサ６０８とは別個の構成要素として概念
的に示されている。キャラクタメモリ（Ｃ’、ｆ ）
６ （１６はＣＭバス６３６に結合されている。各ポー
トインターフェース（ＰＩ）回路６２２（図には２４の
ポートが指示されている）はＰＩ入力バス６４０および
ＰＩ出力バス６３８と結合されている。 ＰＩ入カバス６４０およびＰＩ出力パス６３８はＰＩＰ
６１４およびＰＯＰｉＳ１８とそれぞれ結合されている
。ＱＳバス６３４およびＣＭバス６３６は調停されるバ
スである。上部布すみに三角形６４２を有する第２１図
の各ブロックは基本スイッチングプロセッサのファーム
ウェアの変形である。基本スイッチングプロセッサは玄
だ、ハブスイッチの対応部（カウンターバート）におい
ても使用されている。 衝突あるいはデータの改悪がＣｒ４バス６３６およびＱ
Ｓパス６３４の両方に生じないことを確実にするために
、かつＱＭ６０６およびＱ Ｍ ６０２のアクションに
対するすべての要求が公正にサービスを受けること？確
実にするために、ＣＦ、（バス６３６およびＱＳバス６
３４の両方についての調停が必要となる。これらバスの
それぞれについてのコンテンションは第３Ａ因に示すよ
うに、適当に変更した優先度調停論理を使用して解決す
ることができる。第２１図において、ＣＩＶ！６０６お
よびＱＭ６０２はそれぞれ内部読み出しおよび書込みパ
ルスを発生するためのタイミングコントロールおよびラ
ンダム・アクセス・メモリ（ＲＡ Ｍ ）を含む。ＣＭ
Ｓパス６３６よびＱＳバス６３４を通るすべての転送は
１マシンサイクルかかる。１サイクルに対する調停はバ
スの転送と同時に実行することができ、従って１つの転
送は各サイクルごとに実行することができる。 第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブロック図を示Ｔ０コントロール７１０はプ
ログラムメモリ７０２からの命令を実行する。好ましい
一実施例においては、プログラムメモリ７０２は図面に
Ｐ ＲＯＮ、（と指示されたブ豐グラマプル・リード・
オンリー・メモリとして実現されている。レジスタ７ｏ
４、演算処理装置（ＡＬＵ）７（１６、およびデータメ
モリ、ｆなゎち、ＲＡＭ７０８が存在する。待ち行列シ
ーケンサバスとのインターフェース（ＱＳ−ＩＦ）７１
４、キャラクタメモリバスとのインターフェース（ＱＭ
４−ｒＦ）７１８、および通信リンク、ポート、あるい
はハブと結合するための手段を提供する外部インターフ
ェース（ＥＸ−ＩＦ）７２０が存在する。 デュアルボー）ＲＡＭ（ＤＰ−ＲＡＭ）７１６はキャラ
クタメモリの現在バッファアドレスを提供する（現在の
チャネル番号の関数として）ための手段を含む。有限状
態マシン（ＦＳＭ）７２２は入バーストに関して各チャ
ネルの状態を決定するための手段を含む。ＦＳＭ７２２
の代表的なチャネル状態は、チャネル空き、バースト待
ち、特定のヘッダバイト受信、情報バイト受信、ＤＬＥ
（データリンク・エスケープ）バイト受信、およびＦＬ
ＡＧ（バーストの終了）キャラクタ受信、である。 スイッチングプロセッサ７００の各構成要素はＰ ＲＯ
Ｍ ７０２およびＤＰ−ＲＡＭ７１６を除き、データ／
アドレスバス７１２とＭ合される。ＰＲＯｔ・１７０２
は命令バス７２４およびマイクロコードアドレスバス７
２６を介してコントロール７１０と結合される。ＤＰ−
ＲＡＭ７１６はバス７２８および７３０によってＱＳ−
ＩＦ７１４およσＣＦ、イーＩＦ７１８間にそれぞれ結
合される。ＦＳＭ７２２はバス７３２を介してＥＸ−Ｉ
Ｆ７２０と結合される。ＦＳＭ７２２はまた、ジャンプ
アドレスバス７３４を介してコントロール７１０と結合
される。図面に示すように、コントローＡ／７．１０か
ら各構成要素に至る制御ラインが存在する。コントロー
ル７１０はチャネルカウンタ手段、例えば放送チャネル
カウントまたは放送チャネルクロックから発生されるカ
ウント、を含む。制御ライン７３６は外部チャネルクロ
ック源からフントロール７１０へ入力を提供する。 スイッチングプロセッサ７００によって実行される命令
は命令ハス７２４ ’ｒ、介してＰＲＯｒ、’１７０２
力）ら読み出される。コントロー／Ｌ／ ７１０は実行
されるべき次の命令のアドレスをアドレスバス７２６を
介して提供する。スイッチングプロセッサの各実施例に
対して、マイクロコード化プログラムは変更されない。 それ故、プログラムメモリはＲｏ、１４である。 ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの長さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送およびムＬＵ動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、１つのレジスタが
命令ワードの割当てられたビット位置に１つのビットが
存在することによってアドレスできる。いくつかのレジ
スタの動作は同じ命令サイクル内に生じ得る。命令はパ
イプライン態様で実行される。命令ブエフチ（取出し）
は命令実行とオーバラップする。特定の命令の実行サイ
クル中、次の番の命令が取出される。かくして、スイッ
チングプロセッサはサイクル当り１命令を実行する。次
の番の命令は現在命令がジャンプ命令でないならば、実
行されるべき次の命令である。 ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイクルを必要
とする。 ＲＡＭ７０８は１０２４バイトを含む。このＲＡＭ７（
１０）３はスイッチングプロセッサ７００に対する局部
データメモリとして働く。ＲＡＭ７０Ｂはスイッチング
プロセッサのチャネルのそれぞれに対する種々の状態変
数およびパラメータを含み、例えば、バーストがそのあ
て先に向ってルート選定されたか否かを指示する指示器
である。データメモリアドレスは命令から利用できるコ
ントロール７１０内のチャネルカウンタ（５ビツト）お
よびオフセット（５ビツト）の連結である。 ＡＬＵ７ ｏ ６は標準の演算および論理動作を実行す
る。 デュアルポートＲＡΔ’［７１６はアクティブバッファ
アドレスに対するスイッチングプロセッサの記憶装厘で
ある。スイッチングプロセッサはチャネルカウンタでＤ
Ｐ −ＲＡ Ｍ ７１６をアドレスすることによって
バッファアドレスを待ち行列シーケンサまたはキャラク
タメモリに送る。これはそのチャネルに対するアクティ
ブバッファを読み出す。読み出されたアクティブバッフ
ァは自動的に待ち行列シーケンサまたはキャラクタメモ
リに送られる。待ち行列シーケンサが与えられたチャネ
ルに対するアクティブバッファを更新するとさには、チ
ャネル番号でＤＰ−ＲＡＭ７Ｍ６をアドレスし、そして
新しいバッファアドレスを書込むことによってこれを行
なう。ＤＰ−ＲＡ’、（７１６は商業的に入手できるデ
ュアルボー） ＲＡ Ｍを使用して、あるいはアドレス
およびデータバスについての多重化回路を有するシング
ルボー） ＲＡ ？、？およびフンテンション制ｇＪＪ
論理を使用して、実現することができる。 レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。 スイッチングプロセッサレジスタは次の表１に示されて
いる。 ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１ＧはＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。フンドロー／Ｉ／７１０は単にコマン
ドまたはリクエストを発生するだけである。ＱＳ−ＩＦ
７１４は調停された待ち行列シーケンサバスにアクセス
し、リクエストを待ち行列シーケンサに転送するための
手段を有する。待ち行列シーケンサはスイッチングプロ
セッサとは独立にリクエストを実行する。待ち行列シー
ケンサは、適当なときに、情報の単一区分をスイッチン
グプロセッサ７００に戻す、すなわち、特定のチャネル
とともに使用されるべきキャラクタメモリ内の新しいバ
ッファのアドレスまたは番号を戻す。このバッファアド
レスはＱＳ−ＩＦ７１４からバス７２８を介してＤＰ−
ＲＡＭ７１６に直接送られ、そしてチャネル番号によっ
てアドレスされたＤＰ−ＲＡ！ＩＥ７１６のロケーショ
ンに記憶される。 入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０８に記憶されたインデッ
クスと連結された、ＤＰ−ＲＡＭ７１６によって供給さ
れるバッファ番号を含む。ＣＭ−ＩＦ７１８はバッファ
アドレスが供給された後独立にキャラクタメモリへのア
クセスまたはキャラクタメモリからのアクセスを実現す
るための手段を有する。 各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として働く。外
部インターフェースと呼ばれるＥＸ−ＩＦ７２０はスイ
ッチングプロセッサの特定の実施例に依存してリンク、
ざ−ト、またはノ・プに対するインターフェース手段を
提供する。中央メモリの入力側のスイッチングプロセッ
サにおいて、ＥＸ−ＩＦ７２０は受信したバイトをバス
７３２を介してＦＳＭ７２２に提供するための手行に入
バーストと関連した論理を実行することによってコント
ロール７１０を援助することである。 人バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。 このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクロコード化サブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。 適当なジャンプアドレスは本質的には２つの基準または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ Ｓ Ｍ ７２２により決定される。理解でき
るように、入バイトの状態は、一般に、同じバーストま
たはチャネルの前位のバイトの状態に依存する。状態の
関連は以下に記載するように状ｇ図に最良に例示されて
いる。 第２３図はキャラクタ状態図７５０を示す。キャラクタ
状態には次の３つの状態、すなわち、ブロック７５２の
クリア、ブロック７５４のＯＬＥ検出、およびブロック
７５６のＦＬＡＧ検出である。各状態は入バイトおよび
同じバーストまたはチャネルの前位のバイトの状態によ
って決定される。このプロセスはクリア状態において初
期設定される。ＤＬＥまたはＦＬＡＧキャラクタ以外の
パイ・トが受信される場合には、状態はクリアにとどま
る。受信バイトがＤＬＥである場合には、状態はＤＬＥ
検出に変わる。受信バイトがＦＬＡＧである場合には、
状態はクリアからＦＬＡＧ検出に変わる。クリア状態は
いずれかの形式のバーストキャラクタ、すなわち、制御
キャラクタまたは情報キャラクタ、が受信できるという
ことを指示する。２つの制御キャラクタはＤＬＥおよび
ＦＬＡＧである。 状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。ＤＬＥに絖く任意のキャラク
タは制御キャラクタではなくて情報キャラクタとして解
釈される。 状態がＦＬＡＧ検出であるときに、他の制御キャラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のＦＬＡＧキャラクタが受信されると、状態
はＦＬλＧ検出にとどまる。 ＤＬＥキャラクタが受信されると、状態“はＤＬＥ検出
に変わる。次のキャラクタがデータキャラクタであると
いうことをＤＬＥキャラクタが指示する場合には、ＤＬ
ｇ検出から直接Ｆ’ＬＡＧ検出に変わる可能性はない。 ＦＬＡＧはバーストの終了または空きチャネルご指示す
る。ＦＬＡＧ検出からクリアへの転移は第１の制御でな
いキャラクタ、すなわち、ＦＬＡＧでもなく、またＤＬ
Ｅでもな図は入バーストを処理しているときのチャネル
状態間の制御の流れを示す。初期状態はブロック８０２
のバーストヘッダの第１のバイトの受信分待つ状態であ
る。いずれかの制御キャラクタ（ＤＬＥまたはＦＬＡＧ
）が受信される場合には、状態は変わらない。好ましい
一実施例においては、ＦＬＡＧキャラクタは空きチャネ
ルで伝送される。 バーストの第１のバイトが受信されると、状態はプ０７
り８０４の第２のヘッダキャラクタを待つ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０Ｂの第３お
よび第４のヘッダバイトを待つ状態にそれぞれ変わる。 ブロック８０４．８０６、および８０８・において、状
態はＯＬＥを受信したときには変化しない。 ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理田のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダパ
イトコ受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（ＢＣＣは上ではへラダチェックシーケ
ンスと呼ばれている。）バーストの伝送が打ち切られる
と、バーストのバイトはＦＬＡＧが受信されるまでブロ
ック８１４において再伝送されることなしに処理され、
ＦＬＡＧの受信により状態はブロック８１２の終了シー
ケンスの受信を待つ状態に変わる。システム終了シーケ
ンスが単一の７ラグである場合には、制御は直接ブロッ
ク８１２を通ってブロック８０２の空き状態に戻る。終
了シーケンスが１つ以上のキャラクタ、例えば５キヤラ
クタの少なくとも３つのＦＬＡＧである場合には、制御
は終了シーケンスを首尾よく受信するまで、ブロック８
１２にとどまる。 ブロック８０８において第４のヘッダパイ）ヲ受信し、
かつバーストチェックキャラクタの上首尾の確認の後・
制御はブロック８１０に通み、このブロック８１０にお
いてバーストの情報部分が処ｆ４される。ＦＬＡＧを受
信したときに、状態はブロック８１２に５ける終了シー
ケンスを待つ状態に変わる。 制御バーストは、内部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制ａｔｌバ
ーストの一例はスイッチのルーティングテーブルの変化
である。制御バーストはブロック８０８において検出す
ることができる。制御バーストが受信される場合には、
状態はブロック８１６に進み、ここで制御バーストが処
理される。 ＦＬＡＧを受信すると、制御はブロック８１６からブ會
ツク８１２に進み、ここで終了シーケンス（もしある場
合には）′ｆ：待つ。 有限状態マシン７２２は第２３図の３つのブロックに示
す３つのキャラクタ状態と、ｇ２４１Ｎの８つのブロッ
クに示すａつのチャネル状態を有する。両図面の各ブロ
ックは１８Ｍ７２２の独自の状態に対応する。茅２２図
′ｆ：参照すると、入バーストを処理するための論理は
フントロール７１０とＦＳＭ７２２との間に込み入った
状態で結合される。コントロール７１０は１８Ｍ７２２
を初期設定する。入バイトを受信したときに、１８Ｍ７
２２はその適正な状Ｍ３決定し、この状態に対応するジ
ャンプアドレスをバス７３４に童＜。本明細書において
使用されるときには、「バス」という用詔はバス７３４
および他の場合と同様に、シングルエントリ・シングル
エグジット・データ経路２含む。フンドロー／Ｉ／７１
０は入バイトを処理するための適当なマイクロコード化
サブルーチンのロケーションであるバス７３４のアドレ
スにジャンプする。バイトを処理した後、コントロール
７１０はデータ／アドレスバス７１２を介して１８Ｍ７
２２にフィードバックを提供する。コントロール７１０
によって提供されるフィードバックを使用して、１８Ｍ
７２２は次のフレームの同じチャネルで次のバイトを受
信するための適正な状態を決定する。かくして、各構成
要素はスイッチングプロセッサの適正な機能に肝要な情
報？他の構成要素に提供する。 スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４０の命令、すなわち、
移動、演算処理装置ｔ（Ａ Ｌ Ｕ ） 命令、ジャン
プ、および雑命令がある。 １’ Ｊ” ’＠ ａ’ ｕ
ｖ−＊ ロ ・ ０− − ヴ ム
−ｔ３． ｌ３ｃ１． 、 ？Ｉｘ！ｋ１
Ｍ？％−Ｔｌｌ−１’１ｌ−１ｏ、 。 −町 １ 町 １１ 町 町 う −１−ｉ
町 町 −紬 −スイッチングプロセッサの一般
的動作は次の通りである。 ｔ チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。 ２ 次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。 五 チャネル状態および受信バイトに基づいて逃理が行
なわれる。 ム 次のキャラクタが入力プロセッサによってキャラク
タメモリに、あるいは出力プロセッサに対する外部イン
ターフェースに出力される。 ｉ 適当なリクエストが待ち行列シーケンサインターフ
ェースを介して待ち行列シーケンサに発生される。各ス
イッチングプロセッサは各チャネル時間ごとに待ち行列
シーケンサリクエスト３発生する。 待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモリ管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通口する入力および出
力プロセッサを含む。 入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。 出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブ装置く。待ち行
列シーケンサはバッファの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接読する。 待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。 未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（工ラスチック）記憶装置を提
供するような態様で他のバッファに連鎖される。 バーストの開始時に、入力プロセッサは待チ行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。 バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バフ７アの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバッファを自由待ち行列リストに置くように指
示する「プツト・バッファ」リクエストを発生する。 待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。 データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デフ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。 待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに面く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバツ７アを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。 第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。コントロール８６０、レジスタ
８５４、ＡＬＵ８５６、およびＲＡＭ８５ Ｂはそれぞ
れ内部データ／アドレスバス８６２と結合されている。 ＦＲＯＭ８５２は命令バス８７６およびアドレスバス８
７４を介してコントロール８６０と結合されている。こ
れらブロックはＸイツチングプロセッサに関して上記し
たのと本質的に同じ機能を実行する。第２５図のＲＡＭ
８５ Ｂは待ち行列シーケンサの内部の一部として示さ
れている。第２１図において、ＱＭ６０２は待ち行列シ
ーケンサから離れた別個のメモリ構成要素として概念的
に示されている。第２５図は好ましい一実施例である。 待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーゲンサバスを介してスイッチングプロセッ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インター７エース（ＯＵ’ｒ−４Ｆ）８６４はデータ
／アドレスバス８６２と結合される入力インター７エー
ス（ＩＮ−ＩＦ）８６６はファーストイン・７アースト
アウトバツ７ア（ＦＩＦＯ）８６８と結合され、ＦＩＦ
Ｏ８６８はＸイツチングプロセッサと待ち行列シーケン
サ間の入力バッファの場合のように動作する。種々のス
イッチングプロセッサは独立に待ち行列シーケンサにリ
クエストを発生する。 スイッチングプロセッサが待ち行列ジ−ケンサバ、スへ
のアクセスを獲得すると、このプロセッサはＦＩＦＯ８
６Ｂの頂部にリクエストを記憶する。 待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６Ｂの底部から得る。ＦＩＦＯ８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。 ＦＩＦＯ８６８は種々のスイッチングプロセッサからの
リクエストを優先度群内に先着順サービスの順序で記憶
する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ集
積チップおよび制御論理を使用して実現できる。各ＦＩ
ＦＯの出力は次の未決定のリクエストである。このリク
エストはＦＲＯＭ ８５２のアドレスにルックアップテ
ーブルを介してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてフントロール８６０によって使
用されるものである。待ち行列シーケンサ８５０は一組
が通常優先度のリクエストに対するＦＩＦＯであり、他
の組が高い優先度のリクエストに対するＦＩＦＯである
２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のＦＩＦＯの出力が使用される。 エンキュー／デキュー８７Ｄは出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
その、あて先のインデックスにセットされなければなら
ない。これはバースト形式フィールドをデコードし、そ
の結果とインデックスとのＡＮＤをとり、そして最終結
果をインデックスとして記憶することによって行なわれ
る。出力プロセッサがデキューを要求すると、エンキュ
ー／デキュー８７０は２つのタスクを実行する。第１は
、最高優先度のバースト形式の未決定がインデックスレ
ジスタから取り出さなければならない。これは優先度エ
ンコーダおよびデコーダを使用して行なうことができる
。第２は、インデックスレジスタ内のバースト形式に対
応するビットは、デキューされるバーストがそのバース
ト形式の最後のバーストの未決定である場合に、リセッ
トされなければならない。こねはインデックスと最高優
先度のバースト形式の未決定の補数とのＯＲをとること
によって行なうことができる。エンキュー／デキュー論
理によって実行される動作はまた、コントロール８６０
によっていくつかの命令で実行することができ、あるい
は上述した動作が論理に組込まれたカスタムＡＬＵを使
用して行なうことができる。 待ち行列シーケンサにおいて、ＰＩＩＬＯＭ８５２は２
５６ワードを有し、各ワードは６４ビツトの長さを有す
る。命令ワードの長さから実現される速度およびデコー
ド上の利点はスイッチングプロセッサのＦＲＯＭに対し
て記載したのと同じである。 ＲＡＭ ８５ Ｂは２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭ８５８に記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。 ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。 レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーナンサレジスタ
は表３に特定されており、次の通りである。 スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。 この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のブロック図９９００である。 第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によってｉｌ
Ｊ御される。データを受信するために、プロセッサＢは
受信ライン９１０を付勢し、その内部バス９１２からデ
ータを読み出す。 この形式のインターフェースは同期または非同期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。 この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１８は後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦ８６６もまた、後者の形式のものである。 待ち行列シーケンサの基本命令セットは表４に示されて
いる。 レジスタからメモリへ・の移動 メモリからレジスタへの移動 ｊｎｕ 無条件ジャンプ ｊｎｅ 等しい場合にジャンプ ｊｕｎ 等しくない場合にジャンプ ｊｎｇ 大きい場合にジャンプ ｊｕｌ 小さい場合にジャンプ ｊｆｕ 無条件ジャンプ ｊｆｅ 等しい場合にジャンプ ｊｆｎ 等しくない場合にジャンプ ｊｆｇ 大きい場合にジャンプ ｊｆｌ 小さい場合にジャンプ ｎｏｐ 不動作 谷 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦＯＲ６Ｂに置かれたコマンドまたは
リクエストによって制御される。 各リクエストはＦＲＯＭ１３５２に記憶されたマイクロ
コード化サブルーチンに対応する。 動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自由待ち行列リストに置くことよりな
る。 待ち行列シーケンサは、次に、その空きループに入る。 この空きループにおいて待ち行列シーケンサはＦ、’Ｉ
−Ｆ ０８６１１５を質問してリクエストが到着したか
否かを決定する。リクエストが存在するときには、ＦＩ
ＦＯジャンプ命令が実行される。 これは特定のリクエストを実現するマイクロコード化ル
ーチンの始めに制御を転送する５゜ルーチンの終了時に
、ＰＩＦＯ８＜５８は再び次のリクエストに対して、も
しある場合にに、質問される。他のリクエストが存在す
る場合には、このリクエストを実現するために適正なＦ
ＩＦＯジャンプが実行される。リクエストが存在しない
場合には、待ち行列シーケンサ空きループが再び始めら
れる。 上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの総合スイッチングを遂行させるのに必要な逮曳上の
利点を提供する。この速匣上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのフ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。 スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプルセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。 より短かい命令ワードは追那のデフード遅延をまねき、
そして命令当り１つの動作のみを維持する０命令取出し
が前の命令の実行とオーバラップする動作のパイプライ
ンモードは非パイプラインモードの動作よりも動作の速
友が速い。 スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、終了まで
動作し絖ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもつと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、揮々のインターフェー
ス、およびエンキュー／デキュー論理である。 スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。 表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（７アクタ）の推定を含む。 表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同機の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イクワプロセッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな推定であるうこれら表の係
数は独立でもなければ相互に排他的でもない。 従って、インラインスイッチング機能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら表はそれぞれのプロセッサのアーキテク
チャを理解する補甥として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。 この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。 表 ５ スイッチングプロセッサ 速度上昇係数の推定 減少命令セット ５ より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行 ２ より少ない命令（約５０％） キャラクタおよびチ ｔｓ より少ない命令中ネル状態
に対する （約３３％）有眼状態マシン 独立インター７エ ｔｓ ソフトウェアのバス認可を一
ス 待つ必要なしデユアｈｉ−）
ｔｓ 待ち行列シーケンサからイＲＡＭ
ンタラプトを待つ・必要なし表 ６ 待ち行列シーケンサ 速度上昇係数の推定 特徴 係数 メカニズム減少命令セット
５ より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行 ２ より少ない命令（約５０％） 独立インター７エ ｔｓ ソフトウェアのバス認可を一
ス 待っ必要なし令およびエンキ
ューに対す る６つの命令の代りに１サ イクル 速度上昇係数の推定 を実行する必要なし 待ち行列シーケンサがワー クロードをバランスできる スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、および他のハードウェアｔ！Ｉｉ造を制御す
るマイクロプログラムを有する。 これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れ情報も含む。マイクロプログラム
フォーマットは’ｆｄ１＞Ｊされるハードウエアに特定
している。各ハードウェア機能を制御する１つのビット
または一部のビットがある。 待ち行列シーケンサに対するマイクロフードフォーマッ
トは第２７図に示されている。マイクロフードは６４ビ
ツトの幅を有し、８つの８ビツトバイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスはまた、
レジスタを通じて制御することもでき、この場合にはア
ッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がすべ
て１である。マイクロコードの第２（２番目）のバイト
はローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ ）
および選択コード（ＳＥＬ）を含む。ローア−・アドレ
スパラメータは局部メモリをアドレスするために使用さ
れる。選択フードは本質的にはジャンプおよび分岐を制
御する次のマイクロコードアドレスがどこから到来する
かを決定する。 マイクロフードの第３（５＠目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即位（イミデイエイト）データ（ＤＡＴＡＯＵＴ）を
含む。これは定数がマイクロコードから任意のレジスタ
に導入されることを可能にする。マイクロコードの第５
（５番目）のバイトはＮＡＥＮビットと５つの書込み許
容（イネーブル）ビット（ＷＥＮ）を含む。ＮＡＥＮビ
ットはケース分岐を制御する。このビットがアクティブ
であると、次のマイクロフードアドレスは実行されるべ
き次のルーチンを含むマツピングＦＲＯＭから取出され
る。これはマイクロプログラマブル・コンビエータの命
令を取出してデコードすることに類似している。薔込み
許容ビットはレジスタへの情報の書込みを制御する。こ
れらビットの任意のものがアクティブであると、データ
バスにあるものはすべて指定されたレジスタに６込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の５
つの書込み許容ビットがある。インデックスレジスタＩ
ＲＥＧ、バッファ出力レジスタＢＵＦＯ，主（局部）メ
モリＭＭ Ｅ Ｍ、データレジスタＤＲＥＧ、および一
時しジスタＴ Ｅ Ｍ Ｐである。 マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
（インデックスレジスタから１つのビットを取り除く
）、ＸＮＯＲ回路（インデックスレジスタに１つのビッ
トを加える）、カウンタＣＮＴＲ，バッファレジスタ゛
ＢＵＦＦ、マイクロプログラムワードのデータ出力フィ
ールド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタ
ＤＲＥＧ、および一時しジスタＴＥＭＰである。 マイクロプログラムワードの第７（７Ｗ目）のバイトは
アッパーアドレスビット（ＵＡＥＮ）およびミドルアド
レスピッ）、（ＭＡＥＮ）を含む。これらビットの制御
のもとで、レジスタからの情報はアドレスバスにあるい
はアドレスバスの一部に置かれる。任意の与えられた時
間に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブで
ある。次の３つのミドルアドレスレジスタがある。バー
スト形式レジスタＢＴＹＰ、インデックスレジスタＩＲ
ＥＧ、およびシーケンサからのデータ５ＥＱＵである。 これらはデータをアドレスバスの３つの最下位ビットに
置く。５つのアッパーアドレスレジスタはデータをアド
レスがス全体に置く。これらはバフ７アレジスタＢＵＦ
Ｆ 、シーケンサデータＳ ＥＱＵ 、待ち行列レジ
スタＱＵＥＵＥ、データレジスタＤＲＥＧ。 および一時レジスタＴＥＭＰである。 マイクロフードワードの第８（８番目）のワードは雑制
御ピッ）（ＭＩＳＣ）を含む。ＤＱＲ１およびＤＱＲＯ
はデキューリクエストの完了をＬＯＰ １およびＬＯＰ
Ｏにそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリア
ドレスビットをＩＪ ｍし、従ってバッファ゛パラメー
タまたは待ち行列パラメータをアドレスする。Ｂ／Ｔは
待ち行列インデックス（これは優先度によって未決定の
仕事のトラックを保持する）の操作のためにインデック
スレジスタまたはバースト形式レジスタのいずれかの選
択を制御する。Ｄ／ＵはＬＩＰおよびＬＯＰに対するバ
ッファカウントの操作のために、カウンタがアップ計数
するか、あるいはダウン計数するかを決定する。ＣＮＴ
ＥＮはカウンタの動作を制御する。ＰＳＴＲおよびＮ５
ＴＲは高優先度および通常優先度のＦＩＦＯの出力レジ
スタをそれぞれストローブする。 第２６図はスイッチングプロセッサに対するマイクロコ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が相違する。第１のバイトはスイッチングプロ
セッサに対して５ビツトだけであるアドレス出力データ
（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビット
は局部メモリの最上位アドレスビットを制御し、従って
チャネルパラメータまたはスイッチングプロセッサのル
ーテインダテープルをアドレスする。マイクロコードの
第２のバイトは次のアドレスフィールド（ＮＥＸＴＡＤ
Ｄ）を含み、第３のバイトはデータフィールド（ＤＡＴ
ＡＯＵＴ）である。これらは待ち行列シーケンサマイク
ロコードの同じフィールドに類似している。 スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモＩＪ ＬＭＥＮ ＩＮ。 バースト形式レジスタＢＴＹＰ、出刃レジスタ０ＵＴＰ
。 ＡＬＵの入カレジスタＡＲＥＧ、キャラクタ状態レジス
タＣ）！Ｒ５ＩＮ、チャネル状血レジスタＣＨｐ ＳＩ
Ｎ、インデックスレジスタ１ＩＤＸ、待ち行列レジスタ
ＱＵＥＵ、待ち行列シーケンサリクエストラッチＱＳＲ
ＥＱ、および人力ストロープラッチＩＮＰＵＴ ＳＴ
Ｒである。 マイク−ワードの５番目のバイトはデータ許ｑ；コント
ロール（ＤＤ）を含む。これらはデータがレジスタから
データバスに転送されることを可能にする７つのビット
である。この７つのレジスタはマイク四ワードデータ出
カフイールドからのデータ５ＥＱＤ、スイッチングプロ
セッサの局部アドレススイッチ０ＷＮＳ、キャラ”フタ
状態出力レジスタＣＨＲ３ＯＵＴ、ＡＬＵ出力レジしタ
ＡＬＵＯ１入力レジスタＩＰＵＴ、バッファレジスタＢ
ＵＦＦ、および局部メモリＬＭＥＭ ＯＵＴである。 マイクロワードの６＠目のバイトはスイッチングプロセ
ッサのＡＬＵｔ−制御する。これはＡＬＵに加算、減算
、シフ ） 、Ｘ ＯＲＮあるいは他の機能を遂行させ
るように指示する６ビツトのコード化制御ワードを含む
。マイクロワードの第７のバイトは２つの書込み許容、
すなわち１、チャネルスタートラッチのリセットＲ３Ｔ
５ＴＲＴとデキューリクエストラッチコントロール
ＤＥＱを含む。第８のバイトは命令のシーケンスを制御
するビットを含む０これらはマイクロワードのＮＥＸＴ
ＡＤＤフィールドから次のアドレスを取り出すビットＥ
Ｔ’Ａ ＳＥＬ、キャラクタおよびチャネル状態に依
存して次のアドレスを選択するビットＮＡ ＳＥＬ。 およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。 マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。 これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
四ワード全部またはマイクロワードの一部を発生する。 アセンブラ出力ステートメントが同じマイクロフードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。 メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反訳して、異なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。 待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。 すなわち、バッファパラメータは（ｂ、 ＊奈米米峯峯
）によってアドレスされ、他方待ち行列パラメータは（
ｑ、＊＊＊奈＊来峯）によってアドレスされ・る。 次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＵＣＣ）
、およびこのバーストと同じ待ち行列の次のバッファ（
ＮＥＸＴ）である。これらパラメータはローア−アドレ
スバスによってアドレス４ＮＥＸＴ）によってアドレス
される。検査されているバッファはアッパーアドレスバ
スを通じてアドレスされ、また定数でまたはレジスタの
内容でアドレスすることができる。例えば、ステートメ
ント ｎｏｖ −ｄｒａｇ ＝（ｂ、 −ｂｕａｉｆ、 ’ｓ
ｅａｔ ）はバッファレジスタ内のバッファ（通常は
与えられたチャネルに対する現在バッファ）のカウント
パラメータをデータレジスタに移動させることを意味す
る。 待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ Ｌ待ち行列の最初の（最も古い）パース上の
アドレスを含む待ち行列頂部（ＴＯＰ）、および与えら
れたあて先に対するバースト形へのうちでアクティブバ
ースを有するもののトラックを保持する待ち行列インデ
ックス（ＩＮＤＥＸ）である。このインデックスはバー
スト形式０においてのみアクティブであり、従って通常
は定数（ｑ。 −ｑｕｅｕｅ、 ＋００００．４１ｎｄｘ）でアドレス
される。 頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｎｏｖ（ｑ、−ｑｕｅｕｅ、 −ｔｙｐ、キｂａｔ ）
＝ −ｂｕｆｆはバッファレジスタの内容を待ち行列レ
ジスタ内の待ち行列のもとのバースト形式レジスタのバ
ースト形式の底部パラメータに移動させる。通常、これ
は現在待ち行列の底部に現在バッファを加えることにな
る。また、待ち行列パラメータは定数でアドレスするこ
とができ、従ってステートメント ｍｏｊ −ｔａｍｐ ＝ （ｑ、 −ｑｕａｎ、 ＋０
００２．４ｂｏｔ ）、および ｒｎｏｖ −ｔａｍｐ ＝ （ｑ、 ’１ ｆｒｅａｑ
、 ４ ｔｏｐ ）は有効なステートメントである。 スイッチングプロセッサは異なるメモリアドレス７オー
マツトを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。 スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。 スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする。 これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで到来する
キャラクタの状態（ＣＨＡＲ５Ｔ：Ｆ Ｌ Ａ Ｇまた
はＤＬＥキャラクタにそうぐうしたか）、チャネルの状
態（ＣＨ５ＴＡＴ：バーストの始まりまたは終了、等）
、アクティブバッファの次のキャラクタのインデックス
（ＬＩＰおよびＰＩＰに対し、ｒＰＵＴＩＮＤ、ＬＯＰ
およびＰＯＰに対シテＧＥＴＩＮＤ）、誤り制御バラメ
ー、＊ （ＢＣＣ５ＡＶ）、ルート選定／／Ｉ／−）不
選定雷・示器（ＭＡＲＫ）、新しいバーストを配置すべ
き待ち行列（ＯＵＴＰＲＴ）、および変更されるべきル
ーテイングテーブルアドレスおよびそれを変更するデー
タ（ＴＡＢＡＤＨおよびＴＡＢＤＡＴ）である。アッパ
ーアドレスバスの１つ以上のアドレスがルーティングテ
ーブルエントリを制御する。これらエントリはバースト
もルート選定する通信リンクを決定するために使用され
、リンク事故の場合に変更される。 スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。 全部のチャネルパラメータに対して、これはチャネルカ
ウンタによって自動的に制御される。しかしながら、ル
ーティングテーブルにアクセスするときには、ローア−
アトにスパスはインデックスレシスｉによって制御され
る。かくして、命令ｍ６ｖ’ （”１ ｃｈａｒｓｔ
） ＝ −ｅｈｒ！Ｉはその特定のチャネルに対するキ
ャラクタ状態パラメータに対するアドレスにおいてキャ
ラクタ状態レジスタの内容を局部メモリに移動させる。 このように、スイッチングプロセッサのハードウェアは
池のチャネルに対して使用でき、他方その特定のチャネ
ルに対するパラメータは次の７レ一ム時間において使用
するためにセーブされる０これに対し、ステートメント ｎｏｖ （−１ｎｄｚ ）＝ ＄００（１０）はインデ
ックスレジスタによってアドレスされたルーティングテ
ーブルロケーションに定数１を移動させる。このロケー
ションはチャネル番号とは独立である。それ故、同じル
ーティングテーブルが共通のリソースとしてすべてのチ
ャネルに利用できる。 ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクワアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。 ２つの形式のジャンプステートメントがある。 通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。 ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの一先度があ
る。１つの優先区内でリクエストは先着順の基準でサー
ビスされる。 スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦＲＯＭから取り出される。有限状
態マシンは各チャネルに対するタスクのシーケンス化を
制御する。例えば、バーストの第２のバイトが特定のチ
ャネルで処理された後、有限状態マシンは第３のバイト
が次であるということを指示し、速答なマイクロニード
への分岐を制御する。ＦＩＦＯジャンプステートメント
のフォーマットは次の通りである。 ｊｆ“ 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００ 次の命令に入る ｊｎｕ （１０） 無条件のジャンプｊｔ＋ａ
０２ 等しい場合にジャンプｊｕｎ ０３
等しくない場合にジャンプｊｎｇ ０４ 大き
い場合にジャンプｊｎｌ ０５ 小さい場合にジ
ャンプである。これらはある絶対値とデータレジスタの
内容とを比較した結果に基づいている。 スイッチングプロセッサの場合には、条件はＡＬＵ状態
レジスタからかあるいはある外部のハードウェアライン
から取り出される。スイツチングプロセッサに対して利
用できる条件は５ＥＬ ００ 次の命令に入る ｊｎｕ （１０） 無条件のジャ ンプｊｎｅ ０２ 等しい場合にジャンプｊｕｎ
０３ 等しくない場合にジャンプｊｎｂ ０５
ｒＺッファがない場合にジャンプである。例えば、命
令シーケ ンス％１ｏｏｐ ｊｎｓ ’１１ｏ ｏｐｏｐ は次のチャネルのスタートまで゛ループを構成する。 ｎｏｐステートメントは不動作を表わし、１命令サイク
ルの時間をとる。 待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ａｔ ｊｎｓ ｅｃ ＠Ｉｎ ｉｎ である。ｎＩＩｔ命令は通常優先度のＦＩＦＯの出力レ
ジスタをストローブし、従って次のリクエストを出力レ
ジスタにラッチする。ｐａｔ命令は高優先度のＦＩＦＯ
の出力レジスタをストローブする０ｎｓｔ命令は通常優
先度ルーチンによって実行されねばならず、ｐａｔ命令
は高優先度ルーチンによって実行されねばならず、さも
ないとＦＩＦＯ出力レジスタの内容は変更されないま−
であり、同じリクエストが多くの回数サービスされるこ
とになる。１ｎｅ命令はカウンタをインクリメントし、
ｄｅｃ命令はカウンタをデクリメントする。これらはバ
ッファのカウントパラメータを操作するのに使用される
。 ｅｉｎ命令はインデックスレジスタにバーストを追加す
ることを可能にし、他方ｄｌ！ｌＬ命令はバーストの除
去を可能にする。インデックスレジスタは特定のあて先
に対してなすべき仕事を有する待ち行列のトラックを保
持するために使用される。新しいバーストが待ち行列に
加えられたときにあるいは古いバーストが除去されたと
きに、トラックを更新することは重要なことである。 スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｓｔ ｓｔ ｍｏｖ −ｏｕｔｐ ： ＝ −１ｎｐｕｔ山Ｆｐｓｒ
ａｔｉｏｎ ｒｅｑ苧ｒ＠ｑｕｅｓｔ である。 ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＸ
Ｐの場合には、これは入リンクまたはポートからの入力
をラッチする。 ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＰの場合には、共有メ
モリへの書込みを開始させる。１．ＯＰおよびＰＯＰの
場合には、出力が出リンクまたはポートに送られる。 スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
請書するために使用される。このＡＬＵは複数のコード
に応答して１５レジスタ（−ａｒｅｇ）とＱレジスタ（
内部）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ動咋は ａｌｕ ６ｉｎｃｑ；ＡＲＥＧをインクリメント、Ａ
ＬＵＯおよびＱＲＥＧへ出力 ａｌｕ ９ａｔｏｑ；ＡＲＥＧの内容をＱＲＥＧへ転
送ａｌｕ ９ｓｘｏｒ；ＡＲＥＧおよびＱＲＥＧの排
他的ＯＲを実行 ａｌｕ ４ａｎｄ；ＡＲＥＧおよびＱＲＥＧのＡＮＤ
を実行、ＡＬＵＯへ出力 ａｌｕ Ｉａｎｄｑ；ＡＬＵＯおよびＱＲＥＧへの出
力についてＡＮＤを実行 ｒｅｑ命令は待ち行列シーケンサの仕事を要求する。こ
れはリクエストをスイッチングプワセツサＩＤ、チャネ
ル番号、およびバッファパラメータとともに某有パスを
通じて送出し、それを待ち行列シーケンサのＦＩＦＯ中
にラッチすることによってなされる。待ち行列シーケン
サが実行できるという各ルーチンに対するリクエストパ
ラメータが存在する。例えば、命令 ｒｓｑ Ｉｌｎｃｓｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、閑連したバッファのカウントパラメー
タをインクリメントすることを要求する。 待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。 リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、Ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。 かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数めルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが規正ある。 表 ８ 待ち行列シーケンサリクエスト ルーチン 定 義 ｌｎｅ＋ｓｉｍ ａｉｍｐｌｓ ｌｎｃｒｅｍｓｎ
ｔ ｃｏｕｎｔｉ ｎ ｃ ｕ ｎ ｅ ｉ ｎｅ
ｒｅｍｅｎｔ ｗ／ｇ＠ｔｂｕｆｉｎｅｕｎｌ ｉ
ｎｃｕｎｅｗ／５ｎｑｕｅｉｎｃｃｏｎ Ｉｎｃ
、 ｃｏｎｄｉｔｉｏｎａｌ ｇ＠ｔｂｕｆｉｎｅａｒ
ａ Ｉｎｃ 、 ｃｏｎｄｉｔｉｏｎａｌ ｒ＠ｓ
＠ｔｉ ｎ ｃ ｅ ｎ ｑ ｉ’ｎｃｒａｍ＠ｎ
ｔ ａｎｄ ５ｎｑｕｅｒ ＠ｓ ｅ ｔ
ｒｅｓｅｔ ｃｏｕｎｔｒａｑｕｎ ｒｅｓｅ
ｔ 、 ｇｅｔｂｕｆ 、 ｅｎｑｕｅｒｓａｓｎｑ
ｒｅｓｅｔ ａｎｄ ｅｎｑｕａｄｓｑｐｒｉ
ｐｒｉｏｒｉｔｙ ｄｅｑｕ＊ （ＬＯＰＯ／１ ）
ｄｅｑｎｒｍ ｎｏｎ−ｐｒｌｏｒｉｔｙ ｄｓｑ
ｕ＠＝ＰＯＰｄｅａｅｏｎ ｄａｅｒｅｍｅｎｔ
、 Ｃａｎｄ 、 ｃｈａｉｎｐｕｔｂｕｆ ｒｅ
ｔｕｒｎ ｂｕｆｆｅｒ ｔｏ ｆｒｅ＠ｑｇｅｔｂｕ
ｆ” ｇｅｔ ｂｕｆｆｅｒ ｆｏｒ ｔｈ＠ＬＩＰ
ｓｓｔｂａｆ” ａｓｔ ｂｕｆｆｅｒ ｐａｒａｍ
ｅｔ＠ｒａ豪印のルーチンは初期設定においてのみ使用
される。 １つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することができる。ＬＩＰま
たはＰＩＰはｉｎｅｓｉｍ、 １ｎＣａｎｅ。 Ｌｎｅｔｉｎｌｌ １ｎｃｃｏｎＳ １ｎｃｅｒ＠、１
ｎｃｅｎｑ、ｒｅｓｅｔＳｒｅｑｕｎ。 あるいはｒｅａ＠ｎｑリクエストを送出することができ
るｏ Ｌ ＯＰ Ｇ！ ｄｅｑｐｒｌ、ｄ＠ａｃｏｎ、
あるいはｐｕｔｂｕｆリクエストを送出することができ
、他方ＰＯＰはｄｅｑｎｒｍ、 ｄｅａｃｏｎ、あるい
はｐｕｔｂｎｆリクエストを送出することができる。こ
のように、待ち竹製シーケンサは常にその送出のフレー
ム時間内にリクエストを処理することができる。ｄａｑ
ｐｒｉは最高の優先度を有し、ＬＯＰに対するバッファ
をエンキューするルーチン（１ｎｃｕｎｌおよび１ｎｅ
ｓｎｑ ）は第２に高い優先度を有し、他の丁ぺてのル
ーチンは低い優先度を有す゛る。 各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルキード
バフ７アメモリに書込まれる。 各スイッチングプロセッサはそれがＬＩＰ。 ＬＯＰ、ＰＩＦ、あるいはＰＯＰであるかに依存して異
なる一組のマイクロコードを実行する。このマイクロフ
ードの構造はすべての組とも類似している。各チャネル
はチャネル時間内で独立に処理される。この時間中、局
部メモリからのパラメータが読み出され、待ち行列・シ
ーケンサに対してリクエストがなされ、キャラクタが入
力され、処理されて出力され、そしてパラメータが次の
フレームの同じチャネルに対する局部メモリに記憶され
る。 第３０図はリンクスイッチの入力プロセッサの田能的フ
ローチャートである。ＬＩＰおよびＰＩＦマイクロコー
ドはコードの共通セクショントシテＩｉＡ成され、これ
はその後ｊｆｕ命令を通じて特定のルーチンに分岐する
。この共通コードはチャネル時間の開始までループをな
し、局部メモリからキャラクタ状態およびチャネル状態
レジスタをロードし、キャラクタ状態有限状態マシンの
出力を局部メモリに記憶する。各ルーチンは通信リンク
またはポートからキャラクタを入力し、適当な処理をな
し、キャラクタを共有メモリに誼き、待ち行列シーケン
サから待ち行列処理を要求し、次の７レ一ム時間に実行
されるべきルーチンを計算し、そしてこの情報を局部メ
モリに記憶する。 第３１図はリンクスイッチの出力プロセッサの機能的フ
ローチャートであるっＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは出
力リンクまたはポートに向けられたバーストを見つけ出
してこのバーストの次のバイトを出力することだけを必
要とする。出力に利用できるバーストが存在しないとき
には、ＦＬＡＧキャラクタが送出される。ＬＯＰの場合
には、時間拘束が厳しいのでデキューは最高の優先度を
有する０ＰＯＰの場合には、時間拘束は厳しいという程
ではないので低い優先度のデキューが使用できる。 待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の優先度で処理する。第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。 リクエストには次の３つの優先度がある。デキューリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先ＡＪＭｉの基準でサービスされる。通常のリクエス
トはすべての優先度リクエストが完了されるまで、サー
ビスされない。デキューリクエストはリンク出力プロセ
ッサによって発生され、最高の優先度を割当てられ、従
ってそれらはつくられたのと同じチャネルでサービスさ
れる。デキューリクエストは同じチャネルでサービスさ
れるから、スイッチングプロセッサが待ち行列シーケン
サに識別（アイデンティフィケーシヨン、ＩＤ）を転送
する必要はない。優先度および通常のリクエストは待ち
行列シーケンサがそれらに対する時間を有するときに、
サービスされるべきＦＩＦＯにロードされる。これらリ
クエストはスイッチングプロセッサ番号とリクエストが
なされるチャネルを含むそれらのＩＤを伴なわなければ
ならず、その結果待ち行列またはバッファの応答を正し
く戻丁ことができる。 第２列の調停はプロセッサの＠能による。ＬＩＰ。 ＬＯＰ、ＰＩＰ、およびＰＯＰはその順序の優先度で配
置されている。スイッチに任意要人の複数のプロセッサ
がある場合には、この形式内の優先度は随意に選択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストおよびそのＩＤを待ち行列シーケンサの
ＦＩＦＯにロードする。 待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮＯＲ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速度の
動作を達成するために、条件コード選択フィールドを除
き殆んどすべてのビットが直重的にコード化される。連
続する処理以外には２つのプ四グラム制御命令、すなわ
ち、条件付きジャンプ命令および条件なしジャンプ命令
だけである。 待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。 不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。 すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって。 生じる不動作）に移行する。す′クエストが見つけられ
ると、待ち行列シーケンサは適当なマイクロコード化サ
ブルーチンにジャンプし、リクエストを処理する。この
点で、もはやリクエストを必要としないが、しかし要求
するスイッチングプロセッサの該別（ＩＤ）は必要であ
る。サブルーチンの初期において、ス）ａ−プが適当な
ＦＩＦＯに発生され、次のリクエストのために道を−る
。スト四−ブの開、現在リクエストＩＤはバッファレジ
スタにクワツク入力される。 待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制御）に優先度を与えられる
。各通信リンクに対する８つの優先度に対応する８つの
リンク待ち行列と同じ数だけあり得る。 ４つのマケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがあ名。バツー７
ア状態はバイトカウント、次、および後任のバッファ連
係情報を含む。待ち行列状態は待ち行列に対する頂部お
よび底部ポインタを含む。優先度インデックスレジスタ
はリンク待ち行列の０番目の待ち行列状態に保持される
。ＬＩＰがある形式の新しいバーストを受信すると、Ｌ
ＩＰは既にセットされていないインデックスレジスタに
対応する優先度ビットをセットする。同体に、ＬＯＰが
空のチャネルに対する次のタスクを要求すると、待ち行
列シーケンサはこのタスクを最高優先度の待ち行列に戻
す。その待ち行列が空であるならば、ＬＯＰはインデッ
クスレジスタ内の対応するビットをクリアする。 待ち行列シーケンサは１２．５ＭＨｚで動作するように
設計されている。スイッチングプロセッサは１０ＭＨｚ
で動作するように設計されている。 バーストスイッチングマロクロコードという題名の付表
はマイクロコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、ＬＩＰＳＬＯ
Ｐ、ＰＩＦＳＰＯＰ、等に対するコメント（注釈）を含
む。゛ ポート回路 バーストスイッチングシステムにおけるポート回路丁な
わちポートインターフェース回路の目面は、スイッチポ
ートの信号の形式をポート便用者の特定の信号形式に変
換し、また七の逆を行なうことである。丁なわち、アカ
ログ電話機、ディジタル電話機、データ装置、アナログ
トランク等は、各々その固有の形式のポートＩ！ｌ！ｌ
′ＮＦを必要とし、そのポート回ＭＫよシ、その信号の
４注は共通のバーストポート信号形式に変換される。 種々の形式のｆｅＩｃのポート回路は異なるが、丁べて
、バーストを生成し終端させるための手段、音声ライン
上における沈黙／音声検出および七の池の制＠Ｉａ雇を
言む。 以下には、アナログ成話愼に対するポート回路について
記述する。ついで、他の形式のポート回路のア、＋ａグ
′４話峨ボー）１！？Ｊ路に対する関係について説明す
る。 第３図およびｔ４６図には、ポートＬ！；！［１７８お
よび２５８か、それぞれリンクスイツｆ１３２のポート
と接続されるものとして示されている。第３２図は、ア
カログラインに対するポート回路９５０の１例のブロッ
ク図を示しているが、この回路は、ポート回路１７８ま
たはポート回路２５８として採用し得る。 第５２図匝は、いわゆるＥＯＲ３ＣＨＴｆｉ距の若干の
ものがポー）ｄ路９５０に含まれている。これは、パー
ストスイツ六の高度に分牧される＄１４の＃微と一貫下
る。１ｆｏａｓａａ’ｌ”ｊなる用語は、鎧米よりディ
ジタルスイッチングシステムにおけるラインカードと関
連する儂＃辰距を表わ丁略語である。これらの機能は下
記のごとくである。Ｂは゛４／ｌｌｌ供給（Ｂａｔｔｅ
ｒｙ ｆｅｅｄ）の４語でｓｂ、加入者哉盛へ直流バイ
アスまたはループ磁流を供給することを意味する。０は
過４）Ｅｌｉ護（０マａｒマｏ −１ｔａｇ＠ｔｒａｎ
ｓｉｅｎｔ）の略語であシ、伝送ライン近傍の４１によ
り誘起されるトランジェントのような１４（圧トランジ
エン）Ｋよる損傷を保護することをｆ＆米する。几はリ
ンギング（几ｉｎｇｉｎｇ）の略語でメ勺、加入者ライ
ン上に誘起されるリンギング信号を＋ｊｌｌ Ａｉする
ことを意味する。Ｓは監視（ＳｕｐｅｒｖｉｉｉｏｒＬ
）の４譜であり１，１１々の加入肴哉虐状！甜を検出す
るためラインを監視することを意味する。Ｃは、コード
化（Ｏｏｄｉｎｇ）の略語であシ、加入者音声信号をデ
ィジタルキャラクタに変換することおよびその逆を行な
うことを意味する。 Ｈはハイブリッド（Ｈｙｂｒｌｄ）の４語であシ、２線
式加入者ラインと４線式コード化部門において必要とさ
れる２−４線変換を遂行することを意味する。Ｔは試５
演（Ｔｏ ｓ ｔ ）の略語でめシ、丙えば加入者ライ
ン上において故４条注を決定する試験を遂行することを
ヱ未する。ＢＯｆＬ８０ｋｌ’！！機能のよシ詳細な説
明（ついては、ムｒｌｈｕｒ Ｂ、Ｗ４１目・−ａｍｓ
著１’−Ｄｅｓｉｇｎｅｒ ’ｓ ｆ（ａｎｄ Ｅｏａ
ｋ ｏｆ Ｉｎｔｅ −ｇｒａｔｓｄ ０ｉｒｃｕｉｔ
ｓＪ 、ＭｃＧｒａｗ−Ｈｉｌｌ ＢｏｏｋＯｏｒｎｐ
ｍｎｙ 、 １９８４年元行、第４眞を参照されたい。 ポート回路９５０からの各形式のバーストは、ポートパ
スとマイクロプロセンナ９５２間においてインターフェ
ース９５４を通ってバイト毎に進行する。インターフェ
ース９５４ハ、；ｔｅ−１−パスの特注をマイクロプロ
センナ９５２のバスＫｆ合させる。Ｚｉｌｏｇ Ｚ８０
人として入手し得るマイクロブ°α七グチは、マイクロ
プロセンナ９５２として十分でおる。 マイクロモロ七ツｆ９５２ＫＡ遍する到来音声のバイト
は、ディシタルーアｆｏグ（Ｄ／ム）コンバータ９５６
に供給される。Ｄ／ムコンパータ９５６は連続アカログ
信号を発生し、そしてこの信号は８Ｌ工０９５Ｆ３Ｖｃ
伝送される。 加入者ラインインターフェース回４ （ｓＬＩｏ）９５
８は、ハイブリッド丁なわち４−２線変１１［拒、電池
供恰丁なわち電゛括愼の一力供給、９ング毫圧のライン
への印加およびオアー７ツク検出を含むＢＯＲ３０Ｈ’
ｌ’ｆｉ）ｔｌの多くのものを遂行する閤東上入手し得
るＬ！２１路である。再碑氏されたアカログ信号は、８
ＬＩＯ９５８１Ｃより２−４碌７カログライン９６０に
供給される。 アナログライン９６０上の端末ｆ月番愼ａ列えば４話慎
から到層したアナログ信号は、５ＬＩＣ！９５８を通シ
、アナログ−ディジタル（ム／Ｄ）コンバータ９６２に
供給される。ム／Ｄコンバータ９６２は信号をディジタ
ル化して、キャラクタグ１１をマイクロプロセンナに供
給する。マイクロプロセンナ９５２は、このキャラクタ
ゲリに対して音Ｐ／沈黙検−アルゴリズムを実行する。 マイクロプロセンナ９５２は、情報工率ルギが４圧する
こと、聞えばｌ用者が話やであることを決定すると、バ
ーストを宣言し、ヘッダを予め固定し、バーストのバイ
トをインターフェース９５４を介してポートハスに送り
、そしてバーストの−Ｔ時にターミネータ丁なわちター
ミネー７ヨン７−クンスをげ加する。Ｄ／ムコンパータ
およびム／Ｄコンバータは、−緒にされてしばしｆ；
ｅｏｄａｒ／ｅｌｅｅｏｄｅｒＫ対する培「ｅｏｄ＠ｅ
Ｊ と称される。このようＫ、バーストの発生および
終了がポート回路で行なわれる。この特徴は、ポート回
路がリンクスイクテの近房からｌ用者の近傍、究極８＋
］Ｋは端末のｌ用者のｆＲ≦自座円に移されるとき１？
に重要である。 バーストスイツをングアー午テクチャは、発信Ｚ月番か
らデインタ、／Ｉ／題話礪を含むデスティネーション匣
月番へのディジタＡ／伝送を叉待する。 音ＩＢ／沈黙検出アルゴリズムは孜釘円に周回である。 検出アルゴリズムはディジタル信号で勘作するから、デ
ィンタルスピーチ捕間（Ｄ１３Ｉ）アルゴリズムが適当
である。例えば、Ｄｆ９１アルゴリズムの１列として、
８＋Ｊ、Ｏａｍｐａｎｓｌｌａの論文「Ｄｋｇｆ ｔａ
ｌ ８ｐｓａａｈ工ｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏｏ
ｍｓａｔ ’ｒａｃｈ−几ａｖ、 Ｔｏｌ、 ６、ｌ
ｌ＆１１ １２７〜１５８頁、１９７６年春発行を参照
されたい。 また、孜屑上ＩＩ！ｉ知の等唾な’Ｉ’Ａ８Ｉ（時間割
当てスピーチ挿間）技術ｆ：参照されたい。 ポートＩ！２１路９５０に時定の伏・曙が起こると、マ
イクロプロセンナ９５２Ｆｉ刑−バーストを生成してそ
れをインターフェース９５４を介して送出し、高位のブ
ロセグナにこれらの状岨についてｌｊ−ｍする。かかる
状暢として、オンフックまたはオフフック、およびトー
ン検ｆｉ４９６４からのトーン検出を営む。キートーン
のよりなアｆａグトーンの受信にて、トーン検出４９６
４は、そのトーンのディジタルコード化信号をマイクロ
プロセンチ９５２に供給する。適当なトーン検出４の列
は、ＧＩＥマイクＣｌ路、部品随Ｇ８８７０Ａである。 マイクロプロセンチ？５２ｉ、インターフェース９５４
からＩｔ＋１１１１ｇｌバーストを受信すると、１か制
御バーストの形式に虞存する櫨々のｖＪ作を取り得る。 マイクロプロセンチ９５２はリンガ９６６をターンオン
することかでき、このリンガは２０ Ｈｚのリングペ王
を発生し、ラインに収シ寸けられた゛庫話機【４勧させ
る。ｆｌｌ 却バーストは、７大コグトーンを表わ丁−
運のバイトを、マイクロプロセンチのメモリから読み出
させＤ／ムコンパータ９５６に送出することができる。 これによシ、トーン例えはダイアルトーンまたは話中信
号が１舌債に送られる。、ｆｌｌ ｉｌｌ制御バースト
た、９人コンバータ出力をルックパクク回５１５９６Ｂ
を介してＡ／Ｄコンバータ入力にＬＩＩ接歴続すること
もできる。これにより、バーストスイクｔングシステム
の広屹囲の遠隔診断能力がｏＴ距となる。 ポート回路を循環させることによシ、広範囲の試我モー
ドのための手段が提供される。インターフェース９５４
から受信された音声バーストは、下記の回、８部品２通
つ九浸インターフェースに音声バーストとして戻される
。丁なわち、インターフェース９５４、マイクロプロセ
ンチ９５２、Ｄ／Ａコンバータ９５６、ループバック９
６８、人／Ｄコンバータ９６２、マイクロプロセンチ９
５２およびインターフェース９５４を通る。４位プロセ
ンナによう受信された音声バーストは、送られたものと
ディジタ＃ Ｂｇ Ｉｃ比べてさ、これらの部品の劫匣
拒刀を決定できる。また、トーン検出器９６４により、
受信されたトーンは、マイクロプロセンチ９５２から送
られたものと比較できるから、トーン検出６９６４のａ
ｒｌＥ ＭＱ力を監戊できる。 この試刷距力は、アナログライン９６０を非試′−ｉ１
．状項のま″！浅丁。ポート回路９５０は、もしもポー
トバスインターフェース９５４がディジタルラインイン
ターフェースによ装置す代えられれば、リンクスイッチ
からアナログ端末−４に４丁ことができる。−１えは、
第３図のポート回路１７８がアナログ端末礪虐の近くに
物理的に配置されるならば、ポートｌＧ！１ｆｉ９５０
は、第６図に示されるポート回路２５８の機雇を巡行下
る。加入者近傍（おそらく加入者溝内または端末ｌ月番
装置同さえも）の線はディジタルラインとな夛、遠隔ポ
ート回路を含む全ラインは、ループバンク回−ｊ４９６
Ｂを使って試験できる。 ポートｌａｌ路９５０は、もしも８’Ｌ’ＬＣ９５Ｂ内
のへイブリッドおよび＠池供給回路およびトーン検出器
９６４が砿去されるならは、ディジタル音声礪話磯に作
用する。Ｄ／Ａコンバータ９５６の出力は直接（活機受
話４に同い、砿話礪マイク出力は直接ム／Ｄコンバータ
９５２に同う。 ディジタル１末に適当なポート回路は、インターフェー
ス９５４、ポート回路のマイクロプロセンチ９５２、さ
らにＵ Ａ ＲＴ （ＵｎｉｖｅｒｓａｌＡｓｙｎｅｈ
ｒｏｎｏｕａ Ｒｅｃｅｉｖ＠ｒ Ｔｒａｎｓｍｉｔｔ
ｅｒ）と呼される商業釣に入手し得る並−Ｉおよび直−
並コンバータよシ婢成されよう。 ポート回悟９５０は、既存技術の同各切替えされるライ
ン回路のＨＤを遂行下る。しかして、このＬｇｌ路は、
ｃｏｄｅｃ（Ｄ／ムおよびＡ／Ｄコンバータ９５６およ
び９６２）および５ＬＩＯ９５８よシ成る。 ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。 ｔ ディジタルラインおよびポート回路の遠隔配置の使
用を可能に下るインターフェース９５４を含む。 ２、、ｆＩＩ呻バーストの、＃沢および沈黙／音声の検
出をｏ７４１ ｔｉｃするマイクロプロセツサ９５０を
含む。 五 多くのラインｌｊｌ！１ｇＫ対下るリング４田の共
通の発生でなく、９ング゛（王の尚ｔｓｎ発主を可能（
する儒橿面リンガ回路９６６を含む。 ４、 多くのライン回路に共有される共通のトーン検出
−に虞ダせず、信号トーンの＠部ｄ″′Ｊ検出を町隠に
するトーン検、ｔ１３４９６４を含む。 ５、 ５ＬＩＣ９５８Ｔｔａきポート回路の丁べての遠
４試屓をｏｒ？にするルックパックＩｇ１％９６Ｂを含
む。 分！＆静ｊ帥 第１図は、リンクによシ柑瓦接硯されたリンクスイツｆ
ｄ４よシ成るパーストスイクをングシステム１００を示
している。バーストは、端末便用者と粘合されたポート
を介してスイツｆ″網にｊ人できる。システム１００に
おいて、便用者Ｘは便用者Ｙと通信することを布置する
ものと仮定する。 ヘッダにＹのアドレスをもってＸのポートにてスイツｆ
ｄ４に入るバーストは、スイッチ網によυＹアポートル
ート設定されねくならない。このルート設定は、リンク
スイッチが七のデスティネーションに同ってバーストを
送信できるようＫ、各リンクスイッチがスイッチ網の矧
４を有することを必要とする。さらに詳伍すると、各リ
ンクスイッチは、バーストヘッダから下記のもの分決定
するに十分のｒ＃模をＭしなけれはならない。丁なわち
、ｔ デスティネーションが七れ自）ｆＫとってｆｉＩ
Ｊ部釣でなければ、どのリンクがデスティネーションに
同ってもつとも直接ｎＫ導かれるか。一般に、１以上の
リンクがリンクスイクｔに接続される。 ２ デスティネーションがそれ０渾によって間４円であ
れば、バーストがどのポートに供給されるべきか。 バーストヘッダを別Ｉ４１装置は、各々スイッチ網のポ
ートに現われる１組のマイクロプロセツサを肩えている
。各栂−プロセッナは、Ｉｆｌ＋１−バーストと祢され
るメツセージを送信し、受信する。ｉｉｉ制御装置には
、３つのｄｉｔ的に異なる形式のプロセッサが４圧する
。丁なわち、ポートプロセッサと、発呼プロセンチと、
ｔ４ブσセンナとを有する。 上述のごとく、各システムポートは、ポート回路列えに
ライン＠路に位置してポートプロセッサを有する。ポー
トブロセッｆは、七の発呼プロセッサと制（ロ）バース
トを交侠し得る。°ポートプロセンナは、オフフック、
トーン等のような外部信号をポート回路の池の回路とと
もに検出し得、そしてポートプロセンナは、応答して、
−１呻バーストを六山下る。ポートプロセッサは、池の
、Ｉｌｉ′ｌＩ−プロセッサから、ｉ！１＋−バースト
を受信し得、そしてポートプロセッサは、応答してリン
グ、トーン等のような外部信号をポートＩｇｌＮｒの池
の回路とともに送出する。外部ｆｉ方の性質は、ポート
回路の形式に依存して変わる。このように、ボードブσ
セッ−ｔｈ、外部信号と円品馴蜘バースト間のコンバー
タとして働く。 各ポート１ｇｌ路はポートプロセッサを有する。一般に
、経済的理由のため、ポートプロセッサのメモリを小さ
く維持することが望ましいから、ポートプロセンナプロ
グラムは大きくない。ポートの檀頑の変動、−えばライ
ン、トランク等はポートプロセッサで取）扱われるから
、Ｊｌｌ ４バーストインター７エーヌは、丁べての形
式のポートに対して殆んど同じである。 パーストスイッｆ／グシステムにおける高位論４礪４巳
の大半は、呼プロセグナに配置される。呼ブロヤツナは
、呼の設定、カストム呼の：＃象の実行１．貞々°の原
子タスク尋を取シ扱うことができる。 タスクの分収の―未、呼プｃ１センチのプログラムメモ
リは相当大きくな夛得る。 各呼プロセグナは、ポートの様相を有する。丁なわち、
呼びプロセンチは、スイッテ網にとってはそれがデータ
装置でめったかのように見える。 七のスイノｆ網の様相は！月番のコンピュータの様相で
おる。しかし、これは、以ドに記述されるように、スイ
グ六七れ１不の１Ｉ１１ ｔｎ ｉｃに直接包含されな
い。スイグｆ制＠ｌ装置は、一般に、スインｔの呼処理
電荷、利用町罷住および残存町距圧のために必要とされ
るのと同数の多数の呼プロ七ツナを必要とする。Ｍｏｔ
ｏｒｏｌａ ６８０００のような現圧入手し得るマイク
ロプロセツサは、呼プロセツナとして十分の処４Ｒ刀を
提供し得よう。 パース上スインをングシステムは、必然円に多数の１４
プロセスを含む。例えば、電話システムにおいて、戊辰
の管列プロセスは、ディレクトリ番号−装置番号変換、
時間および利用累積、最近の変化、保守等でろる。これ
らのプロセスが主としてデータベース活動である。この
ように、ｆ埋プロセスは、大きなデータ蓄積の必要およ
び適度のプログラム蓄積の必要により一１＋？＋値づけ
られる。 小形のシステムにおいては、ｆ４プロセスは、呼プロセ
ンナによシ遂行できるかも矧れない。大杉のシステムに
おいては、ｆ理プロセスは、おそらく別個の゛Ｕ埋ブロ
セグナによシ遂行されよう。 大形のＬ６用においては、１４ブロセツナは、大形の蓄
遣能力分もつ呼プロセンナを備えることができ、呼プロ
セツナ自不に対してはポートインターフェースしか必要
としない。かくして、リンクスイッチのポートは、便用
者のリンクまたは＋ｔｎの通信システムに対するトラン
クと結合してもよいしくこれらの結合はポートプロセン
ナを含む）、あるいは汁プロセノｆ″′！ｌたはＩ理プ
ロセンナと結合してもよい。 パーストスイクｆ刊ｇｌＩ装置は、システムのｆ理処、
！１１歳荷１利用町姫注および生残シ可禰注のために必
要とされるのと同数のｇ４プロセンナを含むことになろ
う。 上べのように、別−１１１装置は、各便月番ポートに対
するポートプロセンナ、若干教の呼プロセツチおよび若
干改のは埋ブロセグナを含む。以下の論述は、これらの
部材が、ｔｌ’ｌｊ ｃ！ＩＩ嶺距を如何に遂行するか
をａ明する。単−釣原理は、チービス提供である。丁べ
てのプロセンチは、北極旧に１用者に対するチービスを
提供する。ポートプロセラｆは、便用者に対するチービ
スを直接面に逐行する０呼ブロセツチは、ポートプロセ
ンナに対するチービスを遂行する。ｆ理プロセツナは、
呼ブロセツナに対するチービスを遂行する。１々の♂１
仰プロセツナ間の、魂則を公式化するため、各プロセン
チと関遅する「チービスセクト」の概念を招介すること
は有用である。このため、下記の定義が通用される。 ナーピスプロセンナ：池のものにチービスを提供するプ
ロセンナ。 チービス七ット：ブσ七クナがチービスを提供する丁べ
てのもの。 チービスセクトメンバ：プロセンナがチービスを提供す
るもの。 チービスセクトに対するナービヌを提供するプロセンチ
。 ＄３３図ｄ、チービスセクトの定義およびナービス提供
＃装置の）ｉｌｆａを示すもので、Ｆ記の点を注意され
たい。 各ポートプロセンナは、そのチービスセクトに１人の１
用者を有する。 各呼プロセツナは、七のチービスセクトに多数のポート
プロセンナを肩下る。 各管理プロセンチは、そのチービスセクトに多数の呼プ
ロセツナを有する。 第３３図において、１列として４詳の便用者がＧＫ、
Ｇ、、Ｇ、およびＧ、として示されている。各群は、
間単にするため図ＪＩＪｌｔｃ示されるように必ずしも
２つでなく、逼当改の便用者を含む。各便用者は、それ
が結合されるそれぞれのポートプロセンナｐｐに対する
チービスセクトである。各群のポートプロセンナは、詳
が結合される呼プロセツナ（ＯＰ）Ｋ対するナービスセ
ツＩ−（８８）を含む。各群の呼ブロセツチは、詳が晴
合されるｆ４ブロセツナ（ムｐ）に対するナービスセッ
ト？含む。かくして、Ｕ Ｓ Ｉ ＲｊはＰＰ、によシ
ナ−ビスされ、ＳＳ、の番号であるＰＰ、はＯＦ、によ
シチービスされ、ＳＳ６の番号で多るＯＰ、はλＰ、に
よシナ−ビスされる。 第３３図は、呼ブロセツチよシ多くのポートプロセッサ
があり、管理プロセッサよシ多くの呼プロセンナがある
ことを示投じている。これは一般的くいい得る。ポート
プロセッサは、音声ポートについて沈黙検出を遂行する
から、率−ポートにサービスする場合でさえ、かなシ話
甲であることが予測される。ｆ通、１つのポートは時折
のみ呼を開始下るから、多奴のポートプロセッサは単一
の矛ブロセツナによシチービスされ得る。呼プロセンナ
のプログラムメモリは相当欠きいと、じわれるから、必
要数の呼プロセンナのみを設けることで画嗜上の利益が
ある。 １つの呼における管理プロセッサのＦｌｔＦ）合いは小
さく、呼プロセツナのそれより小さくさえあるから、必
要とされるｇ４プロセクナは１平グロセクナよシナない
。管理プロセッサのデータメモリの必要性Ｆｉ相当大き
いと思われるから、最小数の管理プロセンナのみを設け
るということで面格上の利益がある。 第３３図は、サービスセットのＰ＃級を、を禾するが、
丁べてのプロセッサは自主釣に１乍することを強調した
い。第３３図の例示は、ブａセンナブロックが、ある意
味においてその左のプロセツナブロックを１が１（至）
し得ることを意味することご意図しない。代わシに、こ
の図は、石に流れるチービス斐米および左に虞れるこの
４／ＫＶＣ対する応答で、サービスの開法を示すことを
意図している。 上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プＵセッサによシ実行されよう。 実際に、アーキテクチャには、必然的に呼プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする〇第３３図の関係は、シ
ステムが、共有、分配されるリソースで効率的な態様で
制御機能を実行することを可能にする。 バーストスイッチングシステムの若干の具体例、特に切
迫した生残〕可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御装置’に、使用者
構内または端末使用者の１ａ器内にさえ配置し得る。こ
の種の具体例において、２人（またはそれ以上の）残存
使用者間で通信が行なわれるに必要なことは、通信−運
搬手“段、例えは残存使用者間で結合されるリンクスイ
ッチが相互に利用できるということのみである。 サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接した）＠接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセット
のヘッド全セットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。 ポートプロセッサとその呼プロセッサ間の制運パースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスｔＷすることを必要とする。 接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同様に、スイッチング網リソースは、これらの接続に
よって全く専用されない◇ 第１図において、使用者Ｘが使用者Ｙとｔ話によ〕通信
することを希望すると仮定する。第３４図は、単純な呼
び全設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。 ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰＸによ）検出される。 ＰＰは、適当な制御パース）ｔＸの呼プロセッサＣＰｘ
に送る。 ステップ２において、ＣＰ ｘは制御バーストをＰＰＸ
に送シ、ＰＰｘにダイヤルトーンｌｘに送出させる。ダ
イヤルトーンｆｔ聞くと、ＸはＹの電話番号のダイヤ、
ｓ、ｆ開始する。 ステップ５において、Ｐ Ｐ ｘはＸによ）ダイヤルさ
れた第１のデイツク）１検出する。ＰＰｘは、このデイ
ツク）１制御バーストとしてＣＰｘに送る。このグロ七
スは、ディジットごとに後〈。 ステップ４において、ＰＰｘはＸでダイヤルされた巌後
のテイツク）ｔ−検出する。ＰＰｘはこのディジットｆ
ｃＩ’ｘに制御バーストとして送る。 ステップ５において、ＣＰ ｘはＸによシダイヤルされ
たＹのディレクトリ電話番号およびＣＰｘの装置アドレ
スをＸの管理プロセッサ人Ｐｘに制御バーストとして送
出する。人Ｐｇは、Ｙの呼プロセッサＣＰｙおよびＹの
ポートプロセッサＰＰ７の装置アドレスを捜索する。 ステープ６において、人１’Ｘは、ＣＰｙおよびＰＰ７
に対する装置アドレスｆｃＰｘに制御バーストとして送
出する。 ステップ７において、ＣＰｘは制御バースト’ｔ−ＣＰ
７に送シ、Ｐ Ｐ ｙが空であるかどうかを尋問する。 この制御バーストは％ ＣＰｘおよびＰＰｘの装置アド
レスを含む。 ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
７が空であるかどうかを指示する制御バーストを送る。 （もしもＰＰ７が空でなければ、ＣＦ２は、制御バース
トｔ−ＣＰ ｘに送シ、ＣＰｘは、話中信号トーンをＸ
のラインに供給する。この偶発状態については第３４に
示されていない。）′：ｇ３４図の例においては、ＰＰ
７が空であると仮定される。 ステップ９において、ＣＰｘおよびＣＰｙは、制御バー
ストをそれぞれＰＰｚおよびＰＰ７に送る。ＰＰ７への
制御バーストは、Ｐ Ｐ ｘの装置アドレスを含み、ｐ
ｐｙをしてＹの電話機のリンギングｔ−開始させる。Ｐ
Ｐｘへの制御バーストは、ＰＰ７の装置アドレスを含み
、ＰＰｙｔ−してＸの電話機へのリングバック信号全開
始させる。この点で、両ポートプロ七ツサは、他のパー
ティのスイッチング網アドレスを知る。 ステップ１０において、Ｙが送受器管もち上げる。ＰＰ
７は、Ｙのオフフック状態全検出し、この状態を指示す
る制御バーストｔ−Ｃｐｙに送る。 ステップ１１において、ＣＰｙは、Ｙのオファ゛ツク状
ａｔ指示する制御バーストｋｃＰｘに送る。 ステップ１２において、ＣＰ ｘは、ＰＰｘに制御バー
ストを送１） 、Ｐ Ｐ ｘをしてＸのライン上のリン
グバック信号を終了させる。 その後、パーティの先に送られた装置アドレス全便って
ＸおよびＸ間の全２賃金話が絖〈。ＰＰｘから発するバ
ーストは、管理Ｒ経費なしに直接ＰＰ７に送られ、同様
にＰＰ７からのバーストはＰＰｘに直接送られる。各パ
ーティのポートプロセッサは、他のパーティのポートプ
ロセッサのスイッチング網アドレスを知る。 ステップ１３において、ｐｐｙは、Ｙが切ったことを検
出する。ＰＰｙは、Ｙのオンフック状態を指示しかつ利
用情報を含む制御バースト６ ｃｐｙに送る。 ステップ１４において、ＰＰｚはＸのオンフック状ｉｔ
検出する◇ＰＰｘは、Ｘのオンフック状態を指示しかつ
利用情報を指示する制御バーストなＣＰｘに送る。 ステップ１５において、ＣＰｘは、評の完了を指示しか
つに求および／または管理目的のため時間および利用情
報を含む８制御バーストを人Ｐｘに送る。 ステップ１６において、人Ｐｘは、ステップ１５におい
て送られた制御バーストの受領ｔｍ認する制御バースト
ｆｃＰｘに送る。 バーストスイッチングシステムにおいて、デ−夕装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよ）も若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）訃よびｙ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法によ）設定できる。 ステップ１において、Ｘは、呼警戒または呼イニシャラ
イズ部およびＹのディレクトリ番号を含む呼要求メツセ
ージを伝送する。ＰＰｚはこの伝送を検出、受信する。 ＰＰｘは、Ｙのディレクトリ番号ｆｃＰｘに制御バース
トとして送る。このステップは１、′ｇ３４図に示され
るステップ１〜４に対応する。 ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
シよびＣＰｘＯ装置アドレスをＡ Ｐ ｘに１１ｇ１ｍ
バーストとして送る。人Ｐｘは、ｃｐｙおよびｐｐｙの
装置アドレスｔ−捜索する。このステップは、第３４図
に示される方法のステップ５に対応する。 ステップ３において、ムＰｘは、Ｏ２０およびＰＰ７の
ｔｃ＆アドレスをＯＰｘに制御バーストとして送る。こ
のステップは、第３４図に示される方法のステップ６に
対応する。 ステップ４において、ＯＰｘは、ＰＰ７が空であるかど
うかを尋問するｆ１１１９１１バーストをＯ２０に送る
。この制（至）バーストは、ＣＰｘシよひＰＰｘの装置
アドレスを含む。このステップは、第３４図に示される
方法のステップ７に対応下る。 ステップ５に訃いて、Ｏ２０はＯＰｘに応答する。もし
もＰＰ７が話中であると、ＣＰｙは、ＰＰ７の話中状態
を指示するｒｌｌｆＡＪバーストをＯＰｘに送る。ＰＰ
７が空であると、Ｏ２０は、接続が可屈であることを指
示する制−バーストな０ＰｘＫ送る。このステップは、
第３４因に示される方法のステップ８に対応する。 ステップ６において、ＯＰｘおよびＯ２０は、各々ｌ１
ｌｉ＋１−バーストをＰＰｘおよびＰＰ７にそれぞれ送
る。 １’Ｆ７に対するｉリーバ−ストは、ＰＰｘＯ装置アド
レスを含み、ＰＰ７をして誓報メツセージをＹのデータ
装置に送出せしめる。ＰＰｘに対する制御バーストをＰ
ＰｙＯｆｉｉ！アドレスを含み、ＰＰｘをしてＸのデー
タ装置上Ｋ「被接続」メツセージを表示させる。この点
にて、両ＰＰｘおよびＰＰ７は他のパーティのスイッチ
ング蘭アドレスを却る。 とれは、第３−図に示される方法のステップ９〜１２に
対応する。 その麦、ＸおよびＹのデータ装置間に全２重データ２７
．美が行なわれ得る。 データ呼に対する呼びのり・昨手順は、各パーティのオ
ンフック状態の検出が過当なデータ、ｌｉ：送路ｒ状旙
の検出によシｉ！き代えられる点を除きＶ第３４図、ス
テップ１３〜１６４Ｃ示される方法に類似である。 データ呼は、第３４図の方法にしたがって設定できる。 この場合、データは、過当なインタフェース装置ｉｔｓ
えはモデムをブトしてシステムとぐ合される。しかしな
がら、データラインとの一合が好ましい。 いずれの方法においても、呼の接続は、発呼パーティの
ポート１０センナおよび被呼バーディのポートプロセツ
ナが各々他のパーティのｆｃｒＩＬアドレスを回るとき
ＶＣ設定される。それによシ、呼の完Ｔｄｋ呼を終了さ
せることをよき、呼は制御装置によシ他のｍｒｒ−なし
に伝送、受信され得る。伝送レベルでは、清報が送られ
つつあるときしか帯域幅がいずれかの方間において利用
されないとしても、制御レベルでは呼び接続が存在する
。バーストスイツをングシステムのｆｆ１ｍの製−割当
ての４値を強調するため、回路切替え接続に対比して、
「仮想接続（バーテユアル）」なる用語が採用される。 回層切替え接続においては、盆伝送帝戚が接続の継ｄの
ため運べ的に４Ｉｌシ当てられる。 いずれの方法においても、各呼ブロセツナは、そのチー
ビスセットにおける各ポート１０センナの話中／臣伏順
を維持下る。 第３５図は、第３４図に示される呼設定およびテークダ
クンの万ｆｆ１Ｋおける若干の馴仰バーストを例示して
いる。システム１０００一部を示下図−において、１ｉ
ＪＩＩ ｎバーストは、例示の目面のため制御プロセッ
サ間のｉＡ線として示されている。竺＋Ｉ＋１１１ｉｉ
１バーストは、閤の形式のバーストと同様にスイッチン
グ網を介して伝送される。回置における普号寸きのステ
ップは、上述の番号Ｉｔｔきのステップに対応している
。ＰＰｘおよびＰＰ７間の鎖線は、ＸおよびＹ間の音声
会話（双方向）を指示している。 第３５図はまた、システム１００に対する代衣四桐−ア
ーキテクｔヤを示している。ＯＰｘは、ＰＰｘを含む多
数のポート１０センナに対下る呼プロセツナである。同
様ｙｃ、ｃｐｙは、Ｙおよび多数の他の便用者にサービ
スする呼プロセンナでめる。ムＰｘは、ＯＰｘを言む多
数の呼プａ七ツナに対するｆ４ブａセッチである。ムＰ
ｙｔｉＯＰｙに対する呼プロセツナでおる。Ｘが呼の
発信者であるから、ムｐｙは、呼設定およびテークダワ
ン方法のこの具体列においてはＪＴ壬を有さない。ガム
の池の具体−１、待に注文の荷載が実施される場合、λ
Ｐ７は、呼設定およびテークダクンにおいて役割を演じ
よう。ＸおよびＹは異なるリンク膵の１用者でアシ、図
ｍｌにおいてそれぞれのｎｆｌＪ−プロセッサの異なる
サービスセットにあるものとして示されているが、７−
キテクｔヤにおいてこの配置を必要とすることは何もな
い。−えば、ＣＰ７はムＩ’ｘＯｆ−ビスセントにあっ
て吃よいし、それに加えて、または単独で、ＣＰｘがＰ
Ｘ’ｘおよびＰＰ７にチーピス下ることも１７得る。 如何なる１ｌｔｌｌ ’Ａレベルでも、サービスのメン
バが１（−！たは複数の）リンク膵に限定される必４１
！はない。 第５４図に種層図示されるよりに、バーストスイッチン
グシステムにおいては、呼は高度に分配された洒坤アー
キテクｔヤで設定され、テークダクンできる。必要とさ
れる最高レベルの制御は、中火＠に位置するのではなく
都合よく配置されたリンクスイクテまた虹へブスイツテ
の一部と結合される管理プロセッサのレベルである。制
御アトラフインクは、移送のためスインをング網それ口
座を利用する。ＸおよびＹが１に局部でろれは、呼を実
ｎするに必要なＩｆｌＩＪ呻裂置μ、装置ラインにサー
ビスする。ｉｌｌ ｍプロセッサの位置よシ遠くに位置
しないであろう。上述のように、このｌｌｊ御アーキテ
クチャは、規則的外チービスに加えて注文の時漱を冥弛
するのに採用できる。 サービスセットに部１帥ブロセツチを加えて、セットの
ヘッドのスイッチング硼アドレスを１別呻プロセツナに
送ることもできる。七の侵、「−制御プロセッサは、七
のサービス要求を七のチーピスブロセンナ、丁なわちチ
ービスセットのヘッドに送るととくなる。サービスセク
トのヘッドが割当てメツセージのセンダである必要はな
いが、そう下る場合もしはしはある。一般的Ｋ、第１の
４１１−プロセンナが、第２の１−プロセッサを第３．
剖呻プロセンナのサービスセットに割り当てることがで
きる。 第３３図を参照すると、ｃｐｌは、その（ＣＰｌの）ア
ドレスｔ−ｐ Ｐｔに制御バーストとして加えることに
よＦ）、ＰＰｔ ｆそのサービスセットに加え、人Ｐｉ
は、その（人ｐｔの）アドレスｉ ＣＰ。 にａ御バーストに送るととによＦ）、ＣＰｔ ｔそのサ
ービスセットに加える。第３４図において、ＰＰＩＣは
、呼設定における制御バースト通信のためＣＰｘのアド
レスを処理する。 サービスセットの設定は、制御装置のプロセッサ間にお
ける制御バーストの送出によ〕遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。 ＠御プロセッサが故障の場合、故障のプロセッサのサー
ビスセットのメンバ上１代わシの制御プロセッサのサー
ビスセットに再割当てする手段が存在しなければならな
い。これは、サービスセット再割当てのための信号を制
御バーストで送ることによシ、スイッチング網内で容易
に遂行できる。 第３５因において、ＣＰ ｓが故障の場合、ポートプロ
セッサＰＰ、〜ＰＰｚ（一般に１つの詳には２以上のポ
ートプロセッサがある）を他のサービスセットに再割当
てすることが必要である。おそらく、これをなすもつと
も簡単な方法は、それらの各々ｔｃＰｚのアドレスに送
ることにより、それらｙｃｐ、のサービスセットに訓）
当てることである。これは約２倍のＣＰｘの負荷となる
かも知れない。よシ一様な再分配がよいかも知れない。 例えば、システムがＮの等しくロードされた、または概
ね等しくロードされた呼プロセッサを有し、１つが故障
であると仮定する。残ルのＮ−１の呼プロセッサの各々
は、故障の呼プロセッサのサービスセットにおけるポー
トプロセッサの１／Ｎ−１全ピツクアツプし得よう。こ
の場合、各制御プロセッサの負荷は、Ｎ７Ｎ −１１，
か増加しないであろう。他の手法として、制御プロセッ
サに他のプロセッサに取って代わる緊急容ｆｆ１ｔ−合
体することもできる。 １つの重要な特徴は、既存のバーストスイッチングシス
テムに制御容量を追加することが答易なととである。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、追加の制御容
量が所望されると仮定しよう。新しい呼プロセッサが空
ポートに設置され、ポートプロセッサの１７（Ｎ＋１
）が新しい呼プロセッサのサービスセットに再割当てさ
れるならハ、得られたシステムはＮ＋１の呼プロセッサ
を有する。もしも再割当てされたポートプロセッサが、
原のＮのサービスセットから一様に抜かれるならは、得
られたシステムは、Ｎ＋１の等しくロードされたすなわ
ち概ね等しくロードされた庁プロセッサｔＶする。この
場合、原の呼プロセッサの各々は、比例的に、すなわち
係、１５１ ／（Ｎ＋１）だけ減ぜられた負荷を有する
ことになる。このように、追加の容量は、インクリメン
トにそして使用者サービスに実質的に乱れを生ぜずにシ
ステムに設置できる。 制御フロセッサがバーストスイッチングシステム内に設
定されてしまりと、ソフトウェアの設置はスイッチング
網内で遂行できる。特定のプロセッサに対するソフトウ
ェアは、システム中でダウロードされ、イニシャライズ
および始動試験も同様にスイッチング網内で遂行できる
。プロセッサ、すなわち、実際にどのプロセッサに対す
るソフトウェアの変更も、スイッチング網中で自動的に
設置できる。スイッチング網内におけるとの始動能力は
、バーストスイッチの内包する保守および管理能力の一
側面であシ、これは迅速なしスボンスと最小の価格でシ
ステムリソースの変幻性のある管理を可能にする。 一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特別の切替ネットワークが
必要とされないことである。 再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにシいてしばしば見出される１
：１の冗長性と異なシ、きわめて父幻的であシ、効率的
であることである。 切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要である。バーストスイッチング
制御装置において、プロセッサの故障は、試験メツセー
ジトラックの応答の欠如によシ決定される。サービスセ
ットの再限定は、残存用呼プロセッサとともに動作する
管理プロセッサにより調整される。 バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。普通のマルチプロセッサシステムは、共通
のバスまたは共有のメモリを使ってプロセッサ間に緊密
な結合全提供する。このようなアーキテクチャは、それ
自体故障金受けるから、２重化されねばならない。バー
ストスイッチング網において、マルチプロセッサシステ
ムは、スイッチング網ヲ介してのメツセージ交換により
緩く結合されるプロセッサから形成される。この緩い結
合は、システムリソースの管理および拡張の容易さにお
いて相当に大きい変幻性および経済性を与える。容量は
、空ポートにプロセッサを追加することにより拡張でき
る。追加されるプロセッサは、この新しいプロセッサが
呼プロセッサであれ管理プロセッサであれ、サービスセ
ットの再限定によシ容易にサービス下に置くことができ
る。 マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない◇冗長バス〉よび共通メ
モリは必要とされない。一方のバスと他方のバス間の切
替回路、または１つの共通メモリと他のメモリ間の切替
えは必要とされない。故障が起こったかどうかを決定す
るための感知または比較回路は必要とされない。これら
の理由のため、保守は、代表的１：１冗長装置において
必要とされるよシも複雑でないと思われる。 バーストスイッチング制御装置は、今日の中央局および
ＰＢＸ回路スイッチの制御アーキテクチャと異なるアー
キテクチャを提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。 ｔ 容易な容量の再分配および拡張ニジステムは単一（
または数個）のａ釦プロセッサの故障によシネ勧化され
ない。制御プロセッサが故障の場合１残シの制御プロセ
ッサは故障のプロセッサに置き代えられるから、使用者
のサービスは維持される。 使用者のサービスに実質的に乱れを生じずに制御容ｆｆ
ｉ’にシステムに段階的に加えることができる。 ２ 各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。 五 簡単化されたアーキテクチャのため保守機能の複電
さの低減。 柔 呼プロセッサの動作が独立的であるため、バースト
スイッチングシステムは、シスチムニ存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
をもたらす。 ５先の諸利点のため、システムのリソースをよシ経済的
に利用し得る。 以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれは本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。
ーストのバイトを記憶する。同時に、出カブσセツチは
バク７アアドレスおよびＧＩＩＴＩＮＤＸと呼ばれる第
１のロケーションからの出力オフセットを使用してバグ
７アからバーストのキャラクタを一出丁。オフセットは
、受信されるべきバーストの次のキャラクタが記憶され
るまたはバーストの次のキャラクタが送信されるバッフ
７のロケーションを指定するまたは示す。 両プロ七ツナはＯＮ’ｌ’、丁なわち、バッファに否き
込まれたがしかし読み出されていないキャラクタの計数
値を便用する。ＯＮ’ｌ’は入カブａ七ツ＋によって、
一杯のバグ７１にキャラクタを記憶しないということを
確実にするためＫｆ！用され、また出力プロセフｆＫよ
って、空のバク７アからキャラクタを読み出さないとい
うことを確実にするためＫｆ、用される。ここで「空」
という水床はバッファ中の丁べてのキャラクタが既に出
力されているということである。 第９人図および第９Ｂ図は例示のために５つのＩＮＦＯ
ロブ−ジョンを有するバッファ３２０を示す。第９Ａ図
において、入カブロセツナはパーストＯ初めの３つのキ
ャラクタａ、ｂ１およびＣを記憶している。出力プロセ
ッサはまだバーストを出力し始めていない。第９Ｂ図に
おいては、出力プロセッサはバーストの初めの３つのキ
ャラクタを出力しておシ、大カプロ七ツナは３つの追加
のキャラクタｄ、ｅ、およびｆを記憶している。 ＰＵ’ｌ’工ＮＤＸおよびＧｌ！ｆ’Ｉ’ＩＮＤＸのそ
れぞれの位置は各図に示されている。第９Ｅ図にシいて
ｂおよびＣを通る水平ラインはこれらキャラクタが消去
されていないけれど既に出力されているということを示
す。 第１０図は図ｍＫＡ、ＥＳＣ，およびＤと指示された４
つのバーストのリンクスイッｔ３３０を通る滝れを例示
するものである。バーストムおよびＢのキャラクタは内
器きリンクの２つのあらかじめ割当てられたチャネルで
到来しておシ、−万バースト０訃よびＤのキャラクタは
２つのローカルホードから到来している。各バッファＢ
ＵＦ１乃至ＢＵＦ４はバーストの１つをそれぞれ割当て
られている。 バーストムのキャラクタは次のようにしてリンクスイツ
ｆ３５０千を運行する。バーストムが到来しているチャ
ネルが現われると、ＬＩＰは七のチャネルからバースト
の次のキャラクタを受信し、そｔＬｅＢＵＦＩＫｌｔ＜
。ＥＵＦＩＣ）７ドＬ／ ；Ｃｕ ｔ＜−ストムの入カ
テヤネル誉号と関連した局部メモリでＬＩＰが便用でき
る。 バーストムが送信しているチャネルが現われると、ＬＯ
ＰがＢＵＦ １から次のキャラクタを取シ出し、それを
割当てられた外回きリンクチャネルで送る。ＢＵＦｌの
アドレスはバーストムの出力チャネル番号と一通した局
部メモリにおいてＬＯＰが便用できる。 バーストＢ、Ｏ，およびＤのキャラクタは同様の態様で
１６３１される。これら４つのバーストはリンクとポー
ト間のリンクスイツｆＦＰ３の４つの組合せを表わ丁。 バーストムは入力リンクからリンクスイクｔ３３０を通
って出力リンクへ遜む。バーストＢは入力リンクから出
力ポートへ進む。バーストＯは入力ポートから出力リン
クへ進む。七してパース）Ｄは入力ポートから出力ポー
トへｓｔｒ。 ９ンクスイツチを通るバーストの連続する流れをｅＥ意
丁べきである。バッファに個々のキャラクタを記憶する
ことについては既に記載した。ある時間期間にわたって
、バイトの光れ、丁なわちバーストはＩＪ！通（ストレ
ート・フォワード）論理および高効率でバッファ中を流
れる。これらバッフ７＃Ｓ１′ジンクスイツＰｔ−通る
走行中のバーストに対してダイカミツクＫ Ｖ！ＪＪ当
てられる。これは、オリジン訃よびあて先ポートの両方
が同じリンクスイクｆＫ対してａ−カミνであっても、
−１えはバーストＤの場合であっても、いえることであ
る。 以上において、バーストは第１のバイトまたはキャラク
タの到来時からシンクスイン六を通って最後のキャラク
タが送出されるまで追跡された。 第１１Ａｌｆｉはバーストの第１のキャラクタが到来す
る前の中央メモリ３４０の状態を示す。図面にＥＵＩＦ
と指示されたバッファは鎌でバーストに割当てられるが
、目出リストＦ１！１にある。この自由リス）Ｆ＃ｉ割
当てのために使用でさるバック７のアドレスを含む待ち
行列である。矢印３４２は！が割当てのために便用でき
るものとしてＢＯ２を指示しているということを示す。 第１１Ｂｌｆｉは第１のキャラクタが到来した後の中央
メモリ３４０の状態を示す。ＬＩＰはＢＵＩＦを１から
移し、入力リンクチャネルと＠運した局部メモリの部分
にＢＵＦのアドレスを記ｊしている。矢印３４６は入力
リンクチャネルとＢＵＦ間のＬＩＰのメモリの関連を示
す。ＬＩＰｆ′ｉ、キャラクタをＥＵＰに記憶し、ｔｇ
ｌのヘッダキャラクタ千のバーストのあて元アドレスか
ら、バーストが出ｎリンクを介して込られるべきである
ということを決定し、そしてパース）ｆ外回きリンク侍
ち行列Ｑに置いている。Ｑは考定の通信リンクＶＣ出力
するためにチャネルの割当てを待っているパースｌ−Ｖ
Ｃ対する基準を含む。矢印５４４ＦｉＱがこのＱと関連
した出力リンクの開放力ヤ卆ルに割当てることができる
ものとしてＥＵＦを指示しているということを示す。 第１１０図は田カシンクｔヤ羊ルが割当てられた説の中
央メモリ３４０の状態を示す。ＬＯＰは自由出力チャネ
ルを見出し、バーストが利用てきる出力チャネルに割当
てることができるか否かを回るためにＱを検會している
。その上、ＬＯＰはＱ甲のバーストのバク７アアドレス
を見出し、Ｑからバーストを移し、出力チャネルと関連
し九局部メモリの部分にバッファアドレスを記憶し、セ
してＢＵＩＦからバーストの第１のキャラクタを読み出
してそれを出力チャネルで＠送している。矢印３４８は
ＢＵＦと出力チャネル間のＬＯＰのメモリの関連を示す
。これらＬＯＰの作用は２つのプロセッサが中央メモリ
３４０を介して通信している場合および中央メモリへの
７クセ支を取シ合っている可浦曲がある場合を除き、Ｌ
ＩＰと独立に実行される。 第１１０図に示す状態はバーストの浅シの大部分に対し
て優勢である。バーストの入力チャネルが現われると、
ＬＩＰはバーストの矢のキャラクタを取シ出してそれを
ＢＵＦに記憶する。バーストの出刃カヤネルが現われる
と、ＬＯＰはバッファから次のキャラクタを読み出して
それを出力する。ＬＩＰおよびＬＯＰはそれぞれ、各プ
ロセッサがその＠部メモリにバク７アアドレスを記憶し
ているので、バグ７アの一致を苅る。 通常の場合には、ＬＩＰはＬＯＰよシフキャラクタ進ん
でいるから、ＥＵＦは任意の時間に１キヤラクタを含む
。出力チャネルの！２Ｉ当てに遅延があると、ＬＩＰＩ
−１：ＬＯＰよシ１キャラクタ以上進み、最後のキャラ
クタの伝送の場合を除き、バースト中１つ以上のキャラ
クタがバク７７に４伍する。 ｇ１１Ｄ図はＬＩＰがバーストの終了時に終了キャラク
タを検出した後の中央メモリ５４０の状―を示す。ＬＩ
ＰはｉｒキャラクタをＢＵＩ？ｔｆＣＬＩＰ、ＢＵＦｔ
−間部メモリの入カテヤネルから分４する。ＬＩＰは、
ＬＯＰが第１のバーストを出力するために古いバッファ
を便用しているので、４伍する場合には中央メモリの新
しいバッファに記憶される他のバーストを同じ入力チャ
ネルで受信し始める＄−ができている。ＬＯＰはＬＩＰ
とは独立ＫＥＵＦＣ１ｆ４っているキャラクタを出力し
続ける。 第１１３図はＬＯＰがＢＩＴＰＫ終了キャラクタを見出
した後の中央メモリ３４０の状態を示す。 ＬＯＰはＢＵＩＦから終了キャラクタを読み出してそれ
を伝送し、セしてＢＵＦを自由リストに戻している。 出力チャネルに対してコンテンションが存在する状態に
おいてバーストに対する出力チャネルの割当てを拡大す
るために次の列が用意されている。 第１２Ａ図は２つのチャネルだけしか存在しない通信リ
ンク３６４を介してリンクスインｆ３６２と渚合された
リンクスインＰ３＜Ｓｏを示す（にってこの列は短かい
）。３人のｆ月番Ａ、Ｅ、およびＣはリンク５６４′ｆ
：通じて４つのバーストを送ることを望んでいる。２つ
のバーストは使用番人から発信し、ｆ月番ＢおよびＣか
らそれぞれ１つのバーストが発信する。これらバースト
は同じ優先度のクラスにあるものと仮定する。 第１２Ｅ図はリンクスインｆ−５６０からリンクスイン
ｆ３６２へのリンク３６４の図解図でメジ、２つのチャ
ネルに対するバーストの時間の関数としての割当てが示
されている。図面に示すように、時間は左−へ進み、従
って最も右−のスロットが時間的に最も早い。！＆初に
、Ｉ４ｆ″ヤネ／Ｉ／は両ヂャネルスロツｌ−５６６に
よひ３６ＢにＸで指示されているように空いている。時
刻急において、リンクスインｔ３６０はぼ月番Ａから第
１のバーストム、の第１のバイトを受信する。リンクス
イッチ３６０ Ｖｉ、Ａ１ の第１のキャラクタを、時
刻ａの浸で現われる第１の空き出力チャネルであるスロ
ット３７０で送信する。スロット３７０はチャネル１を
衰わ丁。チャネル２はスロット３７２で示すように空き
のままである。 時刻すにおいて、リンクスインｔ３６０は使用者Ｂから
バーストの第１のバイトを受信する。第１のｆ用ｏｒ能
な出力スロットはスロット３７４のチャネル２でめり、
バーストＥＯ第１のキャラクタはとのｔヤネ／Ｉ／２で
送信される。 時刻Ｃにおいて、使用者Ｃからのバーストの第１のバイ
トがリンクスイッチ３６０によって受信される。両チャ
ネルとも割当てられているから、バーストＯＦｉ甲央メ
モリのバッファに累積され（時間の長さはバースト０が
音声バーストかデータバーストかく依存する）、チャネ
ルが夕月できるまで侍ち行列に置かれる。スロット５７
６１Ｆのム１の上部のバーはバーストム１の終了キャラ
クタを指示する。従って、チャネル１は引続くフレーム
中自由である。バーストＣの第１のキャラクタはスロッ
ト３７８で送信される。 時刻ｄｖＣおいて、第２のバーストム、の第１のバイト
がリンクスインｆ５６０によって受信される。両チャネ
ルが占有されるので、′ム、は累積され、侍ち行列に置
かれる。パース）Ｅはスロット３８０で鏝了し、バース
トム、の第１のキャラクタがスロット３８２で送信され
る。 スロット３８４において、バーストＯは終了する。伝送
を寺っているｓ当てられていないバーストは＃圧しない
から、チャネル１はスロット３８６で空きとなる。＋ｏ
１様に、チャネル２はスロット３８８でのバーストム、
の終了後スロット３９０で空きとなる。 この列は出力チャネルのコンテンション甲のバーストの
侍ち行列化を例示し、そのチャネルの割当てはバースト
の継続時間だけである。この−ｊはさらに１１用者ムの
第１のバーストがテヤネ／Ｉ／１に割当てられ、ムの第
２のバーストがチャネル２に割当てられたということを
−ｊ示している。 バーストが通過する各リンクスイッチはバーストのヘッ
ダに含まれたあて先ポートの装置アドレスに基づいてバ
ーストラそのあて先ポートへ進める。第１図を参照して
、バーストがリンク群Ａのボー）Ｘで発信し、そのあて
先がリンク群Ｂのボー）Ｙであると仮定する。ポートア
ドレスは３つの構成要素を有する。すなわち、リンク群
、リンク群内のリンクスイッチ、およびリンクスイッチ
内のポート番号である。 各リンクスイッチは通信リンクのそれぞれと関連した、
各形式のバーストごとに１つの合計３つの優先度の待ち
行列を鳴する。制＃（コントロール）、音声、およびデ
ータの３つの形式のバーストが存在する。制御バースト
は高い優先度を有する。制−バーストはシステムの応答
性（敏感さ）を保持するためにシステム中を迅速に伝搬
することが望ましい。制御バーストは短かいから、長時
間の間チャネルを占有しない。データバーストは低い優
先度を有する。データバーストは音声バーストよりも良
好に遅延に適応し得るから、この形式のバーストは有効
にバッファすることができる。 音声バーストは中間の優先度を有する。音声バーストは
、音声サンプルが実質的に遅延された場合には価値が減
少するので、データバーストよシも優先する。 第１３図はバーストの好ましい１つのフォーマットであ
るフォーマット４００を示す。バーストは一連の８ビツ
トバイトまたはキャラクタよシなシ、４バイトのヘッダ
が可変長の情報部分の前にあシ、バーストの終シに終了
キャラクタが既いている。第１のヘッダワードは３つの
フィールドを含む。すなわち、バーストの形式、郭、お
よびあて先リンクスイッチであシ、それぞれ図面にＢＴ
。 Ｇ１およびＤＬＳと指示されている。バーストの形式Ｂ
Ｔはバーストが制御、音声、またはデータバーストであ
ることをそれぞれ指示する０、１、または２であっても
よい。群ビットＧは０または１でよい。Ｇ＝１のときに
、バーストヘッダはあて先ポートのリンク群とは異なる
リンク群に現在存在する。従って、このバーストはハブ
スイッチを通るようにルート選定される。Ｇ−Ｑのとき
には、バーストヘッダはあて先ポートのリンク群に現在
配置されている。バーストヘッダがハブスイッチを通っ
てあて先すンク詳に達したときにＧビットがリセットさ
れるということを注意すべきである。ＤＬ８は０から１
５までの範囲に及び、あて先リンク群内のあて先リンク
スイッチの番号を指示する。 第２の（２番目の）ヘッダバイトはＤＬＧ、すなわち０
から２５５までの１１＠囲に及ぶあて先リンク群番号を
含む。ヘッダの３番目のバイトはＤＰ。 すなわち、ａから３１までの範囲に及ぶあて先ポート番
号を含む。このあて先ポート番号はあて先リンクスイッ
チ内にあシ、あて先リンクスイッチはあて先リンク群内
にある。４＠目のへラダバイ）ＨＣ８はヘッダチェック
・シーケンス金倉む。 ＨＣ８は０から２５５１での範囲に及び、バーストヘッ
ダの初めの３つのワードの誤少のない受信を確証するた
めの手段全提供する。 バーストヘッダの後にバーストの情報部分が説く。この
情報部分は可変数のパイ）１−有し、情報バイトの数が
一般に各バーストで相違するということを意味している
。制御およびデータバーストにおいて、情報部分の最後
の２つのバイトは図面にｒ（ＨＣ８）Ｊと指示されたバ
ーストチェック・シーケンスを含んでいてもよい。この
バーストチェック・シーケンスはバーストの受信した情
報部分に存在する課力が検出できる手段を提供する。 課シが検出されると、受信者は誤）補正技術によル誤シ
を補正しようとしても、あるいは受信者はバーストの再
伝送を要求してもよい◇ 終了キャラクタＴＣはバーストの終了な明示する。後述
するように、終了キャラクタと組合せてデータリンクエ
スケ゛−プ・キャラクタを使用することは終了キャラク
タをバーストの中間で生じるデータキャラクタとしてお
よび終了キャラクタをバーストの終了時に生じるターミ
ネータとして識別するための手段を備えたシステムを提
供する。 終了キャラクタは空きチャネルで伝送され、バーストに
割当てるだめのこれらチャネルの利用可能性を指示する
。 種々のシステムの形態に対して適当する多くの他のバー
ストフォーマットの定義が存在する。フォーマット４０
０は一例として記載した。フォーマット４００がバース
トスイッチングシステムにおいて使用されると仮定する
と、リンクスイッチは以下の段階に訃いて特定のバース
トのルー）を選定する。 ｔ バーストの第１のヘッダバイトを受信すると、リン
クスイッチはＧビット全検査する。Ｇビットがセットさ
れる場合には、このリンクスイッチはあて先のリンク群
のメンバーではなく、バーストはハブスイッチに伝送さ
れるようにルート選定されねばならない。リンクスイッ
チはハブスイッチに達する通信リンクの適当な優先度の
待ち行列にこのバーストを置く。Ｇビットがリセットさ
れる場合には、バーストはあて先のリンク群にあ！り、
第１のヘッダバイトのＤＬＳフィールドは、リンクスイ
ッチそれ自身があて先のリンクスイッチであるか否かを
決定するために、検査されねばならない。このリンクス
イッチがあて先のリンクスイッチでない場合には、バー
ストはあて先のリンクスイッチに達するリンクの適当な
優先度の待ち行列に置かれる。このリンクスイッチそれ
自身があて先のリンクスイッチである場合には、リンク
スイッチは第１のへラダバイ）１保持し、ヘッダの残シ
を、特にあて先ポートが特定される３番目のヘッダバイ
ト、を待つ。 ２、 あて先すンク詳にない（Ｇビットセット）リンク
スイッチによってバーストの２番目のヘッダバイトが受
信されると、リンクスイッチはハブスイッチに向う割当
てられた通信リンクで２番目のヘッダバイトラ伝送する
。あて先すンク詐内の（Ｇビットリセット）リンクスイ
ッチによって２番目のヘッダバイトが受信されると、こ
のリンクスイッチは自分自身があて先のリンクスイッチ
であるか否かを決定する。このリンクスイッチがあて先
のリンクスイッチでない場合には、リンクスイッチはあ
て先のリンクスイッチに向う割当てられたリンクで２番
目のヘッダバイトを伝送する。 リンクスイッチそれ自身があて先のリンクスイッチであ
る場合には、２番目のヘッダバイトは保持され、５番目
および４番目のヘッダバイトを待つ。 ２番目のヘッダバイトはリンク群間のバーストのルート
を選定するためにハブスイッチによって使用される。あ
て先リンク群へのバーストのルートを選定するプロセス
において、ハブスイッチハ第１のヘッダバイトのＧビッ
トをリセットし、あて先すンク詳内のリンクスイッチが
バーストの第１のへラダワードからバーストの状態全決
定できるようにする。１つ以上のハブスイッチが存在す
る場合には、バーストラあて先リンク群へ伝送するハブ
スイッチ、すなわち、バーストが通過する最後のハブス
イッチがＧビットをリセットする。 五 バーストの５番目のヘッダバイトを受信すると、リ
ンクスイッチの作用は、再び、このリンクスイッチがあ
て先のリンクスイッチであるが否カニ依存する。リンク
スイッチがあて先のリンクスイッチでない場合には、リ
ンクスイッチはあて先ＬＤ ！Ｊ ＞ クスイッチに向
う割当てられたリンクで３番目のヘッダバイトを伝送す
る。リンクスイッチそれ自身があて先のリンクスイッチ
である場合には、このリンクスイッチは３番目のヘッダ
ワードのＤＰフィールドからあて先ポートを決定する。 本 バーストの４番目のへラダバイ）を受信すると、リ
ンクスイッチはＨＣＳフィールド中のヘッダチェック・
シーケンスをチェックする。ＨＯ２が不良であ〕、少な
くとも１つの誤りがバーストヘッダ中に存在するという
ととｔ示す場合には、リンクスイッチはバーストの伝送
を打ち切夛、バーストの残シの代シに終了シーケンスを
送出する。 １４ Ｃ３が良好である場合には、リンクスイッチの作
用はこのリンクスイッチがあて先のリンクスイッチであ
るか否かに依存する。このリンクスイッチがあて先のリ
ンクスイッチでない場合には、リンクスイッチはあて先
のリンクスイッチに達する割当てられたリンクで４番目
のヘッダバイトｔ−伝送する。リンクスイッチそれ自身
があて先のリンクスイッチである場合には、このリンク
スイッチはバーストへツタ全体を放棄し、バーストラあ
て先のポートへの待ち行列に置く。 バーストの最後のキャラクタは常に終了キャラクタであ
る。出力チャネルが空きであるときにはいつでも、終了
キャラクタはそのチャネルで伝送される。バーストの伝
送後にチャネルが空きになると、１つ以上の終了キャラ
クタがチャネル中のバーストに続く。これは終了キャラ
クタがバーストの終了時に送出されたが、しかし終了キ
ャラクタが例えば誤シのために受信されなかった場合に
、安全夏を高くする。 終了キャラクタは独自のキャラクタコードを有する。終
了キャラクタコードそれ自身が現われる流れ（ス） Ｉ
Ｊ−ム）ｔ−含む任意のキャラクタの流れをリンクまた
はへブスイツチ１＊じて送出することかできなければな
らない。終了キャラクタがバーストの終了を示すものと
意図されているときにバーストの終了として３綜できる
、あるいは流れのデータキャラクタを示すものと意図さ
れているときに流れのデータキャラクタとしてＱｍでき
る方法が必要である。 終了キャラクタ全データキャラクタと区別するために使
用される方法は２逸聞期通信のエスケープ技術から引き
出される。これはＨＤ Ｌ Ｃ（ハイ・レベル・データ
伝送制御）のビット・スタフイング技術に項似している
。ただし、この場合には、方法がバイト・スタフイング
技術である場合を除く。スタフされる（詰め込まれる）
または挿入されるバイトはデータリンク・エスケープキ
ャラクタと呼ばれる第２の特殊キャラクタである。以下
において、終了キャラクタはＴ ＲＭと指示され、デー
タリンク・エスケープキャラクタはＤＬＲと指示される
。 ソースにおいて、ＴＲＭまたはＤＬＥビット形態が送出
するぺ°きデータ中に生じると、ＤＬＲは伝送のために
データキャラクタの前に挿入される。 かぐして、ソースの変換は次の通シである。 Ｔ ＲＭがＤＬＥ ’ｒＲＭとｔｉｉｉサレル。 ＤＬ ＥがＤＩＢ ＤＬＥ と＆換される。 ＸがＴＲＭまたはＤＬＲに等しくない場合には、ＸがＸ
とｆｆ１換される。 あて先においてＤＤＥが受信されると、それは放棄され
る。放棄したＤＬＲにすぐ続いて受信したキャラクタは
制御の有意性を検査することなしに受は入れられる。か
ぐして、あて先の変換はＤＬＥＹがＹと置換されること
であシ、Ｙは任意のキャラクタである。 ＴＲＭがその前に接頭のＤＬＲなしに受信された場合に
は、とのＴＲＭはバースト終了キャラクタと訓訳される
。第１４図はデータリンク・エスケープ手続きを要約す
る略図である。 各挿入されたＤＩ、Ｅはバーストの実際のキャラクタを
遅延させる。従って、ＴＲＭおよびＤＬＥに対するコー
ドはそれらが送出されるべき音声サンプルおよびデータ
中にめったに現われないように選択されねはならない。 予知することができる未来のうちに音声はデータよ）も
滝が優勢になるということが予期されるから、これらキ
ャラクタの値に対する価値のある選択はアナログ音声信
号の正の最大振龜および負の最大振幅を表わすコーデッ
ク（音声人／ＤおよびＤ／Ａ ）出力である。 前記したように、最小の像幅は適当な・謂境における別
の選択である。 既に述べたように、各バーストは１つ以上のＴＲＭキャ
ラクタで終了する。バーストが単一のＴＲＭキャラクタ
によって終了するものと仮定する。その際には、雑音に
よってＴＲＭに変更されたバースト中の任意のキャラク
タ、あるいは雑音によってＸ ＴＲＭに変更された任意
のＤＬＲＴＲＭがスイッチにこのバーストを２つの別個
のバーストとして処理させることになろう。今、課って
第２のバーストとして処理されたオリジナルのバースト
の後者の部分は恐らくヘッダチェック・シーケンスのテ
ス）ｔすることができず、従ってこの第２めバーストは
その意図するあて先へ送給されない。逆に、２つの実際
のバースト間の単一のＴＲＭが雑音によってＴＲＭでな
いキャラクタに変更されたと仮定する。今、誤って第１
のバーストの一部分として処理された第２のバーストは
第１のバーストのあて先ポートに間違って送給される。 これら誤シの可能性は、バーストが単一のＴＲＭによっ
てではなく冗長シーケンスのＴ ＲＭキャラクタによっ
て終了するということを必要とすることによって任意所
望の小さな値に減じることができる。例えば、終了キャ
ラクタシーケンスが５つのＴＲＭキャラクタよりなシ、
そしてバーストの終了が任意の５キヤラクタのシーケン
ス内に３つのＴＲＭキャラクタを受信したときに宣言さ
れるようにすることができる。この場合にバーストの終
了誤りが発生するためには、３つのＴＲＭてないキャラ
クタがＴＲＭキャラクタに変更されねはならないか、あ
るいは３つのＴ ＲＭキャラクタがＴＲＭでないキャラ
クタに変更されねはならない。 誤シの確率は単−ＴＲＭキャラクタの手続きの場合よ）
も相当に小さくなる。 バーストスイッチングシステムにおいて使用できる任意
数のバースト終了計画（スキーム）が存在する。任意特
定のシステムに対する選択はシステムの特性および設計
目標に依存する。本明細書で記載する例は利用可能な広
範囲のオプションを例示することを意図している。 本明細書で記載するリンクおよびハブスイッチはそれだ
けで現存する技術のものと区別できる自律インラインス
イッチング能力を有する。各スイッチはＴＩ（またはも
つと高い）の容量を有する通信リンク間に接読すること
ができる。各人チャネルについて各スイッチはそのチャ
ネル内に含まれる情報に対する適当なルーティングの決
定を行ない、実現する能力を有する。ルーティングの決
定は、例えば中央制御スイッチのような外部のいかなる
ソースにも頼ることなしに、スイッチによって自律的に
行なわれる。その上、ルーティング決定に関する処理の
すべてが入チャネルに割当てられた時間内に実行される
。チャネル時間が経過すると、スイッチは引続くチャネ
ルに含まれる情報に対して手続きを繰返す用意ができて
おシ、以下同様である。かくして、スイッチの処理は大
部分は通信リンクのチャネルおよびフレームタイミング
と同期している。若干の実施例においては、実チヤネル
スロットタイミングがスイッチングアルゴリズムの開始
に対する再開始信号または割込みとして使用される。既
に説明したように、スイッチングアルゴリズムはスイッ
チを通って走行中のバーストの伝送を開始し、継続し、
そして終了することができなければならない（他の機能
のうちで）。 バーストスイッチングは音声およびデータバーストラ完
全に統合する。一般的にいって、１キヤラクタ分だけの
バッファリングがバーストスイッチングにおいて必要と
なる。何故ならば、音声伝送レートかでル−トと合致し
ているからである。 バーストスイッチはダイナミックバッファを通じてすべ
てのバーストを移動させる。一時的なチャネルコンテン
ションの場合には、情報（特にデータ）は失なわれない
。 バーストスイッチｔ−通じての遅延は音声伝送のための
重要な性能パラメータである。遅延しすぎることはエコ
ーを許容できないものにする。バーストスイッチングに
おいて、バーストのキャラクタは一般に４チャネル時間
よシ少ない遅延でスイッチを通過する。速度のバッファ
リングは必要でなく、従って、エコー抑圧装置もエコー
取消し装置も必要としない。 同じ呼の異なるバーストはスイッチング節点を通じて異
なるチャネル交換遅延を有する可能性がある。しかしな
がら、スピーチバースト内のすべてのキャラクタは同じ
遅延を受ける。トークスパート間の可変遅延成分の大き
さはトークスパート間の平均沈黙期間よシ小さい。それ
故、トークスパート間の可変遅延は事実上、認知し得い
程度である。 バーストは任意の長さのものでよく、単一ノヘッダです
べてのバーストに対して十分である。代表的なトークス
パートは平均約２５０ミリ秒、または２ ａ ｏ ｏ
ハルスコード変調キャラクタである。 バーストヘッダが４バイトで、かつターミネータが１バ
イトであると仮定すると、各バーストのオーバーヘッド
は５バイトである。割合で表わした □平均トーク
スパートに対するバーストヘッダ・オーバヘッドは５／
２０００または１％以下である。 １バイトのターミネータの代シに５バイトのターミネー
タシーケンスが使用される場合には、バーストヘッダ・
オーバヘッドは依然として１％以下でおる。 バーストスイッチは６４にビット／秒（Ｋｂ／ａ）以下
のレートでデータの伝送を簡単に処理する。 データが６４Ｋｂ／ｓ以下のレートで使用者から受信さ
れると、かかるデータの都合のよい大きさのブロックが
ポートプロセッサに累積される。このブロックはその後
６４ Ｋｂ／ｓのレートてバーストとしてシステムを介
して伝送される。バーストスイッチングチャネルレート
が６４ Ｋｂ／ａ以外の場合にも同じ方法が適用されよ
う。 将来のスイッチングサービスは、例えば１２００ビット
／秒の低速度データ端末から１６乃至６４Ｋｂ／ｓのデ
ィジタルコード化音声ｔｉて高速度データ装置およびデ
ィジタルコード化ビデオに及ぶまでの広範囲のビットレ
ートを必要とするということが予期されている。「帯域
幅効率」という用語はしばしば、スイッチが程々の伝送
レートを処理する容易さを表わすために使用されている
◇バーストはメツセージ構造およびチャネル化動作を有
するから、チャネルレートよシ高い伝送レートは単一の
バーストの伝送のために複数のチャネルレートに使用す
ることによって比較的容易に処理することができる。６
４ Ｋｂ／ｓのチャネルレートを有するバーストスイッ
チングにおいては、Ｎ×６４Ｋｂ／ａのバーストがそれ
ぞれ６４ Ｋｂ／ｓのレートでＮの別個の（しかし関連
した）バーストとして処理される。ここで、Ｎは１よシ
大ｅｔＡｉ数である。Ｎの関連したバーストは別個のチ
ャネルでバーストのあて先に伝送され、そしてオリジナ
ルのＮ ｘ ６４ Ｋｂ／ｓのバーストに再びアセンブ
ルされる。バーストスイッチングのメツセージ構造は、
たとえＮの関連したバーストが位相同期状態であて先に
到着しなくても、適正な順序で関連したバーストの再ア
センブリ＝２可能にする。 将来のスイッチングサービスはよシ大きなディジタルデ
ータ処理能力を必要とすることが予期さレル。バースト
スイッチングシステムはデータバーストに対してリンク
スイッチレベル誤シチェックおよび再伝送モードで動作
し得る。各データバーストは各スイッチにおいて完全に
バッファされる。バーストに対する誤シチェックテスト
はバーストがルートに沿って次のスイッチに再伝送され
る前に通されなければならない。別の誤シチェックモー
ドはエンド・ツー・エンド誤シチェックである。このモ
ードにおいて、データバーストの誤シチェックはあて先
リンクスイッチによってのみ実行される。誤シチェック
が失敗した場合には、あて先リンクスイッチはオリジン
のリンクスイッチによるデータバーストの再伝送ｔａ求
する◎エンド・ツー・エンド誤シチェックの一般概念は
、誤）チェックがポートプロセッサにおいて実行され、
これらポートプロセッサが使用者の建物にあるいは末端
使用者の機器内に配置されているときに、終局点にまで
拡張される。この構造によシ可能なエンド・ツー・エン
ドディジタル伝送能力は、例えば診博能力の向上、なら
びに音声およｒＮデータイ市信の４５Ｌ容袢卦］”７ぎ
プライバシーの后ｔμのような他の利点上もたらす。後
者の場合には、ディジタル通信の暗号化および暗号解読
がまた、ポートプロセッサにおいて実行できるととにな
る。 ハブスイッチ 第１５図に例示され九へプスイツチｓｏＯは、任意のリ
ンク群から任意の内向きリンクチャネルで受信したメツ
セージバーストのバイトをこのメツセージバーストのア
ドレス情報によって決定される適当なリンク群の外向き
リンクチャネルに転送するための高速度高ｇｆｆｉＴＤ
Ｍスイッチである。 ハブスイッチ５００はリングに接続されたＮのスイッチ
ングユニット５（１０）を含む。冗長性の利点を提供す
るために、２つのハブバス５０２および５０３が設けら
れ、リングのまわシにいずれの方向にも信号を伝搬する
ことができる。各スイッチングユニットは１つ以上のＴ
ＤＭリンク通信リンク５０４によってリンク群に接続さ
れている。 入リンクチャネルのディジタルコード化ｔｆＩ報のバイ
トを受信するオリジンのスイッチングユニットはリング
にそのバイト装置く。このバイトはメツセージバースト
に含まれるアドレス情報によって指定されたそのあて先
のスイッチングユニットに達するまで、リングのまわり
’ｔスイッチングユニットからスイッチングユニットへ
と送られる。 第１９図に例示するように、バーストはヘッダ（ＨＤＲ
）、転送される情報またはデータ（ＩＮＦＯ）、および
終了キャラクタシーケンスの終了キャラクタ（Ｔｅ３）
よシなる。ヘッダはバーストがこのバーストの他の識別
情報とともに送出されるアドレスを含む。バーストの情
報部分は連続するバイトの流れである。バーストの長さ
は変化する。通常、スピーチ情報ではバーストは１００
ミリ秒から３００ミリ秒までの長さである。。終了キャ
ラクタシーケンスの終了キャラクタ（バイト）はバース
トの終了を指示する。終了キャラクタのシーケンスはチ
ャネルが空きのま−である間はそのチャネル内に連続す
る。 バブリングのまわシのディジタルフード化ｆａ報のバイ
トの転送は内向きおよび外向きＴＤＭリンクチャネルと
同じフレーム周期を有するＣハブチャネルで生じる。ハ
ブチャネル時間スロット中、オリジンのスイッチングユ
ニットからあて先のスイッチングユニットへバブリング
のまわシラ移動する各バイトはハブチャネル時間スロッ
トに等シいリング循環周期においてバブリングのまわシ
ラ完全に伝搬するようなレートでスイッチングユニット
からスイッチングユニットへ転送されねばならない。１
つのスイッチングユニットから次のスイッチングユニッ
トへのバイトの移動は中央クロック５０５の各チック中
に生じる。 第１８図に例示されるように、各フレーム甲、Ｃチャネ
ルの時間スロットが存在し、各ハブチャネル時間スロッ
ト中、Ｎのクロック〃 りが存在する。例示の実施例に
おいては、フレーム時間は１２５マイクロ秒であシ、リ
ンク通信リンク５０４のリンクチャネルのＴ１７レ一ム
時間と同じである。フレーム当）のハブチャネルの致Ｃ
は３２である。Ｃはリンクチャネルのｆｉ（ＴＩシステ
ムにおいては２４）よシ少なくてはいけない。フレーム
のクロックチックの数はＣＸＮである。例示の実施例で
は、スイッチングユニットのｉＮは２５６である。 ハブスイッチの種々のスイッチングユニットに接続され
た異なるリンク群間に通信が生じるためには、オリジン
のリンク群のリンクスイッチはハブスイッチの関連する
スイッチングユニットに対する空きチャネル七見つけな
けれはならない。ハブスイッチのこのオリジンのスイッ
チングユニットはそれ自身とハブスイッチのあて先スイ
ッチングユニット間の空きハブチャネルを見つけなけれ
ばならない。終シに、あて先のスイッチングユニットは
関連するリンク群のあて先リンクスイッチと通信するた
めに空きリンクチャネルを見つけなければならない。 ハブスイッチのスイッチングユニットにおいてふくそう
があシ、従って必要なときに空きハブチャネルまたは外
向きリンクチャネルがすぐに利用できないから、かつチ
ャネル間の若干のチャネルスリップはさけられないから
、各スイッチングユニットはバッファメモリおよびプロ
セッサ管含み、メモリを管理しなければならない。第１
６図はスイッチングユニットを例示する。このスイッチ
ングユニットはハブスイッチリングのまわシに一方向に
パイ）１転送するためにハブバス５０２に接続された第
１のハブスイッチ素子５１５を含む。 第２のハブスイッチ素子５１７はハブバス５０３に接続
され、ハブスイッチリングのまわ）に反対方向にパイ）
を転送する。スイッチングユニットはまた、メモリへの
、メモリからの、およびメモリ内の情報を管理するため
にメモリ５１６およびプロセッサを含む。メモリ５１６
に関して指定されているこれらプロセッサは入リンクチ
ャネルとメモリ間に２つのリンク入力プロセッサ（ＬＩ
Ｐ）５２１および５２６と、メモリと出リンクチャネル
間に２つのリンク出カプロ七ツサ（ＬＯＰ）５２２およ
び５２７を含む。へブ入カプロセッサ（ＨＩＰ）５２３
とハブ出カブｏ ＊ ７ ｆ （ＨＯＰ ）５２４はハ
ブスイッチ素子５１５とメモリ５１６との間にある。第
２のハブスイッチ素子５１７と関連するプロセッサは）
（ＩＰ４Ｍ８とＨＯＰ５１９である。 これらプロセッサの主な機能はメモリ５１６とハブチャ
ネル間のバイトのルーティングおよびメモリ５１６とリ
ンクチャネル間のバイトのルーティングを制御すること
である。また、これらプロセッサはチャネルの蒲そくな
らびにメモリ５１６内のダイナミックメモリバッファの
ハブおよびリンクチャネルへの割当ておよび割当て解除
を含む他の機能も有する。これらおよびシーケンス化お
よび待ち行列化のような他の機能は、前に詳細に記載し
たリンクスイッチによって同様の機能が遂行されたのと
本質的に同じ態様で、管理される。 ハブスイッチ素子５１５を通じてメモリ５１６からバブ
リング５０２ヘバイトヲ転送する機能およびハブスイッ
チ素子５１５を通じてへプリング５０２からパイ）１転
送する機能はＨＯＰ５２４およびＨＩＰ５２５によって
制御される。メモリ５１６、ＨＩＰ５２３およびＨＯＰ
５２４はＬＩＰおよびＬＯＰとともに、リンク群とハ
ブスイッチ素子５１５間のインターフェースとして働く
一種のリンクスイッチｔ−ｉ実上形成する。第２のハブ
スイッチ素子５１７と関連したプロセッサはメモリ５１
６とバブリング５０３叫にバイトラ転送する際に対応す
る態様で機能する。 要約すると、メツセージバーストは１つのリンク群の入
チャネルから＾プスイツチを通って他のリンク群の出チ
ャネルへ以下の態様で進行する。 入リンクチャネルでオリジンのハブスイッチングユニッ
ト５（１０）に到来したバーストのバイトはスイッチン
グユニットメモリ５１６においてバッファされる。バー
ストの初めのバイト、すなわち、ヘッダはアドレス情報
を含み、１つのバイト、特定すると２番目のバイト、は
あて先リンク＃を指定し、従ってあて先スイッチングユ
ニットを指定する。受傷すれたバイトはハブバスで伝送
のために待ち行列化される。オリジンのスイッチングユ
ニットが送信空きでかつあて先スイッチング二二ットが
受信空きであるハブチャネルが選択される。 バーストのバイトは各へプテヤネルフレーム中１バイト
づつ、選択され九へブチャネルにロードされる。バイト
はメモリ５１６を通ることなしに各クロックチックで隣
接する中間に介在するスイッチングユニットのハブスイ
ッチ素子間に直接転送される。あて先スイッチングユニ
ットに到来すると、各バイトはメモリに記ｔｈすれる。 ヘッダバイトは、１つ以上のリンク群があて先スイッチ
ングユニットと関連している場合に、適当な出力リンク
群上決定するために翻訳される。これらバイトは適当な
外向きリンクに待ち行列化され、最初の空き外向きリン
クチャネルに出方が始まる。 ハブチャネル転送の概要 第１７図はスイッチングユニット５（１０）の第１のハ
ブスイッチ素子５１５を例示するプ四ツク図である。こ
のハブスイッチ素子５１５はバブリングバス５０２に沿
って前位ハブスイッチ素子から後位ハブスイッチ素子へ
バイトを転送することを処理する。また、ＨＯＰおよび
ＨＩＰの制置のもとで１ハブスイツチ素子５１５は、ス
イッチングユニットがオリジンであるときにメモリ５１
６からリングにバイトをワードし、またスイッチングユ
ニットがあて先であるときに外向きリンクチャネルで伝
送するためにリングからメモリ５１６ヘアンロード（ダ
ンプ）する。 各ハブスイッチ素子はあて先メモリ５４０を含み、この
あて先メモリ５４０はハブスイッチ素子５１５が送信動
作である各ハブチャネルに対するスイッチングユニット
あて先アドレスを含む。その上、送信動作メモリ５５９
はハブスイッチ素子に対する各ハブチャネルの送信ビジ
ィまたは空き状態を指示する各ハブチャネルに対するビ
ットを含む。また、各ハブスイッチ素子はあて先カウン
タ５５１を含み、このあて先カウンタ５３１は各ハブチ
ャネルまたはリング循環周期の開始時にハブスイッチ素
子のアドレスにセットされる。各り胃ツタチック（ＴＣ
ＬＫ）であて先カウンタ５３１はデクリメントされる。 また、各チックで、リングを循環するかつハブスイッチ
素子のＴＨＩ Ｓ −８Ｕ記憶レジスタ５３２に存在す
るバイトはハブバス５０２でマルチプレクサ５３５によ
って次の後位のスイッチングユニットの記憶レジスタに
転送される。同時に、前位のスイッチングユニットのレ
ジスタ内のバイトはスイッチングユニットのＴＨＩＳ−
ＳＵレジスタ５３２に移動する。 スイッチングユニット５（１０）のハブスイッチ素子５
１５がメツセージバーストに対するオリジンとしてサー
ビスしているときに、ハブチャネルタイムスロット中に
転送されるべきバイトはハブチャネルタイムスロットめ
開始時にハブ入力（ＲＵＢ−ＩＮ）データ直列レジスタ
５３９を通ってＨＯＰによってハブ入力（ＨＵＢ−ＩＮ
）データレジスタ５３５に置かれ、リングへの転送を待
つ。同時に、ハブスイッチ素子がハブチャネルを必要と
するということを指示する活動（アクティビティ）ビッ
トがチャネル要求（ＮＥＥＤ ＣＨＡＮＮＥＬ）レジ
スタ５４５に置かれる。また、あて先スイッチングユニ
ットアドレスがハブチャネルタイムスロットの開始時に
またはリング循環周期の開始時に、あて先メモリ５４０
からあて先レジスタ５３６に置かれる。あて先カウンタ
５３１の内容をあて先レジスタ５３６中のアドレスと同
じにさせろクロックチックで、コンパレータ５３７は出
力を発生する。この合致の指示は、マルチプレクサ５３
３にＴＨＩＳ−８Ｕ レジスタ５３２の内容ではなく
てハブ入力データレジスタ５３５の内容を後位のスイッ
チングユニットに対するハブバスに転送させるチャネ／
＆／捕そくおよびデータ転送セクションに供給される。 上述のように、リングの各バイトはハブチャネルタイム
スロット中、各チックで１つのスイッチングユニットか
ら次の後位のスイッチングユニットへ転送される。ハブ
チャネルタイムスロットの終了時にリング循環周期の最
後のチックでリングの各バイトはそのあて先スイッチン
グユニットの’ｆ’ＨＩ３−８Ｕレジスタ５３２に転送
される。リング循環周期およびハブチャネルを開始させ
る次のチックで、〒ＨＩＳ−８Ｕレジスタ５３２に記憶
されたバイトはハブ出力（ＨＵＢ−ＯＵＴ）データレジ
スタ５４８に転送され、その後ＨＩＰによってメモリ５
１６に置かれ、そしてＬＯＰによって外向きリンクチャ
ネルで伝送される。 ハブチャネル捕そくの概要 ハブチャネルの後読の７レーム中メツ七−ジバーストの
バイトの移動はオリジンのスイッチングエニツ）ｆ）Ｈ
ＯＩ” とあて先スイッチングユニットのＨＩＰとの
ｗＩ４整を意味する。ＨＯＰはオリジンのスイッチング
ユニットのメモリからバイトを取り出してそれをバブリ
ングバスに置くことを制御し、あて先スイッチングユニ
ットのＨＩＰはバブリングバスからバイトを取り出して
それをメモリに置く。 １１０Ｐ は各ハブチャネルまたはリング循環周期中
、１バイトだけの移動および関連する機能を処理するこ
とができ、ＨＩＰは各ハブチャネルまたはリング循環周
期中、１バイトだけの移動および関連する機能を処理す
ることができる。かくして、各バーストごとに、オリジ
ンのスイッチングユニットが送信空きでかつあて先のス
イッチングユニットが受信空きである自由ハブチャネル
が見つけ出されなければならない。 ハブチャネルを捕そくする要求は入リンクチャネルがビ
ジィとなったときにオリジンのスイッチングユニットに
よって認知される。従って、自由ハブチャネルを見つけ
出すことはオリジンのスイッチングユニットにおいて達
成されなければならない。オリジンのスイッチングユニ
ットはハブチャネルのそれぞれごとに送信ビジィ／空き
状態を知る。自由チャネルを選択するために、オリジン
のスイッチングユニットはあて先スイッチングユニット
に対するハブチャネルのそれぞれごとに受信ビジィ／空
き状態に関する情報を有さねばならない。 ハブチャネルのリング循環周期中、各スイッチングユニ
ットの受信ビジィ／空き状態に関する情報をβプリング
バス５０２に提供するために、活動ライン５４１が戸ブ
リングバス５０２と並列にバブリングに設けられる。受
信活動（ＲｃｖＡＣＴ）メモリ５４３はハブスイッチ素
子５１５が各ハブチャネルに対して受信ビジィであるか
あるいは受信空きであるかを指示する各ハブチャネルに
対するビットを記憶する。各ハブチャネル周期の始めに
、そのハブチャネルに対するハブスイッチ素子の受信ビ
ジィ／空き状態を指示するビットが後位のスイッチング
ユニットのＴＨＩＳ−８Ｕレジスタ５３２に転送される
。この活動ビットはリングのまわりに引続くチック中、
スイッチングユニットからスイッチングユニットへと伝
搬される。かくして、任意のスイッチングユニットは、
リング循環周期中、適当なチックでＴＨＩＳ−３Ｕレジ
スタ５３２に置かれた活動ビットを検査することによっ
て、任意の他のスイッチングユニットに対するハブチャ
ネルの受信ビジィ／空き状態を決定することができる。 オリジンのスイッチングユニットがあて先のスイッチン
グユニットに対する自由ハブチャネルを見つけなければ
ならないときには、あて先スイッチングユニットのアド
レスがハブスイッチ素子のあて先レジスタ５３６に置か
れ、伝送されるべきであるバーストの第１のバイトが第
１のハブチャネルの開始時にハブ入力データレジスタ５
３５中に転送される。この第１のハブチャネルはオリジ
ンのスイッチングユニットのハブスイッチ素子が送信空
きであるハブチャネルである。その上、ＨＯＰはチャネ
ル要求レジスタ５４５をセットし、ハブ入力データレジ
スタ５３５にバイトを伝送するためのハブチャネルの要
求を指示する。 あて先カウンタ５３１の内容があて先°レジスタ５３６
の内容と同じであるときのり四ツクチツクで、コンパレ
ータ５３７は、ハブ入力データレジスタ５３５のバイト
をバブリングバス５０２にロードするためのリング循環
周期中の適当な時点であるということを指示する出力を
発生する。ＴＨＩ ５−８Ｕレジスタ５３２の活動ビッ
トはあて先スイッチングユニットの受信ビジィ／空き状
態を指示し、また送信活動メモリ５５９のビットはオリ
ジンのスイッチングユニットのハブスイッチ素子の送信
ビジィ／空き状態を指示する。このハブチャネルに対し
てあて先スイッチングユニットが受信空きでかつオリジ
ンのスイッチングユニットが送信空きであることをこれ
らビットが指示する場合には、オリジンの翼イツチング
ユニットからあて先のスイッチングユニットへバースト
を送出するためのハブチャネルが見つけられたことにな
る。 オリジンのスイッチングユニットはこのハブチャネルを
、活動ビットがライン５．４１を通じてマルチプレクサ
５３３により後位のスイッチングユニットへ伝送される
ときにこの活動ビットをビジィにセットすることによっ
てこのハブチャネルを捕そくする。同時に、バーストの
第１のバイトはマルチプレクサ５３３によりハブ入力デ
ータレジスタ５３５から後位のスイッチングユニットへ
ライン５０２で転送される。その上、チャネ、／Ｉ／Ｍ
そくおよびデータ転送セクション５５８はチャネル捕そ
＜ （ＣＨＡＮＮＥＬ ５ＥＩＺＥＤ） ｔ、ジスタ５
４６をセットし、バブリングバスに関して上首尾のハブ
チャネル捕そくおよびデータ挿入がなされたということ
をＨＯＰに指示する。ＨＯＰはメモリ５１６に適当な情
報を記憶し、その結果バーストの引続くバイトは引続く
７レ一人中捕そくしたハブチャネルであて先のスイッチ
ングユニットへ伝送するために適当な時間にハブ入力デ
ータレジスタ５３９および５３５に転送される。捕そく
したハブチャネルは今、送信ビジィであるということの
指示は送信活動（ＴＲＮ ＡＣＴ）メモリ５５９に置か
れ、そしてハブチャネルに対するあて先スイッチングユ
ニットのアドレスはあて先メモリ５４０に置かれ、ハブ
チャネル捕そく手続きを完了する。 活動ライン５４１で伝搬されている活動ビットはハブチ
ャネル’ｉｍそくしたときにオリジンのスイッチングユ
ニットによりビジィにセットされるから、同じあて先の
スイッチングユニットに対する空きチャネルを探してい
るかも知れない任意の下流のスイッチングユニットはあ
て先のスイッチングユニットが現在のハブチャネルに対
して受信ビジィであるということに気がつく。かくして
、異なるスイッチングユニットによる同じあて先に対す
るハブチャネルの実質的に同時の要求からいかなる混乱
も生じない。 １つのハブチャネルを終了して次のハブチャネルを開始
するチックにおいて、ＴＨＩＳ−８Ｕレジスタ５３２内
のバイトはハブ出力データレジスタ５．４８に転送され
、活動ビットは受信活動メモリ５４３へ転送される。受
信活動メモリ５４３内に置かれた受信活動ビットは同じ
ハブチャネルの次のフレーム中に活動ライン５４１で伝
搬される。 ハブ出力データレジスタ５４８内のバイトはハブ出力デ
ータ直列レジスタ５４９に転送され、そしてＨＩＰによ
ってメモリ５１６に直列に転送される。 ハブチャネルに対してオリジンのスイッチングユニット
が送信ビジィである場合、゛あるいはＴｌｌｌ５−８Ｕ
レジスタ５３２内の活動ビットから意図するあて先か受
信とシイであることを見出した場合には、オリジンのス
イッチングユニットは次のハブチャネルを可能性として
ためしてみなければならない。オリジンのスイッチング
ユニットが丁ぺてのハブチャネルを検量し、かつ送信空
きであるチャネルを見つけることができず、意図したあ
て先スイッチングユニットが受信空きである場合には、
適当な自由ハブチャネルはそのときにその乃プに存在し
ない。第１５図および第１６図に示すハブスイッチの形
態によれば、オリジンのスイッチングユニットは他のハ
ブスイッチ素子５１７および戸プリングバス５０３をた
めすことができる。また、オリジンのスイッチングユニ
ットは適正なリンク群と相互接続可能な他のあて先スイ
ッチングユニットをためすことができる、あるいはチャ
ネルサーチ手続きか自由ハブチャネルを見つけるまで繰
返される。自由ハブチャネル’を繰返しサーチする手続
きは僅かに遅延しただけのチャネルを提供できる。何故
ならば、代表的には僅か数百ミリ秒の時間で、すなわち
、単一のバーストの長さで、ハブチャネルが割当てられ
かつ保持されるからである。オリジンのスイッチングユ
ニットがハブチャネルにおける送信空きになったときに
、あるいはあて先のスイッチングユニットがハブチャネ
ルにおける受信空きになったときに、自由ハブチャネル
は利用できるようになる。 ハブスイッチの詳細な動作 関連するＨＩＰおよびＨＯＰの制御のもとての、バブリ
ングバス５０２のハブチャネルのリング循環周期中のス
イッチングユニット５（１０）、特にハブスイッチ素子
５１５の動作について詳顕に説明する。第２０図の説明
図は種々の組の状態のもとてのハブチャネル中のハブス
イッチ素子内の動作。 の概要を示す。 １つのハブチャネルのリング循環周期が終了し、次のハ
ブチャネルのリング循環周期が第１８図に例示したハブ
スイッチの中央クロック５０５のチックＯ（またはチッ
クＮ）で始まる。このチックで各バイトは前位のスイッ
チングユニットからそのあて先のスイッチングユニット
のＴＥＩＩＳ−８Ｕレジスタ５３２へ転送される。第２
０図の説明図の第１ｍ（最も左側の欄）に示すように、
バイトはハブ出力データレジスタ５４８内に置かれ、ま
た活動ビット（ビジィ）は受信活動メモリ５４３内に置
かれる。ＨＩＰはハブ出力データ直列レジスタ５４９を
介してメモリ５１６にバイＦを転送し、外向きリンクチ
ャネルで伝送するためにＬＯＰによって処理される。 ハブ出力データレジスタ５４８内に置かれたバイトが、
バーストが終了したか否かを決定するためにあて先によ
って使用されるべきである終了キャラクタである場合に
は、ハブ出力活動レジスタ５４８内の活動ビットはビジ
ィ状態を示す。この情報ばＨＩＰによって処理され、バ
ーストの終了を認識する。ハブチャネル状態はハブチャ
ネルの引続くフレーム中オリジンのスイッチングユニッ
トによって空きに変更される。 また、始動クロックチックで、スイッチングユニットが
丁度始動したバブリングバス５０２の次のハブチャネル
における受信とシイであるか受信空きであるかを指示す
る受信活動メモリ５４３内のビットがマルチプレクサ５
３５を通って後位のスイッチングユニットに対する活動
ライン５４１に送られる。これら動作は第２０図の第１
藷に示されている。 ハブチャネルの第１のチック（ＯまたはＮ）であて先カ
ウンタ５３１はスイッチングユニットそれ自身のアドレ
スにセットされる。スイッチングユニットが前に丁度ス
タートしたＣ前の７レーム中に）ハブチャネルを捕そく
した場合には、送信活動メモリ５５９はそのハブチャネ
ルに対する送信ビジィビットを含め、あて先メモリ５４
０はそのハブチャネルに対するあて先スイッチングユニ
ットのアドレスを含む。Ｃ／′−ブチャネルの現在のハ
ブチャネルはチック０ごとに進められるハブチャネルカ
ウンタ５５０によって指定される。ＨＯＰによってハブ
入力データ直列レジスタ５３９を通じてハブ入力データ
レジスタ５３５ヘパイトがメモリ５１６からロードされ
る。チャネルを必要とするということを指示するビット
ばＨＯＰによってチャネル要求レジスタ５４５内に置か
れる。あて先スイッチングユニットのアドレスはあて先
メモリ５４０からあて先レジスタ５３６ヘロードされる
。 各引続くチックであて先カウンタ５３１はカウントづつ
カウンＦダウンされ、バイトおよび活動ビットはＴＨＩ
Ｓ−８Ｕレジスタ５５２へロートサレる。コンパレータ
５３７の出力によって指示されるようにあて先カウンタ
５３１とあて先レジスタ５３６の内容が合致しない場合
には、公プ入力データレジスタ５３５内のバイト（もし
あるならば）に関してスイッチングユニットは何等のア
クションも取らない。クロックの次のチックでＴＲｌ５
−８Ｕレジスタ５３２の内容は変更なしにマルチプレク
サ５３３によって後位のスイッチングユニットへ送られ
る。この状態は第２０図の第２１’１ｌｌｉに示されて
いる。 あるチックであて先カウンタ５３１がデクリメントされ
てあて先レジスタ５３６の内容に等しくなると、コンパ
レータ５３７の出力は合致を指示する。スイッチングユ
ニットはバーストのバイトをあて先レジスタ５３６内の
あて先アドレスに伝送するために前のフレーム中ハブチ
ャネルを捕そくしたと仮定される。コンパレータ５３７
からの合致の指示ならびにチャネル要求レジスタ５４５
からのチャネル要求指示、ＴＨＩＳ−８Ｕレジスタ５３
２からのチャネル受信ビジィビット、および送信活動メ
モリ５５９からの送信ビジィビットに応答して、チャネ
ル捕そくおよびデータ転送セクションはマルチプレクサ
５３３に、ハブ入力データレジスタ５３５の内容および
ビジィ活動ビットを後位のスイッチングユニットへ転送
させる。この状態は第２０図の説明図の第５欄に示され
ている。 バーストの＠１のバイトがメモリ５１６からバブリング
へ転送されるべきである場合には、スイッチングユニッ
トは、送信空きでありかつバースＦのヘッダのアドレス
ｆＷ報によって指定されたあて先スイッチングユニット
が受信空きであるハブチャネルを捕そくしなければなら
ない。前に説明したように、ハブチャネルの第１のチッ
クであて先方ウンタ５３１はオリジンのスイッチングユ
ニットのアドレスにセットされる。ＨＯＰは′：に図さ
れたあて先スイッチングユニットのアドレス着服をハブ
入力データ直列レジスタ５３９へ転送する。 ＨＯＰ はまた、チャネル要求レジスタ５４５をセフ
トしてチャネルが要求されていることを指示する。チャ
ネル要求レジスタ５４５からのチャネル要求指示、送信
活動メモリ５５９からのチャネル送信空き指示、および
ハブチャネルサーチが始まっていないということを指示
する捕そく状態レジスタからの空きまたは不活動状態指
示の組合せに応答して、ハブ入力データ直列レジスタ５
５９内のアドレスｉ’ＹＩａは新しいあて先レジスタ５
５２に転送でれ、捕そく状態レジスタ５５１は新しいあ
て先清羅が受信されたということを指示するように変更
される。次に、転送されるべきであるバーストの第１の
バイトが！＠１バイトレジスタ５５５にロードされる。 このバーストの第１バイトはアドレス１ｉｔｎが転送さ
れたときにハブ入力データ直列レジスタ５３９に既に転
送されたバイトである。 捕そく状態レジスタ５５１はチャネルのサーチがこのハ
ブチャネルに対して始まっているということの指示を提
供するように変更される。同時に、試行（トライ）カウ
ンタ５５６にフレーム中のハブチャネルの合計数である
値Ｃ１特定すると３２、をロードする。その彼新しいあ
て先レジスタ５５２内のアドレス情報があて先レジスタ
５５６にリードされ、第１バイトレジスタ５５５内のバ
イトがハブ入力データレジスタ５３５に四−ドされる。 あて先カウンタ５３１がデクリメントされてあて先レジ
スタ５３６の内容に等しくなったときのクロックのチッ
クで、コンパレータ５３７はチャネル捕そくおよびデー
タ転送セクション５３８に対して合致の指示を発生する
。ＴＨＩＳ−８Ｕレジスタ５３２内の活動ビットはあて
先スイッチングユニットがこのハブチャネルに対して受
信空きであるかまたはビジィであるかをチャネル捕そく
およびデータ転送セクション５３８に指示する。ＴＨＩ
Ｓ−８Ｕ レジスタ５３２内の活動ビットが空き状態
を指示する場合には、チャネル捕そく旧よびデータ転送
セクション５３８はマルチプレクサ５３３に、バス入力
データレジスタ５３５内のバーストの第１バイトおよび
ビジィ活動状態ビットを後位のスイッチングユニットに
転送させる。チャネル捕そくレジスタ５４６はセットさ
れ、データがバブリングに挿入されたということを指示
し、かつハブチャネルが捕そくされたということおよび
バーストの引続くバイトがそのハブチャネルの引続く７
レームに送出されるべきであるということをＨＯＰ
に報知する。その上、このハブチャネルに対する送信ビ
ジィビットは送信活動メモリ５５９内に記憶され、あて
先のスイッチングユニットのアドレスは引続くフレーム
で使用するためにあて先レジスタ５３６からあて先メモ
リ５４０に転送される。捕そく状態レジスタ５５１は不
活動状態に戻される。この状態は第２０図の説明図の第
４抽に示されている。 コンパレータが合致を指示したときのリング循環周期の
チックでＴｌｌｌ５−８Ｕレジスタ５３２内の活動ビッ
トがビジィを指示する場合には、あて先スイッチングユ
ニットに対するこのハブチャネルに他のスイッチングユ
ニットによって既に捕そくされている。第２０図の説明
図の第５ｆｌ＆に示されているこれら匈状態のもとでは
、ハブ入力データレジスタ５５５内のバイトはバブリン
グに転送されない。代りに、ＴＥ［ｌ５−８Ｕレジスタ
５３２の内容が後位のスイッチングユニットに送られる
。チャネル捕そくレジスタ５４６は変更されず、チャネ
ルが捕そくされていないということをＨＯＰに指示する
。送信活動メモリ５５９のあるいは捕そく状態レジスタ
５５１の変更はなく、サーチが始まっているということ
を依然として指示する。 各引続くハブチャネルの開始時にチックＯ（またはチッ
クＮ）で、捕そく状態レジスタ５５１からのサーチ進行
中の指示が存在すると、試行カウンタ５５６は１カウン
トだけデクリメントされる。 送信動作ではない次のハブチャネルで〔送信活動メモリ
５５９内の送信活動ビツシが空きである）、第１バイト
レジスタ５５５および新しいあて先レジスタ５１２の内
容〔取り換えられるまで残存する）はハブ入力データレ
ジスタ５３５およびあて先レジスタ５３６内にそれぞれ
置かれる。かくして、Ｌプスイッチング素子はあて先カ
ウンタ５３１のカウントがあて先レジスタ５３６の内容
に等しいときに、ハブチャネルを捕そくする別の試みを
行なうように下準備されている。試行カウンタ５５６の
内容がＯの値に達する場合には、バブリングバス５０２
のすべてのＣハブチャネルがチェックされ、現在利用で
きるものがないということを指示する。試行カウンタ５
５６がＯに達したときに、捕そく状態レジスタ５５１は
不活動状態にリセットされる。ＨＯＰはまた、第１のバ
イトをハブスイッチング素子に送出した後で現われたチ
ャネルの数を計数する。かくして、ＨＯＰはまた、Ｃハ
ブチャネル属期の間チャネル捕そくレジスタ５４６から
ハブチャネル捕そく指示を受信しなかったので、サーチ
が中Ｕｒされた時点な苅る。 バーストのすべてのバ１．イトが送出されると、オリジ
ンのスイッチングユニットはＢＴキャラクタのシーケン
スをハブチャネルであて先スイッチングユニットに送借
し、バーストの終了を指示する。 バーストが完了したというこのａ報を受信すると、あて
先のスイッチングユニットのＨＩＰはこの状態を度訣す
る（表わす）ためにそのメモリ５１６の内容を管理する
。次のフレーム中、ハブチャネルの開始で受信活動メモ
リ５４３内の受信空き活動ビットは活力ライン５４１に
沿って伝送され、スイッチングユニットが今やそのハブ
チャネルにおける受信空きであることを指示する。 スイッチングプロセッサ バーストスイッチはインテリジェントスイッチング屑で
ある。バーストがポートを介してこの澗に導入されると
、このバーストはこの網の箇点によりヘッダにおいて指
定されたバーストのあて先ホードにルート選定される。 スイッチング網は外部制御の介在なしにバーストをその
あて先のサートへ送る。この分散された関スイッチング
インテリジェンスは本質的には２つの特殊設計のＭＩＭ
プロセッサ、すなわち、スイッチングプロセッサと待ち
行列シーケンサ、によって提供される。ファームウェア
においてのみ相違するいくつかの、】項のスイッチング
プロセッサがある。バーストスイッチは一般に、例えば
バーストヘッダの内容がいかにあるべきかを決定する他
の高レベル制御プ鴛セッサを有する。ここで、インライ
ンスイッチング機能と関連したインテリジェンスに対し
てのみ焦点を向けることにする。これら機能を遂行する
プロセッサは名前で呼ばれる待ち行列シーケンサを除き
、スイッチングプロセッサと呼ばれる。各スイッチング
プロセッサは待ち行列シーケンサと４働して動作する。 リンクスイッチおよびハブスイッチにおける種々のスイ
ッチングプロセッサの動作は既に記載した。リンクスイ
ッチにおいては、スイッチングプロセッサは通信リンク
と中央メモリ間のおよびポートと中央メモリ間のバース
トのバイトの流れを調停する。ハブスイッチにおいては
、スイッチングプロセッサは通信リンクと中央メモリ間
のおよび通信ハブと中央メモリ間のバイトの移動を調停
する。 汎用プロセッサはスイッチングプロセッサの機能を遂行
するようにプログラムすることができる。 実験用のバーストスイッチがジー・ティー・イー・ラボ
ラトリーズにおいて構成された。このバーストスイッチ
はそのスイッチングプロセッサとじてロックウェル６５
０２マイクｐプ四セツサを有している。しかしながら、
この実験用のモデルはその通信リンクに４チヤネルのみ
を維持した。バーストスイッチはその通信リンクに２４
．３２、あるいはそれ以上のチャネルを維持することが
大いに望ましい。 スイッチングプロセッサにＨされた速度の要件は全く厳
しい。前に説明したように、バーストスイッチは大また
は出バイトに対して必要な処理の実質的に全部が単一の
チャネル時間内に完了しなければならず、従ってスイッ
チは実時間において現在にとどまることができるという
意味においてインラインスイッチング能力を有する。２
４のチャネルを有するＴ１キャリヤは５２マイクロ秒の
チャネル時間を有する０ヨーロツパの標準である３２の
チャネルを有するキャリヤにおいては、チャネル時間は
五９マイクロ秒である。スイッチングプロセッサは現在
にとどまるためにはチャネル時間当り約５０の動作を遂
行できなければならないということが決められている。 この近しい速度要件に鑑み、特殊設計のスイッチングプ
ロセッサは完全補数のチャネルを実現する必要がある。 ５．２または五９マイクロ秒の時間当り約５０の動作を
遂行できる商業的に入手可能なマイクワプロセッサは存
在しない。 前に説明したように、代表的なリンクスイッチは中央メ
モリへのアクセスを競争する６つまたは８つのスイッチ
ングプロセッサを有する。制？Ｍ論理は１つのプロセッ
サのみが任意の時間にアクセスすることができるという
ことを要求する。従って、メモリアクセスを調停する必
要がある。メモリの調停の結果として、スイッチングプ
ロセッサは、他のプロセッサがメモリの使用を完了する
まで待損しなければならず、従って利用できるインライ
ン処理時間を減少させる。この待ち時間はある状態のも
とでは相当になるから、並列処理能力が要求される。 リンクスイッチの中央メモリはバーストを処理する際に
使用されるダイナミックバッファおよび待ち行列ヘッダ
を含む。植々のスイッチングプロセッサによるメそりの
アクセスは主として次の２つの形式を有する。すなわち
、バーストのキャラクタ（またはバイト）を読み出すこ
とまたは書込むこと、および待ち行列およびバッファを
管理することである。 メモリのコンテンションは中央メモリを２つの部分、す
なわち、キャラクタだけを含むキャラクタメモリと、待
ち行列およびバッファ管理情報（檀々の待ち行列のキャ
ラクタではない）を含む待ち行列メモリとに分剤するこ
とによって減少することができる。単一のメモリアクセ
ス中、１つのキャラクタだけがキャラクタメモリから読
み出されるまたは書込まれる。、待ち行列メモリの単一
の動作中、複数の中断しない読み出しおよび／または書
込みが可能になる（待ち行列の複数のバフ７アを結合す
ることが必要となり得る）。 待ち行列およびバッファの管理はすべてのスイッチング
プロセッサに共通の特殊機能である。待ち行列シーケン
サと呼ばれる特殊プロセッサがすべてのスイッチングプ
ロセッサに代って待ち行列メモリのすべての情報を管理
するために追加されている。スイッチングプロセッサが
待ち行列化アクションを必要とするときには、そのよう
なアクションを待ち行列シーケンサに委託する。その後
、スイッチングプロセッサは待ち行列メモリへのアクセ
スを待つことなしにざらにその上の処理を自由に実行で
きる。待ち行列シーケンサのアクションはスイッチング
プロセッサのアクションと並列に遂行される。かくして
、待ち行列シーケンサをリンクスイッチに１１！加した
ことにより２つの速度上の利点が生じる。第１は、待ち
行列のテ理が並列に行なわれ、それによってスイッチン
グプロセッサのかなりのインラインの負担を免かれさせ
るということであり、第２は、待ち行列メモリにアクセ
スするスイッチングプロセッサの待ち時間が除去される
ということである。速度上の利点の池に、待ち行列シー
ケンサは待ち行列メモリのアクションを区分する。これ
は一連の中断のない読み出しおよび／または畜込みが待
ち行列メモリの各動作ごとに可能になるということを意
味する。かくして、通常ならばスイッチングプロセッサ
間の不干渉を確実にするために必要になる追加のアクセ
スおよび処理は必要でない。 第２１図は時分割多重通信リンク６３０および６３２間
に結合された代表的なリンクスイッチ６００の一例を示
すプ田ツク図であり、待ち行列シーケンサならびにスイ
ッチングプロセッサの種々の実施例、あるいは７アーム
ウエアの変形例指示すものである。各入力あるいは出力
スイッチングプロセッサＬＩＰ６１０、ＬＩＰ、６１２
、ＰＩＰ６１４、ＬＯＰ６０４、ＬＯＰ６２０．あるい
はＰＯＰ６ｊ８は待ち行列シーケンサバス（ＱＳバス）
６５４との、キャラクタメモリバス（ＣＭバス）６３６
との、および通信リンクまたはポートバスとのインター
フェースをそれぞれ有する。待ち行列シーケンサ（ＱＳ
）６０８はＱＳバス６３４と待ち行列メモリ（ＱＭ）６
０２を調停する。第２１図の待ち行列メモリ６０２は待
ち行列シーケンサ６０８とは別個の構成要素として概念
的に示されている。キャラクタメモリ（Ｃ’、ｆ ）
６ （１６はＣＭバス６３６に結合されている。各ポー
トインターフェース（ＰＩ）回路６２２（図には２４の
ポートが指示されている）はＰＩ入力バス６４０および
ＰＩ出力バス６３８と結合されている。 ＰＩ入カバス６４０およびＰＩ出力パス６３８はＰＩＰ
６１４およびＰＯＰｉＳ１８とそれぞれ結合されている
。ＱＳバス６３４およびＣＭバス６３６は調停されるバ
スである。上部布すみに三角形６４２を有する第２１図
の各ブロックは基本スイッチングプロセッサのファーム
ウェアの変形である。基本スイッチングプロセッサは玄
だ、ハブスイッチの対応部（カウンターバート）におい
ても使用されている。 衝突あるいはデータの改悪がＣｒ４バス６３６およびＱ
Ｓパス６３４の両方に生じないことを確実にするために
、かつＱＭ６０６およびＱ Ｍ ６０２のアクションに
対するすべての要求が公正にサービスを受けること？確
実にするために、ＣＦ、（バス６３６およびＱＳバス６
３４の両方についての調停が必要となる。これらバスの
それぞれについてのコンテンションは第３Ａ因に示すよ
うに、適当に変更した優先度調停論理を使用して解決す
ることができる。第２１図において、ＣＩＶ！６０６お
よびＱＭ６０２はそれぞれ内部読み出しおよび書込みパ
ルスを発生するためのタイミングコントロールおよびラ
ンダム・アクセス・メモリ（ＲＡ Ｍ ）を含む。ＣＭ
Ｓパス６３６よびＱＳバス６３４を通るすべての転送は
１マシンサイクルかかる。１サイクルに対する調停はバ
スの転送と同時に実行することができ、従って１つの転
送は各サイクルごとに実行することができる。 第２２図は基本スイッチングプロセッサ７００のアーキ
テクチャのブロック図を示Ｔ０コントロール７１０はプ
ログラムメモリ７０２からの命令を実行する。好ましい
一実施例においては、プログラムメモリ７０２は図面に
Ｐ ＲＯＮ、（と指示されたブ豐グラマプル・リード・
オンリー・メモリとして実現されている。レジスタ７ｏ
４、演算処理装置（ＡＬＵ）７（１６、およびデータメ
モリ、ｆなゎち、ＲＡＭ７０８が存在する。待ち行列シ
ーケンサバスとのインターフェース（ＱＳ−ＩＦ）７１
４、キャラクタメモリバスとのインターフェース（ＱＭ
４−ｒＦ）７１８、および通信リンク、ポート、あるい
はハブと結合するための手段を提供する外部インターフ
ェース（ＥＸ−ＩＦ）７２０が存在する。 デュアルボー）ＲＡＭ（ＤＰ−ＲＡＭ）７１６はキャラ
クタメモリの現在バッファアドレスを提供する（現在の
チャネル番号の関数として）ための手段を含む。有限状
態マシン（ＦＳＭ）７２２は入バーストに関して各チャ
ネルの状態を決定するための手段を含む。ＦＳＭ７２２
の代表的なチャネル状態は、チャネル空き、バースト待
ち、特定のヘッダバイト受信、情報バイト受信、ＤＬＥ
（データリンク・エスケープ）バイト受信、およびＦＬ
ＡＧ（バーストの終了）キャラクタ受信、である。 スイッチングプロセッサ７００の各構成要素はＰ ＲＯ
Ｍ ７０２およびＤＰ−ＲＡＭ７１６を除き、データ／
アドレスバス７１２とＭ合される。ＰＲＯｔ・１７０２
は命令バス７２４およびマイクロコードアドレスバス７
２６を介してコントロール７１０と結合される。ＤＰ−
ＲＡＭ７１６はバス７２８および７３０によってＱＳ−
ＩＦ７１４およσＣＦ、イーＩＦ７１８間にそれぞれ結
合される。ＦＳＭ７２２はバス７３２を介してＥＸ−Ｉ
Ｆ７２０と結合される。ＦＳＭ７２２はまた、ジャンプ
アドレスバス７３４を介してコントロール７１０と結合
される。図面に示すように、コントローＡ／７．１０か
ら各構成要素に至る制御ラインが存在する。コントロー
ル７１０はチャネルカウンタ手段、例えば放送チャネル
カウントまたは放送チャネルクロックから発生されるカ
ウント、を含む。制御ライン７３６は外部チャネルクロ
ック源からフントロール７１０へ入力を提供する。 スイッチングプロセッサ７００によって実行される命令
は命令ハス７２４ ’ｒ、介してＰＲＯｒ、’１７０２
力）ら読み出される。コントロー／Ｌ／ ７１０は実行
されるべき次の命令のアドレスをアドレスバス７２６を
介して提供する。スイッチングプロセッサの各実施例に
対して、マイクロコード化プログラムは変更されない。 それ故、プログラムメモリはＲｏ、１４である。 ＰＲＯＭ７０２は２５６ワード含み、各ワードは６４ビ
ツトの長さを有する。このワード長はこの技術分野で通
常見られるものより長い。拡張されたワード長はいくつ
かの点で速度上の利点を提供する。単一の命令ワードに
１つ以上の動作、例えば、レジスタ転送およびムＬＵ動
作、を含ませることができ、その結果、いくつかの動作
が単一の命令に割当てられた時間内に実行できることに
なる。命令ワードの種々のビット位置があるレジスタ、
動作等に割当てられ、従ってプログラム命令のデコード
が最小限ですむことになる。例えば、１つのレジスタが
命令ワードの割当てられたビット位置に１つのビットが
存在することによってアドレスできる。いくつかのレジ
スタの動作は同じ命令サイクル内に生じ得る。命令はパ
イプライン態様で実行される。命令ブエフチ（取出し）
は命令実行とオーバラップする。特定の命令の実行サイ
クル中、次の番の命令が取出される。かくして、スイッ
チングプロセッサはサイクル当り１命令を実行する。次
の番の命令は現在命令がジャンプ命令でないならば、実
行されるべき次の命令である。 ジャンプ命令は次の命令に対する順番でないアドレスを
導入し、それ故効力を生じるためには２サイクルを必要
とする。 ＲＡＭ７０８は１０２４バイトを含む。このＲＡＭ７（
１０）３はスイッチングプロセッサ７００に対する局部
データメモリとして働く。ＲＡＭ７０Ｂはスイッチング
プロセッサのチャネルのそれぞれに対する種々の状態変
数およびパラメータを含み、例えば、バーストがそのあ
て先に向ってルート選定されたか否かを指示する指示器
である。データメモリアドレスは命令から利用できるコ
ントロール７１０内のチャネルカウンタ（５ビツト）お
よびオフセット（５ビツト）の連結である。 ＡＬＵ７ ｏ ６は標準の演算および論理動作を実行す
る。 デュアルポートＲＡΔ’［７１６はアクティブバッファ
アドレスに対するスイッチングプロセッサの記憶装厘で
ある。スイッチングプロセッサはチャネルカウンタでＤ
Ｐ −ＲＡ Ｍ ７１６をアドレスすることによって
バッファアドレスを待ち行列シーケンサまたはキャラク
タメモリに送る。これはそのチャネルに対するアクティ
ブバッファを読み出す。読み出されたアクティブバッフ
ァは自動的に待ち行列シーケンサまたはキャラクタメモ
リに送られる。待ち行列シーケンサが与えられたチャネ
ルに対するアクティブバッファを更新するとさには、チ
ャネル番号でＤＰ−ＲＡＭ７Ｍ６をアドレスし、そして
新しいバッファアドレスを書込むことによってこれを行
なう。ＤＰ−ＲＡ’、（７１６は商業的に入手できるデ
ュアルボー） ＲＡ Ｍを使用して、あるいはアドレス
およびデータバスについての多重化回路を有するシング
ルボー） ＲＡ ？、？およびフンテンション制ｇＪＪ
論理を使用して、実現することができる。 レジスタ７０４は１８のレジスタからなり、各レジスタ
は８ビツトの内部データバス７１２をアクセスする。大
部分のレジスタが８ビツトを含む。 スイッチングプロセッサレジスタは次の表１に示されて
いる。 ＱＳ−ＩＦ７１４は待ち行列シーケンサバスに対するス
イッチングプロセッサのインターフェースである。スイ
ッチングプロセッサ７００が待ち行列シーケンサの機能
を必要とするときに、コントロール７１ＧはＱＳ−ＩＦ
７１４を介して指令（コマンド）または要求（リクエス
ト）を発生する。フンドロー／Ｉ／７１０は単にコマン
ドまたはリクエストを発生するだけである。ＱＳ−ＩＦ
７１４は調停された待ち行列シーケンサバスにアクセス
し、リクエストを待ち行列シーケンサに転送するための
手段を有する。待ち行列シーケンサはスイッチングプロ
セッサとは独立にリクエストを実行する。待ち行列シー
ケンサは、適当なときに、情報の単一区分をスイッチン
グプロセッサ７００に戻す、すなわち、特定のチャネル
とともに使用されるべきキャラクタメモリ内の新しいバ
ッファのアドレスまたは番号を戻す。このバッファアド
レスはＱＳ−ＩＦ７１４からバス７２８を介してＤＰ−
ＲＡＭ７１６に直接送られ、そしてチャネル番号によっ
てアドレスされたＤＰ−ＲＡ！ＩＥ７１６のロケーショ
ンに記憶される。 入力スイッチングプロセッサはキャラクタメモリにバイ
トまたはキャラクタを記憶する。出力スイッチングプロ
セッサはキャラクタメモリからバイトまたはキャラクタ
を読み出す。各アクセスごとに、現在チャネルに対する
バッファアドレスが要求される。バッファアドレスはバ
ッファの位置またはＲＡＭ７０８に記憶されたインデッ
クスと連結された、ＤＰ−ＲＡＭ７１６によって供給さ
れるバッファ番号を含む。ＣＭ−ＩＦ７１８はバッファ
アドレスが供給された後独立にキャラクタメモリへのア
クセスまたはキャラクタメモリからのアクセスを実現す
るための手段を有する。 各スイッチングプロセッサはキャラクタメモリと通信リ
ンク、ポート、またはハブ間の中間媒体として働く。外
部インターフェースと呼ばれるＥＸ−ＩＦ７２０はスイ
ッチングプロセッサの特定の実施例に依存してリンク、
ざ−ト、またはノ・プに対するインターフェース手段を
提供する。中央メモリの入力側のスイッチングプロセッ
サにおいて、ＥＸ−ＩＦ７２０は受信したバイトをバス
７３２を介してＦＳＭ７２２に提供するための手行に入
バーストと関連した論理を実行することによってコント
ロール７１０を援助することである。 人バイトの状態がＦＳＭ７２２によって決定されると、
ジャンプアドレスがバス７３４に置かれる。 このジャンプアドレスは入バイトを処理するのに適した
ＦＲＯＭ７０２のマイクロコード化サブルーチンのロケ
ーションである。この形式のジャンプは代表的にはチャ
ネル時間当り１回遂行される。 適当なジャンプアドレスは本質的には２つの基準または
状態、すなわち、キャラクタ状態およびチャネル状態に
よってＦ Ｓ Ｍ ７２２により決定される。理解でき
るように、入バイトの状態は、一般に、同じバーストま
たはチャネルの前位のバイトの状態に依存する。状態の
関連は以下に記載するように状ｇ図に最良に例示されて
いる。 第２３図はキャラクタ状態図７５０を示す。キャラクタ
状態には次の３つの状態、すなわち、ブロック７５２の
クリア、ブロック７５４のＯＬＥ検出、およびブロック
７５６のＦＬＡＧ検出である。各状態は入バイトおよび
同じバーストまたはチャネルの前位のバイトの状態によ
って決定される。このプロセスはクリア状態において初
期設定される。ＤＬＥまたはＦＬＡＧキャラクタ以外の
パイ・トが受信される場合には、状態はクリアにとどま
る。受信バイトがＤＬＥである場合には、状態はＤＬＥ
検出に変わる。受信バイトがＦＬＡＧである場合には、
状態はクリアからＦＬＡＧ検出に変わる。クリア状態は
いずれかの形式のバーストキャラクタ、すなわち、制御
キャラクタまたは情報キャラクタ、が受信できるという
ことを指示する。２つの制御キャラクタはＤＬＥおよび
ＦＬＡＧである。 状態がＤＬＥ検出であると、状態は任意のバイトを受信
したときにクリアに戻る。ＤＬＥに絖く任意のキャラク
タは制御キャラクタではなくて情報キャラクタとして解
釈される。 状態がＦＬＡＧ検出であるときに、他の制御キャラクタ
以外の任意のキャラクタが受信されると、状態はクリア
に戻る。別のＦＬＡＧキャラクタが受信されると、状態
はＦＬλＧ検出にとどまる。 ＤＬＥキャラクタが受信されると、状態“はＤＬＥ検出
に変わる。次のキャラクタがデータキャラクタであると
いうことをＤＬＥキャラクタが指示する場合には、ＤＬ
ｇ検出から直接Ｆ’ＬＡＧ検出に変わる可能性はない。 ＦＬＡＧはバーストの終了または空きチャネルご指示す
る。ＦＬＡＧ検出からクリアへの転移は第１の制御でな
いキャラクタ、すなわち、ＦＬＡＧでもなく、またＤＬ
Ｅでもな図は入バーストを処理しているときのチャネル
状態間の制御の流れを示す。初期状態はブロック８０２
のバーストヘッダの第１のバイトの受信分待つ状態であ
る。いずれかの制御キャラクタ（ＤＬＥまたはＦＬＡＧ
）が受信される場合には、状態は変わらない。好ましい
一実施例においては、ＦＬＡＧキャラクタは空きチャネ
ルで伝送される。 バーストの第１のバイトが受信されると、状態はプ０７
り８０４の第２のヘッダキャラクタを待つ状態に変わる
。同様に、状態はいずれの場合にも制御でないキャラク
タを受信すると、ブロック８０６および８０Ｂの第３お
よび第４のヘッダバイトを待つ状態にそれぞれ変わる。 ブロック８０４．８０６、および８０８・において、状
態はＯＬＥを受信したときには変化しない。 ヘッダの処理中、ＦＬＡＧが受信される場合には、ヘッ
ダ（バーストのあて先を含む）に誤りがある。疑問のあ
て先によりバーストの伝送はブロック８１４に示すよう
に打ち切られる。同じ理田のため、バーストの伝送は、
矢印８１８によって指示されるように、第４のヘッダパ
イトコ受信した後でバーストヘッダ・チェックキャラク
タ（ＢＣＣ）が有効でない（確認されない）場合には、
打ち切られる。（ＢＣＣは上ではへラダチェックシーケ
ンスと呼ばれている。）バーストの伝送が打ち切られる
と、バーストのバイトはＦＬＡＧが受信されるまでブロ
ック８１４において再伝送されることなしに処理され、
ＦＬＡＧの受信により状態はブロック８１２の終了シー
ケンスの受信を待つ状態に変わる。システム終了シーケ
ンスが単一の７ラグである場合には、制御は直接ブロッ
ク８１２を通ってブロック８０２の空き状態に戻る。終
了シーケンスが１つ以上のキャラクタ、例えば５キヤラ
クタの少なくとも３つのＦＬＡＧである場合には、制御
は終了シーケンスを首尾よく受信するまで、ブロック８
１２にとどまる。 ブロック８０８において第４のヘッダパイ）ヲ受信し、
かつバーストチェックキャラクタの上首尾の確認の後・
制御はブロック８１０に通み、このブロック８１０にお
いてバーストの情報部分が処ｆ４される。ＦＬＡＧを受
信したときに、状態はブロック８１２に５ける終了シー
ケンスを待つ状態に変わる。 制御バーストは、内部の管理の目的で、末端使用者間で
はなくてスイッチ間に送られるものである。制ａｔｌバ
ーストの一例はスイッチのルーティングテーブルの変化
である。制御バーストはブロック８０８において検出す
ることができる。制御バーストが受信される場合には、
状態はブロック８１６に進み、ここで制御バーストが処
理される。 ＦＬＡＧを受信すると、制御はブロック８１６からブ會
ツク８１２に進み、ここで終了シーケンス（もしある場
合には）′ｆ：待つ。 有限状態マシン７２２は第２３図の３つのブロックに示
す３つのキャラクタ状態と、ｇ２４１Ｎの８つのブロッ
クに示すａつのチャネル状態を有する。両図面の各ブロ
ックは１８Ｍ７２２の独自の状態に対応する。茅２２図
′ｆ：参照すると、入バーストを処理するための論理は
フントロール７１０とＦＳＭ７２２との間に込み入った
状態で結合される。コントロール７１０は１８Ｍ７２２
を初期設定する。入バイトを受信したときに、１８Ｍ７
２２はその適正な状Ｍ３決定し、この状態に対応するジ
ャンプアドレスをバス７３４に童＜。本明細書において
使用されるときには、「バス」という用詔はバス７３４
および他の場合と同様に、シングルエントリ・シングル
エグジット・データ経路２含む。フンドロー／Ｉ／７１
０は入バイトを処理するための適当なマイクロコード化
サブルーチンのロケーションであるバス７３４のアドレ
スにジャンプする。バイトを処理した後、コントロール
７１０はデータ／アドレスバス７１２を介して１８Ｍ７
２２にフィードバックを提供する。コントロール７１０
によって提供されるフィードバックを使用して、１８Ｍ
７２２は次のフレームの同じチャネルで次のバイトを受
信するための適正な状態を決定する。かくして、各構成
要素はスイッチングプロセッサの適正な機能に肝要な情
報？他の構成要素に提供する。 スイッチングプロセッサの基本命令セットが表２に示さ
れている。表２に示すように、４０の命令、すなわち、
移動、演算処理装置ｔ（Ａ Ｌ Ｕ ） 命令、ジャン
プ、および雑命令がある。 １’ Ｊ” ’＠ ａ’ ｕ
ｖ−＊ ロ ・ ０− − ヴ ム
−ｔ３． ｌ３ｃ１． 、 ？Ｉｘ！ｋ１
Ｍ？％−Ｔｌｌ−１’１ｌ−１ｏ、 。 −町 １ 町 １１ 町 町 う −１−ｉ
町 町 −紬 −スイッチングプロセッサの一般
的動作は次の通りである。 ｔ チャネルカウントが進められ、現在チャネルのパラ
メータが局部メモリから取り出される。 ２ 次のバイトが入力プロセッサの外部インターフェー
スから、または出力プロセッサのキャラクタメモリから
入力される。 五 チャネル状態および受信バイトに基づいて逃理が行
なわれる。 ム 次のキャラクタが入力プロセッサによってキャラク
タメモリに、あるいは出力プロセッサに対する外部イン
ターフェースに出力される。 ｉ 適当なリクエストが待ち行列シーケンサインターフ
ェースを介して待ち行列シーケンサに発生される。各ス
イッチングプロセッサは各チャネル時間ごとに待ち行列
シーケンサリクエスト３発生する。 待ち行列シーケンサはリンクスイッチの、またはハブス
イッチのリンクインターフェースのメモリ管理プロセッ
サである。リンクスイッチは独立に動作する、かつ共通
キャラクタメモリを介して互いに通口する入力および出
力プロセッサを含む。 入力プロセッサは入通信リンクまたはポートから情報を
受信し、それをキャラクタメモリの結合されたバッファ
に記憶する。 出力プロセッサは情報をキャラクタメモリから取り出し
てそれを出リンク、ポート、またはハブ装置く。待ち行
列シーケンサはバッファの管理を行ない、適当なバッフ
ァをそれぞれに割当てることによって入力プロセッサを
出力プロセッサに接読する。 待ち行列シーケンサはバッファを管理するために結合さ
れたりストデータ構造を使用する。バッファはそれらが
含んでいるバーストのあて先およびバースト形式に対応
する待ち行列に置かれる。 未使用のすべてのバッファは自由待ち行列と呼ばれる別
個の待ち行列に置かれる。バーストがフレーム時間とバ
ッファの長さとを掛けた時間より長い間記憶されると、
バッファは無限長の弾性（工ラスチック）記憶装置を提
供するような態様で他のバッファに連鎖される。 バーストの開始時に、入力プロセッサは待チ行列シーケ
ンサに「エンキュー」リクエストを発生し、待ち行列シ
ーケンサはバーストに対応する出力待ち行列にエントリ
を置く。空き出力チャネルに接近すると、出力プロセッ
サは待ち行列シーケンサに「デキュー」リクエストを発
生し、待ち行列シーケンサは出力チャネルを待つ最高優
先度のバーストのアドレスを提供する。本明細書におい
て使用される用語「エンキュー」は待ち行列にエントリ
を加えることを意味し、また用語「デキュー」は逆の意
味、すなわち、待ち行列からエントリを削除することを
意味する。 バーストの開始前に、入力プロセッサは待ち行列シーケ
ンサに「ゲット・バッファ」リクエストを発生し、待ち
行列シーケンサは自由待ち行列リストから次の利用でき
るバッファのアドレスで応答する。バフ７アの最後のキ
ャラクタを送出した後、出力プロセッサは待ち行列シー
ケンサにバッファを自由待ち行列リストに置くように指
示する「プツト・バッファ」リクエストを発生する。 待ち行列シーケンサは長時間の間待ち行列化されたバー
ストに対するバッファの連鎖を管理する。 データキャラクタをキャラクタメモリに記憶すると、入
力スイッチングプロセッサは「インコン」リクエストを
待ち行列シーケンサに発生する。待ち行列シーケンサは
、バッファが連鎖された場合には、スイッチングプロセ
ッサに新しいバッファを戻す。同様に、出力プロセッサ
はバーストのデータキャラクタを処理している間「デフ
ン」リクエストを発生する。バッファが連鎖された場合
には、新しいバッファアドレスが待ち行列シーケンサに
よって出力プロセッサに提供される。 待ち行列シーケンサは種々のスイッチングプロセッサと
は独立にかつ実質的に並列に、待ち行列の管理を遂行す
る。初期設定時に、待ち行列シーケンサはキャラクタメ
モリのバッファ（空のバッファ）のすべてを自由待ち行
列リストに面く。動作中、待ち行列シーケンサは種々の
スイッチングプロセッサに対して自由待ち行列リストか
らおよびリストヘバツ７アを割当てかつ引き渡す。出力
を待つ新しいバーストが存在しないときには、出力待ち
行列は空である。 第２５図は待ち行列シーケンサのアーキテクチャを記載
するブロック図である。コントロール８６０、レジスタ
８５４、ＡＬＵ８５６、およびＲＡＭ８５ Ｂはそれぞ
れ内部データ／アドレスバス８６２と結合されている。 ＦＲＯＭ８５２は命令バス８７６およびアドレスバス８
７４を介してコントロール８６０と結合されている。こ
れらブロックはＸイツチングプロセッサに関して上記し
たのと本質的に同じ機能を実行する。第２５図のＲＡＭ
８５ Ｂは待ち行列シーケンサの内部の一部として示さ
れている。第２１図において、ＱＭ６０２は待ち行列シ
ーケンサから離れた別個のメモリ構成要素として概念的
に示されている。第２５図は好ましい一実施例である。 待ち行列シーケンサは図面にＱＳ−ＢＵＳと指示された
待ち行列シーゲンサバスを介してスイッチングプロセッ
サとインターフェースする。このインターフェースは２
つの部分、すなわち入力および出力、に分割される。出
力インター７エース（ＯＵ’ｒ−４Ｆ）８６４はデータ
／アドレスバス８６２と結合される入力インター７エー
ス（ＩＮ−ＩＦ）８６６はファーストイン・７アースト
アウトバツ７ア（ＦＩＦＯ）８６８と結合され、ＦＩＦ
Ｏ８６８はＸイツチングプロセッサと待ち行列シーケン
サ間の入力バッファの場合のように動作する。種々のス
イッチングプロセッサは独立に待ち行列シーケンサにリ
クエストを発生する。 スイッチングプロセッサが待ち行列ジ−ケンサバ、スへ
のアクセスを獲得すると、このプロセッサはＦＩＦＯ８
６Ｂの頂部にリクエストを記憶する。 待ち行列シーケンサがリクエストの処理を完了すると、
このシーケンサは次の制御を、１つである場合には、Ｐ
ＩＦ０８６Ｂの底部から得る。ＦＩＦＯ８６８にリクエ
ストが存在しない場合には、待ち行列シーケンサは空き
ループでのリクエストの受信を待つ。 ＦＩＦＯ８６８は種々のスイッチングプロセッサからの
リクエストを優先度群内に先着順サービスの順序で記憶
する。これらＦＩＦＯは商業的に入手できるＦＩＦＯ集
積チップおよび制御論理を使用して実現できる。各ＦＩ
ＦＯの出力は次の未決定のリクエストである。このリク
エストはＦＲＯＭ ８５２のアドレスにルックアップテ
ーブルを介してマツピングされる。このアドレスはその
リクエストに対応するマイクロコードルーチンに対する
ジャンプアドレスとしてフントロール８６０によって使
用されるものである。待ち行列シーケンサ８５０は一組
が通常優先度のリクエストに対するＦＩＦＯであり、他
の組が高い優先度のリクエストに対するＦＩＦＯである
２組のＦＩＦＯを含む。高い優先度のＦＩＦＯに任意の
リクエストが存在する場合には、その出力は次の未決定
のリクエストとして取り出される。その他の場合には、
通常優先度のＦＩＦＯの出力が使用される。 エンキュー／デキュー８７Ｄは出力待ち行列の各あて先
に対する未決定ワークのインデックスを更新するのに使
用される論理を含む。バーストがそのバースト形式の未
決定の他のバーストを持たないあて先に対する待ち行列
に加えられると、そのバースト形式に対応するビットが
その、あて先のインデックスにセットされなければなら
ない。これはバースト形式フィールドをデコードし、そ
の結果とインデックスとのＡＮＤをとり、そして最終結
果をインデックスとして記憶することによって行なわれ
る。出力プロセッサがデキューを要求すると、エンキュ
ー／デキュー８７０は２つのタスクを実行する。第１は
、最高優先度のバースト形式の未決定がインデックスレ
ジスタから取り出さなければならない。これは優先度エ
ンコーダおよびデコーダを使用して行なうことができる
。第２は、インデックスレジスタ内のバースト形式に対
応するビットは、デキューされるバーストがそのバース
ト形式の最後のバーストの未決定である場合に、リセッ
トされなければならない。こねはインデックスと最高優
先度のバースト形式の未決定の補数とのＯＲをとること
によって行なうことができる。エンキュー／デキュー論
理によって実行される動作はまた、コントロール８６０
によっていくつかの命令で実行することができ、あるい
は上述した動作が論理に組込まれたカスタムＡＬＵを使
用して行なうことができる。 待ち行列シーケンサにおいて、ＰＩＩＬＯＭ８５２は２
５６ワードを有し、各ワードは６４ビツトの長さを有す
る。命令ワードの長さから実現される速度およびデコー
ド上の利点はスイッチングプロセッサのＦＲＯＭに対し
て記載したのと同じである。 ＲＡＭ ８５ Ｂは２．０４８バイトのデータメモリを
含む。次の２つの形式の情報がＲＡＭ８５８に記憶され
る。すなわち、キャラクタメモリの各バッファの管理情
報とスイッチングプロセッサメモリの各待ち行列の管理
情報である。 ＡＬＵ８５６の演算および論理動作はインクリメントお
よびデクリメントするための手段を含む。 レジスタ８５４は８ビツト内部データおよびアドレスバ
ス８６２をアクセスする。待ち行列シーナンサレジスタ
は表３に特定されており、次の通りである。 スイッチングプロセッサの中央制御装置および待ち行列
シーケンサに対する負荷を減少させるために、リンクス
イッチの種々のインターフェースがバスの転送を独立に
実行するように設計された。 この技術はこの分野では知られている。第２５Ａ図はス
イッチングプロセッサおよび待ち行列シーケンサの任意
のインターフェースとして適当に変形することにより使
用できるハンドシェイク論理を使用するインターフェー
ス回路のブロック図９９００である。 第２５Ａ図は２つのプロセッサＡと８間のインターフェ
ースを示す。プロセッサＢと通信するために、プロセッ
サＡは送出されるべきデータをその内部バス９０２に置
き、送出ライン９０４を付勢する。外部バス９０６を通
る転送のタイミングはバス調停論理９０８によってｉｌ
Ｊ御される。データを受信するために、プロセッサＢは
受信ライン９１０を付勢し、その内部バス９１２からデ
ータを読み出す。 この形式のインターフェースは同期または非同期で動作
可能である。このインターフェースは異なるプロセッサ
の論理間を、およびバス間を通信するのに使用できる。 この場合には、ラッチＡ１ラッチＢ１または両方をバッ
ファと交換してもよい。第２２図において、ＱＳ−ＩＦ
７１４およびＣＭ−ＩＦ７１８は後者の形式のものであ
る。第２５図において、０ＵＴ−ＩＦ８６４およびＩＮ
−ＩＦ８６６もまた、後者の形式のものである。 待ち行列シーケンサの基本命令セットは表４に示されて
いる。 レジスタからメモリへ・の移動 メモリからレジスタへの移動 ｊｎｕ 無条件ジャンプ ｊｎｅ 等しい場合にジャンプ ｊｕｎ 等しくない場合にジャンプ ｊｎｇ 大きい場合にジャンプ ｊｕｌ 小さい場合にジャンプ ｊｆｕ 無条件ジャンプ ｊｆｅ 等しい場合にジャンプ ｊｆｎ 等しくない場合にジャンプ ｊｆｇ 大きい場合にジャンプ ｊｆｌ 小さい場合にジャンプ ｎｏｐ 不動作 谷 待ち行列シーケンサの動作は種々のスイッチングプロセ
ッサによってＰＩＦＯＲ６Ｂに置かれたコマンドまたは
リクエストによって制御される。 各リクエストはＦＲＯＭ１３５２に記憶されたマイクロ
コード化サブルーチンに対応する。 動作開始時に、待ち行列シーケンサはＲＡＭ８５８を初
期設定する。このタスクはすべての待ち行列を空きにセ
ットし、すべてのバッファを空きにセットし、そしてす
べてのバッファを自由待ち行列リストに置くことよりな
る。 待ち行列シーケンサは、次に、その空きループに入る。 この空きループにおいて待ち行列シーケンサはＦ、’Ｉ
−Ｆ ０８６１１５を質問してリクエストが到着したか
否かを決定する。リクエストが存在するときには、ＦＩ
ＦＯジャンプ命令が実行される。 これは特定のリクエストを実現するマイクロコード化ル
ーチンの始めに制御を転送する５゜ルーチンの終了時に
、ＰＩＦＯ８＜５８は再び次のリクエストに対して、も
しある場合にに、質問される。他のリクエストが存在す
る場合には、このリクエストを実現するために適正なＦ
ＩＦＯジャンプが実行される。リクエストが存在しない
場合には、待ち行列シーケンサ空きループが再び始めら
れる。 上記したように、スイッチングプロセッサおよび待ち行
列シーケンサは協働して動作し、リンクスイッチ（また
はハブスイッチのリンクインターフェース）にインライ
ンの総合スイッチングを遂行させるのに必要な逮曳上の
利点を提供する。この速匣上の利点はアーキテクチャの
賢明な設計によって実現される。中央メモリはキャラク
タ部分と管理部分に分割され、それによってメモリのフ
ンテンションを減少させる。待ち行列シーケンサは種々
のスイッチングプロセッサと並行して動作し、かつメモ
リの管理部分に関係した特殊のタスクを実行するように
設計されている。 スイッチングプロセッサおよび待ち行列シーケンサの広
範囲の命令フォーマットはデコードの遅延なしにプルセ
ッサ信号の直接の付勢を可能にする。この広範囲の命令
フォーマットは１つ以上のプロセッサ動作が同時に遂行
されるようにする。 より短かい命令ワードは追那のデフード遅延をまねき、
そして命令当り１つの動作のみを維持する０命令取出し
が前の命令の実行とオーバラップする動作のパイプライ
ンモードは非パイプラインモードの動作よりも動作の速
友が速い。 スイッチングプロセッサおよび待ち行列シーケンサの特
殊のインターフェースはいったん始動すると、終了まで
動作し絖ける。従って、どのプロセッサも入力／出力タ
スクの結果として遅延されない。ソフトウェアで実行さ
れた場合にもつと時間を要するであろうアクションを早
くするために特殊ハードウェアが用意されている。この
特殊論理の例は有限状態マシン、揮々のインターフェー
ス、およびエンキュー／デキュー論理である。 スイッチングプロセッサおよび待ち行列シーケンサのア
ーキテクチャはこれら特徴を組み入れて処理効率を最適
にしており、その結果、総合インラインスイッチングの
厳しい時間拘束が達成できる。 表５はスイッチングプロセッサの特殊のアーキテクチャ
の特徴から生じるこのスイッチングプロセッサの速度上
昇係数（７アクタ）の推定を含む。 表６は待ち行列シーケンサの特殊のアーキテクチャから
生じる同機の速度上昇の推定を含む。表７はリンクスイ
ッチのアーキテクチャのまたはハブスイッチのリンクイ
ンターフェースの速度上昇の推定を含む。これら表にお
けるエントリは６ＭＨｚのクロックを有しかつ特殊のサ
ポートハードウェアのない現在の技術の仮想の代表的マ
イクワプロセッサを使用する同様のアーキテクチャと比
較して行なわれた大ざっばな推定であるうこれら表の係
数は独立でもなければ相互に排他的でもない。 従って、インラインスイッチング機能に対する全体の速
度上昇係数は種々の係数の積を計算しても得ることがで
きない。これら表はそれぞれのプロセッサのアーキテク
チャを理解する補甥として提供されたものである。バー
ストスイッチングの実施例において得られた全体の速度
の上昇は約２０倍であるということが経験から分った。 この相当な速度の上昇係数は上記した種々のインライン
スイッチング機能の実行を可能にする。 表 ５ スイッチングプロセッサ 速度上昇係数の推定 減少命令セット ５ より速いサイクル時間：外部
メモリアクセスなし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行 ２ より少ない命令（約５０％） キャラクタおよびチ ｔｓ より少ない命令中ネル状態
に対する （約３３％）有眼状態マシン 独立インター７エ ｔｓ ソフトウェアのバス認可を一
ス 待つ必要なしデユアｈｉ−）
ｔｓ 待ち行列シーケンサからイＲＡＭ
ンタラプトを待つ・必要なし表 ６ 待ち行列シーケンサ 速度上昇係数の推定 特徴 係数 メカニズム減少命令セット
５ より速いサイクル時間：外部メモリアクセス
なし 簡単な命令 少ない命令のデコード より少ないサイクル／命令 命令の並行 ２ より少ない命令（約５０％） 独立インター７エ ｔｓ ソフトウェアのバス認可を一
ス 待っ必要なし令およびエンキ
ューに対す る６つの命令の代りに１サ イクル 速度上昇係数の推定 を実行する必要なし 待ち行列シーケンサがワー クロードをバランスできる スイッチングプロセッサおよび待ち行列シーケンサは特
殊目的シーケンサである。両方とも複数の特殊レジスタ
、ＲＡＭ、および他のハードウェアｔ！Ｉｉ造を制御す
るマイクロプログラムを有する。 これらマイクロプログラムはまた、ジャンプおよび分岐
を指示する制御の流れ情報も含む。マイクロプログラム
フォーマットは’ｆｄ１＞Ｊされるハードウエアに特定
している。各ハードウェア機能を制御する１つのビット
または一部のビットがある。 待ち行列シーケンサに対するマイクロフードフォーマッ
トは第２７図に示されている。マイクロフードは６４ビ
ツトの幅を有し、８つの８ビツトバイトとして構成され
ている。第１のバイトは待ち行列シーケンサの局部メモ
リをアドレスバスを通じてアドレスするために使用され
るアッパー・アドレスバイトである。このバスはまた、
レジスタを通じて制御することもでき、この場合にはア
ッパー・アドレス出力バイト（ＵＡＤＤＯＵＴ）がすべ
て１である。マイクロコードの第２（２番目）のバイト
はローア−・アドレスパラメータ（ＬＡＤＤＯＵＴ ）
および選択コード（ＳＥＬ）を含む。ローア−・アドレ
スパラメータは局部メモリをアドレスするために使用さ
れる。選択フードは本質的にはジャンプおよび分岐を制
御する次のマイクロコードアドレスがどこから到来する
かを決定する。 マイクロフードの第３（５＠目）のバイトはＮＥＸＴＡ
ＤＤパラメータを含む。これはジャンプするときにのみ
使用され、かつジャンプされるべき命令のアドレスを含
む。第４（４番目）のバイトはデータバスに置かれるべ
き即位（イミデイエイト）データ（ＤＡＴＡＯＵＴ）を
含む。これは定数がマイクロコードから任意のレジスタ
に導入されることを可能にする。マイクロコードの第５
（５番目）のバイトはＮＡＥＮビットと５つの書込み許
容（イネーブル）ビット（ＷＥＮ）を含む。ＮＡＥＮビ
ットはケース分岐を制御する。このビットがアクティブ
であると、次のマイクロフードアドレスは実行されるべ
き次のルーチンを含むマツピングＦＲＯＭから取出され
る。これはマイクロプログラマブル・コンビエータの命
令を取出してデコードすることに類似している。薔込み
許容ビットはレジスタへの情報の書込みを制御する。こ
れらビットの任意のものがアクティブであると、データ
バスにあるものはすべて指定されたレジスタに６込まれ
る。任意数のレジスタが同時に書き込まれ得る。次の５
つの書込み許容ビットがある。インデックスレジスタＩ
ＲＥＧ、バッファ出力レジスタＢＵＦＯ，主（局部）メ
モリＭＭ Ｅ Ｍ、データレジスタＤＲＥＧ、および一
時しジスタＴ Ｅ Ｍ Ｐである。 マイクロプログラムワードの第６（６番目）のワードは
データ読出しビット（ＤＤ）を含む。これらビットの制
御のもとで、レジスタ内の情報はデータバスに置かれる
。一度に１つのレジスタだけを読出すことができる。次
の８つのデータビットがある。ＡＮＤ回路の内容ＡＮＤ
（インデックスレジスタから１つのビットを取り除く
）、ＸＮＯＲ回路（インデックスレジスタに１つのビッ
トを加える）、カウンタＣＮＴＲ，バッファレジスタ゛
ＢＵＦＦ、マイクロプログラムワードのデータ出力フィ
ールド５ＥＱＵ、メモリ出力ＭＭＥＭ、データレジスタ
ＤＲＥＧ、および一時しジスタＴＥＭＰである。 マイクロプログラムワードの第７（７Ｗ目）のバイトは
アッパーアドレスビット（ＵＡＥＮ）およびミドルアド
レスピッ）、（ＭＡＥＮ）を含む。これらビットの制御
のもとで、レジスタからの情報はアドレスバスにあるい
はアドレスバスの一部に置かれる。任意の与えられた時
間に１つのＵＡＥＮまたはＭＡＥＮだけがアクティブで
ある。次の３つのミドルアドレスレジスタがある。バー
スト形式レジスタＢＴＹＰ、インデックスレジスタＩＲ
ＥＧ、およびシーケンサからのデータ５ＥＱＵである。 これらはデータをアドレスバスの３つの最下位ビットに
置く。５つのアッパーアドレスレジスタはデータをアド
レスがス全体に置く。これらはバフ７アレジスタＢＵＦ
Ｆ 、シーケンサデータＳ ＥＱＵ 、待ち行列レジ
スタＱＵＥＵＥ、データレジスタＤＲＥＧ。 および一時レジスタＴＥＭＰである。 マイクロフードワードの第８（８番目）のワードは雑制
御ピッ）（ＭＩＳＣ）を含む。ＤＱＲ１およびＤＱＲＯ
はデキューリクエストの完了をＬＯＰ １およびＬＯＰ
Ｏにそれぞれ通報する。Ｂ／Ｑは最上位の局部メモリア
ドレスビットをＩＪ ｍし、従ってバッファ゛パラメー
タまたは待ち行列パラメータをアドレスする。Ｂ／Ｔは
待ち行列インデックス（これは優先度によって未決定の
仕事のトラックを保持する）の操作のためにインデック
スレジスタまたはバースト形式レジスタのいずれかの選
択を制御する。Ｄ／ＵはＬＩＰおよびＬＯＰに対するバ
ッファカウントの操作のために、カウンタがアップ計数
するか、あるいはダウン計数するかを決定する。ＣＮＴ
ＥＮはカウンタの動作を制御する。ＰＳＴＲおよびＮ５
ＴＲは高優先度および通常優先度のＦＩＦＯの出力レジ
スタをそれぞれストローブする。 第２６図はスイッチングプロセッサに対するマイクロコ
ードフォーマットを示す。このフォーマットは待ち行列
シーケンサのものと類似しているが、しかしビットの多
くの機能が相違する。第１のバイトはスイッチングプロ
セッサに対して５ビツトだけであるアドレス出力データ
（ＵＡＤＤＯＵＴ）を含む。このバイトの最上位ビット
は局部メモリの最上位アドレスビットを制御し、従って
チャネルパラメータまたはスイッチングプロセッサのル
ーテインダテープルをアドレスする。マイクロコードの
第２のバイトは次のアドレスフィールド（ＮＥＸＴＡＤ
Ｄ）を含み、第３のバイトはデータフィールド（ＤＡＴ
ＡＯＵＴ）である。これらは待ち行列シーケンサマイク
ロコードの同じフィールドに類似している。 スイッチングプロセッサマイクロコードは１０の書込み
許容ビットを有する。バイト４の８つとバイト７の２つ
である。これらはデータバスから１０の異なる場所にデ
ータが書込まれることを可能にする。これら場所は局部
メモＩＪ ＬＭＥＮ ＩＮ。 バースト形式レジスタＢＴＹＰ、出刃レジスタ０ＵＴＰ
。 ＡＬＵの入カレジスタＡＲＥＧ、キャラクタ状態レジス
タＣ）！Ｒ５ＩＮ、チャネル状血レジスタＣＨｐ ＳＩ
Ｎ、インデックスレジスタ１ＩＤＸ、待ち行列レジスタ
ＱＵＥＵ、待ち行列シーケンサリクエストラッチＱＳＲ
ＥＱ、および人力ストロープラッチＩＮＰＵＴ ＳＴ
Ｒである。 マイク−ワードの５番目のバイトはデータ許ｑ；コント
ロール（ＤＤ）を含む。これらはデータがレジスタから
データバスに転送されることを可能にする７つのビット
である。この７つのレジスタはマイク四ワードデータ出
カフイールドからのデータ５ＥＱＤ、スイッチングプロ
セッサの局部アドレススイッチ０ＷＮＳ、キャラ”フタ
状態出力レジスタＣＨＲ３ＯＵＴ、ＡＬＵ出力レジしタ
ＡＬＵＯ１入力レジスタＩＰＵＴ、バッファレジスタＢ
ＵＦＦ、および局部メモリＬＭＥＭ ＯＵＴである。 マイクロワードの６＠目のバイトはスイッチングプロセ
ッサのＡＬＵｔ−制御する。これはＡＬＵに加算、減算
、シフ ） 、Ｘ ＯＲＮあるいは他の機能を遂行させ
るように指示する６ビツトのコード化制御ワードを含む
。マイクロワードの第７のバイトは２つの書込み許容、
すなわち１、チャネルスタートラッチのリセットＲ３Ｔ
５ＴＲＴとデキューリクエストラッチコントロール
ＤＥＱを含む。第８のバイトは命令のシーケンスを制御
するビットを含む０これらはマイクロワードのＮＥＸＴ
ＡＤＤフィールドから次のアドレスを取り出すビットＥ
Ｔ’Ａ ＳＥＬ、キャラクタおよびチャネル状態に依
存して次のアドレスを選択するビットＮＡ ＳＥＬ。 およびスイッチングプロセッサの他の部分からのフィー
ドバックに基づいた条件付きジャンプを制御する４ビツ
トＳＥＬである。 マイクロコードの発生を容易にするために、カスタムア
センブラが待ち行列シーケンサおよびスイッチングプロ
セッサに対して実現されている。 これらアセンブラは入力として上記したフォーマットの
アセンブリコードルーチンおよび出力マイクロコードを
取る。アセンブリコードに対するフォーマットはスイッ
チングプロセッサおよび待ち行列シーケンサに対するも
のと類似している。アセンブリステートメントはマイク
四ワード全部またはマイクロワードの一部を発生する。 アセンブラ出力ステートメントが同じマイクロフードビ
ットに対して競合しないかぎり、これらステートメント
は同じマイクロワードに組み入れることができる。 メモリのアドレス指定は待ち行列シーケンサとスイッチ
ングプロセッサとで、それらのメモリフォーマットの相
違を反訳して、異なっている。待ち行列シーケンサのメ
モリ形態は第２８図に示されている。 待ち行列シーケンサの局部メモリは共有メモリの各バッ
ファに対するパラメータおよび各待ち行列に対するパラ
メータを保持する。これはメモリに対するアドレス指定
シンタックスに反映される。 すなわち、バッファパラメータは（ｂ、 ＊奈米米峯峯
）によってアドレスされ、他方待ち行列パラメータは（
ｑ、＊＊＊奈＊来峯）によってアドレスされ・る。 次の３つのバッファパラメータがある。すなわち、バッ
ファのキャラクタのカウント（ＣＮＴ）、与えられたバ
ーストのこのバッファに取って代るもの（ＳＵＣＣ）
、およびこのバーストと同じ待ち行列の次のバッファ（
ＮＥＸＴ）である。これらパラメータはローア−アドレ
スバスによってアドレス４ＮＥＸＴ）によってアドレス
される。検査されているバッファはアッパーアドレスバ
スを通じてアドレスされ、また定数でまたはレジスタの
内容でアドレスすることができる。例えば、ステートメ
ント ｎｏｖ −ｄｒａｇ ＝（ｂ、 −ｂｕａｉｆ、 ’ｓ
ｅａｔ ）はバッファレジスタ内のバッファ（通常は
与えられたチャネルに対する現在バッファ）のカウント
パラメータをデータレジスタに移動させることを意味す
る。 待ち行列パラメータはミドルアドレスバスを通じてアド
レスされる。これはアッパーアドレスビットを５つの最
上位ビットおよび３つの最下位ビットに分ける。５つの
最上位ビットはあて先（出力リンクまたはポート）によ
って特定の待ち行列をアドレスし、３つの最下位ビット
はバースト形式によって待ち行列をアドレスする。各待
ち行列は３つのパラメータを有する。すなわち、待ち行
列の最後のバーストのアドレスを保持する待ち行列底部
（ＢＯＴ Ｌ待ち行列の最初の（最も古い）パース上の
アドレスを含む待ち行列頂部（ＴＯＰ）、および与えら
れたあて先に対するバースト形へのうちでアクティブバ
ースを有するもののトラックを保持する待ち行列インデ
ックス（ＩＮＤＥＸ）である。このインデックスはバー
スト形式０においてのみアクティブであり、従って通常
は定数（ｑ。 −ｑｕｅｕｅ、 ＋００００．４１ｎｄｘ）でアドレス
される。 頂部および底部パラメータは通常、２つのレジスタ、す
なわち、１つがあて先に対するもので他の１つがバース
ト形式に対するもの、によりアドレスされる。例えば、
ステートメント ｎｏｖ（ｑ、−ｑｕｅｕｅ、 −ｔｙｐ、キｂａｔ ）
＝ −ｂｕｆｆはバッファレジスタの内容を待ち行列レ
ジスタ内の待ち行列のもとのバースト形式レジスタのバ
ースト形式の底部パラメータに移動させる。通常、これ
は現在待ち行列の底部に現在バッファを加えることにな
る。また、待ち行列パラメータは定数でアドレスするこ
とができ、従ってステートメント ｍｏｊ −ｔａｍｐ ＝ （ｑ、 −ｑｕａｎ、 ＋０
００２．４ｂｏｔ ）、および ｒｎｏｖ −ｔａｍｐ ＝ （ｑ、 ’１ ｆｒｅａｑ
、 ４ ｔｏｐ ）は有効なステートメントである。 スイッチングプロセッサは異なるメモリアドレス７オー
マツトを有し、従ってスイッチングプロセッサに対する
移動ステートメントのシンタックスは僅かに相違する。 スイッチングプロセッサのメモリ形態は第２９図に示さ
れている。 スイッチングプロセッサの局部メモリは２つのアドレス
バスによってアドレスされる。アッパーアドレスバスは
マイクロワードから直接制御され、１０のパラメータの
うちの１つをアドレスする。 これらパラメータのうちの９つは与えられたチャネルに
特定のものである。すなわち、そのチャネルで到来する
キャラクタの状態（ＣＨＡＲ５Ｔ：Ｆ Ｌ Ａ Ｇまた
はＤＬＥキャラクタにそうぐうしたか）、チャネルの状
態（ＣＨ５ＴＡＴ：バーストの始まりまたは終了、等）
、アクティブバッファの次のキャラクタのインデックス
（ＬＩＰおよびＰＩＰに対し、ｒＰＵＴＩＮＤ、ＬＯＰ
およびＰＯＰに対シテＧＥＴＩＮＤ）、誤り制御バラメ
ー、＊ （ＢＣＣ５ＡＶ）、ルート選定／／Ｉ／−）不
選定雷・示器（ＭＡＲＫ）、新しいバーストを配置すべ
き待ち行列（ＯＵＴＰＲＴ）、および変更されるべきル
ーテイングテーブルアドレスおよびそれを変更するデー
タ（ＴＡＢＡＤＨおよびＴＡＢＤＡＴ）である。アッパ
ーアドレスバスの１つ以上のアドレスがルーティングテ
ーブルエントリを制御する。これらエントリはバースト
もルート選定する通信リンクを決定するために使用され
、リンク事故の場合に変更される。 スイッチングプロセッサの局部メモリもまた、ローア−
アドレスバスによってアドレスされる。 全部のチャネルパラメータに対して、これはチャネルカ
ウンタによって自動的に制御される。しかしながら、ル
ーティングテーブルにアクセスするときには、ローア−
アトにスパスはインデックスレシスｉによって制御され
る。かくして、命令ｍ６ｖ’ （”１ ｃｈａｒｓｔ
） ＝ −ｅｈｒ！Ｉはその特定のチャネルに対するキ
ャラクタ状態パラメータに対するアドレスにおいてキャ
ラクタ状態レジスタの内容を局部メモリに移動させる。 このように、スイッチングプロセッサのハードウェアは
池のチャネルに対して使用でき、他方その特定のチャネ
ルに対するパラメータは次の７レ一ム時間において使用
するためにセーブされる０これに対し、ステートメント ｎｏｖ （−１ｎｄｚ ）＝ ＄００（１０）はインデ
ックスレジスタによってアドレスされたルーティングテ
ーブルロケーションに定数１を移動させる。このロケー
ションはチャネル番号とは独立である。それ故、同じル
ーティングテーブルが共通のリソースとしてすべてのチ
ャネルに利用できる。 ジャンプステートメントはマイクロワードの実行の順序
を制御する。これは特定の状態に依存してマイクワアド
レスカウンタにある値をロードすることによって行なわ
れる。すべてのジャンプは実行されるのに２サイクルを
要し、従ってジャンプステートメントの後のステートメ
ントはジャンプが行なわれたか否かに関係なく実行され
る。 ２つの形式のジャンプステートメントがある。 通常のジャンプとＦＩＦＯジャンプである。通常のジャ
ンプステートメントはマイクロワードのＮＥＸＴＡＤＲ
フィールドから分岐アドレスを取り出す。通常のジャン
プのフォーマットは である。 ＦＩＦＯジャンプは他のハードウェアから分岐アドレス
を取り出す。待ち行列シーケンサにおいて、アドレスは
一組のＦＩＦＯから取り出される。これは優先度トリー
に従ってサービスされる次のリクエストをもたらす。デ
キュー、高優先度、および低優先度の３つの一先度があ
る。１つの優先区内でリクエストは先着順の基準でサー
ビスされる。 スイッチングプロセッサにおいて、アドレスは有限状態
マシンの一部であるＦＲＯＭから取り出される。有限状
態マシンは各チャネルに対するタスクのシーケンス化を
制御する。例えば、バーストの第２のバイトが特定のチ
ャネルで処理された後、有限状態マシンは第３のバイト
が次であるということを指示し、速答なマイクロニード
への分岐を制御する。ＦＩＦＯジャンプステートメント
のフォーマットは次の通りである。 ｊｆ“ 上記した画形式のジャンプステートメントにおいて来は
条件シンボルを指示する。特定の条件にそうぐうすると
、ジャンプが実行される。その他の場合には、マイクロ
コードアドレスカウンタがインクリメントされ、次の（
引続く）命令が実行される。待ち行列シーケンサおよび
スイッチングプロセッサに対して異なる条件が利用でき
る。待ち行列シーケンサに対しては、利用可能な条件は
ＥＬ ００ 次の命令に入る ｊｎｕ （１０） 無条件のジャンプｊｔ＋ａ
０２ 等しい場合にジャンプｊｕｎ ０３
等しくない場合にジャンプｊｎｇ ０４ 大き
い場合にジャンプｊｎｌ ０５ 小さい場合にジ
ャンプである。これらはある絶対値とデータレジスタの
内容とを比較した結果に基づいている。 スイッチングプロセッサの場合には、条件はＡＬＵ状態
レジスタからかあるいはある外部のハードウェアライン
から取り出される。スイツチングプロセッサに対して利
用できる条件は５ＥＬ ００ 次の命令に入る ｊｎｕ （１０） 無条件のジャ ンプｊｎｅ ０２ 等しい場合にジャンプｊｕｎ
０３ 等しくない場合にジャンプｊｎｂ ０５
ｒＺッファがない場合にジャンプである。例えば、命
令シーケ ンス％１ｏｏｐ ｊｎｓ ’１１ｏ ｏｐｏｐ は次のチャネルのスタートまで゛ループを構成する。 ｎｏｐステートメントは不動作を表わし、１命令サイク
ルの時間をとる。 待ち行列シーケンサおよびスイッチングプロセッサに対
して利用できるいくつかの特殊命令がある。待ち行列シ
ーケンサに対してはこれら命令はｓｔ ａｔ ｊｎｓ ｅｃ ＠Ｉｎ ｉｎ である。ｎＩＩｔ命令は通常優先度のＦＩＦＯの出力レ
ジスタをストローブし、従って次のリクエストを出力レ
ジスタにラッチする。ｐａｔ命令は高優先度のＦＩＦＯ
の出力レジスタをストローブする０ｎｓｔ命令は通常優
先度ルーチンによって実行されねばならず、ｐａｔ命令
は高優先度ルーチンによって実行されねばならず、さも
ないとＦＩＦＯ出力レジスタの内容は変更されないま−
であり、同じリクエストが多くの回数サービスされるこ
とになる。１ｎｅ命令はカウンタをインクリメントし、
ｄｅｃ命令はカウンタをデクリメントする。これらはバ
ッファのカウントパラメータを操作するのに使用される
。 ｅｉｎ命令はインデックスレジスタにバーストを追加す
ることを可能にし、他方ｄｌ！ｌＬ命令はバーストの除
去を可能にする。インデックスレジスタは特定のあて先
に対してなすべき仕事を有する待ち行列のトラックを保
持するために使用される。新しいバーストが待ち行列に
加えられたときにあるいは古いバーストが除去されたと
きに、トラックを更新することは重要なことである。 スイッチングプロセッサはこのプロセッサに特定の特殊
目的の命令を有する。これらはｓｔ ｓｔ ｍｏｖ −ｏｕｔｐ ： ＝ −１ｎｐｕｔ山Ｆｐｓｒ
ａｔｉｏｎ ｒｅｑ苧ｒ＠ｑｕｅｓｔ である。 ｒｓｔ命令はチャネルストローブラッチをリセットする
ために使用される。あらゆるスイッチングプロセッサル
ーチンはこれをなさなければならず、さもないと次のチ
ャネルのスタートを見逃すことになる。ｒｓｔ命令は入
力を入力レジスタにストローブする。ＬＩＰおよびＰＸ
Ｐの場合には、これは入リンクまたはポートからの入力
をラッチする。 ＬＯＰおよびＰＯＰの場合には、共有メモリからキャラ
クタを要求する。出力レジスタに書込むことは、通常の
移動ステートメントでなされているけれど、同じく特殊
目的を有する。ＬＩＰおよびＰＩＰの場合には、共有メ
モリへの書込みを開始させる。１．ＯＰおよびＰＯＰの
場合には、出力が出リンクまたはポートに送られる。 スイッチングプロセッサにおけるａｌｕ命令はＡＬＵを
請書するために使用される。このＡＬＵは複数のコード
に応答して１５レジスタ（−ａｒｅｇ）とＱレジスタ（
内部）間の動作を実行し、その結果をその出力レジスタ
（−ａｌｕｏ）に置く。利用可能なＡＬＵ動咋は ａｌｕ ６ｉｎｃｑ；ＡＲＥＧをインクリメント、Ａ
ＬＵＯおよびＱＲＥＧへ出力 ａｌｕ ９ａｔｏｑ；ＡＲＥＧの内容をＱＲＥＧへ転
送ａｌｕ ９ｓｘｏｒ；ＡＲＥＧおよびＱＲＥＧの排
他的ＯＲを実行 ａｌｕ ４ａｎｄ；ＡＲＥＧおよびＱＲＥＧのＡＮＤ
を実行、ＡＬＵＯへ出力 ａｌｕ Ｉａｎｄｑ；ＡＬＵＯおよびＱＲＥＧへの出
力についてＡＮＤを実行 ｒｅｑ命令は待ち行列シーケンサの仕事を要求する。こ
れはリクエストをスイッチングプワセツサＩＤ、チャネ
ル番号、およびバッファパラメータとともに某有パスを
通じて送出し、それを待ち行列シーケンサのＦＩＦＯ中
にラッチすることによってなされる。待ち行列シーケン
サが実行できるという各ルーチンに対するリクエストパ
ラメータが存在する。例えば、命令 ｒｓｑ Ｉｌｎｃｓｉｍ は待ち行列シーケンサがそのスイッチングプロセッサの
そのチャネルと、閑連したバッファのカウントパラメー
タをインクリメントすることを要求する。 待ち行列シーケンサマイクロコードはそれぞれがスイッ
チングプロセッサからのリクエストをサービスするルー
チンの集合として構成されている。 リクエストは未決定の仕事を有する最高優先度のＦＩＦ
Ｏから選択される。各ルーチンの終了時に、Ｊｆｕ命令
が実行され、次の未決定のリクエストにジャンプする。 かくして、待ち行列シーケンサは行なうべき仕事がなく
なるまで、複数めルーチンを直列に実行し、仕事がなく
なったときに待ちループを実行する。表８に示す１５の
異なるルーチンが規正ある。 表 ８ 待ち行列シーケンサリクエスト ルーチン 定 義 ｌｎｅ＋ｓｉｍ ａｉｍｐｌｓ ｌｎｃｒｅｍｓｎ
ｔ ｃｏｕｎｔｉ ｎ ｃ ｕ ｎ ｅ ｉ ｎｅ
ｒｅｍｅｎｔ ｗ／ｇ＠ｔｂｕｆｉｎｅｕｎｌ ｉ
ｎｃｕｎｅｗ／５ｎｑｕｅｉｎｃｃｏｎ Ｉｎｃ
、 ｃｏｎｄｉｔｉｏｎａｌ ｇ＠ｔｂｕｆｉｎｅａｒ
ａ Ｉｎｃ 、 ｃｏｎｄｉｔｉｏｎａｌ ｒ＠ｓ
＠ｔｉ ｎ ｃ ｅ ｎ ｑ ｉ’ｎｃｒａｍ＠ｎ
ｔ ａｎｄ ５ｎｑｕｅｒ ＠ｓ ｅ ｔ
ｒｅｓｅｔ ｃｏｕｎｔｒａｑｕｎ ｒｅｓｅ
ｔ 、 ｇｅｔｂｕｆ 、 ｅｎｑｕｅｒｓａｓｎｑ
ｒｅｓｅｔ ａｎｄ ｅｎｑｕａｄｓｑｐｒｉ
ｐｒｉｏｒｉｔｙ ｄｅｑｕ＊ （ＬＯＰＯ／１ ）
ｄｅｑｎｒｍ ｎｏｎ−ｐｒｌｏｒｉｔｙ ｄｓｑ
ｕ＠＝ＰＯＰｄｅａｅｏｎ ｄａｅｒｅｍｅｎｔ
、 Ｃａｎｄ 、 ｃｈａｉｎｐｕｔｂｕｆ ｒｅ
ｔｕｒｎ ｂｕｆｆｅｒ ｔｏ ｆｒｅ＠ｑｇｅｔｂｕ
ｆ” ｇｅｔ ｂｕｆｆｅｒ ｆｏｒ ｔｈ＠ＬＩＰ
ｓｓｔｂａｆ” ａｓｔ ｂｕｆｆｅｒ ｐａｒａｍ
ｅｔ＠ｒａ豪印のルーチンは初期設定においてのみ使用
される。 １つのリクエストだけが各スイッチングプロセッサから
任意のチャネル時間に送出することができる。ＬＩＰま
たはＰＩＰはｉｎｅｓｉｍ、 １ｎＣａｎｅ。 Ｌｎｅｔｉｎｌｌ １ｎｃｃｏｎＳ １ｎｃｅｒ＠、１
ｎｃｅｎｑ、ｒｅｓｅｔＳｒｅｑｕｎ。 あるいはｒｅａ＠ｎｑリクエストを送出することができ
るｏ Ｌ ＯＰ Ｇ！ ｄｅｑｐｒｌ、ｄ＠ａｃｏｎ、
あるいはｐｕｔｂｕｆリクエストを送出することができ
、他方ＰＯＰはｄｅｑｎｒｍ、 ｄｅａｃｏｎ、あるい
はｐｕｔｂｎｆリクエストを送出することができる。こ
のように、待ち竹製シーケンサは常にその送出のフレー
ム時間内にリクエストを処理することができる。ｄａｑ
ｐｒｉは最高の優先度を有し、ＬＯＰに対するバッファ
をエンキューするルーチン（１ｎｃｕｎｌおよび１ｎｅ
ｓｎｑ ）は第２に高い優先度を有し、他の丁ぺてのル
ーチンは低い優先度を有す゛る。 各ルーチンの終了時に、パラメータは適当なチャネルに
対する適当なスイッチングプロセッサのデュアルキード
バフ７アメモリに書込まれる。 各スイッチングプロセッサはそれがＬＩＰ。 ＬＯＰ、ＰＩＦ、あるいはＰＯＰであるかに依存して異
なる一組のマイクロコードを実行する。このマイクロフ
ードの構造はすべての組とも類似している。各チャネル
はチャネル時間内で独立に処理される。この時間中、局
部メモリからのパラメータが読み出され、待ち行列・シ
ーケンサに対してリクエストがなされ、キャラクタが入
力され、処理されて出力され、そしてパラメータが次の
フレームの同じチャネルに対する局部メモリに記憶され
る。 第３０図はリンクスイッチの入力プロセッサの田能的フ
ローチャートである。ＬＩＰおよびＰＩＦマイクロコー
ドはコードの共通セクショントシテＩｉＡ成され、これ
はその後ｊｆｕ命令を通じて特定のルーチンに分岐する
。この共通コードはチャネル時間の開始までループをな
し、局部メモリからキャラクタ状態およびチャネル状態
レジスタをロードし、キャラクタ状態有限状態マシンの
出力を局部メモリに記憶する。各ルーチンは通信リンク
またはポートからキャラクタを入力し、適当な処理をな
し、キャラクタを共有メモリに誼き、待ち行列シーケン
サから待ち行列処理を要求し、次の７レ一ム時間に実行
されるべきルーチンを計算し、そしてこの情報を局部メ
モリに記憶する。 第３１図はリンクスイッチの出力プロセッサの機能的フ
ローチャートであるっＬＯＰおよびＰＯＰはＬＩＰおよ
びＰＩＰよりも若干簡単なタスクを有する。ＬＯＰは出
力リンクまたはポートに向けられたバーストを見つけ出
してこのバーストの次のバイトを出力することだけを必
要とする。出力に利用できるバーストが存在しないとき
には、ＦＬＡＧキャラクタが送出される。ＬＯＰの場合
には、時間拘束が厳しいのでデキューは最高の優先度を
有する０ＰＯＰの場合には、時間拘束は厳しいという程
ではないので低い優先度のデキューが使用できる。 待ち行列シーケンサはすべてのスイッチングプロセッサ
からのリクエストを２形式の優先度で処理する。第１の
形式は処理に対するものであり、リクエストの形式に基
づいている。第２の形式はアクセスに対するものであり
、スイッチングプロセッサの一致状態に基づいている。 リクエストには次の３つの優先度がある。デキューリク
エスト、優先度リクエスト、および通常のリクエストで
ある。優先度および通常のリクエストはそれらの形式内
で先ＡＪＭｉの基準でサービスされる。通常のリクエス
トはすべての優先度リクエストが完了されるまで、サー
ビスされない。デキューリクエストはリンク出力プロセ
ッサによって発生され、最高の優先度を割当てられ、従
ってそれらはつくられたのと同じチャネルでサービスさ
れる。デキューリクエストは同じチャネルでサービスさ
れるから、スイッチングプロセッサが待ち行列シーケン
サに識別（アイデンティフィケーシヨン、ＩＤ）を転送
する必要はない。優先度および通常のリクエストは待ち
行列シーケンサがそれらに対する時間を有するときに、
サービスされるべきＦＩＦＯにロードされる。これらリ
クエストはスイッチングプロセッサ番号とリクエストが
なされるチャネルを含むそれらのＩＤを伴なわなければ
ならず、その結果待ち行列またはバッファの応答を正し
く戻丁ことができる。 第２列の調停はプロセッサの＠能による。ＬＩＰ。 ＬＯＰ、ＰＩＰ、およびＰＯＰはその順序の優先度で配
置されている。スイッチに任意要人の複数のプロセッサ
がある場合には、この形式内の優先度は随意に選択する
ことができる。待ち行列シーケンサとスイッチングプロ
セッサ間のインターフェースは非同期であり、優先度を
与えられる。バスの認可を有するスイッチングプロセッ
サはリクエストおよびそのＩＤを待ち行列シーケンサの
ＦＩＦＯにロードする。 待ち行列シーケンサは主として２つの演算機能（インク
リメントおよび比較）および２つの論理機能（ＡＮＤお
よびＸＮＯＲ）を備えたレジスタ転送マシンである。こ
のマシンにはアキュムレータは存在しない。最大速度の
動作を達成するために、条件コード選択フィールドを除
き殆んどすべてのビットが直重的にコード化される。連
続する処理以外には２つのプ四グラム制御命令、すなわ
ち、条件付きジャンプ命令および条件なしジャンプ命令
だけである。 待ち行列シーケンサおよびスイッチングプロセツサは自
動的な命令の予めの取出しを可能にするパイプライン命
令レジスタを有する。命令の予取出しは逐次処理の性能
を向上させ、かつ上首尾のジャンプを行ないながら追加
の命令を付加する。 不動作命令を挿入することがときどき必要となるけれど
、しばしば有用な仕事に上首尾のジャンプの前に予め取
出された命令で行なうことができる。 すべての待ち行列を空に設定し、すべてのバッファを自
由待ち行列に戻す初期設定の後、待ち行列シーケンサは
ＦＩＦＯを通じて到来するスイッチングプロセッサのリ
クエストを待つ小さな２命令ループ（第２の命令は命令
の予取出しによって。 生じる不動作）に移行する。す′クエストが見つけられ
ると、待ち行列シーケンサは適当なマイクロコード化サ
ブルーチンにジャンプし、リクエストを処理する。この
点で、もはやリクエストを必要としないが、しかし要求
するスイッチングプロセッサの該別（ＩＤ）は必要であ
る。サブルーチンの初期において、ス）ａ−プが適当な
ＦＩＦＯに発生され、次のリクエストのために道を−る
。スト四−ブの開、現在リクエストＩＤはバッファレジ
スタにクワツク入力される。 待ち行列シーケンサには局部メモリがあり、キャラクタ
メモリに存在するバッファおよび待ち行列の状態を保持
する。通信リンクに進むすべてのバーストはそれらの形
式に基づいて、８つの可能な優先度（音声、データ、お
よびこれら形式の例である制御）に優先度を与えられる
。各通信リンクに対する８つの優先度に対応する８つの
リンク待ち行列と同じ数だけあり得る。 ４つのマケーションが各バッファの状態に対して専用さ
れ、従って２つの下位アドレスビットがあ名。バツー７
ア状態はバイトカウント、次、および後任のバッファ連
係情報を含む。待ち行列状態は待ち行列に対する頂部お
よび底部ポインタを含む。優先度インデックスレジスタ
はリンク待ち行列の０番目の待ち行列状態に保持される
。ＬＩＰがある形式の新しいバーストを受信すると、Ｌ
ＩＰは既にセットされていないインデックスレジスタに
対応する優先度ビットをセットする。同体に、ＬＯＰが
空のチャネルに対する次のタスクを要求すると、待ち行
列シーケンサはこのタスクを最高優先度の待ち行列に戻
す。その待ち行列が空であるならば、ＬＯＰはインデッ
クスレジスタ内の対応するビットをクリアする。 待ち行列シーケンサは１２．５ＭＨｚで動作するように
設計されている。スイッチングプロセッサは１０ＭＨｚ
で動作するように設計されている。 バーストスイッチングマロクロコードという題名の付表
はマイクロコードと待ち行列シーケンサおよびスイッチ
ングプロセッサの種々の実施例、例えば、ＬＩＰＳＬＯ
Ｐ、ＰＩＦＳＰＯＰ、等に対するコメント（注釈）を含
む。゛ ポート回路 バーストスイッチングシステムにおけるポート回路丁な
わちポートインターフェース回路の目面は、スイッチポ
ートの信号の形式をポート便用者の特定の信号形式に変
換し、また七の逆を行なうことである。丁なわち、アカ
ログ電話機、ディジタル電話機、データ装置、アナログ
トランク等は、各々その固有の形式のポートＩ！ｌ！ｌ
′ＮＦを必要とし、そのポート回ＭＫよシ、その信号の
４注は共通のバーストポート信号形式に変換される。 種々の形式のｆｅＩｃのポート回路は異なるが、丁べて
、バーストを生成し終端させるための手段、音声ライン
上における沈黙／音声検出および七の池の制＠Ｉａ雇を
言む。 以下には、アナログ成話愼に対するポート回路について
記述する。ついで、他の形式のポート回路のア、＋ａグ
′４話峨ボー）１！？Ｊ路に対する関係について説明す
る。 第３図およびｔ４６図には、ポートＬ！；！［１７８お
よび２５８か、それぞれリンクスイツｆ１３２のポート
と接続されるものとして示されている。第３２図は、ア
カログラインに対するポート回路９５０の１例のブロッ
ク図を示しているが、この回路は、ポート回路１７８ま
たはポート回路２５８として採用し得る。 第５２図匝は、いわゆるＥＯＲ３ＣＨＴｆｉ距の若干の
ものがポー）ｄ路９５０に含まれている。これは、パー
ストスイツ六の高度に分牧される＄１４の＃微と一貫下
る。１ｆｏａｓａａ’ｌ”ｊなる用語は、鎧米よりディ
ジタルスイッチングシステムにおけるラインカードと関
連する儂＃辰距を表わ丁略語である。これらの機能は下
記のごとくである。Ｂは゛４／ｌｌｌ供給（Ｂａｔｔｅ
ｒｙ ｆｅｅｄ）の４語でｓｂ、加入者哉盛へ直流バイ
アスまたはループ磁流を供給することを意味する。０は
過４）Ｅｌｉ護（０マａｒマｏ −１ｔａｇ＠ｔｒａｎ
ｓｉｅｎｔ）の略語であシ、伝送ライン近傍の４１によ
り誘起されるトランジェントのような１４（圧トランジ
エン）Ｋよる損傷を保護することをｆ＆米する。几はリ
ンギング（几ｉｎｇｉｎｇ）の略語でメ勺、加入者ライ
ン上に誘起されるリンギング信号を＋ｊｌｌ Ａｉする
ことを意味する。Ｓは監視（ＳｕｐｅｒｖｉｉｉｏｒＬ
）の４譜であり１，１１々の加入肴哉虐状！甜を検出す
るためラインを監視することを意味する。Ｃは、コード
化（Ｏｏｄｉｎｇ）の略語であシ、加入者音声信号をデ
ィジタルキャラクタに変換することおよびその逆を行な
うことを意味する。 Ｈはハイブリッド（Ｈｙｂｒｌｄ）の４語であシ、２線
式加入者ラインと４線式コード化部門において必要とさ
れる２−４線変換を遂行することを意味する。Ｔは試５
演（Ｔｏ ｓ ｔ ）の略語でめシ、丙えば加入者ライ
ン上において故４条注を決定する試験を遂行することを
ヱ未する。ＢＯｆＬ８０ｋｌ’！！機能のよシ詳細な説
明（ついては、ムｒｌｈｕｒ Ｂ、Ｗ４１目・−ａｍｓ
著１’−Ｄｅｓｉｇｎｅｒ ’ｓ ｆ（ａｎｄ Ｅｏａ
ｋ ｏｆ Ｉｎｔｅ −ｇｒａｔｓｄ ０ｉｒｃｕｉｔ
ｓＪ 、ＭｃＧｒａｗ−Ｈｉｌｌ ＢｏｏｋＯｏｒｎｐ
ｍｎｙ 、 １９８４年元行、第４眞を参照されたい。 ポート回路９５０からの各形式のバーストは、ポートパ
スとマイクロプロセンナ９５２間においてインターフェ
ース９５４を通ってバイト毎に進行する。インターフェ
ース９５４ハ、；ｔｅ−１−パスの特注をマイクロプロ
センナ９５２のバスＫｆ合させる。Ｚｉｌｏｇ Ｚ８０
人として入手し得るマイクロブ°α七グチは、マイクロ
プロセンナ９５２として十分でおる。 マイクロモロ七ツｆ９５２ＫＡ遍する到来音声のバイト
は、ディシタルーアｆｏグ（Ｄ／ム）コンバータ９５６
に供給される。Ｄ／ムコンパータ９５６は連続アカログ
信号を発生し、そしてこの信号は８Ｌ工０９５Ｆ３Ｖｃ
伝送される。 加入者ラインインターフェース回４ （ｓＬＩｏ）９５
８は、ハイブリッド丁なわち４−２線変１１［拒、電池
供恰丁なわち電゛括愼の一力供給、９ング毫圧のライン
への印加およびオアー７ツク検出を含むＢＯＲ３０Ｈ’
ｌ’ｆｉ）ｔｌの多くのものを遂行する閤東上入手し得
るＬ！２１路である。再碑氏されたアカログ信号は、８
ＬＩＯ９５８１Ｃより２−４碌７カログライン９６０に
供給される。 アナログライン９６０上の端末ｆ月番愼ａ列えば４話慎
から到層したアナログ信号は、５ＬＩＣ！９５８を通シ
、アナログ−ディジタル（ム／Ｄ）コンバータ９６２に
供給される。ム／Ｄコンバータ９６２は信号をディジタ
ル化して、キャラクタグ１１をマイクロプロセンナに供
給する。マイクロプロセンナ９５２は、このキャラクタ
ゲリに対して音Ｐ／沈黙検−アルゴリズムを実行する。 マイクロプロセンナ９５２は、情報工率ルギが４圧する
こと、聞えばｌ用者が話やであることを決定すると、バ
ーストを宣言し、ヘッダを予め固定し、バーストのバイ
トをインターフェース９５４を介してポートハスに送り
、そしてバーストの−Ｔ時にターミネータ丁なわちター
ミネー７ヨン７−クンスをげ加する。Ｄ／ムコンパータ
およびム／Ｄコンバータは、−緒にされてしばしｆ；
ｅｏｄａｒ／ｅｌｅｅｏｄｅｒＫ対する培「ｅｏｄ＠ｅ
Ｊ と称される。このようＫ、バーストの発生および
終了がポート回路で行なわれる。この特徴は、ポート回
路がリンクスイクテの近房からｌ用者の近傍、究極８＋
］Ｋは端末のｌ用者のｆＲ≦自座円に移されるとき１？
に重要である。 バーストスイツをングアー午テクチャは、発信Ｚ月番か
らデインタ、／Ｉ／題話礪を含むデスティネーション匣
月番へのディジタＡ／伝送を叉待する。 音ＩＢ／沈黙検出アルゴリズムは孜釘円に周回である。 検出アルゴリズムはディジタル信号で勘作するから、デ
ィンタルスピーチ捕間（Ｄ１３Ｉ）アルゴリズムが適当
である。例えば、Ｄｆ９１アルゴリズムの１列として、
８＋Ｊ、Ｏａｍｐａｎｓｌｌａの論文「Ｄｋｇｆ ｔａ
ｌ ８ｐｓａａｈ工ｎｔｅｒｐｏｌａｔｉｏｎＪ、Ｏｏ
ｍｓａｔ ’ｒａｃｈ−几ａｖ、 Ｔｏｌ、 ６、ｌ
ｌ＆１１ １２７〜１５８頁、１９７６年春発行を参照
されたい。 また、孜屑上ＩＩ！ｉ知の等唾な’Ｉ’Ａ８Ｉ（時間割
当てスピーチ挿間）技術ｆ：参照されたい。 ポートＩ！２１路９５０に時定の伏・曙が起こると、マ
イクロプロセンナ９５２Ｆｉ刑−バーストを生成してそ
れをインターフェース９５４を介して送出し、高位のブ
ロセグナにこれらの状岨についてｌｊ−ｍする。かかる
状暢として、オンフックまたはオフフック、およびトー
ン検ｆｉ４９６４からのトーン検出を営む。キートーン
のよりなアｆａグトーンの受信にて、トーン検出４９６
４は、そのトーンのディジタルコード化信号をマイクロ
プロセンチ９５２に供給する。適当なトーン検出４の列
は、ＧＩＥマイクＣｌ路、部品随Ｇ８８７０Ａである。 マイクロプロセンチ？５２ｉ、インターフェース９５４
からＩｔ＋１１１１ｇｌバーストを受信すると、１か制
御バーストの形式に虞存する櫨々のｖＪ作を取り得る。 マイクロプロセンチ９５２はリンガ９６６をターンオン
することかでき、このリンガは２０ Ｈｚのリングペ王
を発生し、ラインに収シ寸けられた゛庫話機【４勧させ
る。ｆｌｌ 却バーストは、７大コグトーンを表わ丁−
運のバイトを、マイクロプロセンチのメモリから読み出
させＤ／ムコンパータ９５６に送出することができる。 これによシ、トーン例えはダイアルトーンまたは話中信
号が１舌債に送られる。、ｆｌｌ ｉｌｌ制御バースト
た、９人コンバータ出力をルックパクク回５１５９６Ｂ
を介してＡ／Ｄコンバータ入力にＬＩＩ接歴続すること
もできる。これにより、バーストスイクｔングシステム
の広屹囲の遠隔診断能力がｏＴ距となる。 ポート回路を循環させることによシ、広範囲の試我モー
ドのための手段が提供される。インターフェース９５４
から受信された音声バーストは、下記の回、８部品２通
つ九浸インターフェースに音声バーストとして戻される
。丁なわち、インターフェース９５４、マイクロプロセ
ンチ９５２、Ｄ／Ａコンバータ９５６、ループバック９
６８、人／Ｄコンバータ９６２、マイクロプロセンチ９
５２およびインターフェース９５４を通る。４位プロセ
ンナによう受信された音声バーストは、送られたものと
ディジタ＃ Ｂｇ Ｉｃ比べてさ、これらの部品の劫匣
拒刀を決定できる。また、トーン検出器９６４により、
受信されたトーンは、マイクロプロセンチ９５２から送
られたものと比較できるから、トーン検出６９６４のａ
ｒｌＥ ＭＱ力を監戊できる。 この試刷距力は、アナログライン９６０を非試′−ｉ１
．状項のま″！浅丁。ポート回路９５０は、もしもポー
トバスインターフェース９５４がディジタルラインイン
ターフェースによ装置す代えられれば、リンクスイッチ
からアナログ端末−４に４丁ことができる。−１えは、
第３図のポート回路１７８がアナログ端末礪虐の近くに
物理的に配置されるならば、ポートｌＧ！１ｆｉ９５０
は、第６図に示されるポート回路２５８の機雇を巡行下
る。加入者近傍（おそらく加入者溝内または端末ｌ月番
装置同さえも）の線はディジタルラインとな夛、遠隔ポ
ート回路を含む全ラインは、ループバンク回−ｊ４９６
Ｂを使って試験できる。 ポートｌａｌ路９５０は、もしも８’Ｌ’ＬＣ９５Ｂ内
のへイブリッドおよび＠池供給回路およびトーン検出器
９６４が砿去されるならは、ディジタル音声礪話磯に作
用する。Ｄ／Ａコンバータ９５６の出力は直接（活機受
話４に同い、砿話礪マイク出力は直接ム／Ｄコンバータ
９５２に同う。 ディジタル１末に適当なポート回路は、インターフェー
ス９５４、ポート回路のマイクロプロセンチ９５２、さ
らにＵ Ａ ＲＴ （ＵｎｉｖｅｒｓａｌＡｓｙｎｅｈ
ｒｏｎｏｕａ Ｒｅｃｅｉｖ＠ｒ Ｔｒａｎｓｍｉｔｔ
ｅｒ）と呼される商業釣に入手し得る並−Ｉおよび直−
並コンバータよシ婢成されよう。 ポート回悟９５０は、既存技術の同各切替えされるライ
ン回路のＨＤを遂行下る。しかして、このＬｇｌ路は、
ｃｏｄｅｃ（Ｄ／ムおよびＡ／Ｄコンバータ９５６およ
び９６２）および５ＬＩＯ９５８よシ成る。 ポート回路９５０は、少なくとも下記の点で既存のライ
ン回路と異なる。 ｔ ディジタルラインおよびポート回路の遠隔配置の使
用を可能に下るインターフェース９５４を含む。 ２、、ｆＩＩ呻バーストの、＃沢および沈黙／音声の検
出をｏ７４１ ｔｉｃするマイクロプロセツサ９５０を
含む。 五 多くのラインｌｊｌ！１ｇＫ対下るリング４田の共
通の発生でなく、９ング゛（王の尚ｔｓｎ発主を可能（
する儒橿面リンガ回路９６６を含む。 ４、 多くのライン回路に共有される共通のトーン検出
−に虞ダせず、信号トーンの＠部ｄ″′Ｊ検出を町隠に
するトーン検、ｔ１３４９６４を含む。 ５、 ５ＬＩＣ９５８Ｔｔａきポート回路の丁べての遠
４試屓をｏｒ？にするルックパックＩｇ１％９６Ｂを含
む。 分！＆静ｊ帥 第１図は、リンクによシ柑瓦接硯されたリンクスイツｆ
ｄ４よシ成るパーストスイクをングシステム１００を示
している。バーストは、端末便用者と粘合されたポート
を介してスイツｆ″網にｊ人できる。システム１００に
おいて、便用者Ｘは便用者Ｙと通信することを布置する
ものと仮定する。 ヘッダにＹのアドレスをもってＸのポートにてスイツｆ
ｄ４に入るバーストは、スイッチ網によυＹアポートル
ート設定されねくならない。このルート設定は、リンク
スイッチが七のデスティネーションに同ってバーストを
送信できるようＫ、各リンクスイッチがスイッチ網の矧
４を有することを必要とする。さらに詳伍すると、各リ
ンクスイッチは、バーストヘッダから下記のもの分決定
するに十分のｒ＃模をＭしなけれはならない。丁なわち
、ｔ デスティネーションが七れ自）ｆＫとってｆｉＩ
Ｊ部釣でなければ、どのリンクがデスティネーションに
同ってもつとも直接ｎＫ導かれるか。一般に、１以上の
リンクがリンクスイクｔに接続される。 ２ デスティネーションがそれ０渾によって間４円であ
れば、バーストがどのポートに供給されるべきか。 バーストヘッダを別Ｉ４１装置は、各々スイッチ網のポ
ートに現われる１組のマイクロプロセツサを肩えている
。各栂−プロセッナは、Ｉｆｌ＋１−バーストと祢され
るメツセージを送信し、受信する。ｉｉｉ制御装置には
、３つのｄｉｔ的に異なる形式のプロセッサが４圧する
。丁なわち、ポートプロセッサと、発呼プロセンチと、
ｔ４ブσセンナとを有する。 上述のごとく、各システムポートは、ポート回路列えに
ライン＠路に位置してポートプロセッサを有する。ポー
トブロセッｆは、七の発呼プロセッサと制（ロ）バース
トを交侠し得る。°ポートプロセンナは、オフフック、
トーン等のような外部信号をポート回路の池の回路とと
もに検出し得、そしてポートプロセンナは、応答して、
−１呻バーストを六山下る。ポートプロセッサは、池の
、Ｉｌｉ′ｌＩ−プロセッサから、ｉ！１＋−バースト
を受信し得、そしてポートプロセッサは、応答してリン
グ、トーン等のような外部信号をポートＩｇｌＮｒの池
の回路とともに送出する。外部ｆｉ方の性質は、ポート
回路の形式に依存して変わる。このように、ボードブσ
セッ−ｔｈ、外部信号と円品馴蜘バースト間のコンバー
タとして働く。 各ポート１ｇｌ路はポートプロセッサを有する。一般に
、経済的理由のため、ポートプロセッサのメモリを小さ
く維持することが望ましいから、ポートプロセンナプロ
グラムは大きくない。ポートの檀頑の変動、−えばライ
ン、トランク等はポートプロセッサで取）扱われるから
、Ｊｌｌ ４バーストインター７エーヌは、丁べての形
式のポートに対して殆んど同じである。 パーストスイッｆ／グシステムにおける高位論４礪４巳
の大半は、呼プロセグナに配置される。呼ブロヤツナは
、呼の設定、カストム呼の：＃象の実行１．貞々°の原
子タスク尋を取シ扱うことができる。 タスクの分収の―未、呼プｃ１センチのプログラムメモ
リは相当大きくな夛得る。 各呼プロセグナは、ポートの様相を有する。丁なわち、
呼びプロセンチは、スイッテ網にとってはそれがデータ
装置でめったかのように見える。 七のスイノｆ網の様相は！月番のコンピュータの様相で
おる。しかし、これは、以ドに記述されるように、スイ
グ六七れ１不の１Ｉ１１ ｔｎ ｉｃに直接包含されな
い。スイグｆ制＠ｌ装置は、一般に、スインｔの呼処理
電荷、利用町罷住および残存町距圧のために必要とされ
るのと同数の多数の呼プロ七ツナを必要とする。Ｍｏｔ
ｏｒｏｌａ ６８０００のような現圧入手し得るマイク
ロプロセツサは、呼プロセツナとして十分の処４Ｒ刀を
提供し得よう。 パース上スインをングシステムは、必然円に多数の１４
プロセスを含む。例えば、電話システムにおいて、戊辰
の管列プロセスは、ディレクトリ番号−装置番号変換、
時間および利用累積、最近の変化、保守等でろる。これ
らのプロセスが主としてデータベース活動である。この
ように、ｆ埋プロセスは、大きなデータ蓄積の必要およ
び適度のプログラム蓄積の必要により一１＋？＋値づけ
られる。 小形のシステムにおいては、ｆ４プロセスは、呼プロセ
ンナによシ遂行できるかも矧れない。大杉のシステムに
おいては、ｆ理プロセスは、おそらく別個の゛Ｕ埋ブロ
セグナによシ遂行されよう。 大形のＬ６用においては、１４ブロセツナは、大形の蓄
遣能力分もつ呼プロセンナを備えることができ、呼プロ
セツナ自不に対してはポートインターフェースしか必要
としない。かくして、リンクスイッチのポートは、便用
者のリンクまたは＋ｔｎの通信システムに対するトラン
クと結合してもよいしくこれらの結合はポートプロセン
ナを含む）、あるいは汁プロセノｆ″′！ｌたはＩ理プ
ロセンナと結合してもよい。 パーストスイクｆ刊ｇｌＩ装置は、システムのｆ理処、
！１１歳荷１利用町姫注および生残シ可禰注のために必
要とされるのと同数のｇ４プロセンナを含むことになろ
う。 上べのように、別−１１１装置は、各便月番ポートに対
するポートプロセンナ、若干教の呼プロセツチおよび若
干改のは埋ブロセグナを含む。以下の論述は、これらの
部材が、ｔｌ’ｌｊ ｃ！ＩＩ嶺距を如何に遂行するか
をａ明する。単−釣原理は、チービス提供である。丁べ
てのプロセンチは、北極旧に１用者に対するチービスを
提供する。ポートプロセラｆは、便用者に対するチービ
スを直接面に逐行する０呼ブロセツチは、ポートプロセ
ンナに対するチービスを遂行する。ｆ理プロセツナは、
呼ブロセツナに対するチービスを遂行する。１々の♂１
仰プロセツナ間の、魂則を公式化するため、各プロセン
チと関遅する「チービスセクト」の概念を招介すること
は有用である。このため、下記の定義が通用される。 ナーピスプロセンナ：池のものにチービスを提供するプ
ロセンナ。 チービス七ット：ブσ七クナがチービスを提供する丁べ
てのもの。 チービスセクトメンバ：プロセンナがチービスを提供す
るもの。 チービスセクトに対するナービヌを提供するプロセンチ
。 ＄３３図ｄ、チービスセクトの定義およびナービス提供
＃装置の）ｉｌｆａを示すもので、Ｆ記の点を注意され
たい。 各ポートプロセンナは、そのチービスセクトに１人の１
用者を有する。 各呼プロセツナは、七のチービスセクトに多数のポート
プロセンナを肩下る。 各管理プロセンチは、そのチービスセクトに多数の呼プ
ロセツナを有する。 第３３図において、１列として４詳の便用者がＧＫ、
Ｇ、、Ｇ、およびＧ、として示されている。各群は、
間単にするため図ＪＩＪｌｔｃ示されるように必ずしも
２つでなく、逼当改の便用者を含む。各便用者は、それ
が結合されるそれぞれのポートプロセンナｐｐに対する
チービスセクトである。各群のポートプロセンナは、詳
が結合される呼プロセツナ（ＯＰ）Ｋ対するナービスセ
ツＩ−（８８）を含む。各群の呼ブロセツチは、詳が晴
合されるｆ４ブロセツナ（ムｐ）に対するナービスセッ
ト？含む。かくして、Ｕ Ｓ Ｉ ＲｊはＰＰ、によシ
ナ−ビスされ、ＳＳ、の番号であるＰＰ、はＯＦ、によ
シチービスされ、ＳＳ６の番号で多るＯＰ、はλＰ、に
よシナ−ビスされる。 第３３図は、呼ブロセツチよシ多くのポートプロセッサ
があり、管理プロセッサよシ多くの呼プロセンナがある
ことを示投じている。これは一般的くいい得る。ポート
プロセッサは、音声ポートについて沈黙検出を遂行する
から、率−ポートにサービスする場合でさえ、かなシ話
甲であることが予測される。ｆ通、１つのポートは時折
のみ呼を開始下るから、多奴のポートプロセッサは単一
の矛ブロセツナによシチービスされ得る。呼プロセンナ
のプログラムメモリは相当欠きいと、じわれるから、必
要数の呼プロセンナのみを設けることで画嗜上の利益が
ある。 １つの呼における管理プロセッサのＦｌｔＦ）合いは小
さく、呼プロセツナのそれより小さくさえあるから、必
要とされるｇ４プロセクナは１平グロセクナよシナない
。管理プロセッサのデータメモリの必要性Ｆｉ相当大き
いと思われるから、最小数の管理プロセンナのみを設け
るということで面格上の利益がある。 第３３図は、サービスセットのＰ＃級を、を禾するが、
丁べてのプロセッサは自主釣に１乍することを強調した
い。第３３図の例示は、ブａセンナブロックが、ある意
味においてその左のプロセツナブロックを１が１（至）
し得ることを意味することご意図しない。代わシに、こ
の図は、石に流れるチービス斐米および左に虞れるこの
４／ＫＶＣ対する応答で、サービスの開法を示すことを
意図している。 上述のように、よシ小さいシステムでは、別個の管理プ
ロセッサを必要としない。この場合、管理プロセスは、
呼プＵセッサによシ実行されよう。 実際に、アーキテクチャには、必然的に呼プロセッサを
必要とするものはなにもない。すべてのプロセスは、ポ
ートレベルで動作し得よう。これは、各ポートプロセッ
サに相当のメモリを必要とする〇第３３図の関係は、シ
ステムが、共有、分配されるリソースで効率的な態様で
制御機能を実行することを可能にする。 バーストスイッチングシステムの若干の具体例、特に切
迫した生残〕可能性の要求を有するものにおいては、ポ
ート回路インテリジェンスを含む制御装置’に、使用者
構内または端末使用者の１ａ器内にさえ配置し得る。こ
の種の具体例において、２人（またはそれ以上の）残存
使用者間で通信が行なわれるに必要なことは、通信−運
搬手“段、例えは残存使用者間で結合されるリンクスイ
ッチが相互に利用できるということのみである。 サービスセットのメンバは、スイッチング網のどこへで
も配置できる。近接した）＠接している必要はない。し
かしながら、実際問題として、制御メツセージがよシ遠
く移送されねばならぬ程、よシ多くのスイッチング網リ
ソースがその伝送に採用される。制御に専用のスイッチ
ング網リソースを最小にするためには、サービスセット
のヘッド全セットの中心の近くに配置して、サービスセ
ットのメンバは互に近くにあると予測するのが適当であ
る。 ポートプロセッサとその呼プロセッサ間の制運パースト
トラヒックは、各プロセッサが、他のプロセッサのスイ
ッチング網アドレスｔＷすることを必要とする。 接続がこれらの要件で定義されると、サービスセットの
他の定義は、セットの各メンバとセットのヘッド間に接
続があるということである。すべての他のバースト接続
と同様に、スイッチング網リソースは、これらの接続に
よって全く専用されない◇ 第１図において、使用者Ｘが使用者Ｙとｔ話によ〕通信
することを希望すると仮定する。第３４図は、単純な呼
び全設定し終了させるための制御プロセッサ間における
代表的バーストトラフィックを示す。 ステップ１において、Ｘのオフフック信号がＸのポート
プロセッサＰＰＸによ）検出される。 ＰＰは、適当な制御パース）ｔＸの呼プロセッサＣＰｘ
に送る。 ステップ２において、ＣＰ ｘは制御バーストをＰＰＸ
に送シ、ＰＰｘにダイヤルトーンｌｘに送出させる。ダ
イヤルトーンｆｔ聞くと、ＸはＹの電話番号のダイヤ、
ｓ、ｆ開始する。 ステップ５において、Ｐ Ｐ ｘはＸによ）ダイヤルさ
れた第１のデイツク）１検出する。ＰＰｘは、このデイ
ツク）１制御バーストとしてＣＰｘに送る。このグロ七
スは、ディジットごとに後〈。 ステップ４において、ＰＰｘはＸでダイヤルされた巌後
のテイツク）ｔ−検出する。ＰＰｘはこのディジットｆ
ｃＩ’ｘに制御バーストとして送る。 ステップ５において、ＣＰ ｘはＸによシダイヤルされ
たＹのディレクトリ電話番号およびＣＰｘの装置アドレ
スをＸの管理プロセッサ人Ｐｘに制御バーストとして送
出する。人Ｐｇは、Ｙの呼プロセッサＣＰｙおよびＹの
ポートプロセッサＰＰ７の装置アドレスを捜索する。 ステープ６において、人１’Ｘは、ＣＰｙおよびＰＰ７
に対する装置アドレスｆｃＰｘに制御バーストとして送
出する。 ステップ７において、ＣＰｘは制御バースト’ｔ−ＣＰ
７に送シ、Ｐ Ｐ ｙが空であるかどうかを尋問する。 この制御バーストは％ ＣＰｘおよびＰＰｘの装置アド
レスを含む。 ステップ８において、ＣＰｙはＣＰｘに応答して、ＰＰ
７が空であるかどうかを指示する制御バーストを送る。 （もしもＰＰ７が空でなければ、ＣＦ２は、制御バース
トｔ−ＣＰ ｘに送シ、ＣＰｘは、話中信号トーンをＸ
のラインに供給する。この偶発状態については第３４に
示されていない。）′：ｇ３４図の例においては、ＰＰ
７が空であると仮定される。 ステップ９において、ＣＰｘおよびＣＰｙは、制御バー
ストをそれぞれＰＰｚおよびＰＰ７に送る。ＰＰ７への
制御バーストは、Ｐ Ｐ ｘの装置アドレスを含み、ｐ
ｐｙをしてＹの電話機のリンギングｔ−開始させる。Ｐ
Ｐｘへの制御バーストは、ＰＰ７の装置アドレスを含み
、ＰＰｙｔ−してＸの電話機へのリングバック信号全開
始させる。この点で、両ポートプロ七ツサは、他のパー
ティのスイッチング網アドレスを知る。 ステップ１０において、Ｙが送受器管もち上げる。ＰＰ
７は、Ｙのオフフック状態全検出し、この状態を指示す
る制御バーストｔ−Ｃｐｙに送る。 ステップ１１において、ＣＰｙは、Ｙのオファ゛ツク状
ａｔ指示する制御バーストｋｃＰｘに送る。 ステップ１２において、ＣＰ ｘは、ＰＰｘに制御バー
ストを送１） 、Ｐ Ｐ ｘをしてＸのライン上のリン
グバック信号を終了させる。 その後、パーティの先に送られた装置アドレス全便って
ＸおよびＸ間の全２賃金話が絖〈。ＰＰｘから発するバ
ーストは、管理Ｒ経費なしに直接ＰＰ７に送られ、同様
にＰＰ７からのバーストはＰＰｘに直接送られる。各パ
ーティのポートプロセッサは、他のパーティのポートプ
ロセッサのスイッチング網アドレスを知る。 ステップ１３において、ｐｐｙは、Ｙが切ったことを検
出する。ＰＰｙは、Ｙのオンフック状態を指示しかつ利
用情報を含む制御バースト６ ｃｐｙに送る。 ステップ１４において、ＰＰｚはＸのオンフック状ｉｔ
検出する◇ＰＰｘは、Ｘのオンフック状態を指示しかつ
利用情報を指示する制御バーストなＣＰｘに送る。 ステップ１５において、ＣＰｘは、評の完了を指示しか
つに求および／または管理目的のため時間および利用情
報を含む８制御バーストを人Ｐｘに送る。 ステップ１６において、人Ｐｘは、ステップ１５におい
て送られた制御バーストの受領ｔｍ認する制御バースト
ｆｃＰｘに送る。 バーストスイッチングシステムにおいて、デ−夕装置は
、データ伝送のために専用化されたポート回路を介して
システムと結合される。データ呼に対する設定手順は、
音声呼のそれよ）も若干簡単である。第１図のシステム
１００において、Ｘ（発呼パーティ）訃よびｙ（被呼パ
ーティ）は、各々、適当なデータライン回路を介してシ
ステムと結合されると仮定する。データ呼接続は、下記
の方法によ）設定できる。 ステップ１において、Ｘは、呼警戒または呼イニシャラ
イズ部およびＹのディレクトリ番号を含む呼要求メツセ
ージを伝送する。ＰＰｚはこの伝送を検出、受信する。 ＰＰｘは、Ｙのディレクトリ番号ｆｃＰｘに制御バース
トとして送る。このステップは１、′ｇ３４図に示され
るステップ１〜４に対応する。 ステップ２において、ＣＰｘは、Ｙのディレクトリ番号
シよびＣＰｘＯ装置アドレスをＡ Ｐ ｘに１１ｇ１ｍ
バーストとして送る。人Ｐｘは、ｃｐｙおよびｐｐｙの
装置アドレスｔ−捜索する。このステップは、第３４図
に示される方法のステップ５に対応する。 ステップ３において、ムＰｘは、Ｏ２０およびＰＰ７の
ｔｃ＆アドレスをＯＰｘに制御バーストとして送る。こ
のステップは、第３４図に示される方法のステップ６に
対応する。 ステップ４において、ＯＰｘは、ＰＰ７が空であるかど
うかを尋問するｆ１１１９１１バーストをＯ２０に送る
。この制（至）バーストは、ＣＰｘシよひＰＰｘの装置
アドレスを含む。このステップは、第３４図に示される
方法のステップ７に対応下る。 ステップ５に訃いて、Ｏ２０はＯＰｘに応答する。もし
もＰＰ７が話中であると、ＣＰｙは、ＰＰ７の話中状態
を指示するｒｌｌｆＡＪバーストをＯＰｘに送る。ＰＰ
７が空であると、Ｏ２０は、接続が可屈であることを指
示する制−バーストな０ＰｘＫ送る。このステップは、
第３４因に示される方法のステップ８に対応する。 ステップ６において、ＯＰｘおよびＯ２０は、各々ｌ１
ｌｉ＋１−バーストをＰＰｘおよびＰＰ７にそれぞれ送
る。 １’Ｆ７に対するｉリーバ−ストは、ＰＰｘＯ装置アド
レスを含み、ＰＰ７をして誓報メツセージをＹのデータ
装置に送出せしめる。ＰＰｘに対する制御バーストをＰ
ＰｙＯｆｉｉ！アドレスを含み、ＰＰｘをしてＸのデー
タ装置上Ｋ「被接続」メツセージを表示させる。この点
にて、両ＰＰｘおよびＰＰ７は他のパーティのスイッチ
ング蘭アドレスを却る。 とれは、第３−図に示される方法のステップ９〜１２に
対応する。 その麦、ＸおよびＹのデータ装置間に全２重データ２７
．美が行なわれ得る。 データ呼に対する呼びのり・昨手順は、各パーティのオ
ンフック状態の検出が過当なデータ、ｌｉ：送路ｒ状旙
の検出によシｉ！き代えられる点を除きＶ第３４図、ス
テップ１３〜１６４Ｃ示される方法に類似である。 データ呼は、第３４図の方法にしたがって設定できる。 この場合、データは、過当なインタフェース装置ｉｔｓ
えはモデムをブトしてシステムとぐ合される。しかしな
がら、データラインとの一合が好ましい。 いずれの方法においても、呼の接続は、発呼パーティの
ポート１０センナおよび被呼バーディのポートプロセツ
ナが各々他のパーティのｆｃｒＩＬアドレスを回るとき
ＶＣ設定される。それによシ、呼の完Ｔｄｋ呼を終了さ
せることをよき、呼は制御装置によシ他のｍｒｒ−なし
に伝送、受信され得る。伝送レベルでは、清報が送られ
つつあるときしか帯域幅がいずれかの方間において利用
されないとしても、制御レベルでは呼び接続が存在する
。バーストスイツをングシステムのｆｆ１ｍの製−割当
ての４値を強調するため、回路切替え接続に対比して、
「仮想接続（バーテユアル）」なる用語が採用される。 回層切替え接続においては、盆伝送帝戚が接続の継ｄの
ため運べ的に４Ｉｌシ当てられる。 いずれの方法においても、各呼ブロセツナは、そのチー
ビスセットにおける各ポート１０センナの話中／臣伏順
を維持下る。 第３５図は、第３４図に示される呼設定およびテークダ
クンの万ｆｆ１Ｋおける若干の馴仰バーストを例示して
いる。システム１０００一部を示下図−において、１ｉ
ＪＩＩ ｎバーストは、例示の目面のため制御プロセッ
サ間のｉＡ線として示されている。竺＋Ｉ＋１１１ｉｉ
１バーストは、閤の形式のバーストと同様にスイッチン
グ網を介して伝送される。回置における普号寸きのステ
ップは、上述の番号Ｉｔｔきのステップに対応している
。ＰＰｘおよびＰＰ７間の鎖線は、ＸおよびＹ間の音声
会話（双方向）を指示している。 第３５図はまた、システム１００に対する代衣四桐−ア
ーキテクｔヤを示している。ＯＰｘは、ＰＰｘを含む多
数のポート１０センナに対下る呼プロセツナである。同
様ｙｃ、ｃｐｙは、Ｙおよび多数の他の便用者にサービ
スする呼プロセンナでめる。ムＰｘは、ＯＰｘを言む多
数の呼プａ七ツナに対するｆ４ブａセッチである。ムＰ
ｙｔｉＯＰｙに対する呼プロセツナでおる。Ｘが呼の
発信者であるから、ムｐｙは、呼設定およびテークダワ
ン方法のこの具体列においてはＪＴ壬を有さない。ガム
の池の具体−１、待に注文の荷載が実施される場合、λ
Ｐ７は、呼設定およびテークダクンにおいて役割を演じ
よう。ＸおよびＹは異なるリンク膵の１用者でアシ、図
ｍｌにおいてそれぞれのｎｆｌＪ−プロセッサの異なる
サービスセットにあるものとして示されているが、７−
キテクｔヤにおいてこの配置を必要とすることは何もな
い。−えば、ＣＰ７はムＩ’ｘＯｆ−ビスセントにあっ
て吃よいし、それに加えて、または単独で、ＣＰｘがＰ
Ｘ’ｘおよびＰＰ７にチーピス下ることも１７得る。 如何なる１ｌｔｌｌ ’Ａレベルでも、サービスのメン
バが１（−！たは複数の）リンク膵に限定される必４１
！はない。 第５４図に種層図示されるよりに、バーストスイッチン
グシステムにおいては、呼は高度に分配された洒坤アー
キテクｔヤで設定され、テークダクンできる。必要とさ
れる最高レベルの制御は、中火＠に位置するのではなく
都合よく配置されたリンクスイクテまた虹へブスイツテ
の一部と結合される管理プロセッサのレベルである。制
御アトラフインクは、移送のためスインをング網それ口
座を利用する。ＸおよびＹが１に局部でろれは、呼を実
ｎするに必要なＩｆｌＩＪ呻裂置μ、装置ラインにサー
ビスする。ｉｌｌ ｍプロセッサの位置よシ遠くに位置
しないであろう。上述のように、このｌｌｊ御アーキテ
クチャは、規則的外チービスに加えて注文の時漱を冥弛
するのに採用できる。 サービスセットに部１帥ブロセツチを加えて、セットの
ヘッドのスイッチング硼アドレスを１別呻プロセツナに
送ることもできる。七の侵、「−制御プロセッサは、七
のサービス要求を七のチーピスブロセンナ、丁なわちチ
ービスセットのヘッドに送るととくなる。サービスセク
トのヘッドが割当てメツセージのセンダである必要はな
いが、そう下る場合もしはしはある。一般的Ｋ、第１の
４１１−プロセンナが、第２の１−プロセッサを第３．
剖呻プロセンナのサービスセットに割り当てることがで
きる。 第３３図を参照すると、ｃｐｌは、その（ＣＰｌの）ア
ドレスｔ−ｐ Ｐｔに制御バーストとして加えることに
よＦ）、ＰＰｔ ｆそのサービスセットに加え、人Ｐｉ
は、その（人ｐｔの）アドレスｉ ＣＰ。 にａ御バーストに送るととによＦ）、ＣＰｔ ｔそのサ
ービスセットに加える。第３４図において、ＰＰＩＣは
、呼設定における制御バースト通信のためＣＰｘのアド
レスを処理する。 サービスセットの設定は、制御装置のプロセッサ間にお
ける制御バーストの送出によ〕遂行できるから容易であ
る。サービスセットは、容易に同等に再限定できる。 ＠御プロセッサが故障の場合、故障のプロセッサのサー
ビスセットのメンバ上１代わシの制御プロセッサのサー
ビスセットに再割当てする手段が存在しなければならな
い。これは、サービスセット再割当てのための信号を制
御バーストで送ることによシ、スイッチング網内で容易
に遂行できる。 第３５因において、ＣＰ ｓが故障の場合、ポートプロ
セッサＰＰ、〜ＰＰｚ（一般に１つの詳には２以上のポ
ートプロセッサがある）を他のサービスセットに再割当
てすることが必要である。おそらく、これをなすもつと
も簡単な方法は、それらの各々ｔｃＰｚのアドレスに送
ることにより、それらｙｃｐ、のサービスセットに訓）
当てることである。これは約２倍のＣＰｘの負荷となる
かも知れない。よシ一様な再分配がよいかも知れない。 例えば、システムがＮの等しくロードされた、または概
ね等しくロードされた呼プロセッサを有し、１つが故障
であると仮定する。残ルのＮ−１の呼プロセッサの各々
は、故障の呼プロセッサのサービスセットにおけるポー
トプロセッサの１／Ｎ−１全ピツクアツプし得よう。こ
の場合、各制御プロセッサの負荷は、Ｎ７Ｎ −１１，
か増加しないであろう。他の手法として、制御プロセッ
サに他のプロセッサに取って代わる緊急容ｆｆ１ｔ−合
体することもできる。 １つの重要な特徴は、既存のバーストスイッチングシス
テムに制御容量を追加することが答易なととである。例
えば、システムがＮの等しくロードされた、または概ね
等しくロードされた呼プロセッサを有し、追加の制御容
量が所望されると仮定しよう。新しい呼プロセッサが空
ポートに設置され、ポートプロセッサの１７（Ｎ＋１
）が新しい呼プロセッサのサービスセットに再割当てさ
れるならハ、得られたシステムはＮ＋１の呼プロセッサ
を有する。もしも再割当てされたポートプロセッサが、
原のＮのサービスセットから一様に抜かれるならは、得
られたシステムは、Ｎ＋１の等しくロードされたすなわ
ち概ね等しくロードされた庁プロセッサｔＶする。この
場合、原の呼プロセッサの各々は、比例的に、すなわち
係、１５１ ／（Ｎ＋１）だけ減ぜられた負荷を有する
ことになる。このように、追加の容量は、インクリメン
トにそして使用者サービスに実質的に乱れを生ぜずにシ
ステムに設置できる。 制御フロセッサがバーストスイッチングシステム内に設
定されてしまりと、ソフトウェアの設置はスイッチング
網内で遂行できる。特定のプロセッサに対するソフトウ
ェアは、システム中でダウロードされ、イニシャライズ
および始動試験も同様にスイッチング網内で遂行できる
。プロセッサ、すなわち、実際にどのプロセッサに対す
るソフトウェアの変更も、スイッチング網中で自動的に
設置できる。スイッチング網内におけるとの始動能力は
、バーストスイッチの内包する保守および管理能力の一
側面であシ、これは迅速なしスボンスと最小の価格でシ
ステムリソースの変幻性のある管理を可能にする。 一方制御の再割当も遂行できるが、この場合、バースト
スイッチングシステムのアーキテクチャに関して、２つ
の点が重要である。第１に、特別の切替ネットワークが
必要とされないことである。 再割当ては、完全に既存のネットワークを介して遂行さ
れる。第２に冗長性のある制御容量の割当てが、現在の
デュプレックスシステムにシいてしばしば見出される１
：１の冗長性と異なシ、きわめて父幻的であシ、効率的
であることである。 切替えが行なわれ得る前にプロセッサが故障しているこ
とを決定することが必要である。バーストスイッチング
制御装置において、プロセッサの故障は、試験メツセー
ジトラックの応答の欠如によシ決定される。サービスセ
ットの再限定は、残存用呼プロセッサとともに動作する
管理プロセッサにより調整される。 バーストスイッチング制御装置は、多くのプロセッサを
利用して制御タスクを遂行するから、マルチプロセッサ
システムである。これは普通のマルチプロセッサシステ
ムと異なる。普通のマルチプロセッサシステムは、共通
のバスまたは共有のメモリを使ってプロセッサ間に緊密
な結合全提供する。このようなアーキテクチャは、それ
自体故障金受けるから、２重化されねばならない。バー
ストスイッチング網において、マルチプロセッサシステ
ムは、スイッチング網ヲ介してのメツセージ交換により
緩く結合されるプロセッサから形成される。この緩い結
合は、システムリソースの管理および拡張の容易さにお
いて相当に大きい変幻性および経済性を与える。容量は
、空ポートにプロセッサを追加することにより拡張でき
る。追加されるプロセッサは、この新しいプロセッサが
呼プロセッサであれ管理プロセッサであれ、サービスセ
ットの再限定によシ容易にサービス下に置くことができ
る。 マルチプロセッサの制御プロセッサはスイッチング網を
介してのみ結合されるから、プロセッサ相互通信バスま
たは共通メモリは設けられない◇冗長バス〉よび共通メ
モリは必要とされない。一方のバスと他方のバス間の切
替回路、または１つの共通メモリと他のメモリ間の切替
えは必要とされない。故障が起こったかどうかを決定す
るための感知または比較回路は必要とされない。これら
の理由のため、保守は、代表的１：１冗長装置において
必要とされるよシも複雑でないと思われる。 バーストスイッチング制御装置は、今日の中央局および
ＰＢＸ回路スイッチの制御アーキテクチャと異なるアー
キテクチャを提供する。バーストスイッチング分配制御
アーキテクチャは下記の利点を提供する。 ｔ 容易な容量の再分配および拡張ニジステムは単一（
または数個）のａ釦プロセッサの故障によシネ勧化され
ない。制御プロセッサが故障の場合１残シの制御プロセ
ッサは故障のプロセッサに置き代えられるから、使用者
のサービスは維持される。 使用者のサービスに実質的に乱れを生じずに制御容ｆｆ
ｉ’にシステムに段階的に加えることができる。 ２ 各活動プロセッサに対する待期プロセッサを用いず
に、スイッチング網それ自体、切替ネットワークおよび
誤検出コンパレータを使用することによる容易で効率的
なプロセッサの故障の回復。 五 簡単化されたアーキテクチャのため保守機能の複電
さの低減。 柔 呼プロセッサの動作が独立的であるため、バースト
スイッチングシステムは、シスチムニ存在するポートプ
ロセッサと同数の呼を同時に発生し得る。これは、シス
テムに制御装置を段階的に追加し得るという経済的利点
をもたらす。 ５先の諸利点のため、システムのリソースをよシ経済的
に利用し得る。 以上、本発明の好ましい具体例を図示説明したが、技術
に精通したものであれは本発明の技術思想から逸脱する
ことなく種々の変形、変更がなし得ることは明らかであ
ろう。
第１図はバーストスイッチングシステムの一実施例を示
す構成図、第２図はバーストのディジタル７オーマツト
の好ましい一実施例を示すｖＡ制ｎ。 第３図は本発明によるリンクスイッチの構成図、第３人
図はリンクスイッチによって処理される走行中のバース
トの４つの形式を例示する説明図、第３Ｂ図は本発明の
種々の実施例で使用できる代表的な従来技術の並列優先
度解決回路を例示する構成図、第４図は特にハブスイッ
チのスイッチングユニットルｊおよびリンク詳との結合
を示すハブスイッチのＷＥ図、第５図は本発明によるハ
ブスイッチの構成図、第６図は入力お上ひ出力ポートプ
ロセッサと２４の末端使用者機器との間に結合式ｈ−÷
ディジタルマルチプレクサを示すリンクスイッチの他の
実施例の構成図、第７図はリンクスイッチの中央メモリ
にバーストの一部分を含むダイナミックバッファのフォ
ーマットを示す概略図、ｍ８図はリンクスイッチ内の待
ち行列の３つのバーストに対するバッファ間の連結を例
示する構成図、第９人図およびｉ９Ｂ図はそれぞれバッ
ファの入カシよび出力インデックスを例示するためにリ
ンクスイッチを通るバーストの処理におけるリンクスイ
ッチのキャラクタメモリ内のバッファを異なる２つの時
刻において示す概略図、第１０図はリンクスイッチの入
力および出力プロセッサとキャラクタメモリ全通る４つ
のバーストの流れを例示する説明図、′４１１Ａ図乃至
第１１Ｅ図°は最初のバイトの到来時から最後のバイト
の伝送時までのリンクスイッチを通るバーストの処理の
種々の段階での入力および出力プロセッサとリンクスイ
ッチの中央メモリの待ち行列およびバッファとの連結を
それぞれ示す構成図、第１２Ａ図および第１２Ｂ図は出
力チャネルにコンテンションが存在する場合にリンクス
イッチ内の出力チャネルに対するバーストの割当てを例
示する説明図、第１３図は４つのヘッダバイト内に特定
のフィールドを含むバーストの好ましいフォーマットを
示す説明図、第１４図は本発明によるデータリンク・エ
スケープ手説きを要約して示す説明図、第１５図はバー
ストスイッチング網において使用されるハブスイッチの
構成図、第１６図は第１５図のハブスイッチの単一のス
イッチングユニットの構成図、第１７図は第１６図に示
したスイッチングユニットのハブスイッチング素子を示
すブロック図、第１８図は時分割多重ハブフレーム中の
へプチャネルとバブリング循環周期との関係を示す説明
図、第１９１はハブスイッチによって処理されるディジ
タルバースト信号のフォーマツトラ例示する説明図、第
２０図はハブスイッチのスイッチングユニットの動作を
要約した説明図、第２１図は待ち行列シーケンスならひ
にスイッチングプロセッサの種々の実施例、あるいはフ
ァームウェアの変形を示す代表的なリンクスイッチのブ
ロック図、第２２図は基本スイッチングプロセッサのア
ーキテクチャのブロック図、第２３図は３つの状ｂｙｔ
示すスイッチングプロセッサの有限状態マシンに対する
キャラクタ状態線図、第２４図は８つの状態を示すスイ
ッチングプロセッサの有限状態マシンに対するチャネル
状態線図、第２５図は本発明による待ち行列シーケンサ
のアーキテクチャのブロック図、第２５人図はスイッチ
ングプロセッサまたは待ち行列シーケンサにお゛いて任
意のインターフェースとして使用できるへンドシエイク
論理全便用するインターフェース回路のブロック図、第
２６図は待ち行列シーケンサのマイクロコードフォーマ
ットを示す概略図、第２７図はスイッチングプロセッサ
のマイクロコードフォーマットを示す概略図、第２８図
は待ち行列のメモリ形？！！全示す説明図、第２９図は
スイッチングプロセッサのメモリ形Ｘｔ−示す説明図、
第３０図はリンクスイッチの入力プロセッサに対する機
能的７ａ−チャー）、第５１図はリンクスイッチの出力
プロセッサに対する機能的７０−チャート、第３２図は
第３図および第６図に示すようなリンクスイッチの構成
要素として使用できるアナログラインに対するポート回
路のブロック図、第３３図はバーストスイッチングシス
テムに対する代表的制御アーキテクチャに訃けるサービ
スセットおよびサービス提供者の階層を例示するブロッ
ク図、４＠３４図はバーストスイッチング電話通信シス
テムにおいてポートＸから発信してポートＹで終了する
単一の呼を設定するのに必要な種々の制御プロセッサに
よって実行される段階を示す概略図、第３５図は代表的
なバーストスイッチング制御アーキテクチャにおいて制
御プロセッサ間に伝送されるある制御バーストを例示す
る説明図である。 １００：バーストスイッチングシステム１０２：ハブス
イッチ １０３．１０４：リンクスイッチ １０６：時分割多重通信リンク １０８：末端使用者＠器 １１２．１３０．１３２．１３４．１９０，１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービッタ １７８：ポート回路 １８Ｇ、１８２：へプ １８４：ハブスイッチングユニット ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ３００．３２０：バツ７ア ３１ａ：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ５６０．５６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０３：へプパス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：幕下スイッチングプロセッサ ９５０：ポート回路 Ｆ”ｉｇ＝ ２゜ Ｆｉ”ｉｑ ３゜ リンク−′）ンク（透、！’ｉ７ｈ−７２）Ｆ”ｉｔ；
１．３Ｂ。 Ｋ。 Ｆ′″ｌ１ｑ−４゜ ５−ケθ Ｆ”１ｔｌｉｉＡ。 Ｆ”ｉｔ７１１Ｂ。 Ｆ”ｉｃｌ ｉｆ Ｃ。 Ｆ”ｉｑ ｆｉｌ）。 Ｉ迎１ｑｉｉＥ。 Ｆ７”ｉｔ７，１θ Ｆ”ｉｔ７．１Ｂ。 ［＝下り１Ｔ＝＝＝＝戸ロ＝ニニニニ］＝二＝に可＝］
Ｆ”ｉｃｌ、Ｐ３゜ Ｆｉ”１ｑ２１Ａ。 Ｆ”ｉｇ、 ２σ Ｆｒ’ｉｇ： ２２’。 ’＆Ｓτｆｆ？ｌシっ°ンブメー・）７計マツト
ス４−ノ士ン２”プｏ匁−７Ｔ〆先’ｌ
７ｉ−マー１トＦｉ”ｉ７ Ｅ！、９゜ □ｉｃｙ ２Ｂ。 Ｆ；”ｉｔ；１． Ｅｌ。 Ｆｒ′ｉｇ、Ａ３３゜ Ｆｒ’ｉｑ、（，５’。
す構成図、第２図はバーストのディジタル７オーマツト
の好ましい一実施例を示すｖＡ制ｎ。 第３図は本発明によるリンクスイッチの構成図、第３人
図はリンクスイッチによって処理される走行中のバース
トの４つの形式を例示する説明図、第３Ｂ図は本発明の
種々の実施例で使用できる代表的な従来技術の並列優先
度解決回路を例示する構成図、第４図は特にハブスイッ
チのスイッチングユニットルｊおよびリンク詳との結合
を示すハブスイッチのＷＥ図、第５図は本発明によるハ
ブスイッチの構成図、第６図は入力お上ひ出力ポートプ
ロセッサと２４の末端使用者機器との間に結合式ｈ−÷
ディジタルマルチプレクサを示すリンクスイッチの他の
実施例の構成図、第７図はリンクスイッチの中央メモリ
にバーストの一部分を含むダイナミックバッファのフォ
ーマットを示す概略図、ｍ８図はリンクスイッチ内の待
ち行列の３つのバーストに対するバッファ間の連結を例
示する構成図、第９人図およびｉ９Ｂ図はそれぞれバッ
ファの入カシよび出力インデックスを例示するためにリ
ンクスイッチを通るバーストの処理におけるリンクスイ
ッチのキャラクタメモリ内のバッファを異なる２つの時
刻において示す概略図、第１０図はリンクスイッチの入
力および出力プロセッサとキャラクタメモリ全通る４つ
のバーストの流れを例示する説明図、′４１１Ａ図乃至
第１１Ｅ図°は最初のバイトの到来時から最後のバイト
の伝送時までのリンクスイッチを通るバーストの処理の
種々の段階での入力および出力プロセッサとリンクスイ
ッチの中央メモリの待ち行列およびバッファとの連結を
それぞれ示す構成図、第１２Ａ図および第１２Ｂ図は出
力チャネルにコンテンションが存在する場合にリンクス
イッチ内の出力チャネルに対するバーストの割当てを例
示する説明図、第１３図は４つのヘッダバイト内に特定
のフィールドを含むバーストの好ましいフォーマットを
示す説明図、第１４図は本発明によるデータリンク・エ
スケープ手説きを要約して示す説明図、第１５図はバー
ストスイッチング網において使用されるハブスイッチの
構成図、第１６図は第１５図のハブスイッチの単一のス
イッチングユニットの構成図、第１７図は第１６図に示
したスイッチングユニットのハブスイッチング素子を示
すブロック図、第１８図は時分割多重ハブフレーム中の
へプチャネルとバブリング循環周期との関係を示す説明
図、第１９１はハブスイッチによって処理されるディジ
タルバースト信号のフォーマツトラ例示する説明図、第
２０図はハブスイッチのスイッチングユニットの動作を
要約した説明図、第２１図は待ち行列シーケンスならひ
にスイッチングプロセッサの種々の実施例、あるいはフ
ァームウェアの変形を示す代表的なリンクスイッチのブ
ロック図、第２２図は基本スイッチングプロセッサのア
ーキテクチャのブロック図、第２３図は３つの状ｂｙｔ
示すスイッチングプロセッサの有限状態マシンに対する
キャラクタ状態線図、第２４図は８つの状態を示すスイ
ッチングプロセッサの有限状態マシンに対するチャネル
状態線図、第２５図は本発明による待ち行列シーケンサ
のアーキテクチャのブロック図、第２５人図はスイッチ
ングプロセッサまたは待ち行列シーケンサにお゛いて任
意のインターフェースとして使用できるへンドシエイク
論理全便用するインターフェース回路のブロック図、第
２６図は待ち行列シーケンサのマイクロコードフォーマ
ットを示す概略図、第２７図はスイッチングプロセッサ
のマイクロコードフォーマットを示す概略図、第２８図
は待ち行列のメモリ形？！！全示す説明図、第２９図は
スイッチングプロセッサのメモリ形Ｘｔ−示す説明図、
第３０図はリンクスイッチの入力プロセッサに対する機
能的７ａ−チャー）、第５１図はリンクスイッチの出力
プロセッサに対する機能的７０−チャート、第３２図は
第３図および第６図に示すようなリンクスイッチの構成
要素として使用できるアナログラインに対するポート回
路のブロック図、第３３図はバーストスイッチングシス
テムに対する代表的制御アーキテクチャに訃けるサービ
スセットおよびサービス提供者の階層を例示するブロッ
ク図、４＠３４図はバーストスイッチング電話通信シス
テムにおいてポートＸから発信してポートＹで終了する
単一の呼を設定するのに必要な種々の制御プロセッサに
よって実行される段階を示す概略図、第３５図は代表的
なバーストスイッチング制御アーキテクチャにおいて制
御プロセッサ間に伝送されるある制御バーストを例示す
る説明図である。 １００：バーストスイッチングシステム１０２：ハブス
イッチ １０３．１０４：リンクスイッチ １０６：時分割多重通信リンク １０８：末端使用者＠器 １１２．１３０．１３２．１３４．１９０，１９２：リ
ンクスイッチ１２０：バースト １６０：中央メモリ １７２：メモリアービッタ １７８：ポート回路 １８Ｇ、１８２：へプ １８４：ハブスイッチングユニット ２０２：中央メモリ ２２４：メモリアービッタ ２５８：ポート回路 ３００．３２０：バツ７ア ３１ａ：待ち行列 ３１２：待ち行列ヘッダ ３３０：リンクスイッチ ３３２：中央メモリ ３４０：中央メモリ ５６０．５６２：リンクスイッチ ３６４：リンク ４００：バーストのフォーマット ５００：ハブスイッチ ５０２．５０３：へプパス ５０５：中央クロック ５１６：メモリ ６００：リンクスイッチ ７００：幕下スイッチングプロセッサ ９５０：ポート回路 Ｆ”ｉｇ＝ ２゜ Ｆｉ”ｉｑ ３゜ リンク−′）ンク（透、！’ｉ７ｈ−７２）Ｆ”ｉｔ；
１．３Ｂ。 Ｋ。 Ｆ′″ｌ１ｑ−４゜ ５−ケθ Ｆ”１ｔｌｉｉＡ。 Ｆ”ｉｔ７１１Ｂ。 Ｆ”ｉｃｌ ｉｆ Ｃ。 Ｆ”ｉｑ ｆｉｌ）。 Ｉ迎１ｑｉｉＥ。 Ｆ７”ｉｔ７，１θ Ｆ”ｉｔ７．１Ｂ。 ［＝下り１Ｔ＝＝＝＝戸ロ＝ニニニニ］＝二＝に可＝］
Ｆ”ｉｃｌ、Ｐ３゜ Ｆｉ”１ｑ２１Ａ。 Ｆ”ｉｇ、 ２σ Ｆｒ’ｉｇ： ２２’。 ’＆Ｓτｆｆ？ｌシっ°ンブメー・）７計マツト
ス４−ノ士ン２”プｏ匁−７Ｔ〆先’ｌ
７ｉ−マー１トＦｉ”ｉ７ Ｅ！、９゜ □ｉｃｙ ２Ｂ。 Ｆ；”ｉｔ；１． Ｅｌ。 Ｆｒ′ｉｇ、Ａ３３゜ Ｆｒ’ｉｑ、（，５’。
Claims (13)
- （１）通信システムのポートと末端使用者機器を結合す
るためのポート回路であつて、前記通信システムが前記
ポートを介してバーストを送信し、受信するための手段
を有し、１つのバーストが複数のバイトであり、１つの
バイトがあらかじめ定められた数のビットであり、１つ
のビットが１つの２進数字であるポート回路において、 前記ポートと結合するためのポートインターフェース手
段であつて、前記ポートと前記ポート回路との間にイン
ターフェースを提供するポートインターフェース手段と
、 前記末端使用者機器と結合するための末端使用者インタ
ーフェース手段であつて、前記ポート回路と前記末端使
用者機器との間にインターフェースを提供する末端使用
者インターフェース手段と、前記ポートインターフェー
ス手段と前記末端使用者インターフェース手段との間に
結合された処理手段であつて、前記システムの制御プロ
セッサ間に管理の目的のために送出される通信である制
御バーストを形成し、前記システムに送信するための手
段および前記システムから制御バーストを受信し、実現
するための手段を含む前記システムにおよび前記システ
ムからバーストを送信しおよび受信するための手段を有
する処理手段 とを具備することを特徴とするポート回路。 - （２）前記末端使用者機器が音声機器であり、前記処理
手段が音声／沈黙検出手段を含み、該音声／沈黙検出手
段が前記システムを通じての伝送のために音声バースト
の形成において使用される特許請求の範囲第１項記載の
ポート回路。 - （３）前記ポート回路がＢＯＲＳＣＨＴ機能の少なくと
も１つを必要とする特定形式の末端使用者機器と使用す
るように構成されており、前記ポート回路が前記特定形
式の末端使用者機器によつて要求されるようなＢＯＲＳ
ＣＨＴ機能を提供するための手段を有し、前記ＢＯＲＳ
ＣＨＴ機能が電源供給、過電圧保護、呼出音送出、監視
、コード化、ハイブリッド、およびテスト機能を含み、
前記ＢＯＲＳＣＨＴ機能提供手段が前記処理手段と前記
末端使用者インターフェース手段との間に結合されてい
る特許請求の範囲第１項記載のポート回路。 - （４）前記末端使用者インターフェース手段が標準の加
入者ラインインターフェース回路である特許請求の範囲
第２項記載のポート回路。 - （５）前記処理手段と前記加入者ラインインターフェー
ス回路との間ディジタル−アナログ変換手段が結合され
ており、前記加入者ラインインターフェース回路と前記
処理手段との間にアナログ−ディジタル変換手段が結合
されている特許請求の範囲第４項記載のポート回路。 - （６）前記処理手段と前記加入者ラインインターフェー
ス回路との間に信号器手段が結合されており、該信号器
手段が前記末端使用者機器と結合されたラインに呼出信
号電圧を供給する能力を有する特許請求の範囲第４項記
載のポート回路。 - （７）前記処理手段と前記加入者ラインインターフェー
ス回路との間に呼出音検出器手段が結合されており、該
呼出音検出器手段がアナログ形式で呼出音を検出するた
めの手段および該呼出音のディジタルコード化したもの
を前記処理手段に提供するための手段を有する特許請求
の範囲第４項記載のポート回路。 - （８）前記ディジタル−アナログ変換手段および前記ア
ナログ−ディジタル変換手段のアナログ側間にループバ
ック手段が結合されており、該ループバック手段が前記
処理手段とも結合されており、かつ前記ポートから受信
したバーストを前記ポートに再伝送して戻すための手段
を有し、該再伝送されるバーストが前記ポートインター
フェース手段、前記処理手段、前記ディジタル−アナロ
グ変換手段、前記ルックバック手段、前記アナログ−デ
ィジタル変換手段、前記処理手段、および前記ポートイ
ンターフェース手段の経路をとるようにルート選定され
ており、前記ポート回路の包括的な遠隔テストが遂行で
きるようになつている特許請求の範囲第５項記載のポー
ト回路。 - （９）前記処理手段がマイクロプロセッサである特許請
求の範囲第１項記載のポート回路。 - （１０）前記処理手段がジログ（Ｚｉｌｏｇ）Ｚ８０Ａ
である特許請求の範囲第９項記載のポート回路。 - （１１）前記末端使用者機器がディジタル音声電話機で
あり、前記ポート回路が前記処理手段と前記電話機のス
ピーカ入力との間を結合するためのディジタル−アナロ
グ変換手段、および前記電話機のマイクロホン出力と前
記処理手段との間を結合するためのアナログ−ディジタ
ル変換手段を含む特許請求の範囲第２項記載のポート回
路。 - （１２）前記末端使用者機器がディジタルデータ装置で
あり、前記末端使用者インターフェース手段が並列−直
列および直列−並列変換器を含む特許請求の範囲第１項
記載のポート回路。 - （１３）前記並列−直列および直列−並列変換器がユニ
バーサル非同期受信機送信機（ＵＡＲＴ）である特許請
求の範囲第１２項記載のポート回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76258885A | 1985-08-02 | 1985-08-02 | |
| US762588 | 1985-08-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232792A true JPS6232792A (ja) | 1987-02-12 |
Family
ID=25065498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61180278A Pending JPS6232792A (ja) | 1985-08-02 | 1986-08-01 | 末端使用者機器を通信システムのポ−トと結合するためのポ−ト回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0211336A3 (ja) |
| JP (1) | JPS6232792A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5065343A (en) * | 1988-03-31 | 1991-11-12 | Yokogawa Electric Corporation | Graphic display system for process control using a plurality of displays connected to a common processor and using an fifo buffer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445213A (en) * | 1979-07-31 | 1984-04-24 | Bell Telephone Laboratories, Incorporated | Communication line interface for controlling data information having differing transmission characteristics |
| JPS57159192A (en) * | 1981-03-27 | 1982-10-01 | Hitachi Ltd | Audio packet exchange system |
| US4450554A (en) * | 1981-08-10 | 1984-05-22 | International Telephone And Telegraph Corporation | Asynchronous integrated voice and data communication system |
-
1986
- 1986-07-24 EP EP86110179A patent/EP0211336A3/en not_active Withdrawn
- 1986-08-01 JP JP61180278A patent/JPS6232792A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0211336A2 (en) | 1987-02-25 |
| EP0211336A3 (en) | 1989-03-29 |
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