JPS6295039A - 符号誤り発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、符号理論を応用し、情報ビットに冗長ビット
を付加することにより、疑似的な符号誤りを発生し、伝
送路で発生する符号誤りを訂正する回路の、誤り訂正圭
力の確認をするだめの符号誤り発生回路に関する。

［従来の技術と解決すべき問題点］ 一般に、符号誤り訂正回路の訂正上力は、拘束長（Ｎビ
ット）内において訂正ＩＩＴｊ’ｌ　Ｉ：ｊ　＠大の符
号誤りのビット数Ｍで表現される。すなわち、データ列
の任意のＮビット（拘束長）のデータを取出したとき、
その中に発生するＭビットまでの符号誤りは全て訂正で
きることを示している。

この誤り訂正偉力を確認するためには、疑似的に符号誤
りを発生する回路が必要となる。しかしながら、拘束長
内、すなわち任意のＮビットのデータ中に任意のＭビッ
トまでの誤りのすべての組合せを発生する回路は、大規
模な回路となり、実用的でないことが予測される。この
ため、符号誤りを訂正する回路に、疑似的な符号誤りを
発生させるための適当な回路は従来存在しなかった。

未発明は上記の・１９情にかんがみてなされたものであ
り、任意のデータ列の連続する任、をのＮビットのデー
タブロックに対して、最大Ｍビットの符号誤りを発生さ
せるための回路を筒単に構成できるようにした符号誤り
発生回路の提供を目的とする。

［問題点を解決するための手段］ に記目的を達成するため本発明の符号誤り発生回路は、
繰返し周期Ｐ！〜Ｐ−がＮまたはＮより大で、データ列
のクロック速度と同一・のクロックで＃ＩＡ動されるＭ
台のカウンタと、Ｍ台のカウンタのそれぞれの計数状態
の一つをデコードするＭ台のデコーダと、Ｍ台のデコー
ダ出力を入力とするＭ人力オアゲートと、Ｍ入力オアゲ
ートの出力を一方の人力とし、入力のデータ列をもう一
方の入力とする二入力エクスクルーシブオアゲートとを
有し１こ人力エクスクル−シブオアゲート出力を、符号
誤りが＋（加されたデータ列の出力とした構成としであ
る。

［実施例コ 以下１本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の−χ施例の回路図、第２図は各部の波
形を示すタイミング図である。

第１図において、１は二入力エクスクルーシブ才アゲー
トであり、一方の入力として入力データ列ａを入力して
いる。２および３は王台のカウンタであり、入力クロッ
クｂにより駆動される。４および５は王台のデコーダで
あり、デコーダ４はカウンタ２の出力Ｃを入力とし、デ
コーダ５はカウンタ３の出力ｄを入力とし、それぞれの
計数状態の一つをデコードする。６は二人カ才アゲート
で、王台のデコーダ４，５からの出力ｅ、ｆを入力とし
ている。この二人カオアゲート６の出力ｇが上述した二
入力エクスクルーシブオアゲートｌの他方の人力ｇとな
る。二入力エクスクルーシブオアゲート１は、二人カ才
アゲート６の出力ｇが論理”１”のとき、入力データ列
ａの”１”と”０″′が反転したデータとなり、二入力
エクスクルーンブ才アゲート１の出力データ列りとして
出力される。そして、この出力により符号誤りが付加さ
れたことになる。

ここで、入力データ列ａのＮを３　、カウンタ２の繰返
し周期Ｐ１を４　、カウンタ３の繰返し周期Ｐ２を５と
した場合の動作について、第２図を参照しつつ説明する
。第２図において、入力データ列ａにはＮ＝３を示すた
め便宜的に１　．２　．３の数字を付与しである。また
、出力データ列りのうち、数字に丸印の付いているビッ
トは、符号誤りが発生していることを示している。

カウンタ２は人力クロックｂにより駆動され、周期が４
のカウンタ回路で、１〜４までの状態を有している。ま
た、カウンタ３は入力クロー２りｂにより駆動され１周
期が５のカウンタ回路で１〜５までの状態を有している
。カウンタ２の出力Ｃはデコーダ４に入力され、デコー
ダ４はカウンタ２の状態”４”をデコードして周期が４
ビツトのパルスをデコーダ出力ｅとして二人カオアゲー
ト６に供給している。また、カウンタ３の出力ｄはデコ
ーダ５に入力され、デコーダ５はカウンタ３の状態”５
”をデコートして周期が５ビツトのパルスをデコーダ出
力ｆとして二人カオアゲート６に供給する。この結果、
二人カ才アゲート６の出力ｇは１周期が４ビツトと、周
期が５ビツトのパルスのオアを取ったパルス出力となる
。

ここで、−上述したように二入力エクスクルーシブオア
ゲート１は、入力ｇが論理”ｌ”のときに入力データ列
ａの１″とＯｎを反転させて出力データ列りとして出力
するので、第２図に示すように、オアゲート出力ｇの波
形が論理”１″のとき出力データ列１１に符号誤りが発
生することになる。

この結果、出力データ列りにおいて、拘束長の３ビツト
内に２ビツト以上の符号誤りは発生せず、しかも拘束長
３ビー２ト内で発生する２ビツトの符号誤りのすべての
組合わせが発生していることがわかる。

また、未実施例では、カウンタの数ＭをＭ＝２に固定で
あったが、デコーダ５と、二入力士アゲート６の間にス
イッチを追加することにより、Ｍ＝１の場合は、スイー
７千をＯＦＦにしてデコーダ出力ｆを禁止し、Ｍ＝２の
場合はスイッチをＯＮにしてデコーダ出力ｆを二入力オ
アゲート６に接続することにより容易にＭを変化させる
ことも可詣である。さらに、カウンタおよびデコーダの
数をニ一台以上とすることも勿論可使である。この場合
、入力オアゲートも二以上の入力用とする。

［発明の効果］ 以上説明したように本発明は、簡単なカウンタとデコー
ダを中心とした回路構成により、誤り訂正回路の誤り訂
正能力を確認するのに十分な疑似的な符号誤りを発生す
ることができ、訝り訂正電力の確認を筒中に行なえる効
果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の回路図を示し、第２図は
、第１図における各部の波形を示すタイミング図である
。 １：二入力エクスクルーシブ才アゲート２．３：カウン
タ　　　４，５°デコーダ６：Ｍ入力オアゲート

Claims (1)

【特許請求の範囲】
1. 繰返し周期Ｐ＿１〜Ｐ＿ＭがＮまたはＮより大で、デー
   タ列のクロック速度と同一のクロックで駆動されるＭ台
   のカウンタと、Ｍ台のカウンタのそれぞれの計数状態の
   一つをデコードするＭ台のデコーダと、Ｍ台のデコーダ
   出力を入力とするＭ入力オアゲートと、Ｍ入力オアゲー
   トの出力を一方の入力とし、入力のデータ列をもう一方
   の入力とする二入力エクスクルーシブオアゲートとを有
   し、二入力エクスクルーシブオアゲート出力を、符号誤
   りが付加されたデータ列の出力としたことを特徴とする
   符号誤り発生回路。