JPS6292374A - メモリ素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明（：１、）１１−ティングゲート電極及びコント
ロールリ゛−１・電極を有する半導体不揮発性メモリの
メモリ素子とその製造方法に関する。

〔発明の概要〕

本発明は、半導体不揮発刊メモリのメモリ素子において
、チャンネルスＩ・ソバ−領域を露出させ該露出したチ
ャンネルストッパー領域をメモリ素ｒのチャンネル形成
？Ｉｎ域の一部に用いることにより、該メモリ素子の古
き込（７，特ｔ！＋の向」−を図った４）のであり、ｉ
＋’だ１、二の、１・うな書き込ＺＩ特（ＩＩの向１を
図ったメー１′：り素子を製造する方法である。

〔従来の技術〕

・的に、フＩ′Ｉ−ティングゲー１〜電極を用いた半う
り体不１１１発１ノ１メモリず／１′わちＰＲＯＭ　（
プＩ：Ｊグラルブル・リート・オンリー・メモリ）等の
メモリ素子においては、その書き込み特性の向１−が開
発目的の−・つとなっている。

とごろで、−１−記ＦＲＯＭ等のメモリ素子の書き込み
腸性向上のため、即ち、書き込め動作の高速化や（ｊ（
消費電力を図るためａ、＝、チャンネル形成領域の−・
部あＺｌいＩｆ全全部ミ１′λり体基板と同し導電型で
高温度化−１ｌイ、ごとが行われている。

１４１′わら、例λば〕ｌ’ｌ−ティング’Ｊ’−１−
電極及び１ンＩＩ′１−ルゲート電極を有するメモリ素
子において、信号の書き込めζ］、なだれ降伏により発
ノ１するン１．ット−１−ヤリ）′を二１ン１１−１−
ルヶー１−電極（こよる制御から）１１−チイングリ°
−１・電１１こ蓄積さ−１！るごとで行われ（いる。そ
し７て、このようｔζホノｌ−４’　、ｔ・リアず２／
才）　”’Ｉ　％了−のフ１］−ティングゲート電極へ
の汁入心３１、所謂ピンチオソ点１ソ降で行われる。そ
ご°Ｃ１ごの３Ｌうなピンチオフを甲其目に発ノ１−さ
口るごとが、【１）き込み特性の向］、、につながるご
とにス一′る。

、二のように、ピンチ」フ現象を容易１＝発生させる方
法とし７て、チャンネル形成領域となる半導体ノ１１板
の濃度を高くする方法がある。これむＪ第７図に示すよ
うに例えば、紐１酸化膜等を用いて半導体基板１０１　
、、Ｉ−にチャン不ルス１ソバー５頁！１．Ｉ　１０２
とソイールト絶糾５膜１０３を形成Ｕ７た後、メモリ素
子の能動領域のチャンネル形成領域（第７図中、ｊｉｒ
ｌ域０△及び高ン農用領域［１ｒ）で示す。）の−・部
にレジスト層をパターニングしたマスク１０４を用いて
、イオン注入を１−トい、上記間「１し７た窓部１゜５
に該当する領域ＴＩＴ’）の不純物濃度を高くするもの
であイ）。

〔発明が解決り、−１’＋とする問題点〕しめ八しなめ
（ら、Ｉｉ本し７に、１、うなメモリ素子の−■ヤンネ
ル形成領１・・い、二、マスクＩ　０４　’ｉ用いζ・
イ」ン注入を行い、＋ｆ’ｆ＋　ン農度領域１１１）を
形成する方法シ５１、マスク１０４の位；６桔度の問題
から、メモリ素子の’ｌ！ｆｉｌｌにばらつきが生じ易
＜、３Ｅた、メモリ素子の能動領域となる領域す４Ｉ′
わら°１１導体基板１０１からなる領域の一部を高温度
化するため、全体的に各メモリ素子のＶｔｈ　（閾イ！
６電圧）が高くなるという問題がノ１：する。

すなわち、ｆｉｔ来の方法は、」二記半導体基板からな
る領！戎の＝一部を高濃度化さセるため、例えば、第７
１”２目ごおいて、マスク１０４がずれた場合には、領
域Ｃへの大きさおよび高濃度領域ＩＩ　Ｄの大きさにば
らつきを１１、する。そして、このよらに令頁域１１Ｄ
及び高濃度領域ＣＡの大きさが変動した場合には、それ
が直１１士り素子のｌ＋’ｌの変動と７１′って現れる
ごとにノ４「る。

また、−酸Ｃ１二、半導体Ｊ、Ｖ　４１シ１０１を高ゐ
電化Ｕ７た場合には、当該メ士り素’／−（ｎＶ↑ｌ＋
　（ｋｌイ（ｆＩ電圧）が高くなるが、必要以上にｖｔ
ｈを高くする場合６．二口、回路構成が１１：Ｉデ「に
ｌζる等の問題を生ずることになり、ある範囲内に高濃
度領域Ｉ＋！′１を形成するため、全体的にｖｌｊ−、
が大きくなる傾向がある。

そこで、本発明は−１−述の問題点に鑑み、メモリ素子
の特性を安定させ、しかもメモリ素子の書き込め特性を
向−１−さ−ｌた構造のメモリ素子及びその製造方法の
提供を目的とする。

〔問題点を解決するための手段〕

この出願の第１の発明のメモリ素子は、半導体基板」−
に第１の絶縁膜を介して形成されたフＬ１−ティングゲ
ート電極と、該フローティングゲ−１・電極上に第２の
絶縁膜を介して形成されたコン１１コールゲート電極を
有してなるメモリ素子において、該メモリ素子のチャン
ネル形成領域が、」−起体導体基板からなるチャンネル
形成領域と、」−記事導体基板と同所電型でありフィー
ルド絶縁膜下の該半導体基板からなるチャンネル形成領
域に隣接した高濃度不純物領域とからなるごとを特徴と
するメモリ素−（であり、ごのような構成によ幻り述の
問題点を解決づ゛るものである。

また、この出願の第２の発明の）士り素子の製造方法は
、半導体ノ、（板からなるチャンネル形成ｆｉＱ域に隣
接して形成されるフィール［絶縁膜の−・部を除）にし
、−１−起上導体基板と同導電型であり該ソイー月川絶
縁膜）−の該半導体Ｊ、１：［ｊからなるチャンネル形
成領域に隣接した高濃度不純物領域を露出させる工程と
、 上記半導体基板から４「る領域及びに記高４Ｉｌ不純物
領域とカミ）なイ）チャンネル形成Ｓ（ｉ域１−、　に
、第１の絶縁膜を介して）１１−ディングゲ−１・電極
を形成し、該フローラーイングゲート電極１−に第２０
）化８！膜を介して二ｌンＩ用１−ルゲート電極を形成
する１程と有する、ことを特徴として１述の問題を解決
するメモリ素ｒを製造するものである。

〔作用〕

先ず、第１の発明のメモリ素子−ｊ；ｌ、そのチャンネ
ル形成領域が、上記半導体基（ルからなるチャンネル形
成領域及びごれに隣接する−１−記高濃度不純物領域と
からなっている。、二のためピンチオフが■１！＜発生
Ｕ７、従って、ボッ！キャリアは容易に発汁するため、
書き込め特１）１は向上する。この場合において、−に
記高凋度不純物領域番オ半勇体Ｗ仮からなるチャンネル
形成領域り、二ｌ’Ａ接しており、核上）、９体基板か
らなるチャンネル形成領域の大きさを変動させることが
ない。したがって、メモリ素子の特（／ｌは安定したも
のとなる。また、この出願の第２の発明であＺ１メモリ
素子の製造方法に、よって製造された場合にし１、所謂
チャンネルストッパー５ａ域が派出して−１−記高流度
不純物領域となるため、製造工程１−４〕製造し易くな
っている。

次に、第２の発明であるメモリ素子の製造方法は、フィ
ー月用−絶縁膜の一部を除去するごとによって高濃度不
純物領域となるチャンネルストッパー領域を露出さ−Ｕ
、この領域と１−９起体導体基板からなるチャンネル形
成領域とにフ１７−チイングケー１・電極やコント１コ
ールゲート電極を形成する。

このため、チャンネルストッパー領域がそのまま高濃度
不純物領１（（となり、しかも、半導体基＋１ｊからな
るチャンネルｉ（ｌ域は一′１１での大きさにス一゛ろ
。ＩＩｔってブ１コセス１、マスク合ね一１！の精度が
素子の特性に影響するよ）な１ｔ−２害が１１１月１−
され、史に、メ士り素子のＶｔｈも所定のイ１ｒｔ、に
安定する。

〔実施例〕

本発明の好適な実施例を図面を参Ｉ！ζ（しながら説明
する。

先ず、本実施例のメモリ素子ム５１、第１図乃至第３図
に示すように、１）型の半入り体ノ、（板１トにチャン
不ルス］・ソバー領ｌ或２及びソイールト＆、ｆ！！　
縁ｎ莫３が例えば耐酸化膜等を用いて形成され、該ｌ）
型の半導体基板１トＱこは、さらに第１の絶縁１１りで
ある薄い絶縁膜６を介してフローティングゲート電極７
が形成され、また、このフローティングデー１−電極７
の上には、第２の絶縁膜である層間絶縁膜８を介してコ
ントロールゲート電極９が被着形成されている。

このメモリ素子は、チャンオル形成領域が、゛Ｉ′ｍ体
基板からなるチャンネル形成領域である第１チヤンネル
形成領域４と、上記半導体基板１と同しう、り電型であ
るｌ）型の導電型であってフィールド絶縁膜３を−・部
除去して形成され−１−記第１チャンネル形成領域４に
隣接する高濃度不純物領域である第２チヤンネル形成領
域５とからなっている。

ずなわら、この第１チヤンネル形成領域４と該第１チヤ
ンネル形成領域４Ｇこ隣接する第２チヤンネル形成領域
５の組め合わせによってメモリ素子のチャンネル形成領
域を構成し、後述するような書き込めや読み出しの動作
を行う。上記第１チヤンネル形成領域４は、一部除去す
る前の選）Ｒ酸化法等で形成された素子分離領域である
フィールド絶縁膜３に囲まれた半導体基板１からなる領
域である。また、１−起筆２チャンネル形成領域５は、
フィールド絶縁膜間［１部１０から−１−記第１チャン
ネル形成領域４の端部に及んでいる。

また、第３図に示すように、本実施例のメモリ素子は、
ソース領域１１とトレイン領域Ｉ２が、１―記フローテ
ィングゲ−１・電極７や上記コントロ−ルゲート電極９
とセルフアラ・インで形成されている。このため後述す
るようにｉｈ（細化に対応Ｌ７たメモリ素子の構造とな
っている。

このようなメー［り素子し［、第２図に平面図で示すよ
うな不純物の濃度の領域を有している。尚、第１図番Ｊ
第２図の１−１線断面図であり、第３図は第２図のＩＩ
　−ＩＩ線断面図に該当する。

この第２図に示す、１、うに、本実施例のメモリ素子は
、第１チャンネル形成領域４吉高濃度ＣあってＰ型の導
電型の第２チヤンネル形成領域５　ｆ　−ｆ−ヤンネル
形成θで１域とし７°Ｃいる。これら第１チヤンネル形
成領域４と第２チヤンネル形成領域５は隣接し７　オ／
ｒ、後述！ｌ’　ｈ　、＋、つｔ：二、第２図中、ｂ　
Ｘ　Ｉ。

Ｇの面積に該当する１、記憶１チャンネル形成憩域４の
大きさは一定乙、二保たれる。

このメモリ素子のチャンネル形成領域表なる第１チヤン
ネル形成領域４と高温用であっ”（Ｐ型の導電型の第２
チヤンネル形成領域５（３１、該チャンネル形成領域と
セルファラインで形成するソース令頁域ＩＩ、トレイン
領域１２．’ＪＡ接ずろ。ずな才）ち、第２図中、（ａ
４−ｂ）ＸＬＳの面積に該当するソース領域ＩＩと、第
２図中、（ａ＋ｂ）ｘＬＩ」の面積に該当するドレイン
領域１２の双方番、二り記メモリ素−（の第１チヤンネ
ル形成領域４と第２チヤンネル形成領１或５とからなる
チャンネル形成令ｎ域が隣接し゛（いる。

ごのような構造のメモリ素子は、書き込み動作を行わせ
る場合に、１）型の上記半導体基板１と同ＬＳ　Ｐ型導
電型の高心瓜不純物領域である第２チヤンネル形成領域
５をチャンネル形成領域の一部としているため、この部
分でのピンチオフは早期に発生し、ボッ１キヤリアが容
易に発生ずるため、Ｊｉき込み特１ｆ目こ優れるごとに
なる。又、このような構造のメ干り素子の記憶信号をＨ
ｋ　Ｚｌ出ず場合には、主に第１チヤンネル形成領域４
が用いられ、該第１チヤンネル形成領域４は不純物濃度
が比較的低く　、１；ｔ＝っ゛（メモリ素子のｖｔｈが
高くならならずに、読み出し等の動作を行うことができ
る。

また、後述するように、上記第２チヤンネル形成領域５
は、フィールド絶縁膜３の一部除去によるチ十ンネルス
１ツバ−ｊ〔ｌ域２の露出した領域−ごある。従って、
４ｊ・１造１、’１．’ｉ″Ｇこ１゛稈を１（り廂する
・冗１なく構成し得る構造となっている。３１だ、後述
するように、第１チヤンネル形成領域４の大きさくｂＸ
ＬＧ）は安定した面積を紐１．１シ、従って、素子の特
性のばらつきは防１１される。

次に、半導体２．（板からなるチャンネル形成領域であ
る第１チヤンネル形成領域４の一方にのめ隣接する高ン
店度不純物領域である第２チヤンネル形成領域５を形成
するのではなく、第２チヤンネル形成領域を第１チヤン
ネル形成領域４の例えば両側に形成するメモリ素子につ
いて、第４図及び第５図を参１１＜＋　シながら説明す
る。尚、第４図乃び第５図において、第１図と同様の部
分につい゛（口、同じ引用符号を用いている。

この第２ヂヤンネル形成領域を第１チヤンネル形成領域
４の両側に形成するメモリ素子は、第４図及び第５図に
示す、１゛うに、フィー月用絶ｋｉ膜３の一部を除去し
゛（チートンネルストッパー露出させてなる２−、）の
第２ヂヤンオル形成領域５、１５を有し°Ｃいる。これ
ら第２チヤンネル形成領域５、１５は、前ｊホし７たよ
うに、十ソトギャリアの発生を促し、書き込め特性の向
−！−を図るｔ）のである。

この第１チヤンネル形成領域４の両側に第２チヤンネル
形成領域５、１５を形成するメモリ素子は、前述した書
き込め特性向上やＶ↑ｈの糾持、或いは第１チヤンネル
形成領域４の面積の安定等の効果に加えて、上記第２チ
ヤンネル形成領域５と−に記憶２チヤンネル形成領域１
５を加えた面積が一定になり、さらに素子特性が安定す
るという優れた効果を有する。

ずなわｌう、第５図に示ず」−うに、フィールド絶縁膜
開口部１０から十起筆１チャンネル形成領域４の端部ま
での距離ρ１と、フィールド化Ｘ（膜間［１部２０から
上記第１チヤンネル形成領域４の対向する端部までの距
離７！２は、レジスト等のマスクの位置精度にその寸法
がそれぞれ左右されるが、マスクのずれが生じた場合で
あっても、距離ｐ□と距離７！２を加えた距離は、常に
一定の値となり、従って、一定の第１チヤンネル形成領
域４の面積を確保できることになる。このため第１チヤ
ンネル形成領域４の両側に第２チヤンネル形成ｓｎ域５
．１５を形成するタイプのメモリ素子は、合ね一１！ず
れによる素子特＋’ｌ−，の悪影響は除かれることにな
る。

このようなメ干り索Ｙを保Ｊｉ告するツノ法に−）い−
（、第６図ａ　−ｅを参１１ｃ＋　Ｌ）ｒから説明する
。尚、１〕！士、括弧の小文字の英字見出しＧ、１、図
面の分目Ｍ１１号６１″。

対応している。

（ａ）　　第６図ａｌこ示ず、ｌ−・）に、例えばシリ
：１ン基板等の１）型の°ｌ−）、り体１１１．板３１
１−に薄い酸化１１９３２を形成し、例えば窒化膜等の
ｌＩｉ・ｌ酸化膜３：（をパターン形成する。この耐酸
化膜３３の幅が、後述する半導体基板からなるチャンネ
ル形成領域である第１チヤンネル形成碩域３０の幅とな
る。、二の耐酸化膜３３のパターン形成後、例えばイオ
ン注入法等により、例えば［シ＋（ボロン）等のＰ型の
不純物を導入してチャンネルスｌ−７パーｉＬ１．＋！
　３４となる高濃度不純物領域を形成する。

（ｂ）　　Ｐ型の不純物が導入されたチャンネルス１ツ
バー領域３４となる領域を形成後、第６図すに示すよう
に、選択酸化法を用いて素子分離領域となるフィール１
絶縁膜開域を形成する。そして、フィールド絶縁膜３５
の形成後、」−記耐酸化膜３３を除去する。

（Ｃ）　　この師１酸化膜３３の除去の後、第６図Ｃに
示すように、フィール）゛絶縁膜３５の上記第１千ヤン
ネル形成？ｉＴｆ域３０に隣接する一部を選択的に除去
する。これはフメルジスト３６を用いて開［１部３６ａ
が上記フィールド絶縁膜３５の上になるように合わせて
エツチングを行う。このエツチングに、１って、」二起
筆１チャンネル形成顛域３０の端部から１−記聞［１部
３６ａによって形成されるフィール１絶縁膜開「１端部
３７までの距離！３で、チャンネルスｌツバー領域３４
の一部３４ａが９Ｗ出することになり、該領域が第２チ
ヤンネル形成領域となる。また、第６図Ｃに示すように
、第１チヤンネル形成領域３０の片側のみをエツチング
して選択的にチャンネルストッパー領域３４を露出さ一
部るので４：ｌ：　ｌｒ　＜　、第４図に示す、１、う
）−′メモリ素子を形成ず２．ため、第１チヤンネル形
成も「（Ｊａ３０の両側’ｃ−ｒ−□ｐン不ルノトノバ
ー領域３４　全露出さセるようＧ、ニコーソＪングしく
４）良い。この場合には、開「１部３ｆｉ　ｈを他力の
フィール１゛絶Ｘ（膜３５」二に合わ一部れぽ１′、Ｕ
い。

（ｄ）　　第６図ｃ１にｒ（＜ずように、１−記フィー
ル１絶！ｉ膜３５の−■−ヤンネルストッパー９ｒ３　
Ｌ４１ｉ　３４　）ひ露出の為のエツチングの後、１−
記フＡ］・レシン、１・３６を除去し、第１の絶Ｋ（、
■りとなる薄い絶Ｘイ膜３　Ｉｔを形成する。この薄い
絶縁膜３　Ｂ　＋、１、第１チヤンネル形成領域３０の
−にのめならず、第２ナヤンイル形成領域３４ａの上に
も形成される。

（ｅ）　続いて、フローティングチー１電極３９を形成
し、第２の絶縁膜である層間絶縁膜４０を形成し、更に
コントロールゲーｉ・電極４１を形成する。そして、こ
れらのフ１コーティングゲート電極３９、層間絶縁膜４
０及どド」１ント１−１−ルゲー１電極４１を所定のパ
ターン番に明断し７て、所定のり。

−ト長にする。そしζ、シリこ、にれらゲート？Ｌｌ極
等とレルファラインでイオン注入等によりソース領域、
ドレイン領域を形成し、メモリ素子を完成する。

以１−９の製造方法に、ｌ、って、本発明のメモリ素子
を製造することができる。このような製造方法を用いる
ことにより、従来、１４き込−７Ｊ特性向」二のための
高濃度不純物領域を形成するため、能動６丘域に不純物
を導入することが行われていたが、本発明の製造方法に
よっては、チャンネルストッパー領域を用いて容易に書
き込め特＋４１向上のための高濃度不純物領域を形成す
ることができる。また、従来はマスクの合わせ精度がメ
モリ素子の特１ノ１に影響する３１ンうな弊害かあ、っ
たが、本発明の製造方法によってシ、１、第１チヤンネ
ル形成領域３０の面積は一定であり、素子特性の劣化を
もたらすような弊害は除去される。

〔発明の効果） 本発明のメモリ素子及びその製造方法は、該メモリ素子
のチャンネル形成領域が、−ト記半導体基板からなるチ
ャンネル形成領域である第１チヤンネル形成領域と、ｌ
−記事導体基板と同導電型であり該第１チヤンネル形成
領域に隣接した高濃度不純物領域である第２チヤンネル
形成領域とからなるため、ポノトートヤリアの注入特性
の向ｌ二から書き込み特性が向トすることになる。また
、半導体基板からなるチャンネル形成領域の面積Ｃ０ｔ
−・定に維持され、従って、Ｖｔｈが高くなるような問
題や素子特性の不安定等の弊害し、１防１１−される。

更に、第２チヤンネル形成領域を第１チヤンネル形成領
域の両側に形成した場合に１３１、該第２チヤンネル形
成領域の面積は一定となり、マスクの合わせ精度に依ら
ず、書き込ｙノ特Ｍも安定する。

また、このようなメモリ素子Ｌ１１、チャンネルストッ
パー領域を露出して形成され、しかもマスク合わせの精
度が必要以上に要求されないため、二「程は簡略化され
、しかも容易に製造できる。

【図面の簡単な説明】

第１図は本発明のメモリ素子の−Ｎ列を示す断面図、第
２図はその平面図、第３図は第２図のｒｔ　−■線断面
図、第４図は本発明のメモリ素子の他の例の断面図、第
５図はその平面図、第６図ａ乃至第６図ｅ（，１本発明
のメモリ素子の製造方法を工程順に示すメモリ素子の断
面図、第７図は従来例を示す断面図である。 １．３１・・・半導体基板 ２．３４・・・チャンネルストッパー領域３．３５・　
・　・フィールド絶縁膜 ４．３０・・・第１チヤンネル形成領域（半導体基板か
らなるチャンネル形成領域） ５．１５．３４ａ−−−第２チヤンネル形成？Ｉ！ｉ域
（高濃度不純物領域） ６．３Ｂ・・・薄い絶縁膜（第１の絶縁膜）７．３９・
・・フ１：１−ティングゲート電極８．４０・・・層間
絶縁膜（第２の絶縁膜）９．４１・・・コントロールゲ
ート電極特許出願人　　　　ソニー株式会社 代理人　弁理士　　　　　小池　見 間　　　　　　　　田村榮− ４ぜダを司１１漬Ｌ　　（ＶＪ５ρりＩ−ＩＩＩＩ−Ｉ
ＩＩ　按勇Ｉ以１百〒ｂロクン第４図 ｂ 第６図ａ 第６図す 第６図Ｃ

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に第１の絶縁膜を介して形成された
   フローティングゲート電極と、該フローティングゲート
   電極上に第２の絶縁膜を介して形成されたコントロール
   ゲート電極を有してなるメモリ素子において、 該メモリ素子のチャンネル形成領域が、上記半導体基板
   からなるチャンネル形成領域と、上記半導体基板と同導
   電型でありフィールド絶縁膜下の該半導体基板からなる
   チャンネル形成領域に隣接した高濃度不純物領域とから
   なることを特徴とするメモリ素子。
2. （２）半導体基板からなるチャンネル形成領域に隣接し
   て形成されるフィールド絶縁膜の一部を除去し、上記半
   導体基板と同導電型であり該フィールド絶縁膜下の該半
   導体基板からなるチャンネル形成領域に隣接した高濃度
   不純物領域を露出させる工程と、 上記半導体基板からなるチャンネル形成領域及び上記高
   濃度不純物領域とからなるチャンネル形成領域上に、第
   １の絶縁膜を介してフローティングゲート電極を形成し
   、該フローティングゲート電極上に第２の絶縁膜を介し
   てコントロールゲート電極を形成する工程と有すること
   を特徴とするメモリ素子の製造方法。