JPS6292356A - ＧａＡｓＬＳＩ用容量性ダイオ−ド - Google Patents
ＧａＡｓＬＳＩ用容量性ダイオ−ドInfo
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- JPS6292356A JPS6292356A JP23122685A JP23122685A JPS6292356A JP S6292356 A JPS6292356 A JP S6292356A JP 23122685 A JP23122685 A JP 23122685A JP 23122685 A JP23122685 A JP 23122685A JP S6292356 A JPS6292356 A JP S6292356A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は化合物半導体ＧａＡｌｔを基板として使用する
ＬＳＩ（大規模集積回路）用の容量性ショットキーダイ
オードの構成に係り、特に動作電圧の高耐圧化に好適な
構造に関する。
ＬＳＩ（大規模集積回路）用の容量性ショットキーダイ
オードの構成に係り、特に動作電圧の高耐圧化に好適な
構造に関する。
従来のＧａＡＳ結晶を使用するショットキーダイオード
では、ゲート電極金属に低抵抗性の金などを用いること
が一般であった。その用途はマイクロ波ダイオードやＵ
ＨＦ帯「容量」可変ダイオードなどアナログ信号処理
に向けられていた。
では、ゲート電極金属に低抵抗性の金などを用いること
が一般であった。その用途はマイクロ波ダイオードやＵ
ＨＦ帯「容量」可変ダイオードなどアナログ信号処理
に向けられていた。
デジタル信号処理に用いるＧａＡ３ＬＳＩでもこれ迄は
金などをゲート電極金属に使用することが一般であった
。しかし、デジタル信号処理では前記高周波信号用と異
なり、必らずしも低抵抗性の金属を用いる必要がない。
金などをゲート電極金属に使用することが一般であった
。しかし、デジタル信号処理では前記高周波信号用と異
なり、必らずしも低抵抗性の金属を用いる必要がない。
ＧａＡＳＬＳＩではＰＥＴ （電界効果トランジスタ）
のゲート金属に金よりも抵抗の高い高耐熱性のＷ８４合
金（タングステンＷとシリコンの合金）を用いる製作法
が近年一般に行われるようになって来た。このような新
製作法に対応するためには、ＬＳＩ中で必要とされる「
容量性ダイオード」においてもＷＳｉ合金ゲートを用い
ることが好ましい。すなわち、ＦＥＴのゲートをＷＳｉ
合金とし容量性ダイオードのゲートを金にすると工程数
が増加する。
のゲート金属に金よりも抵抗の高い高耐熱性のＷ８４合
金（タングステンＷとシリコンの合金）を用いる製作法
が近年一般に行われるようになって来た。このような新
製作法に対応するためには、ＬＳＩ中で必要とされる「
容量性ダイオード」においてもＷＳｉ合金ゲートを用い
ることが好ましい。すなわち、ＦＥＴのゲートをＷＳｉ
合金とし容量性ダイオードのゲートを金にすると工程数
が増加する。
ＷＳ１合金など高耐熱ゲート金属を用いるＩ、Ｓｒ製作
法では、従来、容量性ダイオードの動作上限電圧（以下
「耐圧」という）が１〜４■と低くなり所望の５Ｖ以−
Ｉ；の耐圧を得ることが難かしかった。これはダイオー
ドの平面寸法が１００〜３００μｍ角と大きくなるため
、ショットキー接合の逆方向電流が増加するためである
。この原因は製作過程にあり、ＧａＡＳ結晶面上にＷＳ
１ゲート金属を載置したまま約８００℃の加熱を行うこ
とが不良をもたらすと考えられている。
法では、従来、容量性ダイオードの動作上限電圧（以下
「耐圧」という）が１〜４■と低くなり所望の５Ｖ以−
Ｉ；の耐圧を得ることが難かしかった。これはダイオー
ドの平面寸法が１００〜３００μｍ角と大きくなるため
、ショットキー接合の逆方向電流が増加するためである
。この原因は製作過程にあり、ＧａＡＳ結晶面上にＷＳ
１ゲート金属を載置したまま約８００℃の加熱を行うこ
とが不良をもたらすと考えられている。
本発明の目的は、高耐熱性のゲート′ｖｌＬ極金属を用
いるＧａＡａＬｓ■において、容量性ダイオードの耐圧
を増加改善できる構造を提供することにある。
いるＧａＡａＬｓ■において、容量性ダイオードの耐圧
を増加改善できる構造を提供することにある。
〔発明の概要〕
ＧａＡ３ ＬＳＩの使用部品は通常次の５種である。
■Ｆ、 Ｆ Ｅ Ｔ （エンハンスメント形ＦＥＴ）、
■ＤＦＥＴ（デプレッション形Ｆ’Ｅ’ｒ）、■電圧レ
ベルシフト用ダイオード、■容量性ダイオード、■抵抗
。このうち、■■■■はゲート電極金属を具有するデバ
イスであり、ダイオードは■■の２釉である。■は通常
、順方向の動作電圧で働らかせるため耐圧は問題になら
ず、■のみが逆方向の動作電圧で働らかせるだめ耐圧が
基本的に重要である。
■ＤＦＥＴ（デプレッション形Ｆ’Ｅ’ｒ）、■電圧レ
ベルシフト用ダイオード、■容量性ダイオード、■抵抗
。このうち、■■■■はゲート電極金属を具有するデバ
イスであり、ダイオードは■■の２釉である。■は通常
、順方向の動作電圧で働らかせるため耐圧は問題になら
ず、■のみが逆方向の動作電圧で働らかせるだめ耐圧が
基本的に重要である。
容量性ダイオードの用途は、回路中で信号を高速に伝達
する「高速化用結合容量」としてであり、このために逆
方向にバイアスしたショットキー接合ダイオードを使用
する。回路で必要となる容量値を確保するため１０〜１
００μｍ角相当のダイオード面積が要求される。
する「高速化用結合容量」としてであり、このために逆
方向にバイアスしたショットキー接合ダイオードを使用
する。回路で必要となる容量値を確保するため１０〜１
００μｍ角相当のダイオード面積が要求される。
第１図に示すようにゲート電極ｌの直下に高濃度Ｈ＋チ
ャネル２が密接しているとする０このチャネルは半絶縁
性ＧａＡ３基板上にＳ＋イオン等を打込んでアニールし
、形成されたものである。このｎ＋チャネルの上にオー
ミック電極金属４が載置されている。このデバイスで端
子４に正の電位、端子１に負の電位を与えるごとくバイ
アスすると（逆バイアス状態）、第２図に示すように、
電流（矢印で示す）がゲート電極１に端面に集中する。
ャネル２が密接しているとする０このチャネルは半絶縁
性ＧａＡ３基板上にＳ＋イオン等を打込んでアニールし
、形成されたものである。このｎ＋チャネルの上にオー
ミック電極金属４が載置されている。このデバイスで端
子４に正の電位、端子１に負の電位を与えるごとくバイ
アスすると（逆バイアス状態）、第２図に示すように、
電流（矢印で示す）がゲート電極１に端面に集中する。
領域２け通常１００〜５００Ω／口のシート抵抗をもつ
低抵抗部であるため、電流集中のおこる電極端面ではシ
ョットキー障壁による著しい高電界が現われる。
低抵抗部であるため、電流集中のおこる電極端面ではシ
ョットキー障壁による著しい高電界が現われる。
本発明者らはこの電極端面での電界集中を緩和するため
、第３図に示すごとく、高濃度ｎ＋チャネル２を２１．
２２の２つの部分に分割し、ゲート電極ｌの端面が位置
する部分に低濃度ｎチャネル３を２１．２２をつなぐ形
で配置すれば、逆方向耐圧が２倍以上改善される知見を
得た。
、第３図に示すごとく、高濃度ｎ＋チャネル２を２１．
２２の２つの部分に分割し、ゲート電極ｌの端面が位置
する部分に低濃度ｎチャネル３を２１．２２をつなぐ形
で配置すれば、逆方向耐圧が２倍以上改善される知見を
得た。
この理由は低濃度ｎチャネル部３が１にΩ／口〜３にΩ
／口のように比較的高抵抗であり、前記した電界集中が
避けられるためと推量される。
／口のように比較的高抵抗であり、前記した電界集中が
避けられるためと推量される。
□ａＡｓ Ｌ Ｓ Ｉ用のデバイスでは、とくにＷＳｉ
等の高耐熱ゲート金属を載置した状態でＷＳｉ／Ｇ ａ
Ａ ＆界面が約８００℃の加熱を受けるという製法上
の問題点がある。この場合、ＷＳ１薄膜材料とＧａＡ３
結晶の熱膨張率の違いから、ｗｓｉ近辺のＧ ” Ａ
’に引張または圧縮の応力が及はされる。このため、Ｇ
ａＡ＆結晶の局部に歪が加えられ、これによる結晶欠陥
がゲート耐圧を劣化させていると推量される。この場合
、ＧａＡＳ−？ＷＳｊの材質にどのような特徴があれば
耐圧が改善されるかは、容易に理論的に導出できるもの
ではない。
等の高耐熱ゲート金属を載置した状態でＷＳｉ／Ｇ ａ
Ａ ＆界面が約８００℃の加熱を受けるという製法上
の問題点がある。この場合、ＷＳ１薄膜材料とＧａＡ３
結晶の熱膨張率の違いから、ｗｓｉ近辺のＧ ” Ａ
’に引張または圧縮の応力が及はされる。このため、Ｇ
ａＡ＆結晶の局部に歪が加えられ、これによる結晶欠陥
がゲート耐圧を劣化させていると推量される。この場合
、ＧａＡＳ−？ＷＳｊの材質にどのような特徴があれば
耐圧が改善されるかは、容易に理論的に導出できるもの
ではない。
以下、本発明を具体的な実施例によって説明し、その有
効性を示す〇 はじめに半絶縁性Ｇ ａ Ａ ８基板を用意し、ホ）
ＩＪソゲラフイー技術によって基板の表面局部（第３図
、２１および２２の領域）のみを露出させ他の領域をホ
トレジスト膜で被う・このあと、Ｓｉ＋イオンを１６０
ＫｅＶに加速して２．５Ｘ １０”ｃｍ−”の面密度に
なるようイオン打込みする〔第１工程：高濃度ｎ＋チャ
ネル打込〕０ つづいて同様の方法により第３図の３の領域にＳｉ＋イ
オンを５０ＫｅＶに加速して３Ｘ１０’″ｃｍ−” の
面密度になるようイオン打込みする〔第■工程：低濃度
ｎチャネル打込〕０なお、この第１工程と第■工程は順
序を逆にしても構わない。
効性を示す〇 はじめに半絶縁性Ｇ ａ Ａ ８基板を用意し、ホ）
ＩＪソゲラフイー技術によって基板の表面局部（第３図
、２１および２２の領域）のみを露出させ他の領域をホ
トレジスト膜で被う・このあと、Ｓｉ＋イオンを１６０
ＫｅＶに加速して２．５Ｘ １０”ｃｍ−”の面密度に
なるようイオン打込みする〔第１工程：高濃度ｎ＋チャ
ネル打込〕０ つづいて同様の方法により第３図の３の領域にＳｉ＋イ
オンを５０ＫｅＶに加速して３Ｘ１０’″ｃｍ−” の
面密度になるようイオン打込みする〔第■工程：低濃度
ｎチャネル打込〕０なお、この第１工程と第■工程は順
序を逆にしても構わない。
つぎにこれらのイオン打込領域（第３図、断面図の３．
２１．２２の領域）で活性化を行うため、ＧａＡＳ基板
全体に０１月）法によって８１０１膜を形成しく厚さ２
３０ＯＡ）、この基板全体を水素ガスを流している８０
０℃の炉体に２０分間挿入して引出す〔第■【工程：活
性化アニール〕０つぎにＳｊＯ倉膜を全面的に除去して
、高耐熱性ゲート金属であるＷＳｊ （タングステン・
シリコン）合金膜を全面に被着する。さらにホトリソグ
ラフィー技術によって、第３図の１の領域のみにゲート
金属を残す。ゲート加工はＮＦｓガスによるドライエッ
チ法を用いた。このときゲート面積は３３μｍ×３３μ
ｍになるようにしだ。このようにゲートのたて、よこの
長さを等しくする仁とけ、事後の加熱でのゲート金属の
収縮膨張に対して有利忙作用する〔第Ｗ工程：ゲート電
極形成〕。
２１．２２の領域）で活性化を行うため、ＧａＡＳ基板
全体に０１月）法によって８１０１膜を形成しく厚さ２
３０ＯＡ）、この基板全体を水素ガスを流している８０
０℃の炉体に２０分間挿入して引出す〔第■【工程：活
性化アニール〕０つぎにＳｊＯ倉膜を全面的に除去して
、高耐熱性ゲート金属であるＷＳｊ （タングステン・
シリコン）合金膜を全面に被着する。さらにホトリソグ
ラフィー技術によって、第３図の１の領域のみにゲート
金属を残す。ゲート加工はＮＦｓガスによるドライエッ
チ法を用いた。このときゲート面積は３３μｍ×３３μ
ｍになるようにしだ。このようにゲートのたて、よこの
長さを等しくする仁とけ、事後の加熱でのゲート金属の
収縮膨張に対して有利忙作用する〔第Ｗ工程：ゲート電
極形成〕。
ＦＥＴなど他のデバイス作製のため、通常はウェハーの
他領域にイオン打込がなされる〔自己整合打込工程〕。
他領域にイオン打込がなされる〔自己整合打込工程〕。
このおとこの領域でイオンを活性化するため、Ｃ■１）
法によってＳ ’ Ｑ ＊膜を全面に被着し、もう一度
７００°Ｃ〜８００°Ｃのアニールが行われる〔第２活
性化アニール〕。この第２活性化アニ〜ルの時点で、第
３図に示すようにゲート端面が低濃度ｎチャネルの直上
に在ることが大切である。このようにしなければ、結果
として容量性ダイオードの耐圧を高くすることは困難で
ある。
法によってＳ ’ Ｑ ＊膜を全面に被着し、もう一度
７００°Ｃ〜８００°Ｃのアニールが行われる〔第２活
性化アニール〕。この第２活性化アニ〜ルの時点で、第
３図に示すようにゲート端面が低濃度ｎチャネルの直上
に在ることが大切である。このようにしなければ、結果
として容量性ダイオードの耐圧を高くすることは困難で
ある。
この工程順に沿えば第２活性化アニールを行つたときの
Ｃ款Ｄ−ｓ４ｏｔ膜が基板全面を覆っている〇このあと
ホトリソグラフィー技術によって第３図の領域４の位置
にオーミック電極を形成する。このとき、ＡＵＧｅＮ’
Ａ、” の金属膜を重ねて蒸着し、ホトレジスト膜
によるリフトオフを行ない、公知のアロイ技術によって
オーミック電極を形成した〔第■工程ニオーミック電極
形成〕。
Ｃ款Ｄ−ｓ４ｏｔ膜が基板全面を覆っている〇このあと
ホトリソグラフィー技術によって第３図の領域４の位置
にオーミック電極を形成する。このとき、ＡＵＧｅＮ’
Ａ、” の金属膜を重ねて蒸着し、ホトレジスト膜
によるリフトオフを行ない、公知のアロイ技術によって
オーミック電極を形成した〔第■工程ニオーミック電極
形成〕。
面接し８Ｉ作製工程の一環として２層配線形成等を行う
が、本発明の内容に直接関係しないので省略する。
が、本発明の内容に直接関係しないので省略する。
本Ｉ）琴によれば、ダイオード容量（ゲート印加電圧ゼ
ロで定義した）は１．９〜２．３ｆｆ／μｍ１と比較的
大きくなる上、ゲート耐圧（逆バイアス時に流れるリー
ク電流、ゲート辺１μｍ長あたり１μＡで定義した）は
６−１１Ｖとなった。ｎチャネルがなくｎ＋層のみで構
成すると耐圧は従来例（第２図で の構造） ０．６−３Ｖと小さかった。
ロで定義した）は１．９〜２．３ｆｆ／μｍ１と比較的
大きくなる上、ゲート耐圧（逆バイアス時に流れるリー
ク電流、ゲート辺１μｍ長あたり１μＡで定義した）は
６−１１Ｖとなった。ｎチャネルがなくｎ＋層のみで構
成すると耐圧は従来例（第２図で の構造） ０．６−３Ｖと小さかった。
△
〔発明の効果〕
本発明によれば、ＧａＡ’−Ｔ、Ｓ Ｉで使用する容量
性ダイオードの動作上限電圧（耐圧）を大幅に改善され
、ＬＳＩ製造上の工程による特性不安定を駆送できる。
性ダイオードの動作上限電圧（耐圧）を大幅に改善され
、ＬＳＩ製造上の工程による特性不安定を駆送できる。
またＥＣＬコンパチブル設計（入出力の電圧が大きくＳ
ｌのＥ ＣＬ回路と同じ電圧出力をだせ、同じ電圧入力
を受入れることのできる設計）のＧａＡＳＬＳＩに必須
な「容量性ダイオード」の基本構造と製作法を与えるこ
とができる。
ｌのＥ ＣＬ回路と同じ電圧出力をだせ、同じ電圧入力
を受入れることのできる設計）のＧａＡＳＬＳＩに必須
な「容量性ダイオード」の基本構造と製作法を与えるこ
とができる。
第１図は従来の容量性ダイオードの斜視図、第２図はそ
の断面図、第３図は本発明の容量性ダイオードの平面図
（上）およびそのａ −ａ ’線での断面図（下）であ
る〇 ｌ・・・高耐熱金属からなるゲート電極、２・・・高濃
度ｎ＋チャネル、２１．２２・・・分割した高濃度ｎ＋
チャネル、３・・・低濃度ｎチャネル、４・・・オーミ
ック電極、５・・・（３ａ Ａ ８基板。
の断面図、第３図は本発明の容量性ダイオードの平面図
（上）およびそのａ −ａ ’線での断面図（下）であ
る〇 ｌ・・・高耐熱金属からなるゲート電極、２・・・高濃
度ｎ＋チャネル、２１．２２・・・分割した高濃度ｎ＋
チャネル、３・・・低濃度ｎチャネル、４・・・オーミ
ック電極、５・・・（３ａ Ａ ８基板。
Claims (1)
- １、高耐熱ゲート金属から成る電極を一方の負電位の端
子としてもち、この電極にイオン打込法で形成した高濃
度ｎ＾＋チャネルが密接して成るショットキーダイオー
ドにおいて、このｎ＾＋チャネルに低濃度ｎチャネルを
隣接接続し、このｎチャネルにさらに別個のｎ＾＋チャ
ネルを接続し、これにオーミック電極金属を接続して、
これを一方の正電位の端子としてもち、さらにゲート金
属のオーミック電極側の端部境界線がｎチャネル領域の
表面上に位置することを特徴とするＧａＡｓＬＳｉ用容
量性ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23122685A JPS6292356A (ja) | 1985-10-18 | 1985-10-18 | ＧａＡｓＬＳＩ用容量性ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23122685A JPS6292356A (ja) | 1985-10-18 | 1985-10-18 | ＧａＡｓＬＳＩ用容量性ダイオ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6292356A true JPS6292356A (ja) | 1987-04-27 |
Family
ID=16920295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23122685A Pending JPS6292356A (ja) | 1985-10-18 | 1985-10-18 | ＧａＡｓＬＳＩ用容量性ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6292356A (ja) |
-
1985
- 1985-10-18 JP JP23122685A patent/JPS6292356A/ja active Pending
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