JPS6285302A - プログラマブル・コントロ−ラの入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） この発明は、入力ロジック信号のオフ時点を任意に遅延
可能としたプログラマブル・コントローラの入力装置に
関する。

（発明の概要） この発明では、入力バッフ７回路から得られるロジック
信号のオフ時点を任意に遅延可能に構成し、ユーザ側の
制御仕様に応じて最適なオフディレィ時間の設定を可能
としたものである。

（従来技術とその問題点） 従来、プログラマブル・コントローラの入力装置は、外
部入力端子からの信号を所要のロジックレベルを有する
ロジック信号に変換するバッファ回路と、バッファ回路
から得られるロジック信号のオフ時点を遅延させるオフ
ディレィタイマ回路とを備え、オフディレィタイマ回路
でオフ時点を遅延された入力ロジック信号を入力データ
として取込み可能に構成されている。

入力取込みの周期は、周知の如く、ユーザプログラム実
行サイクルにおけるサイクルタイムで決定され、このた
め入力ロジック信号のパルス幅がサイクルタイムより短
くなると、もはや入力データを取りこめない状態が生ず
る。

そこで、オフディレィタイマ回路のディレィ時間は、入
力ロジック信号のオン状態が少なくともサイクルタイム
だけ継続するように設定することが好ましいが、他方オ
フディレィ時間が余り長いと、微小間隔をおいて相連続
して２個の入力パルスが到来したような場合、２個目の
パルスを取込不能となる虞れがある。

そこで、従来オフディレィタイマのディレィ時間は、両
者の必要性を満足すべく一定の長さに固定されるのが通
例であった。

しかるに、ユーザ側の仕様を考慮すると、入力ロジック
信号が微小間隔で相連続して到来しないことが、ある程
度予測がつく場合もあり、このような場合にもオフディ
レィ時間を短めに固定することは、かえって取込みが可
能な入力パルスの最小幅をむやみに制限することとなり
、使い勝手が悪いという問題があった。

（発明の目的） この発明の目的は、ユーザ側の制御使用に応じて、オフ
ディレィタイマ回路のディレィ時間を任意に調整可能に
構成し、例えば微小間隔で入力パルスが連続して到来す
る虞れがない場合には、ディレィ時間を充分に長く設定
して、取込み可能な入力パルス幅を最大限に短く設定し
、他方微小間隔で連続して入力パルスが到来する虞れが
ある場合には、オフディレィ時間を短めに設定すること
により、連続する個々の入力パルスを見逃す虞れがない
ように設定可能なプログラマブル・コントローラの入力
装置を提供することにある。

（発明の構成と効果） この発明は上記の目的を達成するために、外部入力端子
からの信号を所要のロジックレベルを有するロジック信
号に変換するバッフ１回路と、バッフ１回路から得られ
るロジック信号のオフ時点を遅延させるオフディレィタ
イマ回路と、オフディレィタイマ回路のディレィ時間を
調整する調整器とを備え、 オフディレィタイマ回路でオフ時点を任意に遅延された
入力ロジック信号を、入力データとして取込み可能に構
成したことを特徴とするものである。

このような構成によれば、オフディレィタイマ回路のデ
ィレィ時間を微小間隔で入力パルスが連続しない場合に
は、充分に長く、他方連続する虞れがある場合にはある
程度短く設定することにより、ユーザ仕様に対する柔軟
な対応が可能となる。

（実施例の説明） 第１図は本発明に係わるプログラマブル・コントローラ
全体のハードウェア構成を示すブロック図である。

周知の如く、この種のプログラマブル・コントローラで
は、入力回路１から得られる入力データに基づき、ユー
ザプログラムＰＲＯＭ２に記憶されたラダー図等に相当
するユーザプログラムを順次ＣＰＵ３で実行し、その実
行結果に相当する出力を、出力回路４から外部へと送出
するようになされている。

この例では、ＣＰＵ３はマイクロプロセッサを主体とし
て構成されており、システムＲＯＭ５にはマイクロプロ
セッサで実行すべき各種のシステムプログラムが記憶さ
れ、またワーキングＲＡＭ６はマイクロプロセッサによ
る各種演算実行の際のワーキングエリアとして使用され
る。

また、Ｉ１０バッファＲＡＭ７には、入力データエリア
、出力データエリア、補助リレーエリア。

タイマエリア、カウンタエリア、キープリレーエリア等
が設けられており、カウンタエリア、タイマエリア、キ
ープリレーエリア等の必要なエリアについては、電断時
バックアップ回路８によって電断保護がなされている。

次に、このプログラマブル・コントローラの動作の概略
を、第２図のフローチャートを参照しながら説明する。

プログラムがスタートすると、初期処理によって各種レ
ジスタ、カウンタ等の初期設定を行なった後（ステップ
２０１）、プログラムカウンタをユーザプログラムの先
頭にセットして（ステップ２０２）　、初回の入力デー
タの取込みを行なう（ステップ２０３）。

この入力データの取込みが、本発明と直接に関連すると
ころで必って、具体的には入力回路１から例えば１バイ
ト単位で入力データをシステムバスに読込み、これをＩ
１０バッフｌＲＡＭ７の入力データエリアに記憶させる
。

次いで、プログラムカウンタ値を＋１ずつ歩進させなが
ら（ステップ２０７＞、プログラムカウンタで指定され
る命令をユーザプログラムＰＲＯＭ２から読出しくステ
ップ２０４）、読出された命令がＥＮＤ命令と判定され
るまでの間（ステップ２０５否定）、読出された命令を
繰り返し実行する（ステップ２０６）。

ここで、命令実行の詳細については、各種文献によりす
でに公知であるため、具体的には説明しないが、例えば
指定された入力、補助リレー出力等に基づいて回路接続
関係に応じた演算を行ない、その演算結果でＩ１０バッ
ファＲＡＭ７内の出力データの書換え等を行なうもので
ある。

以上を繰り返す間に、ＥＮＤ命令がユーザプログラムＦ
ＲＯＭ２から読み出されると（ステップ２０５４定）、
公知のＥＮＤ命令処理を実行した後（ステップ２０８＞
、演算結果で書換えられたＩ１０バッファＲＡＭの出力
データを、出力回路４から外部へ送出するいわゆる出力
更新処理を行ない（ステップ２０９）、以上の一連の動
作を繰り返すわけである。

なお、このようにＥＮＤ命令の読出しに応じて、出力更
新、入力取込みの各処理を行なうものを、ＥＮＤリフレ
ッシュ方式のプログラマブル・コントローラと称し、そ
の他ＥＮＤ命令のたびに一括して入力取込み、出力更新
を行なうことなく、各命令語の実行に際しその都度入力
取込み、出力更新を行なうものを都度リフレッシュ方式
のプログラマブル・コントローラといい、本発明は両省
のプログラマブル・コントローラに適用が可能である。

このように、例えば以上のＥＮＤリフレッシュ方式のプ
ログラマブル・コントローラでおれば、ユーザプログラ
ムの先頭番地に始まってＥＮＤ命令が読み出されるまで
の期間を１サイクルとして、その都度入力取込み、出力
更新を行なうものであり、従って入力取込みの周期はこ
のサイクルタイムによって制限されることとなるのであ
る。

次に、本発明に係わる入力回路の詳細を、第３図および
第４図を参照して説明する。

第３図に示される回路１ａは、第１図に示される入力回
路１の中で１点数分の回路のみを取り出して示すもので
、すなわち入力回路１内には第３図に示される回路１ａ
が入力点数分だけ備えられているのでおる。

第３図において、外部入力端子１０１には、リミットス
イッチ、光電スイッヂ、圧力スイッチ等の接点１０２を
介して外部直流電源１０３が接続されている。

また、外部入力端子１０１から得られる入力信号は、電
流制限用抵抗１０４，１０５を介してフォトカプラ１０
６の発光ダイオード１０６ａに供給される。

フォトカプラ１０６の受光トランジスタ１０６ａは、直
列接続された抵抗１０７．可変抵抗１０８を介してエミ
ッタフロア接続されており、これにより入力信号は所要
のロジックレベルを有するロジック信号に変換される。

すなわち、外部入力端子１０１に得られた入力信号は、
抵抗１０４，１０５．フォトカプラ１０６、抵抗１０７
，１０８からなるバッフ１回路によって、所要のレベル
を有するロジック信号に変換されるわけである。

次いで、ロジック変換後の入力信号は、オン時点、オフ
時点をそれぞれ遅延させる機能を有するタイマ回路によ
って適宜遅延された後、入力ボート（周知の如くトライ
ステートバッフ７で構成される）からデータバスへと供
給される。

このタイマ回路は、抵抗１１０を介して充電時間を制御
され、かつ抵抗１１０．１０７および可変抵抗１０８を
介して放電時間を制御されるコンデンサ１０９と、この
コンデンサ１０９の充電電圧を抵抗１１２，１１３を介
して得られた基準電圧と比較するコンパレータ１１１と
を主体として構成されている。

そして特にこの発明ではコンデンサ１０９からの放電通
路に、可変抵抗器１０８が介挿されることによって、オ
フディレィ時間を任意に調整が可能に構成されている。

第５図に示す如く、可変抵抗１０８としては例えばドラ
イバの先端を差込んで回転調整が可能な半固定式抵抗器
１０８ａが用いられ、これを外部入力用端子台１０１ａ
の横にそれぞれ１列に配置させる。

なお１ｂは入力回路が搭載された塞板、ｌｃはシステム
バスに接続するためのソケットである。

以上の構成によれば、第６図のタイムチャートに示す如
く、入力パルスのパルス幅がプログラマブル・コントロ
ーラのサイクルタイムより短いような場合、可変抵抗１
０８を調整することによって図中斜線に示す如くオフデ
ィレィ時間を延長することで、入力ロジック信号のパル
ス幅を、サイクルタイムより延長させることが可能とな
り、入力データの取込みミスを防止することができる。

従って、ユーザ側の制御仕様に基づき、相連続して微小
間隔で入力パルスの到来が予想されない場合には、オフ
ディレィ時間を充分長めに設定することによって、取込
み可能な入力パルス幅を最大限に短く設定することがで
きる一方、微小時間を隔てて連続して入力パルスの到来
が予測される場合には、オフディレィ時間を短めに設定
することによって、各入力パルスを確実に取込ませるこ
とが可能となるのである。

なお、前記実施例では、フォトカプラ１０６の受光トラ
ンジスタ１０６ｂをエミッタフォロア接続としたが、こ
れは第４図に示されるようにエミッタ接地型接続として
も良いことは勿論である。

この場合には、受光トランジスタ１０６ｂのコレクタ側
に固定抵抗１０７”、可変抵抗１０８′をそれぞれ接続
すればよいのでおる。

このように、この発明ではオフディレィタイマ回路のオ
フディレィ時間を可変抵抗器１０８で調整可能としたた
め、ユーザ側の実際の制御仕様に応じて、最適なオフデ
ィレィ時間の設定が可能となり、この種入力回路の使い
勝手を向上させることができる。

【図面の簡単な説明】

第１図は本発明に係わるプログラマブル・コントローラ
のハードウェア構成を示すブロック図、第２図は同ソフ
トウェア構成の概略を示すフローチャート、第３図は本
発明に係わる入力回路の一例を示す回路図、第４図は同
地の一例を示す回路図、第５図は可変抵抗器の取付状態
を示す斜視図、第６図は本発明の詳細な説明するための
タイムチャートでおる。 １ａ・・・入力回路 １０１・・・外部入力端子 １０６・・・フォトカプラ １０８・・・可変抵抗 １０９・・・コンデンサ １１１・・・コンパレータ 特許出願人　　立石電機株式会社 第２図

Claims (1)

【特許請求の範囲】
1. （１）外部入力端子からの信号を所要のロジックレベル
   を有するロジック信号に変換するバッファ回路と、 バッファ回路から得られるロジック信号のオフ時点を遅
   延させるオフディレイタイマ回路と、オフディレイタイ
   マ回路のディレイ時間を調整する調整器とを備え、 オフディレイタイマ回路でオフ時点を任意に遅延された
   入力ロジック信号を、入力データとして取込み可能に構
   成したことを特徴とするプログラマブル・コントローラ
   の入力装置。