JPS6281401A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6281401A JPS6281401A JP60222049A JP22204985A JPS6281401A JP S6281401 A JPS6281401 A JP S6281401A JP 60222049 A JP60222049 A JP 60222049A JP 22204985 A JP22204985 A JP 22204985A JP S6281401 A JPS6281401 A JP S6281401A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- address
- power supply
- supply voltage
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電池を電源、！：する音声合成機に関し。
特に電源電圧低下時に合成音声で警報を発する音声合成
機に関する。
機に関する。
近年、電子技術の発展にともない、自動車等にも音声合
成機が使用されるようになった。これらの音声合成機は
、主として、運転者に警告を発するために使われる。こ
こでもし、電源電圧が低下し、音声合成機が正常に作動
しなくなると、運転者が危険に直面していても告知でき
ない。それを避けるためには、あらゆる警告に優先して
、電源電圧の低下を運転者に知らせるための手段が必要
である。、 従来、この種の音声合成機で運転者に電源電圧低下を告
知するのに、電源電圧低下をオペアンプ等で検、出し、
演算制御回路から電圧低下告知信号（以下、ＡＬＭ信号
という）を発生させていた。
成機が使用されるようになった。これらの音声合成機は
、主として、運転者に警告を発するために使われる。こ
こでもし、電源電圧が低下し、音声合成機が正常に作動
しなくなると、運転者が危険に直面していても告知でき
ない。それを避けるためには、あらゆる警告に優先して
、電源電圧の低下を運転者に知らせるための手段が必要
である。、 従来、この種の音声合成機で運転者に電源電圧低下を告
知するのに、電源電圧低下をオペアンプ等で検、出し、
演算制御回路から電圧低下告知信号（以下、ＡＬＭ信号
という）を発生させていた。
すなわちＡＬＭ信号によってスタートするようなＲＯＭ
のアドレスに警告の音声プログラムをコード化し、配置
していた。
のアドレスに警告の音声プログラムをコード化し、配置
していた。
第４図に従来の音声合成機のブロック図を示す。
Ｃ（Ｑ第４図における１は音声合成機の電源とじて用い
る電池であり、その電源電圧をＶ８ムＴとする。
る電池であり、その電源電圧をＶ８ムＴとする。
２は電圧ＶＢＡＴの低下を検出するための基準電圧を供
給するための電池であり、その電源電圧をＶＡＬＭとす
る。３は大規模集積回路（以下−ＬＳＩという）、４は
音声発生装置である。５はＬＳＩ３内の演算制御回路、
６は電圧ＶＢＡＴの低下を検出するためのオペアンプで
ある。７は運転者に電圧ＶＢＡＴの低下以外の警告を発
するためのプログラムが書き込まれたＲＯＭであり、８
は電圧Ｖｎｉｙの低下を知らせるためのプログラムが書
き込まれたＲＯＭである。９および１０はＲ，０Ｍ７お
よび８に含まれるアドレスデコーダであり、１１は音声
出力ポートである。
給するための電池であり、その電源電圧をＶＡＬＭとす
る。３は大規模集積回路（以下−ＬＳＩという）、４は
音声発生装置である。５はＬＳＩ３内の演算制御回路、
６は電圧ＶＢＡＴの低下を検出するためのオペアンプで
ある。７は運転者に電圧ＶＢＡＴの低下以外の警告を発
するためのプログラムが書き込まれたＲＯＭであり、８
は電圧Ｖｎｉｙの低下を知らせるためのプログラムが書
き込まれたＲＯＭである。９および１０はＲ，０Ｍ７お
よび８に含まれるアドレスデコーダであり、１１は音声
出力ポートである。
上述した従来の音声合成機は、音声合成機の電源として
電池のほかに、基準電圧供給用の電池を必要とするので
装置の小型化ができないという欠点がある。また、電圧
比較用のオペアンプを必要とし、さらに、電圧低下以外
の警告を発するためのプログラム用メモリセル領域のほ
かに、電圧低下を知らせるためのプログラム用メモリセ
ル領域を必要とするので、ＲＯＭの占有面積が大きくな
り、チップサイズも増大する。すなわち、製品コストを
低減できないという欠点がある。
電池のほかに、基準電圧供給用の電池を必要とするので
装置の小型化ができないという欠点がある。また、電圧
比較用のオペアンプを必要とし、さらに、電圧低下以外
の警告を発するためのプログラム用メモリセル領域のほ
かに、電圧低下を知らせるためのプログラム用メモリセ
ル領域を必要とするので、ＲＯＭの占有面積が大きくな
り、チップサイズも増大する。すなわち、製品コストを
低減できないという欠点がある。
本発明の音声合成機は５通常のシキイ値のメモリセルの
＃デかに、電源電圧低下時は導通しないように設定した
シキイ値のメモリセルからなり、電源電圧が低下すると
自動的に電圧低下警告アドレスへ分岐するネクストアド
レス方式のＲＯＭを有して込る。
＃デかに、電源電圧低下時は導通しないように設定した
シキイ値のメモリセルからなり、電源電圧が低下すると
自動的に電圧低下警告アドレスへ分岐するネクストアド
レス方式のＲＯＭを有して込る。
次に、本発明について図面を参照して説明する。
第１図は本発明の音声合成機の一実施例のブロック図で
ある。第１図において、１２は電池であり、その電源電
圧を■３ムＴとする。１３はＬＳＩ。
ある。第１図において、１２は電池であり、その電源電
圧を■３ムＴとする。１３はＬＳＩ。
１４は音声発生装置である。１５はＬＳＩ１３内の演算
制御回路、１６はシキイ値が複数のメモリセルからなる
ＲＯＭであり、１７は几０Ｍ１６に含まれるアト１７ス
デコーダである。そして１８は音声出力ポートである。
制御回路、１６はシキイ値が複数のメモリセルからなる
ＲＯＭであり、１７は几０Ｍ１６に含まれるアト１７ス
デコーダである。そして１８は音声出力ポートである。
ここで、シキイ値が゛複数のメモリセルからなるＲＯＭ
１６について説明する。第２図において、ＰＩ 、Ｐ２
、・・・ＰｎはＰチャンネルトランジスタであＱ、Ｎ
ｓｘ、Ｎｘｚ、Ｎｚｘ、Ｎｍｎ、Ｎｎｘ等はＮチー？７
ネルトランジスタである。Ｎチャンネルトランジスタノ
ウちＮｘｓ、Ｎｚｘ、Ｎｓｎ等は電源電圧ＶＢＡＴが低
下して、警告を発すべき電圧ＶＡＬＭになっても導通す
るシキイ値に、Ｎｔｔ、Ｎｎｘ等はＶＡＬＭより高い電
圧で導通し、ＶＡＬＭでは導通しないシキイ値になるよ
うにイオン打ち込み量を調節して製造する。また、人１
．Ａ２．・・・人ｎはそれぞれアドレス線であり、Ｂｉ
、Ｂ２ 、・・−Ｂｎはそれぞれビット線である。Ｐ
チャンネルトランジスタＰｘ、Ｐｇ、・・・Ｐｎはそれ
ぞれソース側が電源（電圧ＶＢＡＴ）に接続され、ドレ
イン側がビット＠Ｂｓ、Ｂｚ、−Ｂｎに接続されており
、そのゲートにはプリチャージ用信号φＰが加わってい
る。これらのトランジスタＰｉ 、Ｐｇ 、・・・、ｐ
ｉ はゲートにロウレベルが加わると導通し、ハイレベ
ルが加わると非導通となる。
１６について説明する。第２図において、ＰＩ 、Ｐ２
、・・・ＰｎはＰチャンネルトランジスタであＱ、Ｎ
ｓｘ、Ｎｘｚ、Ｎｚｘ、Ｎｍｎ、Ｎｎｘ等はＮチー？７
ネルトランジスタである。Ｎチャンネルトランジスタノ
ウちＮｘｓ、Ｎｚｘ、Ｎｓｎ等は電源電圧ＶＢＡＴが低
下して、警告を発すべき電圧ＶＡＬＭになっても導通す
るシキイ値に、Ｎｔｔ、Ｎｎｘ等はＶＡＬＭより高い電
圧で導通し、ＶＡＬＭでは導通しないシキイ値になるよ
うにイオン打ち込み量を調節して製造する。また、人１
．Ａ２．・・・人ｎはそれぞれアドレス線であり、Ｂｉ
、Ｂ２ 、・・−Ｂｎはそれぞれビット線である。Ｐ
チャンネルトランジスタＰｘ、Ｐｇ、・・・Ｐｎはそれ
ぞれソース側が電源（電圧ＶＢＡＴ）に接続され、ドレ
イン側がビット＠Ｂｓ、Ｂｚ、−Ｂｎに接続されており
、そのゲートにはプリチャージ用信号φＰが加わってい
る。これらのトランジスタＰｉ 、Ｐｇ 、・・・、ｐ
ｉ はゲートにロウレベルが加わると導通し、ハイレベ
ルが加わると非導通となる。
ＮチャンネルトランジスタＮｘｘ、Ｎｔｔ、Ｎｚ３Ｎｚ
ｎ、Ｎｎｘ 等は、ゲートがアドレス線に、ドレイン
側はビット線にそれぞれ接続されているとともに、ソー
ス側は接地されている。
ｎ、Ｎｎｘ 等は、ゲートがアドレス線に、ドレイン
側はビット線にそれぞれ接続されているとともに、ソー
ス側は接地されている。
次に、第１図、第２図に示す音声合成機の動作にり込て
第３図のタイムチャートを併用して説明する。
第３図のタイムチャートを併用して説明する。
（１）電源電圧Ｖｍムチが電圧ＶムＬＭより高いときプ
リチャージ用信号φＰがロウレベルになるとＰチャンネ
ルトランジスタＰｘ、Ｐｇ、−、Ｐｎは導通し、ビット
線Ｂｘ、Ｂｚ、・−、Ｂｎ の浮遊容量をハイレベルに
充電する。次に、プリチャ−ジ用信号φＰがハイレベル
になるとＰチャンネルトランジスタＰｘ、Ｐｔ、−Ｐｎ
は非導通になる。このときアドレス線Ａ１がハイレベル
になると、ＮチャンネルトランジスタＮｚｚおよびＮｌ
言が導通し、ビット線Ｂ１およびＢ２の電荷はそれぞれ
Ｎｕｔ、Ｎｔｔ を通して接地に放電される。そこで
、アドレス線ＡＩが選ばれた時のビット線Ｂｘ、Ｂｚ、
−Ｂｎｈ−ｔ−れぞれロウレベル、ロウレベル、・・・
ハイレベルになる。
リチャージ用信号φＰがロウレベルになるとＰチャンネ
ルトランジスタＰｘ、Ｐｇ、−、Ｐｎは導通し、ビット
線Ｂｘ、Ｂｚ、・−、Ｂｎ の浮遊容量をハイレベルに
充電する。次に、プリチャ−ジ用信号φＰがハイレベル
になるとＰチャンネルトランジスタＰｘ、Ｐｔ、−Ｐｎ
は非導通になる。このときアドレス線Ａ１がハイレベル
になると、ＮチャンネルトランジスタＮｚｚおよびＮｌ
言が導通し、ビット線Ｂ１およびＢ２の電荷はそれぞれ
Ｎｕｔ、Ｎｔｔ を通して接地に放電される。そこで
、アドレス線ＡＩが選ばれた時のビット線Ｂｘ、Ｂｚ、
−Ｂｎｈ−ｔ−れぞれロウレベル、ロウレベル、・・・
ハイレベルになる。
（２）°電源電圧ＶＢＡＴが低下し電圧ＶＡＬＭに等し
くなったとき ＰチャンネルトランジスタＰ Ｚ Ｉ Ｐ ” ｍ・・
・Ｐｎの動作は（１）と同じである。アドレス線Ａ１が
ハイレベルになると、ＮチャンネルトランジスタＮ１１
が導通し、ビット線Ｂ１の電荷はＮｓｍ を通して
接地に放電される。
くなったとき ＰチャンネルトランジスタＰ Ｚ Ｉ Ｐ ” ｍ・・
・Ｐｎの動作は（１）と同じである。アドレス線Ａ１が
ハイレベルになると、ＮチャンネルトランジスタＮ１１
が導通し、ビット線Ｂ１の電荷はＮｓｍ を通して
接地に放電される。
なお、このときのアトＩ／ス線Ａ１のレベルは電圧ＶＡ
ＬＭなので、ＮチャンネルトランジスタＮ１鵞 は非導
通であり、ビット線Ｂ２の電荷は放電されない。そこで
アドレス線Ａ！が選ばれた時のピッ）ＩＩＩＢＩ、Ｂ２
．・・・。
ＬＭなので、ＮチャンネルトランジスタＮ１鵞 は非導
通であり、ビット線Ｂ２の電荷は放電されない。そこで
アドレス線Ａ！が選ばれた時のピッ）ＩＩＩＢＩ、Ｂ２
．・・・。
Ｂｎはそれぞれロウレベル、ハイレベル。
・・・、ハイレベルにナル。
Ａｓ、・・・、Ａｎ が選ばれた場合も、ＡＩが選ば
れた時の動作と同様に考えられるので、ここでは説明を
省略する。
れた時の動作と同様に考えられるので、ここでは説明を
省略する。
上記（２）の場合の低電圧で非導通のトランジスタを含
むメモリセルを、電圧低下警告のメモリアドレスの先頭
アドレスへ分岐するようなメモリ出力になるように配置
することによって自動的に電圧低下を検出する。
むメモリセルを、電圧低下警告のメモリアドレスの先頭
アドレスへ分岐するようなメモリ出力になるように配置
することによって自動的に電圧低下を検出する。
以上説明したように本発明は、ＲＯＭに電源電圧低下時
は非導通となるメモリセルを使用しているので、基準電
圧供給用の電池がな（でも電源電圧低下を検出できる。
は非導通となるメモリセルを使用しているので、基準電
圧供給用の電池がな（でも電源電圧低下を検出できる。
そのため、装置を小型化できる効果がある。さらに電圧
比較用のオペアンプを必要としないので部品点数を削減
でき、１１品コストを低減できる効果がある。さらに、
通常時と電圧低下時とで、同一メモリセルから異なるレ
ベルを取り出すことができるので、・電圧低下以外（例
えば、スピードオーバ、ドアアンロック等）の警告用の
プログラムと、電圧低下を知らせるためのプログラムと
を低電圧で非導通のトランジスタが存在することを念頭
においてうまく組合わせることにより、必要なメモリセ
ルの数を削減できる。そのためＲＯＭの占有面積を縮小
でき、チップサイズの縮小に２ながるので、この面でも
製品コストを低減できる効果がある。
比較用のオペアンプを必要としないので部品点数を削減
でき、１１品コストを低減できる効果がある。さらに、
通常時と電圧低下時とで、同一メモリセルから異なるレ
ベルを取り出すことができるので、・電圧低下以外（例
えば、スピードオーバ、ドアアンロック等）の警告用の
プログラムと、電圧低下を知らせるためのプログラムと
を低電圧で非導通のトランジスタが存在することを念頭
においてうまく組合わせることにより、必要なメモリセ
ルの数を削減できる。そのためＲＯＭの占有面積を縮小
でき、チップサイズの縮小に２ながるので、この面でも
製品コストを低減できる効果がある。
第１図は本発明の音声合成機の一実施例のブロック図、
第２図は第１図中のＲＯＭを示す回路図、第３図は第１
図の動作を示すタイミング図、第４図は従来の音声合成
機のブロック図である。 １．２．１２・・・・・・電池、３．１３−・・・−Ｌ
ＳＩ、４ 、１４−−・・・・音声発生装置、５．１５
・−・・・・演算制御回路、６・・・・−・オペアンプ
、７．８．１６・・・・・・ＲＯＭ、９，１０，１７−
・・・・・アドレスデコーダ。 １１．１８・・・・・・音声出力ポート。 茅 ２ＷＪ ＶＩ３Ａｒ −−−−−−−−−−−−−−７
；−Ｖｓｔｓｔｆｉｐ １ＩＴ１ｒ−１ｆＴ−−−−−
−−−−−−−ｆｆ「−「［Ｖｓｌｓρ ＡＩ 几−−−−−−−−−−−−−−−−ユニー、ｖ
ＡｔｓＡ２」シ、−一−−−−−−−−−−−□７ Ｖ
ＡｔｓＡルー、−ｈ−一−−−−−−−−−−−コツＶ
ＡＩＭｓｔ ″Ｌｆ−−−−−−Ｌｌ−−−−−−−−
−−−−−−一ローーーーー°−−−馳１／ｖｌＢ２Ｌ
ＬＩ−−−−’−−−−−−−−−“−−−−−−−−
−−−−−一−；’Ａｔ、ＭＢｆｔ］−−−−−−−−
−−−−コＪ−−−−−−−ＶＡＩＭθ ゛ ＄ ３ 図
第２図は第１図中のＲＯＭを示す回路図、第３図は第１
図の動作を示すタイミング図、第４図は従来の音声合成
機のブロック図である。 １．２．１２・・・・・・電池、３．１３−・・・−Ｌ
ＳＩ、４ 、１４−−・・・・音声発生装置、５．１５
・−・・・・演算制御回路、６・・・・−・オペアンプ
、７．８．１６・・・・・・ＲＯＭ、９，１０，１７−
・・・・・アドレスデコーダ。 １１．１８・・・・・・音声出力ポート。 茅 ２ＷＪ ＶＩ３Ａｒ −−−−−−−−−−−−−−７
；−Ｖｓｔｓｔｆｉｐ １ＩＴ１ｒ−１ｆＴ−−−−−
−−−−−−−ｆｆ「−「［Ｖｓｌｓρ ＡＩ 几−−−−−−−−−−−−−−−−ユニー、ｖ
ＡｔｓＡ２」シ、−一−−−−−−−−−−−□７ Ｖ
ＡｔｓＡルー、−ｈ−一−−−−−−−−−−−コツＶ
ＡＩＭｓｔ ″Ｌｆ−−−−−−Ｌｌ−−−−−−−−
−−−−−−一ローーーーー°−−−馳１／ｖｌＢ２Ｌ
ＬＩ−−−−’−−−−−−−−−“−−−−−−−−
−−−−−一−；’Ａｔ、ＭＢｆｔ］−−−−−−−−
−−−−コＪ−−−−−−−ＶＡＩＭθ ゛ ＄ ３ 図
Claims (1)
- シキイ値を越える電源電圧で導通し前記シキイ値以下の
電源電圧で導通しない複数のメモルセルと、前記シキイ
値を越える電源電圧およびシキイ値以下の電源電圧で導
通する複数のメモリセルとを所定の位置したネクストア
ドレス方式の読み出し専用記憶装置を有し、電源電圧が
低下すると自動的に電圧低下警告をプログラムしたメモ
リセルの先頭アドレスへ分岐することを特徴とする音声
合成機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222049A JP2877808B2 (ja) | 1985-10-04 | 1985-10-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222049A JP2877808B2 (ja) | 1985-10-04 | 1985-10-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281401A true JPS6281401A (ja) | 1987-04-14 |
| JP2877808B2 JP2877808B2 (ja) | 1999-04-05 |
Family
ID=16776293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222049A Expired - Lifetime JP2877808B2 (ja) | 1985-10-04 | 1985-10-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877808B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110136767A (zh) * | 2018-02-09 | 2019-08-16 | 展讯通信（上海）有限公司 | Rom阵列及其版图结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127356A (en) * | 1981-01-30 | 1982-08-07 | Fujitsu Ltd | Audio response unit |
| JPS58224530A (ja) * | 1982-06-24 | 1983-12-26 | 株式会社ニコン | バツテリ−チエツク装置 |
-
1985
- 1985-10-04 JP JP60222049A patent/JP2877808B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127356A (en) * | 1981-01-30 | 1982-08-07 | Fujitsu Ltd | Audio response unit |
| JPS58224530A (ja) * | 1982-06-24 | 1983-12-26 | 株式会社ニコン | バツテリ−チエツク装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110136767A (zh) * | 2018-02-09 | 2019-08-16 | 展讯通信（上海）有限公司 | Rom阵列及其版图结构 |
| CN110136767B (zh) * | 2018-02-09 | 2021-05-25 | 展讯通信（上海）有限公司 | Rom阵列及其版图结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2877808B2 (ja) | 1999-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5319589A (en) | Dynamic content addressable memory device and a method of operating thereof | |
| KR100433686B1 (ko) | 메모리,메모리를위한프로그래밍방법및프로그램회로 | |
| US9641068B2 (en) | Voltage generator circuit | |
| JP3379761B2 (ja) | 不揮発性記憶装置 | |
| JP3807745B2 (ja) | 半導体メモリ、メモリデバイス及びメモリカード | |
| JP2003308126A (ja) | 電位発生回路 | |
| US7606062B2 (en) | Ultra low voltage and minimum operating voltage tolerant register file | |
| JPS60130139A (ja) | 半導体記憶装置 | |
| US5297092A (en) | Sense amp for bit line sensing and data latching | |
| US7263002B2 (en) | Nonvolatile semiconductor memory device that achieves speedup in read operation | |
| US8400804B2 (en) | Memory devices having break cells | |
| US6058052A (en) | Redundancy scheme providing improvements in redundant circuit access time and integrated circuit layout area | |
| KR950002731B1 (ko) | 용장 제어 회로 | |
| US8971147B2 (en) | Control gate word line driver circuit for multigate memory | |
| JP4298104B2 (ja) | 連想メモリ | |
| JPH11260079A (ja) | マルチ―ビットデ―タを貯蔵するための半導体メモリ装置 | |
| JPS6281401A (ja) | 半導体装置 | |
| US7016243B1 (en) | Content addressable memory having column redundancy | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| US20080025104A1 (en) | Method and apparatus for charging large capacitances | |
| US7151704B2 (en) | Semiconductor memory device | |
| JP2004055123A (ja) | 仮想接地線とビット線とを独立にプリチャージさせるｒｏｍ集積回路装置及びこれを制御する方法 | |
| JPH02192098A (ja) | 連想メモリセル及び連想記憶装置 | |
| JP2000090678A (ja) | 不揮発性メモリ及びシステム | |
| US10839866B1 (en) | Memory core power-up with reduced peak current |