JPS628019B2 - - Google Patents
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- Publication number
- JPS628019B2 JPS628019B2 JP56129049A JP12904981A JPS628019B2 JP S628019 B2 JPS628019 B2 JP S628019B2 JP 56129049 A JP56129049 A JP 56129049A JP 12904981 A JP12904981 A JP 12904981A JP S628019 B2 JPS628019 B2 JP S628019B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- insulating film
- leads
- dummy
- internal terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくにTAB
（Tape Automated Bonding）法によつて組み立
てられる半導体装置の構造に関するものである。
（Tape Automated Bonding）法によつて組み立
てられる半導体装置の構造に関するものである。
TAB方式は例えばポリイミド樹脂等でできた
絶縁性のフレキシブルなフイルム上に密着して設
けられた金属細条（以下、リードと呼称）に半導
体チツプを直接に接続する組み立て方式である。
例えば第１図に示したように、ポリイミド・フイ
ルムで作られたテープ１にテープを順次送るため
のスプロケツトホール２と半導体チツプ３を収納
するデバイス・ホール４とを開け、このテープに
密着して複数のリード５を形成する。リード５の
先端はデバイス・ホール４内の支持枠６に支えら
れて半導体チツプ３の突起電極に接続されてお
り、一方その外方端は半導体チツプの電気測定を
する時に探針を接触させる為のパツド７につなが
つている。この図例では繁雑を避ける為にリード
５は１本だけ描き、他は省略した。電気テストで
良品と判断された半導体チツプは、例えば図の破
線に沿つて切断され、例えば第２図に示したよう
なセラミツク・ケース８に組み込まれる。
絶縁性のフレキシブルなフイルム上に密着して設
けられた金属細条（以下、リードと呼称）に半導
体チツプを直接に接続する組み立て方式である。
例えば第１図に示したように、ポリイミド・フイ
ルムで作られたテープ１にテープを順次送るため
のスプロケツトホール２と半導体チツプ３を収納
するデバイス・ホール４とを開け、このテープに
密着して複数のリード５を形成する。リード５の
先端はデバイス・ホール４内の支持枠６に支えら
れて半導体チツプ３の突起電極に接続されてお
り、一方その外方端は半導体チツプの電気測定を
する時に探針を接触させる為のパツド７につなが
つている。この図例では繁雑を避ける為にリード
５は１本だけ描き、他は省略した。電気テストで
良品と判断された半導体チツプは、例えば図の破
線に沿つて切断され、例えば第２図に示したよう
なセラミツク・ケース８に組み込まれる。
ｂ図はａ図のＡ−Ｂに於ける断面図である。ケ
ース８の中央部には凹部（＝キヤビテイ）９が設
けられ、この中に半導体チツプ３がロウ材１０に
より固着されて収納されている。支持枠６に支え
られたリード５の末端はピン１１につながる内部
端子１２に接続される。この接続は例えば第３図
（第２図ａのＣ−Ｄにおける断面図）に示したよ
うに、加熱・加圧治具１３により、リード５と内
部端子１２に熱と圧力を加えて両者を接続する
（＝熱圧着接続方式）。
ース８の中央部には凹部（＝キヤビテイ）９が設
けられ、この中に半導体チツプ３がロウ材１０に
より固着されて収納されている。支持枠６に支え
られたリード５の末端はピン１１につながる内部
端子１２に接続される。この接続は例えば第３図
（第２図ａのＣ−Ｄにおける断面図）に示したよ
うに、加熱・加圧治具１３により、リード５と内
部端子１２に熱と圧力を加えて両者を接続する
（＝熱圧着接続方式）。
この熱圧着接続方式は、リード及び内部端子を
構成している２つの金属に熱と圧力を加えて塑性
変形と相互拡散を起こさせるか、両者を融かして
接続するため、熱と圧力は確実に印加される必要
がある。このためには、加熱・加圧治具１３の接
続面１３′の平面性が要求されるだけでなく、温
度の一様性も必要である。しかし、この平面性と
温度の一様性が満足されていても、内部端子１２
の列には温度は一様に印加されるとは限らない。
それは、加熱・加圧治具１３から供給された熱は
リード５及び内部端子１２を介してセラミツク・
ケース８に発散するが、内部端子列の中央部はそ
の両側からも温められるので温度が上昇し易いの
に対して、列の両端部はその外側に熱が逃げるの
みであるので温度が上昇しにくいためである。こ
のために、従来の半導体装置は、特に、内部端子
列の両端部において接続不良が発生し易く、製造
歩留や信頼度の低下をきたす原因となつていた。
構成している２つの金属に熱と圧力を加えて塑性
変形と相互拡散を起こさせるか、両者を融かして
接続するため、熱と圧力は確実に印加される必要
がある。このためには、加熱・加圧治具１３の接
続面１３′の平面性が要求されるだけでなく、温
度の一様性も必要である。しかし、この平面性と
温度の一様性が満足されていても、内部端子１２
の列には温度は一様に印加されるとは限らない。
それは、加熱・加圧治具１３から供給された熱は
リード５及び内部端子１２を介してセラミツク・
ケース８に発散するが、内部端子列の中央部はそ
の両側からも温められるので温度が上昇し易いの
に対して、列の両端部はその外側に熱が逃げるの
みであるので温度が上昇しにくいためである。こ
のために、従来の半導体装置は、特に、内部端子
列の両端部において接続不良が発生し易く、製造
歩留や信頼度の低下をきたす原因となつていた。
本発明は従来の半導体装置の上記の欠点をなく
す目的でなされたもので、内部端子列の両端部の
温度が上昇し易くするために、更に外側にダミー
のリードと内部端子を設け、これにより、その内
側に存在する内部端子に熱を供給して温度の上昇
が容易になるように計つたものである。
す目的でなされたもので、内部端子列の両端部の
温度が上昇し易くするために、更に外側にダミー
のリードと内部端子を設け、これにより、その内
側に存在する内部端子に熱を供給して温度の上昇
が容易になるように計つたものである。
すなわち、本発明は突起電極を有する半導体チ
ツプと、その半導体チツプを載置したセラミツク
基板と、そのセラミツク基板上の前記半導体チツ
プの各辺に沿つた外周囲に配列された内部端子の
列と、前記半導体チツプを囲むように形成した絶
縁性フイルム枠と、その絶縁性フイルム枠に密着
して設けられた金属細条とを備え、前記金属細条
の先端部が前記突起電極に、末端部が前記内部端
子に接続された半導体装置に於いて、前記内部端
子の列の端部には少なくとも１ケ月以上のダミー
の内部端子を備え、且つそのダミーの内部端子に
は前記絶縁性フイルムに密着したダミーの金属細
条が接続されていることを特徴とする半導体装置
である。
ツプと、その半導体チツプを載置したセラミツク
基板と、そのセラミツク基板上の前記半導体チツ
プの各辺に沿つた外周囲に配列された内部端子の
列と、前記半導体チツプを囲むように形成した絶
縁性フイルム枠と、その絶縁性フイルム枠に密着
して設けられた金属細条とを備え、前記金属細条
の先端部が前記突起電極に、末端部が前記内部端
子に接続された半導体装置に於いて、前記内部端
子の列の端部には少なくとも１ケ月以上のダミー
の内部端子を備え、且つそのダミーの内部端子に
は前記絶縁性フイルムに密着したダミーの金属細
条が接続されていることを特徴とする半導体装置
である。
以下に、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
第４図にいろいろな実施例を平面図で示した。
リード５ａは絶縁性フイルム枠６に固着されてい
るのみで、半導体チツプ３の突起電極には接続さ
れてはいない。一方、内部端子１２ａは他の内部
端子と同様にめつきを施しておく必要がある場合
は隣接の内部端子と電気的に短絡させておいても
よいし、あるいはセラミツク・ケースの外縁部ま
で延在させておいてもよい。またリード５に電解
めつきをする必要がある場合は、例えば第１図の
破線の外側の部分でどれかの他のリードと短絡し
ておけば同様にめつきされるし、あるいはリード
５ｂのように絶縁性フイルム６上で隣接リードと
短絡させておいてもよい。このようにして、本来
のリードや内部端子と同様の金属構成にして、第
３図のようにして接続を行なえば、両端のリード
はその外側のダミーのリードからも熱が供給され
るので温度上昇が容易に行なえる。この場合、ダ
ミーのリードはダミーの内部端子に完全に接続さ
れている必要はなく、例え接続されていなくても
絶縁性フイルム枠に密着しているので剥れ落ちる
ことはない。
リード５ａは絶縁性フイルム枠６に固着されてい
るのみで、半導体チツプ３の突起電極には接続さ
れてはいない。一方、内部端子１２ａは他の内部
端子と同様にめつきを施しておく必要がある場合
は隣接の内部端子と電気的に短絡させておいても
よいし、あるいはセラミツク・ケースの外縁部ま
で延在させておいてもよい。またリード５に電解
めつきをする必要がある場合は、例えば第１図の
破線の外側の部分でどれかの他のリードと短絡し
ておけば同様にめつきされるし、あるいはリード
５ｂのように絶縁性フイルム６上で隣接リードと
短絡させておいてもよい。このようにして、本来
のリードや内部端子と同様の金属構成にして、第
３図のようにして接続を行なえば、両端のリード
はその外側のダミーのリードからも熱が供給され
るので温度上昇が容易に行なえる。この場合、ダ
ミーのリードはダミーの内部端子に完全に接続さ
れている必要はなく、例え接続されていなくても
絶縁性フイルム枠に密着しているので剥れ落ちる
ことはない。
また、リード５ｃ，５ｄのように、ダミーリー
ドを２本設ければ端部のリードの温度上昇を一層
助けることができる。これは、加熱・加圧治具の
接続面１３′との接触面積が大きくなつたことに
より、熱の供給量が増大する為で、同様の効果
は、リード５ｅのように太くすることでも実現可
能である。
ドを２本設ければ端部のリードの温度上昇を一層
助けることができる。これは、加熱・加圧治具の
接続面１３′との接触面積が大きくなつたことに
より、熱の供給量が増大する為で、同様の効果
は、リード５ｅのように太くすることでも実現可
能である。
また、第５図に示したリード５ｆのように、コ
ーナーのダミーリードどうしを絶縁性フイルム枠
６上でつないでもよく、この場合ダミーリードの
絶縁性フイルム枠との密着力を増すことができ
る。更に、リード５ｇのように、絶縁性フイルム
枠の内方へ延在させれば一層密着力を高めること
ができる。
ーナーのダミーリードどうしを絶縁性フイルム枠
６上でつないでもよく、この場合ダミーリードの
絶縁性フイルム枠との密着力を増すことができ
る。更に、リード５ｇのように、絶縁性フイルム
枠の内方へ延在させれば一層密着力を高めること
ができる。
以上の説明は、第２図に示したような、ピン１
１がセラミツク・ケース８の面に垂直に植立され
ている、いわゆるプラグ・イン・タイプのセラミ
ツク・ケースで説明したが、一般に広く用いられ
ているDIP（デユアル・インライン・パツケー
ジ）やチツプ・キヤリア等のケースでもい。
１がセラミツク・ケース８の面に垂直に植立され
ている、いわゆるプラグ・イン・タイプのセラミ
ツク・ケースで説明したが、一般に広く用いられ
ているDIP（デユアル・インライン・パツケー
ジ）やチツプ・キヤリア等のケースでもい。
また、第６図のようにリード５を成形して平坦
なセラミツク基板上の内部端子１２に組み込んで
もよく、この場合もダミーのリード５ｈをダミー
の内部端子１２ｈに接続することにより同様の効
果が得られる。
なセラミツク基板上の内部端子１２に組み込んで
もよく、この場合もダミーのリード５ｈをダミー
の内部端子１２ｈに接続することにより同様の効
果が得られる。
以上、詳細に説明したように、本発明により、
リードと内部端子との接続不良がなくなり、製造
歩留や信頼度を上げることが可能となる。
リードと内部端子との接続不良がなくなり、製造
歩留や信頼度を上げることが可能となる。
第１図は本発明に関係ある技術の半導体装置の
製造過程を説明する平面図、第２図は従来の半導
体装置を説明する平面図と断面図、第３図はリー
ドと内部端子の接続法を説明する断面図、第４図
および第５図は本発明の実施例をそれぞれ示す平
面図、第６図は本発明の他の実施例を示す斜視図
である。 尚、図において、１……絶縁性フイルム、２…
…スプロケツト・ホール、３……半導体チツプ、
４……デバイス・ホール、５……リード、５ａ〜
５ｈ……ダミーリード、６……絶縁性フイルム
枠、７……パツド、８……セラミツク・ケース、
９……キヤビテイ、１０……ロウ材、１１……ピ
ン、１２……内部端子、１２ａ〜１２ｈ……ダミ
ー内部端子、１３……加熱・加圧治具、１３′…
…接続面である。
製造過程を説明する平面図、第２図は従来の半導
体装置を説明する平面図と断面図、第３図はリー
ドと内部端子の接続法を説明する断面図、第４図
および第５図は本発明の実施例をそれぞれ示す平
面図、第６図は本発明の他の実施例を示す斜視図
である。 尚、図において、１……絶縁性フイルム、２…
…スプロケツト・ホール、３……半導体チツプ、
４……デバイス・ホール、５……リード、５ａ〜
５ｈ……ダミーリード、６……絶縁性フイルム
枠、７……パツド、８……セラミツク・ケース、
９……キヤビテイ、１０……ロウ材、１１……ピ
ン、１２……内部端子、１２ａ〜１２ｈ……ダミ
ー内部端子、１３……加熱・加圧治具、１３′…
…接続面である。
Claims (1)
- １ 突起電極を有する半導体チツプと、その半導
体チツプを載置したセラミツク基板と、そのセラ
ミツク基板上の前記半導体チツプの各辺に沿つた
外周囲に配列された内部端子の列と、前記半導体
チツプを囲むように形成した絶縁性フイルム枠
と、その絶縁性フイルム枠に密着して設けられた
金属細条とを備え、前記金属細条の先端部が前記
突起電極に、末端部が前記内部端子に接続された
半導体装置に於いて、前記内部端子の列の端部に
は少なくとも１ケ所以上のダミーの内部端子を備
え、且つそのダミーの内部端子には前記絶縁性フ
イルムに密着したダミーの金属細条が接続されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129049A JPS5831566A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129049A JPS5831566A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831566A JPS5831566A (ja) | 1983-02-24 |
| JPS628019B2 true JPS628019B2 (ja) | 1987-02-20 |
Family
ID=14999816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129049A Granted JPS5831566A (ja) | 1981-08-18 | 1981-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831566A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0534134Y2 (ja) * | 1986-10-31 | 1993-08-30 | ||
| JP2543894B2 (ja) * | 1987-07-09 | 1996-10-16 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0367434U (ja) * | 1989-10-31 | 1991-07-01 | ||
| JPH088282B2 (ja) * | 1990-11-28 | 1996-01-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｔａｂテープ、半導体チップの結合方法 |
-
1981
- 1981-08-18 JP JP56129049A patent/JPS5831566A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831566A (ja) | 1983-02-24 |
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