JPS6273627A - ３−５族半導体装置の製造方法 - Google Patents
３−５族半導体装置の製造方法Info
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- JPS6273627A JPS6273627A JP21322285A JP21322285A JPS6273627A JP S6273627 A JPS6273627 A JP S6273627A JP 21322285 A JP21322285 A JP 21322285A JP 21322285 A JP21322285 A JP 21322285A JP S6273627 A JPS6273627 A JP S6273627A
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- implanted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、イオン注入法を用いて■−ｖ族半導体装置を
製造する方法に関する。
製造する方法に関する。
（従来の技術とその問題点）
近年、半導体集積回路の高速化を目的として、ガリウム
砒素（以下ＧａＡｓと記す）半導体を動作層に用いるＧ
ａＡｓ集積回路の開発が活発に進められている。ＧａＡ
ｓ集積回路の基本素子としては電界効果トランジスタが
一般に用いられているが、かかる素子の形式方法として
均一性、制御性および量産性の見地からイオン注入法が
広く用いられている。
砒素（以下ＧａＡｓと記す）半導体を動作層に用いるＧ
ａＡｓ集積回路の開発が活発に進められている。ＧａＡ
ｓ集積回路の基本素子としては電界効果トランジスタが
一般に用いられているが、かかる素子の形式方法として
均一性、制御性および量産性の見地からイオン注入法が
広く用いられている。
ＧａＡｓ集積回路において回路の高速化を図るためには
、基本素子である電界効果トランジスタの相互フンダク
タンス（ｇ、）を大きくすることが不可欠である０ｇ、
は動作層のキャリア濃度の増加とともに大きくできるが
、キャリア濃度の増加は同時に電界効果トランジスタの
閾値電圧の負側へのシフトを招く、シたがって、閾値電
圧を一定に保ちつつｇ、を増加させるためには、高キャ
リア濃度でしかも厚さが薄い動作層を形成することが必
要となる。
、基本素子である電界効果トランジスタの相互フンダク
タンス（ｇ、）を大きくすることが不可欠である０ｇ、
は動作層のキャリア濃度の増加とともに大きくできるが
、キャリア濃度の増加は同時に電界効果トランジスタの
閾値電圧の負側へのシフトを招く、シたがって、閾値電
圧を一定に保ちつつｇ、を増加させるためには、高キャ
リア濃度でしかも厚さが薄い動作層を形成することが必
要となる。
薄い動作層厚を実現する方法としては従来スルー注入を
用いる方法が第３０回応用物理学会講演会予稿集昭和５
８年春季４６１ページにおいて報告されている。第３図
はスルー注入により形成した動作層の注入イオン濃度分
布の一例を示したものである。基板表面に設けられた絶
縁膜中に注入されるイオンの厚さ分だけスルー注入では
イオン濃度分布の厚さが浅くなる。しかしながら、スル
ー注入では動作層の厚さが絶縁膜の膜質および膜厚によ
って直接影響を受けるから、所望の閾値電圧をもつ均一
な動作】を得るためには、均一、均質で膜厚の制御性の
良い絶縁膜の形成技術が不可欠となる。閾値電圧は動作
層の厚さが薄くなるほど動作層厚のバラツキの影響を強
く受ける。例えば、５０ｎｍ程度の動作層厚をウェハ内
で均一性良く実現するためには絶縁膜の膜厚値およびそ
の均一性をｌｎｍ程度のバラツキ以下に抑える必要があ
る。しかしながら、この要求を現状の絶縁膜形成法（例
えばスパッタ法、ＣＶＤ法など）を用いて満足するには
制御性、再現性の面から困難が多く、生産性が著しく損
なわれる欠点を有している。
用いる方法が第３０回応用物理学会講演会予稿集昭和５
８年春季４６１ページにおいて報告されている。第３図
はスルー注入により形成した動作層の注入イオン濃度分
布の一例を示したものである。基板表面に設けられた絶
縁膜中に注入されるイオンの厚さ分だけスルー注入では
イオン濃度分布の厚さが浅くなる。しかしながら、スル
ー注入では動作層の厚さが絶縁膜の膜質および膜厚によ
って直接影響を受けるから、所望の閾値電圧をもつ均一
な動作】を得るためには、均一、均質で膜厚の制御性の
良い絶縁膜の形成技術が不可欠となる。閾値電圧は動作
層の厚さが薄くなるほど動作層厚のバラツキの影響を強
く受ける。例えば、５０ｎｍ程度の動作層厚をウェハ内
で均一性良く実現するためには絶縁膜の膜厚値およびそ
の均一性をｌｎｍ程度のバラツキ以下に抑える必要があ
る。しかしながら、この要求を現状の絶縁膜形成法（例
えばスパッタ法、ＣＶＤ法など）を用いて満足するには
制御性、再現性の面から困難が多く、生産性が著しく損
なわれる欠点を有している。
一方、イオン注入の制御性、均一性の特長を有したまま
薄い動作層厚を実現する方法としては低エネルギ注入法
があり、第３１回応用物理学会講演予稿集昭和５９年春
季５３５ページにおいて報告きれている。本方法は、単
にイオンの加速エネルギを低くして半導体中に注入され
るイオンの平均投影飛程を減少させるものである。しか
しながら、本方法ではイオン注入装置の構造りから実用
的に使用できる加速エネルギの最小値が２０ｋｅＶ程度
に制限される。ＧａＡｓのｎ形不純物として最も−・般
的に使用されるＳｔイオンの加速エネルギ２０ｋｅＶに
おける平均投影飛程（Ｒｐ）は１８．３ｎｍであり、イ
オン注入居における動作層厚を２Ｒｐで近似すると、低
エネルギＳｉイオン注入により実現できる最小の動作層
厚は３６．６ｎｍ留りとなる。しかしながら、実際には
注入不純物分布は注入後のアーーール時の拡散によりさ
らに拡がるから低エネルギＳｉイオン注入で得られる動
作層厚は必ずしも十分に小さいとは言い難い。さらに、
今後のＧａＡｓ集積回路の高性能化のためには、尚一層
の動作層厚の低減が必要になることが予想されるから、
制御性、均一性が良く、しかも極めて薄い動作層が実現
できろ新しい方法の出現が望まれる。
薄い動作層厚を実現する方法としては低エネルギ注入法
があり、第３１回応用物理学会講演予稿集昭和５９年春
季５３５ページにおいて報告きれている。本方法は、単
にイオンの加速エネルギを低くして半導体中に注入され
るイオンの平均投影飛程を減少させるものである。しか
しながら、本方法ではイオン注入装置の構造りから実用
的に使用できる加速エネルギの最小値が２０ｋｅＶ程度
に制限される。ＧａＡｓのｎ形不純物として最も−・般
的に使用されるＳｔイオンの加速エネルギ２０ｋｅＶに
おける平均投影飛程（Ｒｐ）は１８．３ｎｍであり、イ
オン注入居における動作層厚を２Ｒｐで近似すると、低
エネルギＳｉイオン注入により実現できる最小の動作層
厚は３６．６ｎｍ留りとなる。しかしながら、実際には
注入不純物分布は注入後のアーーール時の拡散によりさ
らに拡がるから低エネルギＳｉイオン注入で得られる動
作層厚は必ずしも十分に小さいとは言い難い。さらに、
今後のＧａＡｓ集積回路の高性能化のためには、尚一層
の動作層厚の低減が必要になることが予想されるから、
制御性、均一性が良く、しかも極めて薄い動作層が実現
できろ新しい方法の出現が望まれる。
そこで、本発明の目的は、制御性、均一・性が良好で、
しかも加速エネルギを極度に下げることなく極めて薄い
（例えば２０ｎｍ ） ＠住居が形成できる■−ｖ族半
導体装置の製造方法を提供することにある。
しかも加速エネルギを極度に下げることなく極めて薄い
（例えば２０ｎｍ ） ＠住居が形成できる■−ｖ族半
導体装置の製造方法を提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する■−■
族半導体装置の製造方法は、■−ｖ族半導体結晶にｎ形
不純物のイオンを注入する工程を含み、前記イオンが塩
化シリコンより成る分子状イオンであることを特徴とす
る。
族半導体装置の製造方法は、■−ｖ族半導体結晶にｎ形
不純物のイオンを注入する工程を含み、前記イオンが塩
化シリコンより成る分子状イオンであることを特徴とす
る。
（作用）
本発明は、゛ト導体中にイオン注入される不純物の飛程
が不純物の質量数の増加とともに７１又少する効果を利
用する。すなわち、不純物原子を単体原子の状態でイオ
ン化する代わりに不純物原子の塩化物を分子状態でイオ
ン化して分子状イオンとし、これを加速することにより
等価的に質量数を増加させ、注入イオンの飛程を減少さ
せようとするものである。いま、不純物原子としてＳｉ
を例にとり、その塩化物の分子状イオンとして５ｉｃＱ
”を考える。イオンが半導体基板表面に入射する時の
初速度をＶ、イオンの質量をＭ、加速エネ」レギをＥと
すると、これらの間にはＶ＝、／２Ｅ／Ｍなど）関係が
成り立ち、初速度ＶはＭの平方根に反比例して減少する
。上式は単原子Ｓｉイオンおよび分子状イオン（Ｓｉｅ
ｌ”）の区別なく成立するが、基板中に入射した５ｉｃ
Ｑ＋では、分子状態が基板構成原子との核衝突により壊
されるから、核衝突後はＳｉおよびｃＱの単体原子とし
て基板中を進行ず乙ニーとになる。ＳｉおよびｃＱ各原
子の質量数をそれぞれＭｌ（−２８，０８６）およびＭ
ａｉｌ （−３５，４５３）で表わすと、分子状態崩壊
直後のＳｉイオンのエネルギＥｌｌはＥ−＋ −Ｍ−、
Ｖ”／２− （Ｍ、Ｉ／Ｍ ）・Ｅで表わされろ。
が不純物の質量数の増加とともに７１又少する効果を利
用する。すなわち、不純物原子を単体原子の状態でイオ
ン化する代わりに不純物原子の塩化物を分子状態でイオ
ン化して分子状イオンとし、これを加速することにより
等価的に質量数を増加させ、注入イオンの飛程を減少さ
せようとするものである。いま、不純物原子としてＳｉ
を例にとり、その塩化物の分子状イオンとして５ｉｃＱ
”を考える。イオンが半導体基板表面に入射する時の
初速度をＶ、イオンの質量をＭ、加速エネ」レギをＥと
すると、これらの間にはＶ＝、／２Ｅ／Ｍなど）関係が
成り立ち、初速度ＶはＭの平方根に反比例して減少する
。上式は単原子Ｓｉイオンおよび分子状イオン（Ｓｉｅ
ｌ”）の区別なく成立するが、基板中に入射した５ｉｃ
Ｑ＋では、分子状態が基板構成原子との核衝突により壊
されるから、核衝突後はＳｉおよびｃＱの単体原子とし
て基板中を進行ず乙ニーとになる。ＳｉおよびｃＱ各原
子の質量数をそれぞれＭｌ（−２８，０８６）およびＭ
ａｉｌ （−３５，４５３）で表わすと、分子状態崩壊
直後のＳｉイオンのエネルギＥｌｌはＥ−＋ −Ｍ−、
Ｖ”／２− （Ｍ、Ｉ／Ｍ ）・Ｅで表わされろ。
この式は、加速エネルギＥで５１ｃＱイオンを注入する
ことにより、加速エネルギ（Ｍ、、７Ｍ）・ＥでＳｉイ
オンを注入した場合と等価な効果が得られることを示し
ているａ ５ｉｃＱ＋の場合、Ｍ ｍ ｌｉ 、 、＋
５ｃＱであり、Ｍ、 、７Ｍ −０，４４２となる。す
なわち、５ｉ（Ｑイオン注入により、加速エネルギが実
際の工呻、ルギ値より０．４４２倍小さなＳｉイオン注
入が実現できる。
ことにより、加速エネルギ（Ｍ、、７Ｍ）・ＥでＳｉイ
オンを注入した場合と等価な効果が得られることを示し
ているａ ５ｉｃＱ＋の場合、Ｍ ｍ ｌｉ 、 、＋
５ｃＱであり、Ｍ、 、７Ｍ −０，４４２となる。す
なわち、５ｉ（Ｑイオン注入により、加速エネルギが実
際の工呻、ルギ値より０．４４２倍小さなＳｉイオン注
入が実現できる。
（実施例）
以下に本発明を実験事実とともに実施例を用いて説明す
る。
る。
第１図は、面方位＜ １００＞ Ｌ Ｅ Ｃ（Ｌｔｑｕ
ｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃｈｒａｌｓ
ｋｉ ）法アンドープＧａＡｓ基板に” ５ｉｃＱ＋を
加速エネルギ３０ｋｅｌ／で注入４１ｉＴｈ２Ｘ１０１
３ｃｍ−”室温下でランダム方向に注入したときのＳｉ
原子濃度分布と、Ｉ Ａ５ｉ＋を同一注入条件で注入し
たときのＳｉ原子濃度分布を二次イオン質量分析（ＳＸ
ＭＳ ）法で測定した結果を示したものである。５ｉｃ
Ｑ＋を注入して形成した動作層におけるＳｉｇ、子の平
均投影飛程の実測値は１４ｎｍ程度であり、Ｓｉ１注入
の場合の実測値約３０ｎｍに比べてに以下の小さい値が
得られており、本発明の有用性が実証されている。
ｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃｈｒａｌｓ
ｋｉ ）法アンドープＧａＡｓ基板に” ５ｉｃＱ＋を
加速エネルギ３０ｋｅｌ／で注入４１ｉＴｈ２Ｘ１０１
３ｃｍ−”室温下でランダム方向に注入したときのＳｉ
原子濃度分布と、Ｉ Ａ５ｉ＋を同一注入条件で注入し
たときのＳｉ原子濃度分布を二次イオン質量分析（ＳＸ
ＭＳ ）法で測定した結果を示したものである。５ｉｃ
Ｑ＋を注入して形成した動作層におけるＳｉｇ、子の平
均投影飛程の実測値は１４ｎｍ程度であり、Ｓｉ１注入
の場合の実測値約３０ｎｍに比べてに以下の小さい値が
得られており、本発明の有用性が実証されている。
次に、本発明による極薄動作層のデバイス応用上の有用
性を調べろ目的で、ＷＳｉゲートによるセルファライン
方式の電界効果トランジスタを作製した。デバイス作製
手順は第２図（、）〜（ｆ）に示す通りである。まず、
半絶縁性ＧａＡｓ基板１上にホトレジスト２を用いてデ
バイス形成領域のみを選択的に窓開けし、その後５ｉｅ
Ｑイオン３を３０ｋｅ■で２．８Ｘ １０’ ”ａｍ−
”全面注入して動作層４を形成する（第２図（ａ））。
性を調べろ目的で、ＷＳｉゲートによるセルファライン
方式の電界効果トランジスタを作製した。デバイス作製
手順は第２図（、）〜（ｆ）に示す通りである。まず、
半絶縁性ＧａＡｓ基板１上にホトレジスト２を用いてデ
バイス形成領域のみを選択的に窓開けし、その後５ｉｅ
Ｑイオン３を３０ｋｅ■で２．８Ｘ １０’ ”ａｍ−
”全面注入して動作層４を形成する（第２図（ａ））。
イオン注入後ホトレジスト２を除去し、アニール保護膜
として屈折率１．７５をもツＣＶＤ ＳｉＯ，Ｎ、膜５
を９０層ｍ被着する。動作層４のアニールは赤外線フラ
ッシュ・アニールにより９５０°Ｃ，４秒間行なう（第
２図（ｂ））。その後アニール保護膜を除去し、グーｌ
−金属としてＷＳｉ、を５００ｎｍスパッタ蒸若する。
として屈折率１．７５をもツＣＶＤ ＳｉＯ，Ｎ、膜５
を９０層ｍ被着する。動作層４のアニールは赤外線フラ
ッシュ・アニールにより９５０°Ｃ，４秒間行なう（第
２図（ｂ））。その後アニール保護膜を除去し、グーｌ
−金属としてＷＳｉ、を５００ｎｍスパッタ蒸若する。
ＳＦ、ガスによるドライエツチングによりゲート長ｌ／
４ＴＩのゲート′Ｆｔ極６を形成した後（第２図（Ｃ）
）、ソースおよびドレイン領域のためのｎ”Ｍ３として
Ｓｉイオン７を１００ｋｅＶで２ Ｘ １０’ ”ｃｍ
−”注入してｆｉ”ＴＪンタクト層８を形成する（第２
図（ｄ））。１９層のアニールは９００℃、４秒間同じ
（ＳｉＯ，Ｎ、保護膜５を用いて行なう（第２図（ｅ）
）。次に、ソースおよびドしイン用オーミックＷ、極９
としてＡｕＧｅ −Ｎｉを蒸着し、４２０℃のアロイン
グ工程の後、パッド電極としてＴｉ−Ａｕを前記ＡｕＧ
ｅ−Ｎｉ上に蒸着してデバイスが完成する（第２図（ｆ
））。得られた電界効果トランジスタの閾値電圧は＋０
．０８ｖであり、ｇ、値としては平均で２５０ｍ５／ｍ
ｍ、最大値として３１０ｍ５／ｍｍという高い値が得ら
れ、本発明がデバイス作製上極めて有効であることが実
証された。
４ＴＩのゲート′Ｆｔ極６を形成した後（第２図（Ｃ）
）、ソースおよびドレイン領域のためのｎ”Ｍ３として
Ｓｉイオン７を１００ｋｅＶで２ Ｘ １０’ ”ｃｍ
−”注入してｆｉ”ＴＪンタクト層８を形成する（第２
図（ｄ））。１９層のアニールは９００℃、４秒間同じ
（ＳｉＯ，Ｎ、保護膜５を用いて行なう（第２図（ｅ）
）。次に、ソースおよびドしイン用オーミックＷ、極９
としてＡｕＧｅ −Ｎｉを蒸着し、４２０℃のアロイン
グ工程の後、パッド電極としてＴｉ−Ａｕを前記ＡｕＧ
ｅ−Ｎｉ上に蒸着してデバイスが完成する（第２図（ｆ
））。得られた電界効果トランジスタの閾値電圧は＋０
．０８ｖであり、ｇ、値としては平均で２５０ｍ５／ｍ
ｍ、最大値として３１０ｍ５／ｍｍという高い値が得ら
れ、本発明がデバイス作製上極めて有効であることが実
証された。
（発明の効果）
本発明の方法を用いることにより、通常のイオン注入機
を用いた場合においても２０〜３０ｎｍという極めて薄
い動作層厚を実現することができ、３００ｍ５／ｍｍを
越える高いｇ、をもつ電界効果トランジスタの作製が可
能となる。しかも、本発明の方法においては、実際に使
用する加速エネルギとして比較的大きな値が使えるから
、低エネルギ注入時にみられるビーノ、電流値の減少や
ビーノ、径の集束不能などの欠点を除去することができ
ろ。なお、５ｉｃＱイオン注入時にＳｉｇ、子と共に導
入されるｃＱ原子については、ＧａＡｓ基板内で深い準
位を形成１″ろ可能性が考えられるが、作製したデバイ
スのＤＣ特性には顕著な光応答やヒステリシスはみられ
ず、デバイス応用上の見地からはｃＱＰｇ、子の影響は
無視して差し支えない。本発明の効果は、５ｉｃＱ＋の
代わりに５ｉｃＱｆｆｉ”や５ｉｅＱ ３＋を用いた場
合においても同様に有効である。
を用いた場合においても２０〜３０ｎｍという極めて薄
い動作層厚を実現することができ、３００ｍ５／ｍｍを
越える高いｇ、をもつ電界効果トランジスタの作製が可
能となる。しかも、本発明の方法においては、実際に使
用する加速エネルギとして比較的大きな値が使えるから
、低エネルギ注入時にみられるビーノ、電流値の減少や
ビーノ、径の集束不能などの欠点を除去することができ
ろ。なお、５ｉｃＱイオン注入時にＳｉｇ、子と共に導
入されるｃＱ原子については、ＧａＡｓ基板内で深い準
位を形成１″ろ可能性が考えられるが、作製したデバイ
スのＤＣ特性には顕著な光応答やヒステリシスはみられ
ず、デバイス応用上の見地からはｃＱＰｇ、子の影響は
無視して差し支えない。本発明の効果は、５ｉｃＱ＋の
代わりに５ｉｃＱｆｆｉ”や５ｉｅＱ ３＋を用いた場
合においても同様に有効である。
以上に詳述した如く、本発明の方法によれば、加速エネ
ルギを極度に下げることなく極めて薄い均一な動作層が
制御性よく形成できる。
ルギを極度に下げることなく極めて薄い均一な動作層が
制御性よく形成できる。
第１図は本発明による注入イオン濃度分布の例を示す図
、第２図（ａ）〜（ｆ）は本発明の一実施例を工程順に
示す断面図、第３図は従来の方法による注入イオン濃度
分布の例を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ホトレジスト
、３・・・５ｉＣｒ１イオン、４・・・動作層、５・・
・ＳｉＯ工Ｎ、膜、６・・・ゲート電極、７・・・Ｓｉ
イオン、８・・・ｎ＋コンタクト層、９・・・オーミッ
ク電極。 代理人 弁理士 本 庄 伸 介 第１図 ０Ｏ１１ ；宋さ （Ａｎ） 第３図 ００．１０．２ ｊ采： （、ａ、＋ｒｎ）
、第２図（ａ）〜（ｆ）は本発明の一実施例を工程順に
示す断面図、第３図は従来の方法による注入イオン濃度
分布の例を示す図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・ホトレジスト
、３・・・５ｉＣｒ１イオン、４・・・動作層、５・・
・ＳｉＯ工Ｎ、膜、６・・・ゲート電極、７・・・Ｓｉ
イオン、８・・・ｎ＋コンタクト層、９・・・オーミッ
ク電極。 代理人 弁理士 本 庄 伸 介 第１図 ０Ｏ１１ ；宋さ （Ａｎ） 第３図 ００．１０．２ ｊ采： （、ａ、＋ｒｎ）
Claims (1)
- III−Ｖ族半導体結晶にｎ形不純物のイオンを注入する
工程を含み、前記イオンが塩化シリコンより成る分子状
イオンであることを特徴とするIII−Ｖ族半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21322285A JPS6273627A (ja) | 1985-09-26 | 1985-09-26 | ３−５族半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21322285A JPS6273627A (ja) | 1985-09-26 | 1985-09-26 | ３−５族半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273627A true JPS6273627A (ja) | 1987-04-04 |
Family
ID=16635555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21322285A Pending JPS6273627A (ja) | 1985-09-26 | 1985-09-26 | ３−５族半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273627A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549470A (en) * | 1977-06-22 | 1979-01-24 | Shin Meiwa Ind Co Ltd | Refuse treating device |
-
1985
- 1985-09-26 JP JP21322285A patent/JPS6273627A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS549470A (en) * | 1977-06-22 | 1979-01-24 | Shin Meiwa Ind Co Ltd | Refuse treating device |
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