JPS6273337A - 集積回路のスキヤンイン・スキヤンアウト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデジタル電子計算機におけるカードまたはＬＳ
Ｉ（以下、これらを集積回路で総称する）内のスキャン
イン・スキャンアウト機能に係り、特に同一のフリップ
フロップ群が複数の集積回路に分割された場合のスキャ
ンに好適な集積回路のスキャンイン・スキャンアウト方
式。

〔発明の背景〕

ディジタル電子計算機におｈては、一般に該電子計算機
の調整時、故障時あるいはパワーオン時の初期設定時に
、内部のレジスタ、フリップフロタブに通常の読出し／
書込み論理とは別な論理を用いて読出しくスキャンアウ
ト）および書込み（スキャンイン）を行う機能が具備さ
れている。

一方、電子計算機を構成する集積回路の発達は急激であ
り、該集積回路に内蔵されるゲート数は飛躍的に増して
来ている。しかし、集積回路のピン数は該集積回路の構
成ともからみ、ゲート数はど増大はせず、ビンゲート比
の差は増々大きくなり、ピンの価値は大きくなって来て
いる。このため、スキャンインｅスキャンアウトに必要
とするピン数をできるだけ削減することが要求される。

従来、かかる要求に対して、ＬＳＩまたはカードごとに
シフトレジスタヲ設置し、該シフトレジスタを用１ｙｈ
　Ｔ：　、　ｘ　キャンアドレス、スキャンインデータ
、スキャンアウトデータをそれぞれ数本の入出力ビンを
介してビットシリアルに入出力する方式が提案されてい
る（％開昭５３−２４７４９号公報）。

また、上記従来方式における各ＬＳＩ内でのスキャンア
ドレス保持用のシフトレジスタの診断を容易にする方式
が特願昭５９−１８７９５０号として提案されてｂる。

９４１図は上記先願発明で提案した集積回路内のスキャ
ン制御論理にかかわる構成を示す。第１図において、ス
キャンの入出力ビンは１〜５の５本からなり、１はスキ
ャンインデータ（ＳＩＤ）、２はスキャンインタイミン
グ１（ＳＩ’ｌ’１）、５はスキャンイネーブル（Ｓ　
Ｅ　）、４はスキャンタイミング２（ＳＩＴ２）、ｓｕ
スキャンアウトデータ（ＳＯＤ）である。スキャン動作
はスキャンビットカウンタ７によシスキャンコマンドお
よびスキャンアドレスをスキャンレジスタ６にセットす
ることから開始される。

第２図に該スキャン動作のタイミングチャート。

を示す。

しかし、この方式であると集積回路単位にスキャンアド
レスを割当てるため、論理回路を複数の集積回路に分割
して実装した場合、次のような不具合点が生じる。

（１）論理上同一のレジスタ群が複数の集積回路に分か
れるため、同一のレジスタ群のスキャンアドレスも複数
個になシ、論理上のスキャン単位が、実装上のスキャン
単位と異なる。

ゆえにスキャンデータを編集する必要があり、スキャン
手順が煩雑となる。

（２）１つのレジスタ群をスキャンするのに複数回スキ
ャン操作を行う必要があるため、スキャン時間が長くな
る。このため、故障解析を行う目的で実施する障害時に
おけるレジスタのダンプに時間がかかってしまい、シス
テム性能の低下をもたらす。

〔発明の目的〕

本発明の目的は、複数の集積回路に分かれたフリヅブフ
ロヴプ群のスヤヤンイン拳スキャンアウト操作を簡便に
すると共に、スキャン時間の短縮を図ることにある。

〔発明の概要〕

上記目的を達成するために本発明は、集積回路内のスキ
ャン動作が外部からのスキャンクロックに同期して実行
されていることに着目し、スキャンクロック分配回路を
設けることによりビット列で入出力されるスキャンデー
タをどの集積回路に割当てるかをスキャンクロックによ
り指示し、複数の集積回路に分かれたレジスタ群を一回
のスキャン動作でスキャンインあるいはスキャンアウト
できるようにしたことを特徴とする。

〔発明の実施例〕

以下、本発明の一実施例を第３図、第４図。

第５図をもって説明する。

第３図は本発明によるクロ、νり分配を適用した回路構
成の１　例を示す図である。本実施例回路はスキャンク
ロック分配回路１００と、３つのスキャン論理内蔵集積
回路１０１，１０２．１０３とから成っている。入出力
信号１〜５は、第１図と同様に、１はスキャンインデー
タ（ＳＩＤ）、２はスキャンインタイミング１　（ＳＩ
Ｔｌ　）、３けスキャンイネーブル（ＳＥ）、４はスキ
ャンタイミング２（ＳＩＴ２）、５はスキャンアウトデ
ータ（ＳＯＤ　）である。スキャンクロ、り分配回路１
００はＳＥＢ信号、ＳＩＴｌ信号２．５ＩＴ２信号４を
入力信号とし、５ＩＴＩＡ信号１１０．５ＩＴ２Ａ信号
１２０　、Ｓ　Ｉ　Ｔ　Ｉ　Ｂ信号。

１１１．５ＩＴ２Ｂ信号１２１．５ＩＴＩＣ信号１１３
．５ＩＴ２Ｃ信号１２３を出力信号としている。また、
集積回路１０１はＳＥＢ信号、５ＩＴＩＡ信号１１０．
５ＩＴ２Ａ信号１２０、ＳＩＤ信号１を入力信号とし、
５ＯＤＡ信号１６０を出力信号としている。集積回路１
０２はＳＥＢ信号、５ＩＴ１Ｂ信号１１１．５ＩＴ２Ｂ
信号１２１．５ＩＤ−１言号１を入力とし、５ＯＤＢ信
号１３１を出力信号としている。同様に集積回路１０３
も、ＳＥ信号３、ＳＩＴＭＣ信号１１２．５ＩＴ２Ｃ信
号１２２；５ＩＤ（ｉｉ号１を入力信号とし、５ＯＤＣ
信号１３２を出力信号としている。各集積回路１０１，
１０２．ＩＧ’５内には３ビツトのフリップフロップ１
４０，１４１．１４−２をもっている。各集積回路の出
力信号である５ＯＤＡ信号１３０，５ＯＤＢ信号１３１
．５ＯＤＣ信号１３２はオアゲート１０４でオアされ、
ＳＯＤ信号５となってｂる。

集積回路１０１．１０２，１０３は、第１図で示したス
キャン論理を内蔵しておし、そのスキャン論理で７す噌
プ７０ツブ１４０，１４１．１４２をスキャンイン、ス
Φヤンアウトできるようになっている。

第４図にスキャンクロック分配回路の回路図を示す。

カウンタ２００とデコーダ２０１は５ＩＴＩ信号２のパ
ルスをカウントし、１６番目、１９番目および２２番目
の５ＩＴＩ信号２のパルス入力タイミング信号２８０，
２８１．２８２を出力している。同様にカウンタ５００
とデコーダ３０１は１６番目、１９番目および２２番目
の５ＩＴ２信号４のパルス入力タイミング信号３８０，
５８１．５８２を出力してｈる。

アンドゲート２１０，２１１９２１２は信号２８０，２
８１　、２８２をＳ　ＩＴ２Ｔ２信号４期させ、出力は
フリップフロップ２！１０，２り１．２５２のセット信
号およびリセット信号となっている。同様にアンドゲー
ト３１σ。

３１１．３１２は信号３８０．３８１．３８２を５ＩＴ
Ｉ信号２に同期させ、出力はフリップフロップ５３０　
、５５１３３２のセット信号およびリセット信号となっ
ている。

ファイ−ト２４０，２４１．２４２は各々フリップフロ
ップ２３１と２５２、フリップフロップ２３０と２５２
およびフリ乍ブフロヅプ２５０と２３１の出力信号を入
力とし、この出力信号がアンドゲート２５０゜２５１．
２５２に入力され、Ｓ　ＩＴ１信号２を分配し。

５ＩＴＩＡ信号１１０．５ＩＴＩＢ信号１１１．５ＩＴ
Ｉ　Ｃ信号１１２を出力する。同様にノアゲー）　３４
０，５４１．３４２は各々フリップフロップ５！＋１と
３３２、フリップフロップ３３０と３３２およびフリッ
プフロップ３３０と３３１の出力信号を入力とし。

この出力信号がアントゲ−）　５５０，３５１，３５２
に入力され、Ｓ　ＩＴ２Ｔ２信号４配し、５ＩＴ２Ａ信
号１２０．５ＩＴ２Ｂ信号１２１．５ＩＴ２Ｃ信号１２
２を出力する。また、ＳＦ信号３はインバータ４００で
反転し、カウンタ２００，３００およびフリップフロッ
プ２５０，２５１．３３０，３３１．３５２のリセット
信号となっている。

第５図に該スキャン動作のタイミングチャートを示す。

次に、実施例回路の動作について説明する。

外部信号であるＳＥ信号３、ＳＩＤ信号１．５ＩＴＩ信
号２．５ＩＴ２信号４は第５図で示すようなタイミング
で入力される。

ＳＥ信号３はスキャン動作前はＬＯＷレベルに保たれて
いる。この信号３により、スキャンクロック分配回路１
００内では、カウンタ２００．３００およびフリップ７
０ププ２３０　、２３１　、２３２　、３３０　、３３
１　。

３３２がリセットされ、初期状態となる。ＳＥ倍信号Ｈ
ｌｇｈとなり、スキャン動作が開始されるとカウンタ２
００とデコーダ２０１で５ＩＴＩ信号２のパルス数をカ
ウントし、ＳＩＤ信号１のＤＡＴＡ部のビット０．ビッ
ト３．ビット６を示す５ＩＴＩ信号２の１つ前のパルス
をデコートスる。この結果、５ＩＴＩ信号２のパルスが
１６個入力されると、信号線２８０がＨｌ　ｇｈとなり
、５ＩＴ２信号４のタイミングでフリップフロップ２３
０がオンとなる。これにより、アンドゲート２５１およ
び２５２の入力信号がＬｏｗとなり、Ｓ工Ｔ１１ざ号２
は遮断され、５ＩＴＩＢ信号１１１および５ＩＴＩＣ信
号１１２がＬｏｗとなる。ただし、５ＩＴＩＡ信号１１
０は５ＩＴＩ信号２の内容を伝達している。次に、５Ｉ
ＴＩ信号２のパルスが１９個入力されると、信号線２８
１がＨｔｇｈとなり、フリップフロップ２３０がリセッ
トされ、フリップ７０ヅプ２５１がセットされる。これ
により、アントゲ−）　２５０，２５２の入力信号はＬ
ＯＷとなり５ＩＴＩＡ信号１１０および５ＩＴＩＣ信号
１１２が５ＩＴＩ信号２を遮断し、５ＩＴＩ　Ｂ信号１
１１のみ５ＩＴＩ信号２の内容を伝達するようになる。

また、５ＩＴＩ信号２のパルスが２２個入力されると、
信号線２８２がＨｌ　ｇｈとなり、フリツプ７０ヅプ２
３１がリセットされ、フリップフロップ２３２がセット
される。これにより、アントゲ−ト２５０，２５１の入
力信号がＬｏｗとなり、５ＩＴ１人信号１１０および５
ＩＴＩＢ信号１１１が５ＩＴ１信号２を遮断し、Ｓ　Ｉ
ＴＩ　Ｃ信号のみ５ＩＴ１信号の内容を伝達するように
なる。最後にＳＥ信号３がＬＯＷとなり、スキャンクロ
ック分配回路１００全体がリセットされる。同様にして
Ｓ　ＩＴ２Ａ信号１２０．５ＩＴ２Ｂ信号１２１．５Ｉ
Ｔ２Ｃ信号１２２が生成される。

これら５ＩＴＩＡ信号１１０．５ＩＴＩＢ信号１１１．
５ＩＴＩＣ信号１１２．５ＩＴ２Ａ信号１２Ｑ。

５ＩＴ２Ｂ信号１２１、Ｓ　ｌＴ２Ｃ信号１２２のタイ
ミングチャートを第５図に示す。これらのことかられか
るように、ＳＩＤ信号１のデータ部に対応するスキャン
クロック信号は３つに分配されており、ビット０，１．
２はＳ　ＩＴＩ　Ａ信号１１０および５ＩＴ２Ａ信号１
２０に割当てられ。

ビット３．４．５は５ＩＴＩＢ信号１１１および５ＩＴ
２Ｂ信号１２１に割当てられ、ビ噌トロ。

７．８は５ＩＴＩＣ信号１１２および５ＩＴ２Ｃ信号１
２２に割当てられている。

次に、集積回路１０１，１０２，１０３でのスキャン動
作について説明する。集積回路１０１．１０２，１０３
内のスキャン回路は、従来からの方式を採用し、第１図
のようになっている。集積回路内の９ビツトのフリップ
フロップ群１４０．１４１．１４２は同一のスキャンア
ドレスをもち、各集積回路内の各３ビヴトはビット０，
１．２に割当てられて贋る。ゆえに集積回路１０１，１
０２，１０３にスキャン信号が入力されると、ＳＩＤ信
号１のコマンド部、アドレス部のデコードおよび設定動
作は同じように実行される。つまシ、フリップフロップ
群１４０．１４１，１４２は同時にスキャン動作を開始
する。

しかしながら、データ部における５ＩＴ１信号および５
ＩＴ２信号は前記のように、集積回路毎に異なるため、
ＳＩＤ信号１のデータ部のビット０，１．２は集積回路
１０１０５つのフリップフロップ１４０に対してスキャ
ンイン動作を実行し、データ部のビｔｋｓ５，４＋５は
集積回路１０２０３つのフリップフロップ１４１に対し
てスキャンイン動作を実行し、データ部のビット６゜７
．８は集積回路１０３０５つのフリップフロップ１４２
に対してスキャンイン動作を実行するようになる。

また、スキャンアウトに１４しては、データ部のピッ）
０，１．２のタイミングで、集積回路１０１のフリ、プ
フロツプ１４０の内容がスキャンアウトされ、Ｓ　ＯＤ
　Ａ信号１３０となり、データ部のビｙ）３．４．５の
タイミングで、集積回路１０２のフリップフロップ１４
１の内容がスキャンアウトされ、５ＯＤＢ信号１３１と
なり、データ部のビット６．７．８のタイミングで集積
回路１０３の７リツプフロツプ１４２の内容がスキャン
アウトされ、５ＯＤＣＩＮ号１３２となる。この３つの
信号１３０，１３１．１３２はオアゲート１０４で結合
され、９ビツトのスキャンアウト信号であるＳＯＤ信号
５となる。これら５ＯＤＡ信号１３０、Ｓ　ＯＤ　Ｂ　
（ｇ号１３１．５ＯＤＣ１言号１３２およびＳＯＤ信号
５のタイミングチャートを第５図に示す。

このように、９ビツトのスキャンデータに対するスキャ
ンクロツク５ＩＴ１信号２および５ＩＴ２信号４を、３
つの集積回路１０１．１０２．１０？１に対して分配す
ることにより、３ビツトずつに３分割されたフリップフ
ロップ群１４０，１４１．１４２を１度にスキャンイン
およびスキャンアウトすることができる。

また、上記方式によれば、各集積回路におけるスキャン
アドレスを同一とすることができるため、同一集積回路
を複数個並べて機能を実現する場合、スキャンアドレス
も集積回路内の他の論理と同様にリピートすることがで
き、集積回路の論理生産性を上げることができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、複数
の集積回路に分割されたフリップフロップ群を、１回の
スキャン動作でスキャンインあるいはスキャンアウトす
ることができるため、スキャン手順の簡略化、スキャン
実行時間の短縮を図ることができる。また、各集積回路
のスキャンアドレスを同一にすることができるため、集
積回路のりビータビリティを上げることができる。

【図面の簡単な説明】

に１図は集積回路内のスキャン論理の構成図、第２図は
第１図のタイミングチャート、第３図は本発明の一実施
例を示す回路構成図、第４図はスキャンクロック分配回
路の回路図、第５図は本発明の一実施例のタイミングチ
ャートである。 １・・・ＳＩＤ信号、　　２・・・５ＩＴ１信号、３・
・・ＳＥ信号％　　　４・・・５ＩＴ２信号、５・・・
ＳＯＤ信号、１００・・・スキャンクロック分配回路、 １０１．１０２，１０３・・・集積回路、１４０．１４
１，１４２・・・フリツプフロツプ群。 ／−゛、 代理人弁理士　小　川　勝　男　′□　　、］第３図

Claims (1)

【特許請求の範囲】
1. 集積回路内にスキャン論理を内蔵し、外部からのスキャ
   ンクロックで集積回路のフリップフロップをスキャンイ
   ン・スキャンアウトする集積回路のスキャンイン・スキ
   ャンアウト方式において、スキャンクロックを分配する
   スキャンクロック分配回路を外部に設け、該スキャンク
   ロック分配回路で各フリップフロップに対応する集積回
   路にスキャンクロックを分配するようにしたことを特徴
   とする集積回路のスキャンイン・スキャンアウト方式。